JP2010075467A - 画像表示装置及び遊技機 - Google Patents
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Abstract
【課題】それぞれ表示される複数の画像のデータを効率よく生成することができる画像表示装置及び遊技機を提供すること。
【解決手段】画像を表示する画像表示装置4は、それぞれ画像データである第1データ及び第2データを生成し、第1データの1ライン分のデータに、第2データの1ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段(VDP)456と、画像生成手段456に接続され、画像信号が伝送される伝送路T1と、伝送路T1に接続され、入力される画像信号に基づいて、第1データに応じた画像を表示する第1表示手段(メイン表示器)41と、伝送路T1に接続され、入力される画像信号に基づいて第2データを取得し、当該第2データを出力する分配手段(分配回路)457と、分配手段457により出力された第2データに応じた画像を表示する第2表示手段42〜44と、を備える。
【選択図】図3
【解決手段】画像を表示する画像表示装置4は、それぞれ画像データである第1データ及び第2データを生成し、第1データの1ライン分のデータに、第2データの1ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段(VDP)456と、画像生成手段456に接続され、画像信号が伝送される伝送路T1と、伝送路T1に接続され、入力される画像信号に基づいて、第1データに応じた画像を表示する第1表示手段(メイン表示器)41と、伝送路T1に接続され、入力される画像信号に基づいて第2データを取得し、当該第2データを出力する分配手段(分配回路)457と、分配手段457により出力された第2データに応じた画像を表示する第2表示手段42〜44と、を備える。
【選択図】図3
Description
本発明は、画像を表示する画像表示装置、及び、当該画像表示装置を備える遊技機に関する。
従来、パチンコ機、パチスロ機及びピンボール機等の遊技機が知られている。これらのうち、パチンコ機は、遊技球が落下しつつ移動する遊技領域を有する遊技盤を備え、当該遊技盤に設けられた入賞口に遊技球が入賞した場合に、所定数の遊技球を払い出すものである。このようなパチンコ機として、遊技中画像を表示する画像表示装置を備えた遊技機が知られている(例えば、特許文献1参照)。
この特許文献1に記載の遊技機(パチンコ遊技機)では、画像表示装置は、遊技盤に対応する寸法を有し、当該遊技盤の背面側に設けられている。そして、遊技者は、遊技領域に対応する透光性領域を介して、画像表示装置により表示された画像を観察する。このような構成によれば、寸法の大きな遊技中画像(演出画像)を楽しむことができ、遊技機の興趣を高めることができる。
この特許文献1に記載の遊技機(パチンコ遊技機)では、画像表示装置は、遊技盤に対応する寸法を有し、当該遊技盤の背面側に設けられている。そして、遊技者は、遊技領域に対応する透光性領域を介して、画像表示装置により表示された画像を観察する。このような構成によれば、寸法の大きな遊技中画像(演出画像)を楽しむことができ、遊技機の興趣を高めることができる。
しかしながら、このような大きな表示面積を有する画像表示装置は高価であるので、遊技機の製造コストが増大してしまう。このため、小さな表示面積を有する比較的安価な画像表示装置を複数備える構成を提案することができる。しかしながら、それぞれ画像を表示する複数の画像表示装置がそれぞれ画像データを個別に生成することは、効率が悪いという問題がある。
本発明の目的は、それぞれ表示される複数の画像のデータを効率よく生成することができる画像表示装置及び遊技機を提供することである。
前記した目的を達成するために、本発明の画像表示装置は、画像を表示する画像表示装置であって、それぞれ画像データである第1データ及び第2データを生成し、前記第1データの1ライン分のデータに前記第2データの1ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段と、前記画像生成手段に接続され、前記画像信号が伝送される伝送路と、前記伝送路に接続され、入力される前記画像信号に基づいて、前記第1データに応じた画像を表示する第1表示手段と、前記伝送路に接続され、入力される前記画像信号に基づいて前記第2データを取得し、当該第2データを出力する分配手段と、前記分配手段により出力された前記第2データに応じた画像を表示する第2表示手段と、を備えることを特徴とする。
本発明によれば、画像生成手段は、第1データの1ライン分のデータに第2データの1ライン分のデータを繋げたラインデータに応じた画像信号を、ラインデータ毎に伝送路に出力する。この画像信号は、伝送路を介して第1表示手段に順次入力され、当該第1表示手段は、当該画像信号に基づいて、第1データに応じた画像を表示する。一方、画像生成手段により出力された画像信号は、同じく伝送路を介して分配手段に入力され、当該分配手段は、入力された画像信号に基づいて第2データを取得及び出力する。そして、第2表示手段は、当該第2データに応じた画像を表示する。
これによれば、第1表示手段及び第2表示手段によりそれぞれ表示される画像のデータ(第1データ及び第2データ)を、1つの画像生成手段により生成することができる。従って、第1表示手段及び第2表示手段によりそれぞれ表示される画像のデータを、それぞれ個別の画像生成手段により生成する場合に比べ、当該各画像のデータを効率よく生成することができる。
また、本発明によれば、画像生成手段と第1表示手段とを接続する伝送路が、当該伝送路の途中で分岐され、画像生成手段と分配手段とが接続される。これによれば、従来のように、画像生成手段と第1表示手段とが一対一となるように、これらを接続することができるほか、画像生成手段から出力された画像信号が、当該伝送路を介して分配手段に入力されるので、第2表示手段による画像表示を行うことができる。従って、画像生成手段から出力された画像信号から第1データ及び第2データをそれぞれ抽出し、当該各データを第1表示手段及び第2表示手段にそれぞれ出力する構成を設ける必要がないので、画像表示装置の構成を簡略化することができる。また、画像生成手段と第1表示手段とを接続する伝送路に、分配手段及び第2表示手段を追加するかのように、画像表示装置を構成することができるので、当該画像表示装置の設計自由度を向上することができる。
本発明では、前記分配手段は、前記画像信号のうちの少なくとも前記第2データが含まれる部位をサンプリングするサンプリング実行部と、前記サンプリング実行部によりサンプリングされた1ライン分の前記第2データを、前記第2表示手段に出力するデータ出力部と、を備えることが好ましい。
本発明によれば、サンプリング実行部が、入力される画像信号のうち、少なくとも第2データが含まれる部位をサンプリングし、データ出力部が、サンプリングされた1ライン分の第2データを出力することにより、第1データ及び第2データが含まれる画像信号から、適切に第2データを抽出して第2表示手段に送信することができる。従って、第2表示手段による画像表示を適切に行うことができる。
本発明では、前記分配手段は、前記第2データの1ライン分のデータサイズに応じた記憶容量を有する記憶手段を備え、前記サンプリング実行部は、前記画像信号をサンプリングしたデータを前記記憶手段に記憶させることが好ましい。
このような記憶手段としては、リングバッファ及びFIFO形式のメモリを例示することができる。
本発明によれば、サンプリング実行部により抽出されたデータは、第2データの1ライン分のデータサイズに応じた記憶容量を有する記憶手段に記憶される。この際、サンプリング実行部は、記憶手段の記憶容量を越えた場合に、入力順に更新されるようにデータを記憶させれば、ラインデータの末端に応じて画像信号のサンプリングを終了することにより、第2データのみを記憶手段に記憶させることができる。従って、画像信号からの第2データの抽出を適切かつ容易に行うことができ、データ出力部により、第2データのみを確実に第2表示手段に出力することができる。
本発明によれば、サンプリング実行部により抽出されたデータは、第2データの1ライン分のデータサイズに応じた記憶容量を有する記憶手段に記憶される。この際、サンプリング実行部は、記憶手段の記憶容量を越えた場合に、入力順に更新されるようにデータを記憶させれば、ラインデータの末端に応じて画像信号のサンプリングを終了することにより、第2データのみを記憶手段に記憶させることができる。従って、画像信号からの第2データの抽出を適切かつ容易に行うことができ、データ出力部により、第2データのみを確実に第2表示手段に出力することができる。
本発明では、前記分配手段は、前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了すると、前記サンプリング実行部によりサンプリングされた1ライン分の前記第2データを取得するデータ取得部と、前記データ取得部による前記第2データの取得後に、前記サンプリング実行部に対して、サンプリングを許可する許可信号を出力する許可信号出力部とを備え、前記サンプリング実行部は、前記出力期間が終了すると、前記画像信号のサンプリングを停止し、前記許可信号が入力されると、前記画像信号のサンプリングを実行し、前記データ出力部は、前記データ取得部により取得された前記第2データを出力することが好ましい。
ここで、画像生成手段による1ライン分のラインデータに応じた画像信号の出力期間は、例えば、当該出力期間に応じてローレベルとなり、当該画像信号の非出力期間に応じてハイレベルとなるデータイネーブル信号を、画像生成手段から取得することにより判定することができる。
本発明によれば、サンプリング実行部は、画像生成手段による1ライン分のラインデータに応じた画像信号の入力が停止された場合に、当該画像信号のサンプリングを停止する。また、サンプリング実行部は、サンプリングされた第2データの取得がデータ取得部により行われ、許可信号出力部から許可信号が入力されると、サンプリングを再開する。これによれば、入力される画像信号の終端にて確実にサンプリングを停止することができるので、第2データの抽出を確実に行うことができるほか、抽出された第2データが、次のラインデータに応じた画像信号がサンプリングされることにより、更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第2データを適切に取得することができる。特に、分配手段が、前述の記憶手段を備えている場合には、第2データのみを確実に記憶手段に記憶させることができ、当該第2データの取得を確実かつ適切に行うことができる。
本発明によれば、サンプリング実行部は、画像生成手段による1ライン分のラインデータに応じた画像信号の入力が停止された場合に、当該画像信号のサンプリングを停止する。また、サンプリング実行部は、サンプリングされた第2データの取得がデータ取得部により行われ、許可信号出力部から許可信号が入力されると、サンプリングを再開する。これによれば、入力される画像信号の終端にて確実にサンプリングを停止することができるので、第2データの抽出を確実に行うことができるほか、抽出された第2データが、次のラインデータに応じた画像信号がサンプリングされることにより、更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第2データを適切に取得することができる。特に、分配手段が、前述の記憶手段を備えている場合には、第2データのみを確実に記憶手段に記憶させることができ、当該第2データの取得を確実かつ適切に行うことができる。
本発明では、前記第2表示手段は、それぞれ入力される画像データに応じた画像を表示する複数の表示器を備え、前記第2データは、それぞれ所定のライン数を有する複数の画像データにより構成され、前記分配手段は、前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了した回数を、前記第2データの入力済みライン数として計数するライン計数部を備え、前記データ出力部は、前記入力済みライン数に基づいて、取得された1ライン分の前記第2データを前記複数の表示器のいずれかに出力することが好ましい。
本発明によれば、ライン計数部により計数される入力済みライン数に基づいて、データ出力部が、第2表示手段を構成する複数の表示器のうちのいずれかに第2データを出力する。これによれば、各表示器に表示させる画像のデータを、それぞれの表示器に適切に出力することができる。従って、第2表示手段が、それぞれ画像を表示する表示器を複数備えているので、画像表示装置の汎用性を高めることができるほか、当該各表示器により表示される画像のデータを適切に分配することができ、当該画像を適切に表示することができる。
本発明では、前記第1表示手段は、前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間に、入力される当該画像信号から、当該第1表示手段で表示可能な1ライン分の信号を取得して、当該信号に応じた画像を表示することが好ましい。
本発明によれば、第1データの1ライン分のピクセル数と、第1表示手段にて表示可能な1ライン分のピクセル数とが同じであれば、第1表示手段が、入力される画像信号から、第1データに応じた画像信号を確実に取得することができる。そして、当該画像信号に応じた画像を表示することにより、第1表示手段は、第1データに応じた画像を表示することができる。従って、入力される画像信号をサンプリングなどの信号変調や加工をする必要がないので、画像表示装置の構成及び処理を簡略化することができる。
本発明では、前記分配手段は、取得された前記第2データを圧縮して出力し、前記第2表示手段は、圧縮された前記第2データを復元し、復元された前記第2データに応じた画像を表示させる処理回路を備えることが好ましい。
本発明によれば、第2表示手段は、分配手段により圧縮された第2データを復元する処理回路を備えていることにより、第2表示手段に出力されるデータ量を削減することができる。従って、分配手段により出力される第2データの遅延の発生を抑制することができ、当該第2データに応じた画像を第2表示手段により適切に表示することができる。
本発明によれば、第2表示手段は、分配手段により圧縮された第2データを復元する処理回路を備えていることにより、第2表示手段に出力されるデータ量を削減することができる。従って、分配手段により出力される第2データの遅延の発生を抑制することができ、当該第2データに応じた画像を第2表示手段により適切に表示することができる。
また、本発明の遊技機は、所定の遊技領域を有する遊技機であって、前述の画像表示装置を備えることを特徴とする。
本発明によれば、前述の画像表示装置と同様の効果を奏することができるほか、複数の表示手段による画像表示が可能となるので、遊技機による演出を多様化することができ、当該遊技機の興趣を高めることができる。
本発明によれば、前述の画像表示装置と同様の効果を奏することができるほか、複数の表示手段による画像表示が可能となるので、遊技機による演出を多様化することができ、当該遊技機の興趣を高めることができる。
〔1.第1実施形態〕
以下、本発明の第1実施形態を図面に基づいて説明する。
〔遊技機の全体構成〕
図1は、本実施形態に係る遊技機1を示す斜視図である。
本実施形態に係る遊技機1は、パチンコ機として構成され、ハンドル35の操作に応じて射出された遊技球が、遊技盤31の盤面に沿って落下しつつ移動し、当該遊技球が入賞口に入賞した場合には、所定数の遊技球を払い出すものである。この遊技機1は、図1に示すように、枠体2と、当該枠体2に一端が回動自在に支持され、かつ、当該枠体2により背面側が覆われる遊技機本体3と、枠体2内に収納される射出装置(図示省略)、制御装置5及び払出装置6(ともに図2参照)とを備えて構成されている。
以下、本発明の第1実施形態を図面に基づいて説明する。
〔遊技機の全体構成〕
図1は、本実施形態に係る遊技機1を示す斜視図である。
本実施形態に係る遊技機1は、パチンコ機として構成され、ハンドル35の操作に応じて射出された遊技球が、遊技盤31の盤面に沿って落下しつつ移動し、当該遊技球が入賞口に入賞した場合には、所定数の遊技球を払い出すものである。この遊技機1は、図1に示すように、枠体2と、当該枠体2に一端が回動自在に支持され、かつ、当該枠体2により背面側が覆われる遊技機本体3と、枠体2内に収納される射出装置(図示省略)、制御装置5及び払出装置6(ともに図2参照)とを備えて構成されている。
〔遊技機本体の構成〕
遊技機本体3は、遊技盤31、当該遊技盤31の前面側(遊技者に対向する側)を覆う透明カバー32、上皿33、下皿34及びハンドル35を備えている。
このうち、上皿33及び下皿34は、遊技機本体3の前面側における略中央及び下方にそれぞれ設けられ、これら上皿33及び下皿34には、払出口331,341を介して払出装置6(図2参照)により遊技球がそれぞれ払い出される。
ハンドル35は、遊技機本体3の前面における右側下方に回動自在に設けられている。このハンドル35が回動されると、当該ハンドル35の回動角に応じた強さで、射出装置(図示省略)が遊技球を射出する。
遊技機本体3は、遊技盤31、当該遊技盤31の前面側(遊技者に対向する側)を覆う透明カバー32、上皿33、下皿34及びハンドル35を備えている。
このうち、上皿33及び下皿34は、遊技機本体3の前面側における略中央及び下方にそれぞれ設けられ、これら上皿33及び下皿34には、払出口331,341を介して払出装置6(図2参照)により遊技球がそれぞれ払い出される。
ハンドル35は、遊技機本体3の前面における右側下方に回動自在に設けられている。このハンドル35が回動されると、当該ハンドル35の回動角に応じた強さで、射出装置(図示省略)が遊技球を射出する。
〔遊技盤の構成〕
遊技盤31は、遊技機本体3の前面側上方に設けられており、当該遊技盤31は、遊技領域31Aが形成されたゲージ盤311、パネル31B及び画像表示装置4を備えている。
このうち、パネル31Bは、中央に略円形状の開口31B1を有する略矩形板状であり、ゲージ盤311の前面側に配置される。この開口31B1の内側に対応するゲージ盤311の略円形状の領域が、遊技領域31Aとして形成され、射出装置により射出された遊技球が、パネル31Bに形成されたレール31B2により、遊技領域31A内に案内される。
遊技盤31は、遊技機本体3の前面側上方に設けられており、当該遊技盤31は、遊技領域31Aが形成されたゲージ盤311、パネル31B及び画像表示装置4を備えている。
このうち、パネル31Bは、中央に略円形状の開口31B1を有する略矩形板状であり、ゲージ盤311の前面側に配置される。この開口31B1の内側に対応するゲージ盤311の略円形状の領域が、遊技領域31Aとして形成され、射出装置により射出された遊技球が、パネル31Bに形成されたレール31B2により、遊技領域31A内に案内される。
このような遊技領域31Aには、適所に遊技球の軌道を変更する複数の釘312が配設されている。また、遊技領域31Aの略中央には、略横長長方形状の開口313が形成され、当該開口313には、透明カバー314が嵌め込まれている。この透明カバー314の背面側には、後述する画像表示装置4を構成するメイン表示器41が配置され、当該メイン表示器41による表示画像は、透明カバー314を介して観察される。更に、開口313の左側及び右側には、当該開口313より寸法の小さい開口315がそれぞれ形成され、当該各開口315にも、透明カバー316が嵌め込まれている。これら各透明カバー316の背面側には、同様に、後述する画像表示装置4を構成するサブ表示器42,43が、それぞれ配置されている。
開口313の下方略中央には、遊技球が入賞すると、遊技機1全体を制御する制御装置5(図2参照)に抽選処理を実行させる入賞口(スタートチャッカー)317が設けられている。また、当該入賞口317の下方には、当該抽選処理により大当りとなった場合に開放される入賞口(アタッカー)318が設けられている。これら入賞口317,318の内部には、当該入賞口317,318への遊技球の入賞を検出する入賞センサ36(図2参照)が設けられており、これら各入賞センサ36は、遊技球を検出した際に、所定の制御信号を制御装置5に出力する。更に、遊技領域31Aの下端には、入賞口317,318に入賞しなかった遊技球を回収するアウト口319が形成されている。
このような遊技盤31には、図示しない移動手段により、遊技盤31の盤面に沿って移動するサブ表示器44が設けられている。このサブ表示器44は、前述のサブ表示器42,43と同様に、画像表示装置4を構成する。
このような遊技盤31には、図示しない移動手段により、遊技盤31の盤面に沿って移動するサブ表示器44が設けられている。このサブ表示器44は、前述のサブ表示器42,43と同様に、画像表示装置4を構成する。
図2は、遊技機1の構成を示すブロック図である。
制御装置5は、遊技機1全体の動作を制御するものであり、CPU(Central Processing Unit)及びメモリ等が実装された回路基板として構成されている。この制御装置5は、図2に示すように、例えば、入賞センサ36から制御信号が入力されると、払出装置6を制御して、当該払出装置6により、所定数の遊技球を上皿33又は下皿34に払いださせる。また、入賞口317に遊技球が入賞した旨の制御信号が入力された場合には、抽選処理を実行するとともに、抽選時画像(リーチ画像を含む)や大当たり画像を表示させるコマンドを画像表示装置4に出力する。
制御装置5は、遊技機1全体の動作を制御するものであり、CPU(Central Processing Unit)及びメモリ等が実装された回路基板として構成されている。この制御装置5は、図2に示すように、例えば、入賞センサ36から制御信号が入力されると、払出装置6を制御して、当該払出装置6により、所定数の遊技球を上皿33又は下皿34に払いださせる。また、入賞口317に遊技球が入賞した旨の制御信号が入力された場合には、抽選処理を実行するとともに、抽選時画像(リーチ画像を含む)や大当たり画像を表示させるコマンドを画像表示装置4に出力する。
〔画像表示装置の構成〕
画像表示装置4は、制御装置5から入力されるコマンドに応じた画像を表示する。この画像表示装置4は、第1表示手段としてのメイン表示器41と、第2表示手段としてのサブ表示器42〜44と、これら各表示器41〜44に表示させる画像のデータを生成して、当該データを出力する画像出力手段45とを備えている。そして、メイン表示器41と、サブ表示器42〜44とは、それぞれ帯域の異なる2種類の伝送路T1,T2により、画像出力手段45と接続されている。具体的に、メイン表示器41と画像出力手段45とを接続する伝送路T1は、広帯域の伝送路であるパラレルTTLにより構成され、また、各サブ表示器42〜44と画像出力手段45とを接続する伝送路T2は、SPI(Serial Peripheral Interface)或いは光リンク等の配線負荷の小さい狭帯域の伝送路により構成されている。しかしながら、これら伝送路T1,T2は、他の形式の伝送路でもよい。
画像表示装置4は、制御装置5から入力されるコマンドに応じた画像を表示する。この画像表示装置4は、第1表示手段としてのメイン表示器41と、第2表示手段としてのサブ表示器42〜44と、これら各表示器41〜44に表示させる画像のデータを生成して、当該データを出力する画像出力手段45とを備えている。そして、メイン表示器41と、サブ表示器42〜44とは、それぞれ帯域の異なる2種類の伝送路T1,T2により、画像出力手段45と接続されている。具体的に、メイン表示器41と画像出力手段45とを接続する伝送路T1は、広帯域の伝送路であるパラレルTTLにより構成され、また、各サブ表示器42〜44と画像出力手段45とを接続する伝送路T2は、SPI(Serial Peripheral Interface)或いは光リンク等の配線負荷の小さい狭帯域の伝送路により構成されている。しかしながら、これら伝送路T1,T2は、他の形式の伝送路でもよい。
このような伝送路T2を、SPI等の信号線数の少ないケーブル、すなわち、曲げ捻り耐性が高い細いケーブルで構成すれば、当該ケーブルにより接続されたサブ表示器44を、図示しない移動手段により、ダイナミックに動かしたり回動させたりすることができ、遊技機1の興趣を高めることができる。また、メイン表示器41に比べて、サブ表示器42〜44を画像出力手段45から大きく離間させて配置することができる。このため、当該画像表示装置4を遊技機1以外の構成(例えば、産業機械及び車両)にも好適に利用することができる。
〔メイン表示器の構成〕
メイン表示器41は、ドライバ411及びメインパネル412を備え、画像出力手段45から入力される画像信号に応じた画像を形成及び表示する。このうち、ドライバ411は、メインパネル412を動作させて、当該画像信号に応じた画像を表示させる。この際、詳しくは後述するが、ドライバ411には、伝送路T1を介して、画像出力手段45により生成されたフレームデータの1ライン分のデータ(ラインデータ)に応じた画像信号が当該ラインデータごとに入力されるほか、ドットクロック信号(以下、「DC信号」と略す場合がある)、データイネーブル信号(以下、「DE信号」と略す場合がある)及びVsync信号(垂直同期信号)が入力される。そして、ドライバ411は、入力された画像信号から、メインパネル412の1ラインにて表示可能なピクセル数に対応する部位の信号を取得し、当該信号に基づいて、メインパネル412を駆動させる。なお、本実施形態では、メインパネル412は、横800ピクセル、縦600ピクセルのメイン画像を表示可能な液晶パネルにより構成されているが、有機EL(electroluminescence)パネル等、他の構成の表示パネルであってもよい。
メイン表示器41は、ドライバ411及びメインパネル412を備え、画像出力手段45から入力される画像信号に応じた画像を形成及び表示する。このうち、ドライバ411は、メインパネル412を動作させて、当該画像信号に応じた画像を表示させる。この際、詳しくは後述するが、ドライバ411には、伝送路T1を介して、画像出力手段45により生成されたフレームデータの1ライン分のデータ(ラインデータ)に応じた画像信号が当該ラインデータごとに入力されるほか、ドットクロック信号(以下、「DC信号」と略す場合がある)、データイネーブル信号(以下、「DE信号」と略す場合がある)及びVsync信号(垂直同期信号)が入力される。そして、ドライバ411は、入力された画像信号から、メインパネル412の1ラインにて表示可能なピクセル数に対応する部位の信号を取得し、当該信号に基づいて、メインパネル412を駆動させる。なお、本実施形態では、メインパネル412は、横800ピクセル、縦600ピクセルのメイン画像を表示可能な液晶パネルにより構成されているが、有機EL(electroluminescence)パネル等、他の構成の表示パネルであってもよい。
〔サブ表示器の構成〕
サブ表示器42は、描画回路421、フレームバッファ422及びサブパネル423を備えたモジュールとして構成され、画像出力手段45から入力される第2データとしてのサブ画像データ(サブ表示器用の画像データ)に応じた画像を表示する。
このうち、描画回路421は、入力されるサブ画像データをフレームバッファ422上に展開し、展開した画像データにスケーリング等の処理を行った後、当該画像データに応じてサブパネル423を駆動させることで、サブパネル423にサブ表示器42用の画像を表示させる。この際、サブ画像データは、後述するデータ出力部4616により圧縮された状態で描画回路421に入力されるので、描画回路421は、当該サブ画像データを復元して、フレームバッファ422上に展開する。すなわち、描画回路421は、本発明の処理回路に相当する。
サブパネル423は、前述のメインパネル412と同様に、液晶パネルで構成されているが、他の構成の表示パネルを採用してもよい。
なお、サブ表示器43,44は、サブ表示器42と同様の構成を備えているので、説明を省略する。
サブ表示器42は、描画回路421、フレームバッファ422及びサブパネル423を備えたモジュールとして構成され、画像出力手段45から入力される第2データとしてのサブ画像データ(サブ表示器用の画像データ)に応じた画像を表示する。
このうち、描画回路421は、入力されるサブ画像データをフレームバッファ422上に展開し、展開した画像データにスケーリング等の処理を行った後、当該画像データに応じてサブパネル423を駆動させることで、サブパネル423にサブ表示器42用の画像を表示させる。この際、サブ画像データは、後述するデータ出力部4616により圧縮された状態で描画回路421に入力されるので、描画回路421は、当該サブ画像データを復元して、フレームバッファ422上に展開する。すなわち、描画回路421は、本発明の処理回路に相当する。
サブパネル423は、前述のメインパネル412と同様に、液晶パネルで構成されているが、他の構成の表示パネルを採用してもよい。
なお、サブ表示器43,44は、サブ表示器42と同様の構成を備えているので、説明を省略する。
〔画像出力手段の構成〕
図3は、画像出力手段45の構成を示すブロック図である。
画像出力手段45は、前述のコマンドに応じて各表示器41〜44に表示させる画像のデータを生成し、メイン表示器41に画像信号を出力し、また、サブ表示器42〜44に画像データを出力する。この画像出力手段45は、図3に示すように、ファームROM(Read Only Memory)451、ワークRAM(Random Access Memory)452、制御用CPU453、CGROM(Character Generator ROM)454、描画用VRAM(Video RAM)455、VDP(Video Display processor)456及び分配回路457を備える。
図3は、画像出力手段45の構成を示すブロック図である。
画像出力手段45は、前述のコマンドに応じて各表示器41〜44に表示させる画像のデータを生成し、メイン表示器41に画像信号を出力し、また、サブ表示器42〜44に画像データを出力する。この画像出力手段45は、図3に示すように、ファームROM(Read Only Memory)451、ワークRAM(Random Access Memory)452、制御用CPU453、CGROM(Character Generator ROM)454、描画用VRAM(Video RAM)455、VDP(Video Display processor)456及び分配回路457を備える。
ファームROM451は、制御用CPU453にて実行されるファームウェア及び各種データを記憶している。
ワークRAM452は、制御用CPU453の作業メモリであり、ファームROM451から読み出されたファームウェア及びデータの一部を記憶する。
制御用CPU453は、制御装置5から入力されるコマンドに応じて、画像出力手段45を構成する各機能部を制御する。例えば、所定の画像を表示させるコマンドが入力された場合には、制御用CPU453は、当該コマンドに応じた画像データを生成させる制御信号をVDP456に出力する。
ワークRAM452は、制御用CPU453の作業メモリであり、ファームROM451から読み出されたファームウェア及びデータの一部を記憶する。
制御用CPU453は、制御装置5から入力されるコマンドに応じて、画像出力手段45を構成する各機能部を制御する。例えば、所定の画像を表示させるコマンドが入力された場合には、制御用CPU453は、当該コマンドに応じた画像データを生成させる制御信号をVDP456に出力する。
CGROM454は、VDP456により生成される画像データの素材となる部分画像データを記憶している。
描画用VRAM455は、VDP456による画像データ生成に利用されるビデオメモリである。この描画用VRAM455は、VDP456により生成される1フレーム分の画像データ(フレームデータ)をそれぞれ記憶可能な一対のフレームバッファ455A,455Bを備えたダブルバッファで構成され、VDP456により、一方のフレームバッファが描画されている間に、他方のフレームバッファから生成した画像データが読み出される。
描画用VRAM455は、VDP456による画像データ生成に利用されるビデオメモリである。この描画用VRAM455は、VDP456により生成される1フレーム分の画像データ(フレームデータ)をそれぞれ記憶可能な一対のフレームバッファ455A,455Bを備えたダブルバッファで構成され、VDP456により、一方のフレームバッファが描画されている間に、他方のフレームバッファから生成した画像データが読み出される。
〔VDPの構成〕
VDP456は、本発明の画像生成手段に相当し、CGROM454に記憶された部分画像データを用いて、描画用VRAM455の一方のフレームバッファ上に、制御用CPU453から入力される制御信号に応じた画像データを生成する。そして、当該VDP456は、他方のフレームバッファ上に既に生成された画像データに応じた画像信号を、伝送路T1に出力する。
VDP456は、本発明の画像生成手段に相当し、CGROM454に記憶された部分画像データを用いて、描画用VRAM455の一方のフレームバッファ上に、制御用CPU453から入力される制御信号に応じた画像データを生成する。そして、当該VDP456は、他方のフレームバッファ上に既に生成された画像データに応じた画像信号を、伝送路T1に出力する。
ここで、伝送路T1について説明する。
伝送路T1は、前述のようにパラレルTTLで構成されている。この伝送路T1は、24BitのRGBピクセルデータにより構成されるラインデータに応じた画像信号を伝送する伝送路T11と、DC信号、DE信号及びVSync信号をそれぞれ伝送する伝送路T12〜T14とを少なくとも備えている。そして、このような伝送路T1は、VDP456とメイン表示器41とを接続するとともに、当該伝送路T1の途中で分岐して、VDP456と分配回路457とを接続する。
伝送路T1は、前述のようにパラレルTTLで構成されている。この伝送路T1は、24BitのRGBピクセルデータにより構成されるラインデータに応じた画像信号を伝送する伝送路T11と、DC信号、DE信号及びVSync信号をそれぞれ伝送する伝送路T12〜T14とを少なくとも備えている。そして、このような伝送路T1は、VDP456とメイン表示器41とを接続するとともに、当該伝送路T1の途中で分岐して、VDP456と分配回路457とを接続する。
図4は、VDP456により生成される画像データの一例を示す図である。なお、図4において、左欄には、生成される画像データの出力期間に略応じてオフ状態(ローレベル)となるVsync信号(垂直同期信号)を示し、下欄には、生成される画像データの1ライン分の出力期間に応じてオフ状態(ローレベル)となるDE信号が示されている。
前述のVDP456は、図4に示すように、メイン表示器41用の画像データ(第1データとしてのメイン画像データM)と、サブ表示器42〜44用の画像データ(第2データとしてのサブ画像データS(S1〜S3))とを含む1フレーム分の画像データ(フレームデータF)を生成する。
前述のVDP456は、図4に示すように、メイン表示器41用の画像データ(第1データとしてのメイン画像データM)と、サブ表示器42〜44用の画像データ(第2データとしてのサブ画像データS(S1〜S3))とを含む1フレーム分の画像データ(フレームデータF)を生成する。
具体的に、VDP456は、横800ピクセル、縦600ピクセルのメイン画像データMと、横300ピクセル、縦600ピクセルのサブ画像データSとが、行方向に繋ぎ合わされた1フレーム分のフレームデータを生成する。そして、VDP456は、当該フレームデータの1ライン分のラインデータ(水平方向の1ライン分のデータ)、すなわち、メイン画像データMの1ライン分の画像データにサブ画像データSの1ライン分の画像データが繋ぎ合わされた1ライン分のラインデータに応じた画像信号を、当該ラインデータごとに伝送路T11に出力するとともに、当該ラインデータの出力に合わせて、DC信号、DE信号及びVsync信号を出力する。なお、サブ画像データSは、それぞれ横300ピクセル、縦200ピクセルのサブ画像データS1〜S3が列方向に連結されて構成されている。
VDP456が、上記のようなフレームデータFの各ラインデータを画像信号として出力する際には、まず、メイン画像データMの1ライン分のデータに応じた画像信号を出力し、続いて、サブ画像データSの1ライン分のデータに応じた画像信号を出力する。
この際、VDP456が伝送路T13に出力するDE信号は、当該ラインデータの出力期間に応じてローレベル(オフ状態)となり、当該ラインデータの非出力期間に応じてハイレベル(オン状態)となる。更に、VDP456が伝送路T14に出力するVsync信号は、フレームデータFの各ラインデータの出力期間、及び、当該出力期間の前後に設けられるブランク期間に応じてローレベル(オフ状態)となり、これら以外の期間に応じてハイレベル(オン状態)となる。すなわち、DE信号のハイレベルからローレベルへの切替タイミングを検出することで、1ライン分のラインデータの出力開始タイミングを検出することができ、また、ローレベルからハイレベルへの切替タイミングを検出することで、1ライン分のラインデータの出力終了タイミングを検出することができる。
この際、VDP456が伝送路T13に出力するDE信号は、当該ラインデータの出力期間に応じてローレベル(オフ状態)となり、当該ラインデータの非出力期間に応じてハイレベル(オン状態)となる。更に、VDP456が伝送路T14に出力するVsync信号は、フレームデータFの各ラインデータの出力期間、及び、当該出力期間の前後に設けられるブランク期間に応じてローレベル(オフ状態)となり、これら以外の期間に応じてハイレベル(オン状態)となる。すなわち、DE信号のハイレベルからローレベルへの切替タイミングを検出することで、1ライン分のラインデータの出力開始タイミングを検出することができ、また、ローレベルからハイレベルへの切替タイミングを検出することで、1ライン分のラインデータの出力終了タイミングを検出することができる。
〔分配回路の構成〕
図3に戻り、分配回路457は、本発明の分配手段に相当し、VDP456から入力される1ライン分のラインデータから、サブ画像データSを取得し、当該サブ画像データSに含まれるサブ画像データS1〜S3(図4参照)を、それぞれサブ表示器42〜44に分配する。この分配回路457は、サンプリング回路458、リングバッファ459、メモリ460及び出力用CPU461を備えている。
図3に戻り、分配回路457は、本発明の分配手段に相当し、VDP456から入力される1ライン分のラインデータから、サブ画像データSを取得し、当該サブ画像データSに含まれるサブ画像データS1〜S3(図4参照)を、それぞれサブ表示器42〜44に分配する。この分配回路457は、サンプリング回路458、リングバッファ459、メモリ460及び出力用CPU461を備えている。
〔サンプリング回路の構成〕
図5は、サンプリング回路458の構成を示すブロック図である。
サンプリング回路458は、出力用CPU461の制御下で、VDP456から入力される画像信号をサンプリングする。このサンプリング回路458は、図5に示すように、受信判定部4581、DC判定部4582、DE判定部4583、サンプリング実行部4584及びデータ出力部4585を備えている。
図5は、サンプリング回路458の構成を示すブロック図である。
サンプリング回路458は、出力用CPU461の制御下で、VDP456から入力される画像信号をサンプリングする。このサンプリング回路458は、図5に示すように、受信判定部4581、DC判定部4582、DE判定部4583、サンプリング実行部4584及びデータ出力部4585を備えている。
受信判定部4581は、後述する出力用CPU461から許可信号及び取得信号を受信したか否かを、それぞれ判定する。
DC判定部4582及びDE判定部4583は、DC信号及びDE信号がローレベル(オフ状態)であるのか、ハイレベル(オン状態)であるのかを、それぞれ判定する。
DC判定部4582及びDE判定部4583は、DC信号及びDE信号がローレベル(オフ状態)であるのか、ハイレベル(オン状態)であるのかを、それぞれ判定する。
サンプリング実行部4584は、受信判定部4581により許可信号を受信したと判定された際に有効となり、DC判定部4582によりDC信号がハイレベルからローレベルに切り替わったと判定された際に、当該DC信号がローレベルである期間内に入力される画像信号をサンプリングし、抽出した画像データをリングバッファ459に記憶させる。また、サンプリング実行部4584は、DE判定部4583によりDE信号がローレベルからハイレベルに切り替わったと判定された際に、サンプリングを停止する。このため、リングバッファ459には、サンプリング実行部4584により抽出された画像データのうち、当該リングバッファ459が記憶可能なサイズの画像データが記憶される。
データ出力部4585は、受信判定部4581により取得信号を受信したと判定された際に、リングバッファ459に記憶された画像データ(1ライン分のサブ画像データS)を取得して、出力用CPU461に出力する。
データ出力部4585は、受信判定部4581により取得信号を受信したと判定された際に、リングバッファ459に記憶された画像データ(1ライン分のサブ画像データS)を取得して、出力用CPU461に出力する。
図3に戻り、リングバッファ459は、本発明の記憶手段に相当し、サンプリング回路458によりサンプリングされた画像データが記憶される。このリングバッファ459の記憶容量は、サブ画像データSの1ライン分のデータを記憶可能な容量に設定されており、本実施形態では、当該記憶容量は、300ピクセル分のデータを記憶可能な容量に設定されている。このリングバッファ459に記憶されたデータは、出力用CPU461の制御下で、サンプリング回路458により取得される。
メモリ460は、詳しい図示を省略したが、出力用CPU461の動作に必要な各種プログラム及びデータを記憶するROMと、当該出力用CPU461の作業領域であるRAMとを備えている。このうち、RAMは、出力用CPU461により取得された画像データが記憶されるVRAMを有し、当該VRAMは、サブ画像データS1〜S3をそれぞれ個別に記憶する記憶領域を有している。
〔出力用CPUの構成〕
図6は、出力用CPU461の構成を示すブロック図である。
出力用CPU461は、サンプリング回路458を制御するほか、サンプリングされたサブ画像データSから、サブ画像データS1〜S3をそれぞれサブ表示器42〜44に出力する。この出力用CPU461は、図6に示すように、Vsync判定部4611、DE判定部4612、ライン計数部4613、データ取得部4614、ライン数判定部4615、データ出力部4616及び許可信号出力部4617を備えている。
図6は、出力用CPU461の構成を示すブロック図である。
出力用CPU461は、サンプリング回路458を制御するほか、サンプリングされたサブ画像データSから、サブ画像データS1〜S3をそれぞれサブ表示器42〜44に出力する。この出力用CPU461は、図6に示すように、Vsync判定部4611、DE判定部4612、ライン計数部4613、データ取得部4614、ライン数判定部4615、データ出力部4616及び許可信号出力部4617を備えている。
Vsync判定部4611及びDE判定部4612は、VDP456から入力されるVsync信号及びDE信号が、ローレベルにあるのか、ハイレベルにあるのかを、それぞれ判定する。
ライン計数部4613は、Vsync判定部4611により、Vsync信号がハイレベルからローレベルとなったと判定されてから、DE判定部4612により、DE信号がローレベルからハイレベルになったと判定された回数を計数する。この回数は、入力されたフレームデータFのライン数、すなわち、当該フレームデータFにおける入力済みライン数に対応する。なお、ライン計数部4613は、Vsync判定部4611により、Vsync信号がローレベルからハイレベルに切り替わったと判定されると、計数中のライン数をクリアして、「0」から計数する。
ライン計数部4613は、Vsync判定部4611により、Vsync信号がハイレベルからローレベルとなったと判定されてから、DE判定部4612により、DE信号がローレベルからハイレベルになったと判定された回数を計数する。この回数は、入力されたフレームデータFのライン数、すなわち、当該フレームデータFにおける入力済みライン数に対応する。なお、ライン計数部4613は、Vsync判定部4611により、Vsync信号がローレベルからハイレベルに切り替わったと判定されると、計数中のライン数をクリアして、「0」から計数する。
データ取得部4614は、Vsync信号がローレベルであると判定されている期間内で、DE信号がローレベルからハイレベルに切り替わったと判定された場合に、サンプリング回路458に取得信号を出力し、当該サンプリング回路458を介して、リングバッファ459に記憶された画像データを取得する。
ライン数判定部4615は、ライン計数部4613により計数されているライン数が、サブ画像データS1〜S3の各最終ライン数に達したか否かを判定する。すなわち、ライン数判定部4615は、計数されている入力済みライン数と、メモリ460に予め記憶されたサブ画像データS1〜S3の各最終ライン数とを比較して、取得された1ライン分の画像データがどのサブ画像データを構成するものであるのかを判定する。なお、サブ画像データS3の最終ライン数は、フレームデータFの最終ライン数に対応する。
ライン数判定部4615は、ライン計数部4613により計数されているライン数が、サブ画像データS1〜S3の各最終ライン数に達したか否かを判定する。すなわち、ライン数判定部4615は、計数されている入力済みライン数と、メモリ460に予め記憶されたサブ画像データS1〜S3の各最終ライン数とを比較して、取得された1ライン分の画像データがどのサブ画像データを構成するものであるのかを判定する。なお、サブ画像データS3の最終ライン数は、フレームデータFの最終ライン数に対応する。
データ出力部4616は、データ取得部4614により取得された画像データを取得して、当該画像データを一時的にメモリ460に記憶させる。この際、データ出力部4616は、ライン数判定部4615による判定結果に基づいて、対応するサブ画像データS1〜S3を記憶するメモリ460の記憶領域に、取得された画像データを記憶させる。
更に、データ出力部4616は、Vsync判定部4611により、Vsync信号がローレベルからハイレベルになったと判定された際に、メモリ460に記憶された各サブ画像データS1〜S3を、サブ表示器42〜44にそれぞれ出力する。
更に、データ出力部4616は、Vsync判定部4611により、Vsync信号がローレベルからハイレベルになったと判定された際に、メモリ460に記憶された各サブ画像データS1〜S3を、サブ表示器42〜44にそれぞれ出力する。
なお、本実施形態では、データ出力部4616は、Vsync信号がハイレベルに切り替わったタイミングで、各サブ画像データS1〜S3を出力する構成としているが、データ取得部4614により取得された画像データのライン数が、各サブ画像データS1〜S3のそれぞれの最終ライン数に達し次第、各サブ画像データS1〜S3を、対応するサブ表示器42〜44に出力する構成としてもよい。更に、1ライン分の画像データの取得後すぐに、対応するサブ表示器42〜44に出力する構成としてもよい。
許可信号出力部4617は、サンプリング回路458に、当該サンプリング回路458によるサンプリングを有効とする許可信号を出力する。この際、DE信号がローレベルからハイレベルとなり、データ取得部4614による画像データの取得が終了した後に、当該許可信号出力部4617は、許可信号を出力する。
〔画像表示処理〕
画像表示装置4では、前述のように、制御用CPU453が、制御装置5からのコマンドに応じた画像を生成させる制御信号をVDP456に出力し、当該制御信号に基づいて、VDP456が、メイン画像データM及びサブ画像データSを含む1フレーム分のフレームデータFを、描画用VRAM455上に生成する。そして、当該VDP456は、メイン表示器41及び分配回路457に、伝送路T1を介して、DC信号、DE信号及びVsync信号とともに、フレームデータFの各ラインデータに応じた画像信号を順次出力する。
画像表示装置4では、前述のように、制御用CPU453が、制御装置5からのコマンドに応じた画像を生成させる制御信号をVDP456に出力し、当該制御信号に基づいて、VDP456が、メイン画像データM及びサブ画像データSを含む1フレーム分のフレームデータFを、描画用VRAM455上に生成する。そして、当該VDP456は、メイン表示器41及び分配回路457に、伝送路T1を介して、DC信号、DE信号及びVsync信号とともに、フレームデータFの各ラインデータに応じた画像信号を順次出力する。
メイン表示器41は、入力された画像信号のうち、メイン画像データMに対応する画像信号を取得して、当該画像信号に応じたメイン画像を表示する。また、分配回路457は、順次入力される画像信号をサンプリングしてサブ画像データS1〜S3を抽出し、当該サブ画像データS1〜S3を出力することで、サブ表示器42〜44にサブ画像をそれぞれ表示させる。
このような画像表示装置4にて実行される画像表示処理のうち、メイン表示器41での処理、画像出力手段45の分配回路457での処理について、以下に説明する。
このような画像表示装置4にて実行される画像表示処理のうち、メイン表示器41での処理、画像出力手段45の分配回路457での処理について、以下に説明する。
〔メイン表示器の処理〕
図7は、ドライバ411による処理を示すフローチャートである。
メイン表示器41のドライバ411は、図7に示すように、まず、入力されるVsync信号がハイレベルからローレベルに切り替わったか否かを判定し(ステップSA1)、切り替わっていないと判定した際には、ローレベルに切り替わるまで待機する。
ここで、ローレベルに切り替わったと判定すると、ドライバ411は、入力されるDE信号がハイレベルからローレベルに切り替わったか否かを判定する(ステップSA2)。ここで、切り替わっていないと判定した場合には、ドライバ411は、ローレベルに切り替わるまで待機する。
図7は、ドライバ411による処理を示すフローチャートである。
メイン表示器41のドライバ411は、図7に示すように、まず、入力されるVsync信号がハイレベルからローレベルに切り替わったか否かを判定し(ステップSA1)、切り替わっていないと判定した際には、ローレベルに切り替わるまで待機する。
ここで、ローレベルに切り替わったと判定すると、ドライバ411は、入力されるDE信号がハイレベルからローレベルに切り替わったか否かを判定する(ステップSA2)。ここで、切り替わっていないと判定した場合には、ドライバ411は、ローレベルに切り替わるまで待機する。
ローレベルに切り替わったと判定すると、ドライバ411は、入力される画像信号から、メインパネル412にて表示可能な1ライン分のピクセル数に応じた画像信号を取得し、当該画像信号に応じて、メインパネル412を駆動させる(ステップSA3)。
この際、ドライバ411は、DE信号がローレベルに切り替わってからのDC信号のローレベルからハイレベルへの切替回数を計数する。この切替回数は、入力中の画像信号における入力済みのピクセルデータ数に対応する。そして、ドライバ411は、メインパネル412にて表示可能な1ライン分のピクセル数に応じた画像信号を取得した後は、当該画像信号の取得を停止する。
この際、ドライバ411は、DE信号がローレベルに切り替わってからのDC信号のローレベルからハイレベルへの切替回数を計数する。この切替回数は、入力中の画像信号における入力済みのピクセルデータ数に対応する。そして、ドライバ411は、メインパネル412にて表示可能な1ライン分のピクセル数に応じた画像信号を取得した後は、当該画像信号の取得を停止する。
次に、ドライバ411は、DE信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSA4)。ここで、ハイレベルに切り替わっていないと判定した場合には、ドライバ411は、ハイレベルに切り替わるまで待機する。
一方、ハイレベルに切り替わったと判定した場合には、ドライバ411は、Vsync信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSA5)。この際、ハイレベルに切り替わっていないと判定した場合には、ドライバ411は、1フレーム分のフレームデータFに対応する画像信号の入力が完了していないと判定し、処理をステップSA2に戻す。
一方、ハイレベルに切り替わったと判定した場合には、ドライバ411は、Vsync信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSA5)。この際、ハイレベルに切り替わっていないと判定した場合には、ドライバ411は、1フレーム分のフレームデータFに対応する画像信号の入力が完了していないと判定し、処理をステップSA2に戻す。
これに対し、ハイレベルに切り替わったと判定した場合には、ドライバ411は、1フレーム分のフレームデータFに対応する画像信号の入力が完了したと判定し、処理をステップSA1に戻す。
このようにして取得した画像信号に基づいて、ドライバ411がメインパネル412を駆動することで、メイン画像データに応じたメイン画像が、メインパネル412により表示される。そして、上記処理SA1〜SA5は、VDP456が動作している限り、繰り返し実行される
このようにして取得した画像信号に基づいて、ドライバ411がメインパネル412を駆動することで、メイン画像データに応じたメイン画像が、メインパネル412により表示される。そして、上記処理SA1〜SA5は、VDP456が動作している限り、繰り返し実行される
〔サンプリング回路の処理〕
図8は、サンプリング回路458による処理を示すフローチャートである。
サンプリング回路458は、出力用CPU461から受信される許可信号に応じて、VDP456から入力される画像信号をサンプリングして、抽出されたRGBピクセルデータをリングバッファ459に記憶させる。
具体的に、図8に示すように、まず、サンプリング回路458の受信判定部4581が、許可信号を受信したか否かを判定する(ステップSB1)。そして、受信していないと判定された場合には、サンプリング回路458は、許可信号が受信されるまで待機し、また、受信したと判定された場合には、サンプリング実行部4584の機能が有効となる(ステップSB2)。
図8は、サンプリング回路458による処理を示すフローチャートである。
サンプリング回路458は、出力用CPU461から受信される許可信号に応じて、VDP456から入力される画像信号をサンプリングして、抽出されたRGBピクセルデータをリングバッファ459に記憶させる。
具体的に、図8に示すように、まず、サンプリング回路458の受信判定部4581が、許可信号を受信したか否かを判定する(ステップSB1)。そして、受信していないと判定された場合には、サンプリング回路458は、許可信号が受信されるまで待機し、また、受信したと判定された場合には、サンプリング実行部4584の機能が有効となる(ステップSB2)。
このステップSB2の後、DC判定部4582が、DC信号がハイレベルからローレベルに切り替わったか否かを判定する(ステップSB3)。この判定処理にて、切り替わっていないと判定された場合には、サンプリング回路458は、ステップSB5に処理を移行する。
一方、ローレベルに切り替わったと判定された場合には、サンプリング実行部4584が、入力される画像信号をサンプリングして、RGB1ピクセル分のピクセルデータをリングバッファ459にコピーする(ステップSB4)。そして、サンプリング回路458は、ステップSB5に処理を移行する。
一方、ローレベルに切り替わったと判定された場合には、サンプリング実行部4584が、入力される画像信号をサンプリングして、RGB1ピクセル分のピクセルデータをリングバッファ459にコピーする(ステップSB4)。そして、サンプリング回路458は、ステップSB5に処理を移行する。
ステップSB5では、DE判定部4583が、DE信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSB5)。ここで、切り替わっていないと判定された場合には、1ラインデータに応じた画像信号が入力し終わっていないと判定し、サンプリング回路458は、ステップSB3に処理を戻す。
一方、DE信号がハイレベルに切り替わったと判定された場合には、サンプリング実行部4584は、サンプリングを停止し(ステップSB6)、サンプリング回路458は、処理をステップSB1に戻す。
ここで、前述のように、リングバッファ459の記憶容量は、サブ画像データSの1ライン分のデータサイズに応じて設定されている。このため、前述のステップSB1〜SB6が繰り返し実行されることで、リングバッファ459には、当該1ライン分のサブ画像データSが記憶される。
一方、DE信号がハイレベルに切り替わったと判定された場合には、サンプリング実行部4584は、サンプリングを停止し(ステップSB6)、サンプリング回路458は、処理をステップSB1に戻す。
ここで、前述のように、リングバッファ459の記憶容量は、サブ画像データSの1ライン分のデータサイズに応じて設定されている。このため、前述のステップSB1〜SB6が繰り返し実行されることで、リングバッファ459には、当該1ライン分のサブ画像データSが記憶される。
〔出力用CPUのデータ取得処理〕
図9及び図10は、出力用CPU461によるデータ取得処理及びデータ出力処理をそれぞれ示すフローチャートである。
出力用CPU461は、前述のように、サンプリング回路458に許可信号を出力して、当該サンプリング回路458にサンプリングを実行させるとともに、取得信号を出力して、リングバッファ459に記憶されたサブ画像データSを、サンプリング回路458を介して取得する。
具体的に、出力用CPU461がサブ画像データSを取得する際には、図9に示すように、まず、出力用CPU461のVsync判定部4611が、Vsync信号がハイレベルからローレベルに切り替わったか否かを判定する(ステップSC1)。ここで、ローレベルに切り替わっていないと判定された場合には、出力用CPU461は、切り替わるまで待機する。
図9及び図10は、出力用CPU461によるデータ取得処理及びデータ出力処理をそれぞれ示すフローチャートである。
出力用CPU461は、前述のように、サンプリング回路458に許可信号を出力して、当該サンプリング回路458にサンプリングを実行させるとともに、取得信号を出力して、リングバッファ459に記憶されたサブ画像データSを、サンプリング回路458を介して取得する。
具体的に、出力用CPU461がサブ画像データSを取得する際には、図9に示すように、まず、出力用CPU461のVsync判定部4611が、Vsync信号がハイレベルからローレベルに切り替わったか否かを判定する(ステップSC1)。ここで、ローレベルに切り替わっていないと判定された場合には、出力用CPU461は、切り替わるまで待機する。
一方、ローレベルに切り替わったと判定された場合には、許可信号出力部4617がサンプリング回路458に許可信号を出力する(ステップSC2)。これにより、前述のように、サンプリング回路458によるサンプリングが行われる。
この後、ライン計数部4613が、入力済みライン数を「0」に設定し(ステップSC3)、DE判定部4612が、DE信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSC4)。ここで、切り替わっていないと判定した場合には、出力用CPU461は、ハイレベルに切り替わるまで待機する。
この後、ライン計数部4613が、入力済みライン数を「0」に設定し(ステップSC3)、DE判定部4612が、DE信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSC4)。ここで、切り替わっていないと判定した場合には、出力用CPU461は、ハイレベルに切り替わるまで待機する。
一方、DE信号がハイレベルに切り替わったと判定された場合には、前述のステップSB6にて、サンプリング実行部4584によるサンプリングが停止されているので、データ取得部4614が、取得信号を出力し、リングバッファ459に記憶された1ライン分のサブ画像データSを取得する(ステップSC5)。
この際、ライン数判定部4615により、ライン計数部4613によって計数されている入力済みライン数が、各サブ画像データS1〜S3の最終ライン数に達しているか否かが判定され、当該判定結果に基づいて、データ取得部4614が、メモリ460における対応する記憶領域に、取得したサブ画像データSを記憶させる。
この後、許可信号出力部4617が、再び、許可信号を出力する(ステップSC6)。
この際、ライン数判定部4615により、ライン計数部4613によって計数されている入力済みライン数が、各サブ画像データS1〜S3の最終ライン数に達しているか否かが判定され、当該判定結果に基づいて、データ取得部4614が、メモリ460における対応する記憶領域に、取得したサブ画像データSを記憶させる。
この後、許可信号出力部4617が、再び、許可信号を出力する(ステップSC6)。
次に、ライン数判定部4615が、入力済みライン数がフレームデータFの最終ライン数(サブ画像データS3の最終ライン数)に達したか否かを判定する(ステップSC7)。ここで、最終ライン数に達していないと判定された場合には、ライン計数部4613が入力済みライン数を1繰上げ(ステップSC8)、出力用CPU461は、未入力のラインデータに応じた画像信号が存在すると判定して、処理をステップSC4に戻す。
一方、最終ライン数に達したと判定された場合には、Vsync判定部4611が、入力されるVsync信号がローレベルからハイレベルに切り替わったか否かを判定する(ステップSC9)。
この際、ハイレベルに切り替わっていないと判定された場合には、出力用CPU461は、ハイレベルに切り替わるまで待機する。このため、出力用CPU461による許可信号出力及びデータ取得は行われないので、サンプリング回路458によるサンプリング及びデータ出力は行われない。
この際、ハイレベルに切り替わっていないと判定された場合には、出力用CPU461は、ハイレベルに切り替わるまで待機する。このため、出力用CPU461による許可信号出力及びデータ取得は行われないので、サンプリング回路458によるサンプリング及びデータ出力は行われない。
また、ハイレベルに切り替わったと判定された場合には、出力用CPU461は、1フレーム分のフレームデータF(詳しくはサブ画像データS)に応じた画像信号の入力が完了したと判定して、処理をステップSC3に戻す。
以上のようなステップSC1,SC2を経て、ステップSC3〜SC8を繰り返し実行することで、出力用CPU461がサブ画像データS1〜S3を取得することができる。
以上のようなステップSC1,SC2を経て、ステップSC3〜SC8を繰り返し実行することで、出力用CPU461がサブ画像データS1〜S3を取得することができる。
〔出力用CPUのデータ出力処理〕
また、出力用CPU461がサブ画像データS1〜S3を出力する際には、図10に示すように、まず、データ出力部4616が、メモリ460から各サブ画像データS1〜S3を取得し、それぞれサブ表示器42〜44に転送する(ステップSD1〜SD3)。この際、データ出力部4616は、各サブ画像データS1〜S3を所定の圧縮形式で圧縮した後に出力する。これにより、サブ表示器42〜44に出力されるデータサイズを削減することができる。また、各サブ表示器42〜44においては、それぞれの描画回路421が、入力されたサブ画像データS1〜S3を処理し、各サブ表示器42〜44により、各サブ画像がそれぞれ表示される。
また、出力用CPU461がサブ画像データS1〜S3を出力する際には、図10に示すように、まず、データ出力部4616が、メモリ460から各サブ画像データS1〜S3を取得し、それぞれサブ表示器42〜44に転送する(ステップSD1〜SD3)。この際、データ出力部4616は、各サブ画像データS1〜S3を所定の圧縮形式で圧縮した後に出力する。これにより、サブ表示器42〜44に出力されるデータサイズを削減することができる。また、各サブ表示器42〜44においては、それぞれの描画回路421が、入力されたサブ画像データS1〜S3を処理し、各サブ表示器42〜44により、各サブ画像がそれぞれ表示される。
以上説明した本実施形態の遊技機1によれば、以下の効果を奏することができる。
(1)VDP456が、メイン画像データM及びサブ画像データS(S1〜S3)を生成する。これによれば、これら各画像データM,Sを別個の画像生成手段により生成する場合に比べ、当該各画像データM,Sを効率よく生成することができるほか、画像表示装置4の構成の簡略化及び製造コストの削減を図ることができる。
(1)VDP456が、メイン画像データM及びサブ画像データS(S1〜S3)を生成する。これによれば、これら各画像データM,Sを別個の画像生成手段により生成する場合に比べ、当該各画像データM,Sを効率よく生成することができるほか、画像表示装置4の構成の簡略化及び製造コストの削減を図ることができる。
また、VDP456とメイン表示器41とを接続する伝送路T1は、当該伝送路T1の途中で分岐して、当該VDP456と分配回路457とを接続している。これによれば、VDP456とメイン表示器41とが一対一となるように、これらを接続することができるほか、当該伝送路T1を介して、VDP456により生成された画像信号を分配回路457に入力させることができる。従って、当該画像信号からメイン画像データM及びサブ画像データSをそれぞれ抽出し、当該各画像データM,Sを各表示器41〜44にそれぞれ出力する構成を設ける必要がないので、画像表示装置4の構成を簡略化することができる。また、VDP456とメイン表示器41とを接続する伝送路T1に、分配回路457及びサブ表示器42〜44を追加するかのように、画像表示装置4を構成することができるので、当該画像表示装置4の設計自由度を向上することができる。
(2)VDP456から画像信号が入力されるサンプリング回路458では、サンプリング実行部4584が、当該画像信号をサンプリングして1ライン分のサブ画像データSを抽出し、出力用CPU461のデータ出力部4616が、抽出されたサブ画像データSをサブ表示器42〜44に出力する。これによれば、VDP456から出力され、メイン画像データM及びサブ画像データSに応じた画像信号から、当該サブ画像データSを適切に抽出して、サブ表示器42〜44に出力することができる。従って、サブ表示器42〜44による画像表示を適切に行うことができる。
(3)サンプリング実行部4584により抽出されたデータは、サブ画像データSの1ライン分のデータサイズに応じた記憶容量を有するリングバッファ459に記憶される。これによれば、DE信号のオン状態への切替に応じて、画像信号のサンプリングを終了することにより、サブ画像データSのみをリングバッファ459に記憶させることができる。従って、データ出力部4616により、サブ画像データSのみを確実にサブ表示器42〜44に出力することができる。
(4)サンプリング実行部4584は、前述のように、DE信号がオン状態に切り替わると画像信号のサンプリングを停止する。これによれば、1ライン分のラインデータに応じた画像信号の終端にて、確実にサンプリングを停止することができるので、サブ画像データSのみを確実にリングバッファ459に記憶させることができる。
また、データ取得部4614によるサブ画像データSの取得後に、許可信号出力部4617により出力される許可信号に応じて、サンプリング実行部4584が画像信号のサンプリングを行うことにより、リングバッファ459に記憶されたサブ画像データSが、次のラインデータに応じた画像信号がサンプリングされて更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第2データを確実かつ適切に取得することができる。
また、データ取得部4614によるサブ画像データSの取得後に、許可信号出力部4617により出力される許可信号に応じて、サンプリング実行部4584が画像信号のサンプリングを行うことにより、リングバッファ459に記憶されたサブ画像データSが、次のラインデータに応じた画像信号がサンプリングされて更新されてしまうことを防ぐことができる。従って、各ラインデータに対応する画像信号から、第2データを確実かつ適切に取得することができる。
(5)データ出力部4616は、ライン計数部4613により計数される入力済みライン数に基づいて、データ取得部4614により取得されたサブ画像データSを、サブ表示器42〜44のうちのいずれかに出力する。これによれば、各サブ表示器42〜44に表示させるサブ画像のデータを、適切に分配することができる。従って、画像表示装置4が複数のサブ表示器42〜44を備えていることにより、当該画像表示装置4の汎用性を高めることができるほか、当該サブ表示器42〜44にサブ画像データを適切に分配することができ、各サブ画像を適切に表示することができる。
(6)VDP456は、メインパネル412の1ラインにて表示可能なピクセル数を有するメイン画像データMを生成し、ドライバ411は、当該VDP456から入力される画像信号のうち、当該ピクセル数に応じた画像信号に基づいて、メインパネル412を駆動させる。これによれば、ドライバ411により、メイン画像データMに応じた画像信号に基づいて、メインパネル412を駆動させることができる。従って、メインパネル412にてメイン画像を確実かつ適切に表示することができるほか、入力される画像信号をサンプリングする必要がないので、画像表示装置4の構成及び処理を簡略化することができる。
(7)サブ表示器42〜44は、データ出力部4616により圧縮されたサブ画像データSを復元する描画回路421を備えていることにより、サブ表示器42〜44に出力されるデータ量を削減することができる。従って、比較的低速なSPIにより構成された伝送路T2を用いた場合でも、サブ画像データSの送信に遅延が発生することを抑制でき、サブ表示器42〜44により、サブ画像を適切に表示することができる。
(8)遊技機1は、前述の画像表示装置4を備えることにより、当該遊技機1にて多様な演出を行うことができる。従って、遊技機1の興趣を高めることができる。
(8)遊技機1は、前述の画像表示装置4を備えることにより、当該遊技機1にて多様な演出を行うことができる。従って、遊技機1の興趣を高めることができる。
〔2.第2実施形態〕
次に、本発明の第2実施形態に係る遊技機1Aについて説明する。
本実施形態に係る遊技機1Aは、前述の遊技機1と同様の構成を備えるが、当該遊技機1の画像表示装置4では、サンプリング回路458でのサンプリングにより抽出されたサブ画像データSを、出力用CPU461が各サブ表示器42〜44に出力した。これに対し、遊技機1Aの画像表示装置では、サンプリング回路がサブ画像データを出力する。この点において、遊技機1Aと遊技機1とは相違する。なお、以下の説明では、既に説明した部分と同一または略同一である部分については、同一の符号を付して説明を省略する。
次に、本発明の第2実施形態に係る遊技機1Aについて説明する。
本実施形態に係る遊技機1Aは、前述の遊技機1と同様の構成を備えるが、当該遊技機1の画像表示装置4では、サンプリング回路458でのサンプリングにより抽出されたサブ画像データSを、出力用CPU461が各サブ表示器42〜44に出力した。これに対し、遊技機1Aの画像表示装置では、サンプリング回路がサブ画像データを出力する。この点において、遊技機1Aと遊技機1とは相違する。なお、以下の説明では、既に説明した部分と同一または略同一である部分については、同一の符号を付して説明を省略する。
図11は、本実施形態に係る遊技機1Aが備える画像表示装置4Aの構成を示すブロック図である。
遊技機1Aは、画像表示装置4に代えて画像表示装置4Aを備える他は、前述の遊技機1と同様の構成を備える。また、画像表示装置4Aは、画像出力手段45に代えて画像出力手段45Aを備える他は、前述の画像表示装置4と同様の構成を備える。
画像出力手段45Aは、図11に示すように、分配回路457に代えて分配回路457Aを備える他は、画像出力手段45と同様の構成を備える。
分配回路457Aは、本発明の分配手段に相当し、前述の分配回路457と同様に、伝送路T1を介してVDP456と接続され、当該分配回路457Aには、フレームデータFのRGBピクセルデータ、DC信号、DE信号及びVsync信号が入力される。この分配回路457Aは、記憶手段としてのリングバッファ459、サンプリング回路462及び制御回路463を備えている。
遊技機1Aは、画像表示装置4に代えて画像表示装置4Aを備える他は、前述の遊技機1と同様の構成を備える。また、画像表示装置4Aは、画像出力手段45に代えて画像出力手段45Aを備える他は、前述の画像表示装置4と同様の構成を備える。
画像出力手段45Aは、図11に示すように、分配回路457に代えて分配回路457Aを備える他は、画像出力手段45と同様の構成を備える。
分配回路457Aは、本発明の分配手段に相当し、前述の分配回路457と同様に、伝送路T1を介してVDP456と接続され、当該分配回路457Aには、フレームデータFのRGBピクセルデータ、DC信号、DE信号及びVsync信号が入力される。この分配回路457Aは、記憶手段としてのリングバッファ459、サンプリング回路462及び制御回路463を備えている。
図12は、制御回路463の構成を示すブロック図である。
このうち、制御回路463は、サンプリング回路462に許可信号及び送信信号を出力して、入力される画像信号のサンプリング、及び、抽出された画像データの送信(出力)を制御する。この制御回路463は、図12に示すように、Vsync判定部4611、DE判定部4612、ライン計数部4613、ライン数判定部4615、送信信号出力部4635及び許可信号出力部4617を備えている。
このうち、制御回路463は、サンプリング回路462に許可信号及び送信信号を出力して、入力される画像信号のサンプリング、及び、抽出された画像データの送信(出力)を制御する。この制御回路463は、図12に示すように、Vsync判定部4611、DE判定部4612、ライン計数部4613、ライン数判定部4615、送信信号出力部4635及び許可信号出力部4617を備えている。
送信信号出力部4635は、Vsync判定部4611によりVsync信号がローレベルにあると判定され、かつ、DE判定部4612によりDE信号がハイレベルに切り替わったと判定された際に、サンプリング回路462に、抽出した1ライン分のサブ画像データSを送信させる送信信号を出力する。この際、ライン数判定部4615が、入力済みライン数と、各サブ画像データS1〜S3(図4参照)の最終ライン数とを比較し、抽出された1ライン分のサブ画像データSが、どのサブ画像データを構成するデータであるのかを判定する。そして、送信信号出力部4635が、当該判定結果に基づいて、サブ画像データの出力対象のサブ表示器を示す情報を含む送信信号を、サンプリング回路462に出力する。
図13は、サンプリング回路462の構成を示すブロック図である。
サンプリング回路462は、前述のサンプリング回路458と同様に、入力される画像信号をサンプリングする他、抽出されたサブ画像データSを、対応するサブ表示器42〜44に送信(出力)する。このサンプリング回路462は、図13に示すように、受信判定部4621、DC判定部4582、DE判定部4583、サンプリング実行部4584、データ取得部4625及びデータ出力部4626を備えている。
サンプリング回路462は、前述のサンプリング回路458と同様に、入力される画像信号をサンプリングする他、抽出されたサブ画像データSを、対応するサブ表示器42〜44に送信(出力)する。このサンプリング回路462は、図13に示すように、受信判定部4621、DC判定部4582、DE判定部4583、サンプリング実行部4584、データ取得部4625及びデータ出力部4626を備えている。
このうち、受信判定部4621は、制御回路463から許可信号及び送信信号を受信したか否かを、それぞれ判定する。
データ取得部4625は、DE信号がハイレベルに切り替わったと判定された際に、リングバッファ459に記憶された1ライン分のサブ画像データSを取得する。
データ出力部4626は、送信信号に含まれる出力先のサブ表示器を特定する情報に基づいて、データ取得部4625により取得された1ライン分のサブ画像データSを、特定されたサブ表示器に出力する。
データ取得部4625は、DE信号がハイレベルに切り替わったと判定された際に、リングバッファ459に記憶された1ライン分のサブ画像データSを取得する。
データ出力部4626は、送信信号に含まれる出力先のサブ表示器を特定する情報に基づいて、データ取得部4625により取得された1ライン分のサブ画像データSを、特定されたサブ表示器に出力する。
〔制御回路の処理〕
図14は、制御回路463による処理を示すフローチャートである。
制御回路463は、前述のように、Vsync信号及びDE信号に基づいて、サンプリング回路462に許可信号及び送信信号を出力し、当該サンプリング回路462の動作を制御する。この際、制御回路463は、図14に示すように、前述のステップSC1〜SC9のうち、ステップSC5に代えてステップSE5を実行する他は、前述の出力用CPU461と同様の処理を実行する。なお、制御回路463は、前述のSD1〜SD3は行わない。
図14は、制御回路463による処理を示すフローチャートである。
制御回路463は、前述のように、Vsync信号及びDE信号に基づいて、サンプリング回路462に許可信号及び送信信号を出力し、当該サンプリング回路462の動作を制御する。この際、制御回路463は、図14に示すように、前述のステップSC1〜SC9のうち、ステップSC5に代えてステップSE5を実行する他は、前述の出力用CPU461と同様の処理を実行する。なお、制御回路463は、前述のSD1〜SD3は行わない。
このステップSE5においては、ライン数判定部4613により、ライン計数部4613によって計数されている入力済みライン数に基づいて、抽出されたサブ画像データSがサブ画像データS1〜S3のどれを構成するデータであるかが判定され、当該判定結果に基づいて、前述の送信信号を、送信信号出力部4635が出力する(ステップSE5)。例えば、入力済みライン数が「300」である場合には、ライン数判定部4613により、サブ画像データS2のデータであると判定され、送信信号出力部4635は、サブ表示器43に当該データを送信させる送信信号を出力する。
〔サンプリング回路の処理〕
図15は、サンプリング回路462による処理を示すフローチャートである。
サンプリング回路462は、前述のように、制御回路463から受信される許可信号及び送信信号、並びに、DC信号及びDE信号に基づいて、入力される画像信号をサンプリングし、抽出されたサブ画像データSを、サブ表示器42〜44に出力する。この際、サンプリング回路462は、図15に示すように、前述のステップSB1〜SB6を実行するほか、当該ステップSB6の後に、更にステップSF7,SF8を実行する。
図15は、サンプリング回路462による処理を示すフローチャートである。
サンプリング回路462は、前述のように、制御回路463から受信される許可信号及び送信信号、並びに、DC信号及びDE信号に基づいて、入力される画像信号をサンプリングし、抽出されたサブ画像データSを、サブ表示器42〜44に出力する。この際、サンプリング回路462は、図15に示すように、前述のステップSB1〜SB6を実行するほか、当該ステップSB6の後に、更にステップSF7,SF8を実行する。
ステップSF7では、受信判定部4621が、制御回路463から送信信号を受信したか否かを判定し(ステップSF7)、当該送信信号を受信するまで、サンプリング回路462は待機する。
一方、送信信号を受信したと判定された場合には、データ取得部4625が、リングバッファ459に記憶された1ライン分のサブ画像データSを取得し、データ出力部4626が、取得された1ライン分のサブ画像データSを、送信信号に含まれる情報により特定されるサブ表示器に出力する(ステップSF8)。
この後、サンプリング回路462は、ステップSB1に戻り、ステップSB1〜SB6,SF7,SF8が繰り返し実行される。
一方、送信信号を受信したと判定された場合には、データ取得部4625が、リングバッファ459に記憶された1ライン分のサブ画像データSを取得し、データ出力部4626が、取得された1ライン分のサブ画像データSを、送信信号に含まれる情報により特定されるサブ表示器に出力する(ステップSF8)。
この後、サンプリング回路462は、ステップSB1に戻り、ステップSB1〜SB6,SF7,SF8が繰り返し実行される。
以上説明した本実施形態に係る遊技機1Aによれば、前述の遊技機1が奏する前述の効果(1)〜(6),(8)と同様の効果を奏することができる他、以下の効果を奏することができる。
(9)サンプリング回路462のデータ出力部4626が、リングバッファ459に記憶されたサブ画像データSを、各サブ表示器42〜44に分配するので、当該サブ画像データSを圧縮する際に利用されるメモリ460を設ける必要がない。従って、分配回路457A、ひいては、画像表示装置4Aの構成を簡略化することができる。
(9)サンプリング回路462のデータ出力部4626が、リングバッファ459に記憶されたサブ画像データSを、各サブ表示器42〜44に分配するので、当該サブ画像データSを圧縮する際に利用されるメモリ460を設ける必要がない。従って、分配回路457A、ひいては、画像表示装置4Aの構成を簡略化することができる。
〔3.実施形態の変形〕
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記各実施形態では、画像表示装置4,4Aは、3つのサブ表示器42〜44を備えるとしたが、本発明はこれに限らず、第2表示手段としてのサブ表示器は、1つ以上あればよい。画像表示装置が複数のサブ表示器を備える場合には、VDPにより生成される各サブ画像データの1ライン分のピクセル数が同じであれば、当該各サブ画像データのライン数は異なっていてもよい。更に、メインパネル412及びサブパネル423の解像度は、適宜設定してよい。
本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
前記各実施形態では、画像表示装置4,4Aは、3つのサブ表示器42〜44を備えるとしたが、本発明はこれに限らず、第2表示手段としてのサブ表示器は、1つ以上あればよい。画像表示装置が複数のサブ表示器を備える場合には、VDPにより生成される各サブ画像データの1ライン分のピクセル数が同じであれば、当該各サブ画像データのライン数は異なっていてもよい。更に、メインパネル412及びサブパネル423の解像度は、適宜設定してよい。
前記各実施形態では、サンプリング実行部4584により画像信号から抽出されたサブ画像データSは、当該サブ画像データSの1ライン分のデータサイズに応じた記憶容量を有するリングバッファ459に記憶されるとしたが、本発明はこれに限らず、データ取得部4614,4625が取得するデータのサイズが、サブ画像データSの1ライン分のデータサイズに設定されていれば、FIFO(First-In First-Out)形式のメモリでも、FILO(First-In Last-Out)形式のメモリでもよい。
前記各実施形態では、VDP456とメイン表示器41及び分配回路457,457Aとを接続し、当該VDP456から出力された画像信号が伝送される伝送路T1を、パラレルTTLで構成し、また、分配回路457,457Aとサブ表示器42〜44とを接続し、サブ画像データSが伝送される伝送路T2を、SPIで構成したが、本発明はこれに限らない。すなわち、伝送路T1は、画像信号を伝送可能な伝送路であればよく、また、伝送路T2も、画像データを伝送可能な伝送路であればよい。
前記各実施形態では、画像生成手段としてVDP456を挙げたが、本発明はこれに限らず、GPU(Graphics Processing Unit)等の他のプロセッサであってもよい。
前記各実施形態では、画像生成手段としてVDP456を挙げたが、本発明はこれに限らず、GPU(Graphics Processing Unit)等の他のプロセッサであってもよい。
前記各実施形態では、VDP456は、生成したフレームデータFの出力に際して、解像度の大きいメイン画像データMに応じた画像信号を先に出力し、解像度の小さいサブ画像データSに応じた画像信号を後に出力したが、本発明はこれに限らず、逆でもよい。なお、解像度の小さいサブ画像データSを後に出力すれば、当該サブ画像データSの1ライン分のデータを記憶するリングバッファ459の記憶容量を小さくすることができる。
前記各実施形態では、分配回路457,457Aは、DE信号のローレベルからハイレベルへの切替タイミングを検出して、VDP456からの1ライン分のラインデータに応じた画像信号の出力期間の終了を判定したが、本発明はこれに限らない。例えば、サンプリングされた画像データのピクセル数に基づいて判定する構成としてもよい。
前記各実施形態では、画像表示装置4,4Aは、パチンコ機として構成された遊技機1,1Aに設けられるとしたが、本発明はこれに限らない。すなわち、本発明の画像表示装置を、パチスロ機及びピンボール機等の他の遊技機に採用することもできるほか、当該画像表示装置を単体で利用することも可能である。更には、本発明の画像表示装置は、自動車のコンソールパネルや、大型のゲーム機等にも採用することができる。
本発明は、画像表示装置に利用することができ、特に遊技機に用いられる画像表示装置に好適に利用することができる。
1,1A…遊技機、4,4A…画像表示装置、41…メイン表示器(第1表示手段)、42〜44…サブ表示器(第2表示手段、表示器)、421…描画回路(処理回路)、456…VDP(画像生成手段)、457,457A…分配回路(分配手段)、459…リングバッファ(記憶手段)、4584…サンプリング実行部、4613…ライン計数部、4614,4625…データ取得部、4616,4626…データ出力部、4617…許可信号出力部、T1…伝送路。
Claims (8)
- 画像を表示する画像表示装置であって、
それぞれ画像データである第1データ及び第2データを生成し、前記第1データの1ライン分のデータに前記第2データの1ライン分のデータを繋げたラインデータに応じた画像信号を、ライン毎に順次出力する画像生成手段と、
前記画像生成手段に接続され、前記画像信号が伝送される伝送路と、
前記伝送路に接続され、入力される前記画像信号に基づいて、前記第1データに応じた画像を表示する第1表示手段と、
前記伝送路に接続され、入力される前記画像信号に基づいて前記第2データを取得し、当該第2データを出力する分配手段と、
前記分配手段により出力された前記第2データに応じた画像を表示する第2表示手段と、
を備えることを特徴とする画像表示装置。 - 請求項1に記載の画像表示装置において、
前記分配手段は、
前記画像信号のうちの少なくとも前記第2データが含まれる部位をサンプリングするサンプリング実行部と、
前記サンプリング実行部によりサンプリングされた1ライン分の前記第2データを、前記第2表示手段に出力するデータ出力部と、
を備えることを特徴とする画像表示装置。 - 請求項2に記載の画像表示装置において、
前記分配手段は、前記第2データの1ライン分のデータサイズに応じた記憶容量を有する記憶手段を備え、
前記サンプリング実行部は、前記画像信号をサンプリングしたデータを前記記憶手段に記憶させることを特徴とする画像表示装置。 - 請求項2又は請求項3に記載の画像表示装置において、
前記分配手段は、
前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了すると、前記サンプリング実行部によりサンプリングされた1ライン分の前記第2データを取得するデータ取得部と、
前記データ取得部による前記第2データの取得後に、前記サンプリング実行部に対して、サンプリングを許可する許可信号を出力する許可信号出力部とを備え、
前記サンプリング実行部は、前記出力期間が終了すると、前記画像信号のサンプリングを停止し、前記許可信号が入力されると、前記画像信号のサンプリングを実行し、
前記データ出力部は、前記データ取得部により取得された前記第2データを出力することを特徴とする画像表示装置。 - 請求項2から請求項4のいずれかに記載の画像表示装置において、
前記第2表示手段は、それぞれ入力される画像データに応じた画像を表示する複数の表示器を備え、
前記第2データは、それぞれ所定のライン数を有する複数の画像データにより構成され、
前記分配手段は、前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間が終了した回数を、前記第2データの入力済みライン数として計数するライン計数部を備え、
前記データ出力部は、前記入力済みライン数に基づいて、取得された1ライン分の前記第2データを前記複数の表示器のいずれかに出力することを特徴とする画像表示装置。 - 請求項1から請求項5のいずれかに記載の画像表示装置において、
前記第1表示手段は、前記画像生成手段による1ライン分の前記ラインデータに応じた前記画像信号の出力期間に、入力される当該画像信号から、当該第1表示手段で表示可能な1ライン分の信号を取得して、当該信号に応じた画像を表示することを特徴とする画像表示装置。 - 請求項1から請求項6のいずれかに記載の画像表示装置において、
前記分配手段は、取得された前記第2データを圧縮して出力し、
前記第2表示手段は、圧縮された前記第2データを復元し、復元された前記第2データに応じた画像を表示させる処理回路を備えることを特徴とする画像表示装置。 - 所定の遊技領域を有する遊技機であって、
請求項1から請求項7のいずれかに記載の画像表示装置を備えることを特徴とする遊技機。
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