JP2010073783A - Lsiテスタ - Google Patents

Lsiテスタ Download PDF

Info

Publication number
JP2010073783A
JP2010073783A JP2008237803A JP2008237803A JP2010073783A JP 2010073783 A JP2010073783 A JP 2010073783A JP 2008237803 A JP2008237803 A JP 2008237803A JP 2008237803 A JP2008237803 A JP 2008237803A JP 2010073783 A JP2010073783 A JP 2010073783A
Authority
JP
Japan
Prior art keywords
wafer
display
chips
wafer map
lsi tester
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008237803A
Other languages
English (en)
Inventor
Noriko Yajima
典子 矢島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2008237803A priority Critical patent/JP2010073783A/ja
Publication of JP2010073783A publication Critical patent/JP2010073783A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】ウエハ上のチップ数が多くなっても、ウエハ全体の測定結果を1枚の画面に表示できるようにすること。
【解決手段】ウエハ上に形成されたチップの測定結果をパス/フェイルのウエハマップとして表示部に表示するように構成されたLSIテスタにおいて、前記表示部の表示セルに、複数のチップの測定結果を重ね合わせて表示することを特徴とするもの。
【選択図】 図1

Description

本発明は、LSIテスタに関し、詳しくは、ウエハ上に形成されたチップの試験結果をウエハマップとして表示するように構成されたLSIテスタの改善に関するものである。
図3は、従来のLSIテスタの一例を示す構成図である。テスタの本体1には、テストヘッド2とプローバ3とテスタの制御端末4が接続されている。テストヘッド2とプローバ3は、測定対象デバイスである多数のチップが形成されたウエハ5を上下の両面から挟むようにして所定の間隙を保ちながら対向するように配置されている。制御端末4には、図4のようなテスト結果を表示する表示部が設けられている。
このような構成において、制御端末4からテスタの本体1を介してテストヘッド2とプローバ3を制御してウエハ5上に形成されたチップに対してプロービングを行うことにより所定の試験を行い、試験結果をテスタの本体1に取り込む。
そして、ウエハ5上の各チップの測定結果(パス/フェイル)は、ウエハ5上における各チップの座標(XYアドレス)に基づいて、制御端末4に設けられている表示部6のウエハマップ7として、たとえば図4に示すように、良品(パス)と判定されたチップは緑色(図中のマークなし部分)、不良品(フェイル)と判定されたチップは赤色(図中の黒色マーク部分)として測定結果に応じて色を変えながらリアルタイムで表示される。
特許文献1には、半導体ウエハのチップに対するプロービング時の測定条件を表す文字記号を、表示画面に表示されるウエハ画像上のチップ毎に、それぞれの測定条件に割り当てられた所定の色で表示する構成が記載されている。
特開平8−37213号公報
しかし、図4の表示画面では、ウエハ5上の各チップの測定結果(パス/フェイル)をリアルタイムウエハマップ7の1セルに割り当てて表示しているため、画面に表示できるウエハ5のサイズ(チップ数)に限界があり、チップ数が多いウエハ5の場合にはウエハ5の一部分しか表示できなかった。
本発明は、このような問題点に鑑みてなされたものであり、その目的は、ウエハ上のチップ数が多くなっても、ウエハ全体の測定結果を1枚の画面に表示できるようにすることにある。
このような問題を解決するため、請求項1記載の発明は、
ウエハ上に形成されたチップの測定結果をパス/フェイルのウエハマップとして表示部に表示するように構成されたLSIテスタにおいて、
前記表示部の表示セルに、複数のチップの測定結果を重ね合わせて表示することを特徴とする。
請求項2記載の発明は、請求項1記載のLSIテスタにおいて、
前記表示部に、前記表示セルに重ね合わせるチップの測定結果の数を切り替えるウエハマップ表示切替ボタンを設けたことを特徴とする。
請求項3記載の発明は、請求項1または2記載のLSIテスタにおいて、
前記表示部の表示セルに複数のチップの測定結果を重ね合わせて表示するのにあたり、前記重ね合わせて表示する対象チップのフェイル発生数またはフェイル発生率に応じて異なる色または文字記号数字を割り当てることを特徴とする。
これらにより、ウエハ上のチップ数が多くなってもウエハ全体の測定結果を1枚の画面に表示でき、効率よくウエハのテスト結果解析を行うことができる。
以下、本発明について図面を参照して説明する。図1は本発明の一実施例の主要部分を示す構成図であり、図3と共通する部分には同一の符号を付けている。図1において、制御端末4には、リアルタイムウエハマップ制御部41と、測定結果重ね合わせデータ保存領域42と、重ね合わせ無しの測定結果データ保存領域43と、リアルタイムウエハマップ表示処理部44が設けられている。
測定結果重ね合わせデータ保存領域42には、重ね合わせたチップのテスト結果(パス数/フェイル数)が保存される。なお、重ね合わせるチップは、たとえばX軸とY軸の両軸方向に沿った2個×2個の4チップとする。
これら重ね合わせたチップのテスト結果は、たとえば「デバイスが全て良品(パス)なら緑色、1個でも不良品(フェイル)があれば赤色」のように定められた表示色のルールにしたがってセル毎に表示される。
なお、表示部6の表示画面には、ウエハマップ7が表示されるとともに、ウエハマップ表示切替ボタン8が設けられている。
図1の動作について、説明する。
制御端末4のリアルタイムウエハマップ制御部41は、テスタの本体1を介して測定を行おうとする測定対象デバイスであるウエハ5上のチップの座標(XYアドレス)を、プローバ3から取得する。
テスタの本体1はウエハ5上に形成されているチップを測定対象デバイスとする測定を行い、測定結果(パス/フェイル)を制御端末4のリアルタイムウエハマップ制御部41に通知する。
リアルタイムウエハマップ制御部41は、テスタの本体1から受け取ったウエハ5上のチップの座標(XYアドレス)と各チップの測定結果(パス/フェイル)を、測定結果重ね合わせデータ保存領域42および重ね合わせ無しの測定結果データ保存領域43に保存する。
リアルタイムウエハマップ表示処理部44は、重ね合わせ無しの測定結果データ保存領域43からデータを読み出し、表示部6のリアルタイムウエハマップ7の表示画面上に、ウエハマップデータを表示する。この場合、ウエハマップ7の各セルは対応する各チップのテスト結果を表す。
このように1セルが1チップのテスト結果を表している状態で表示部6の表示画面に設けられているウエハマップ表示切替ボタン8が選択駆動されると、リアルタイムウエハマップ表示処理部44は測定結果重ね合わせデータ保存領域42からデータを読み出し、表示部6のリアルタイムウエハマップ7の表示画面上に、測定結果が重ね合わされたウエハマップデータを、前述のようにあらかじめ設定された表示色のルールにしたがってセル毎に表示する。
図2は本発明に基づくウエハマップ7の表示画面切替表示例図であり、(A)は1チップ/セルを示し、(B)は2×2チップ/セルを示し、(C)は4×4チップ/セルを示している。すなわち、(B)のウエハマップは(A)のウエハマップを1/4に圧縮して表示し、(C)のウエハマップは(B)のウエハマップを1/4に圧縮して表示するとともに(A)のウエハマップを1/16に圧縮して表示する。なお、ハッチングを付けたセルは、測定結果がフェイルになったチップが存在していることを示している。
これにより、圧縮率をウエハ5上のチップ数と表示部6の表示画面の大きさに応じて適切に設定することにより、ウエハ5上のチップ数が多くなっても、ウエハ全体を1枚の画面に表示することができる。
これら表示画面の(A)⇔(B)⇔(C)間における拡大・縮小の切替は、ウエハマップ表示切替ボタン8を選択駆動することにより、行うことができる。
なお、上記実施例では、ウエハ5上の各チップの測定結果(パス/フェイル)を重ね合わせて表示するのにあたり、重ね合わせて表示する対象チップのうち1個でもフェイルがあればウエハマップ7のセルの表示を赤色にするようにしているが、重ね合わせ表示対象チップのフェイル発生数や発生率に応じて異なる色や文字記号数字などを割り当てて、それらを各セルに表示するようにしてもよい。これにより、表示倍率を切り換えることなく、ウエハ全体におけるフェイルチップの分布状況を表示画面の表示から把握できる。
以上説明したように、本発明によれば、ウエハ上のチップ数が多くなってもウエハ全体の測定結果を1枚の画面に表示できるLSIテスタを実現することができ、ウエハのテスト結果解析表示に好適である。
本発明の一実施例の主要部分を示す構成図である。 本発明に基づくウエハマップ7の表示画面切替表示例図である。 従来のLSIテスタの一例を示す構成図である。 従来の表示画面例図である。
符号の説明
1 テスタの本体
2 テストヘッド
3 プローバ
4 制御端末
41 リアルタイムウエハマップ制御部
42 測定結果重ね合わせデータ保存領域
43 重ね合わせ無しの測定結果データ保存領域
44 リアルタイムウエハマップ表示処理部
5 ウエハ
6 表示部
7 ウエハマップ
8 ウエハマップ表示切替ボタン

Claims (3)

  1. ウエハ上に形成されたチップの測定結果をパス/フェイルのウエハマップとして表示部に表示するように構成されたLSIテスタにおいて、
    前記表示部の表示セルに、複数のチップの測定結果を重ね合わせて表示することを特徴とするLSIテスタ。
  2. 前記表示部に、前記表示セルに重ね合わせるチップの測定結果の数を切り替えるウエハマップ表示切替ボタンを設けたことを特徴とする請求項1記載のLSIテスタ。
  3. 前記表示部の表示セルに複数のチップの測定結果を重ね合わせて表示するのにあたり、前記重ね合わせて表示する対象チップのフェイル発生数またはフェイル発生率に応じて異なる色または文字記号数字を割り当てることを特徴とする請求項1または2記載のLSIテスタ。
JP2008237803A 2008-09-17 2008-09-17 Lsiテスタ Withdrawn JP2010073783A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008237803A JP2010073783A (ja) 2008-09-17 2008-09-17 Lsiテスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008237803A JP2010073783A (ja) 2008-09-17 2008-09-17 Lsiテスタ

Publications (1)

Publication Number Publication Date
JP2010073783A true JP2010073783A (ja) 2010-04-02

Family

ID=42205323

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008237803A Withdrawn JP2010073783A (ja) 2008-09-17 2008-09-17 Lsiテスタ

Country Status (1)

Country Link
JP (1) JP2010073783A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165263A (ja) * 2010-02-09 2011-08-25 Yokogawa Electric Corp 半導体メモリ試験装置
CN113359007A (zh) * 2021-05-31 2021-09-07 绍兴中芯集成电路制造股份有限公司 晶圆测试图的显示方法及***

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188968A (ja) * 2006-01-11 2007-07-26 Fujifilm Corp ウエーハマップデータの解析方法および解析プログラム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188968A (ja) * 2006-01-11 2007-07-26 Fujifilm Corp ウエーハマップデータの解析方法および解析プログラム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011165263A (ja) * 2010-02-09 2011-08-25 Yokogawa Electric Corp 半導体メモリ試験装置
CN113359007A (zh) * 2021-05-31 2021-09-07 绍兴中芯集成电路制造股份有限公司 晶圆测试图的显示方法及***

Similar Documents

Publication Publication Date Title
WO2018205626A1 (zh) 母板和显示面板
TWI578059B (zh) 一種用於檢測陣列繞線之母基板及其檢測方法
WO2014190639A1 (zh) 用于显示面板的线类不良的检测方法和检测装置
TW201409044A (zh) 顯示面板的檢測電路
JP7498760B2 (ja) データ処理方法、データ処理装置、および、データ処理プログラム
JP2006214834A (ja) 検査プローブ、光学パネルの検査装置、光学パネルの検査方法
JP2010073783A (ja) Lsiテスタ
KR100791195B1 (ko) 결함 표시장치
US20120150478A1 (en) Method of testing an object and apparatus for performing the same
JP2007171993A (ja) 画像表示装置
JP2006337242A (ja) 端子又はプローブピンの表示方法、プローブ装置、及びプローブカード検査装置
JP7415423B2 (ja) 電気光学装置、電子機器および電気光学装置の検査方法
JP2007035925A (ja) 半導体ウェハ、検査装置および方法
US20150235582A1 (en) Array substrate, method for inspecting array substrate, and method for inspecting display panel
JP2002312766A (ja) 半田付け状態検査装置
TWI479584B (zh) Wafer inspection method
JP2012063198A (ja) 半導体装置、半導体テスタおよび半導体テストシステム
JP4699883B2 (ja) 外観検査装置
JP2006267029A (ja) 複数の関連する検査結果等を同一の画面で同時に表示する検査装置
CN110853557B (zh) 一种基于fpga的液晶模组炸弹检查***及检查方法
JP2001202065A (ja) 液晶表示装置
JPH01262485A (ja) 電子回路装置
JP2010040133A (ja) 半導体メモリ検査装置
JP2001014889A (ja) メモリ検査装置
JP2005069858A (ja) Tftアレイ検査装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110324

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130128

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20130130

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130131