JP2010062347A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2010062347A JP2010062347A JP2008226778A JP2008226778A JP2010062347A JP 2010062347 A JP2010062347 A JP 2010062347A JP 2008226778 A JP2008226778 A JP 2008226778A JP 2008226778 A JP2008226778 A JP 2008226778A JP 2010062347 A JP2010062347 A JP 2010062347A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- layer
- insulating film
- semiconductor device
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
Description
本発明は電力用半導体装置に関する。さらに詳しくは超接合（以降、ＳＪと略記することもある）構造を有する半導体装置に関する。特に、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、バイポーラトランジスタ、ダイオード等に適用可能であって、高耐圧化と大電流容量化を両立させることのできる超接合構造を有する縦型の半導体装置の製造方法の改良に関するものである。 The present invention relates to a power semiconductor device. More particularly, the present invention relates to a semiconductor device having a superjunction (hereinafter sometimes abbreviated as SJ) structure. In particular, it is applicable to MOSFETs (insulated gate field effect transistors), IGBTs (insulated gate bipolar transistors), bipolar transistors, diodes, etc., and a superjunction structure that can achieve both high breakdown voltage and large current capacity. The present invention relates to an improvement in a method of manufacturing a vertical semiconductor device having
一般に半導体装置は、主電流の流れる両主電極が共に半導体基板の一方の主面に形成される横型半導体装置と、半導体基板の両主面にそれぞれ主電極が形成され、両主電極間を縦方向に主電流が流れる縦型半導体装置に大別できる。縦型半導体装置は、オン時にドリフト電流が流れる方向と、オフ時に逆バイアス電圧による空乏層の延びる方向とが同じである。 In general, a semiconductor device has a horizontal semiconductor device in which both main electrodes through which a main current flows are formed on one main surface of a semiconductor substrate, and a main electrode is formed on each main surface of the semiconductor substrate. It can be roughly divided into vertical semiconductor devices in which the main current flows in the direction. In the vertical semiconductor device, the direction in which the drift current flows when turned on is the same as the direction in which the depletion layer extends due to the reverse bias voltage when turned off.
たとえば、図５は、よく知られた通常のプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの断面図である。この縦型ＭＯＳＦＥＴは、ドレイン電極１８が導電接触する低抵抗のｎ＋ドレイン層１１裏面の反対面上に形成される高抵抗のｎ−ドリフト層１２を備える。このｎ−ドリフト層１２の表面層には選択的に形成されるｐベース領域２３と、そのｐベース領域２３内に選択的に形成される高不純物濃度のｎ＋ソース領域２４と、ｎ＋ソース領域２４とｎ−ドリフト層１２とに挟まれるｐベース領域２３の表面にゲート絶縁膜２５を介して設けられるゲート電極層２６とを備える。さらに、前記ｎ＋ソース領域２４とｐベース領域２３との表面に共通に接触して設けられるソース電極２７を有し、前述のように、ｎ＋ドレイン層１１の裏面側にはドレイン電極１８が設けられる。このような縦型ＭＯＳＦＥＴにおいて、高抵抗のｎ−ドリフト層１２はＭＯＳＦＥＴがオン状態のときに縦方向（基板の厚さ方向）にドリフト電流が流れる領域として働き、オフ状態のときには空乏化して耐圧を保持する機能を有する。 For example, FIG. 5 is a cross-sectional view of a well-known normal planar type n-channel vertical MOSFET. This vertical MOSFET includes a high resistance n − drift layer 12 formed on the opposite surface of the back surface of the low resistance n + drain layer 11 with which the drain electrode 18 is in conductive contact. A p base region 23 selectively formed on the surface layer of the n − drift layer 12, a high impurity concentration n + source region 24 selectively formed in the p base region 23, and an n + source A gate electrode layer 26 is provided on the surface of the p base region 23 sandwiched between the region 24 and the n − drift layer 12 via a gate insulating film 25. Furthermore, it has a source electrode 27 provided in common contact with the surfaces of the n + source region 24 and the p base region 23, and the drain electrode 18 is formed on the back side of the n + drain layer 11 as described above. Provided. In such a vertical MOSFET, the high-resistance n − drift layer 12 functions as a region where a drift current flows in the vertical direction (the thickness direction of the substrate) when the MOSFET is on, and is depleted and withstand voltage when the MOSFET is off. It has the function to hold.
この高抵抗のｎ−ドリフト層１２内の電流経路を短くする（すなわち、ドリフト層の厚さを薄くする）とドリフト抵抗が低くなるので、ＭＯＳＦＥＴは実質的にオン抵抗（ドレイン−ソース間抵抗）が低下する。この時、耐圧については、オフ状態でｐベース領域２３とｎ−ドリフト層１２との間のｐｎ接合から主としてｎ−ドリフト層１２内に拡がり得る空乏層の幅が狭くなるので、Ｓｉ半導体基板の最大（臨界）電界強度に達する耐圧（ドレイン−ソース電圧）を低下させる。一方、ＭＯＳＦＥＴの耐圧を高くすると、ｎ−ドリフト層１２が厚くなるためオン抵抗が大きくなり、損失が増す。このように、オン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係はＩＧＢＴ、バイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。また、このトレードオフに関する問題は、オン時にドリフト電流が流れる方向と、オフ時の空乏層の延びる方向とが異なる横型半導体装置についても共通に問題として存在する。 When the current path in the high-resistance n − drift layer 12 is shortened (that is, the drift layer is thinned), the drift resistance is lowered, so that the MOSFET is substantially on-resistance (drain-source resistance). Decreases. At this time, for the breakdown voltage, p base region 23 and n in the off state - mainly n from the pn junction between the drift layer 12 - the width of the depletion layer to obtain spread in the drift layer 12 is narrowed, the Si semiconductor substrate The breakdown voltage (drain-source voltage) reaching the maximum (critical) electric field strength is reduced. On the other hand, when the breakdown voltage of the MOSFET is increased, the n − drift layer 12 becomes thicker, so that the on-resistance increases and the loss increases. Thus, there is a trade-off relationship between on-resistance (current capacity) and breakdown voltage. This trade-off relationship is also known to hold in semiconductor devices such as IGBTs, bipolar transistors, and diodes. This trade-off problem also exists as a common problem for horizontal semiconductor devices in which the direction in which the drift current flows when turned on and the direction in which the depletion layer extends when turned off.
この問題に対する解決策の一つに、ドリフト層を、通常の設計耐圧に要求される不純物濃度よりも高濃度のｎ型で、主面に垂直な薄層領域と、ｐ型で主面に垂直な薄層領域とを交互にかつ主面に水平方向に隣接させた並列ｐｎ層を備える超接合構造とする半導体装置が公開され、公知となっている。この半導体装置はオフ状態のとき、超接合構造からなるドリフト層が空乏化して高耐圧を負担し、オン状態では通常より低抵抗のｎ型の薄層領域を主電流が流れることにより、前述のオン抵抗と耐圧間のトレードオフ関係を改善することができるとされている。 One of the solutions to this problem is that the drift layer has an n-type impurity concentration higher than the impurity concentration required for normal design withstand voltage, a thin layer region perpendicular to the principal surface, and a p-type perpendicular to the principal surface. A semiconductor device having a superjunction structure including parallel pn layers alternately adjacent to the thin layer regions and horizontally adjacent to the main surface is disclosed and publicly known. When the semiconductor device is in the off state, the drift layer composed of the superjunction structure is depleted and bears a high breakdown voltage, and in the on state, the main current flows through the n-type thin layer region having a lower resistance than usual. It is said that the trade-off relationship between on-resistance and breakdown voltage can be improved.
図６はこのような超接合半導体装置の一例である縦型ＭＯＳＦＥＴの部分断面図である。図５との違いはドリフト層２２が単一層ではなく、基板主面に垂直方向に形成される薄層のｎドリフト領域２２ａとｐドリフト領域２２ｂとを交互に、かつ主面に水平方向に隣接した並列ｐｎ層からなる超接合構造とされている点である。なお、符号２３はｐベース領域、符号２４はｎ＋ソース領域、符号２６はゲート電極、符号２７はソース電極、符号２８はドレイン電極であり、それぞれ前記図５と同様の機能を有する。 FIG. 6 is a partial cross-sectional view of a vertical MOSFET which is an example of such a superjunction semiconductor device. The difference from FIG. 5 is that the drift layer 22 is not a single layer, but thin n drift regions 22a and p drift regions 22b formed in a direction perpendicular to the main surface of the substrate alternately and adjacent to the main surface in the horizontal direction. This is a superjunction structure composed of parallel pn layers. Reference numeral 23 denotes a p base region, reference numeral 24 denotes an n + source region, reference numeral 26 denotes a gate electrode, reference numeral 27 denotes a source electrode, and reference numeral 28 denotes a drain electrode, which have the same functions as those in FIG.
このような超接合構造からなるドリフト層２２を形成するには、まず、低抵抗のｎ＋ドレイン層２１を基板としてエピタキシャル法によって全面に所要の不純物濃度のｎ型ドリフト層を成長させる。この所要の不純物濃度は耐圧に依存して変わり得るが、前述のように通常の設計耐圧に必要な不純物濃度よりは高くすることができる。その後、ｎ型ドリフト層の表面から垂直に選択的に縞状の表面パターンで、ｎ＋ドレイン層２１に達するトレンチをエッチングで形成する。このトレンチはｐドリフト領域２２ｂを形成するためのトレンチである。このトレンチを形成した後、トレンチ間に残るｎ型ドリフト層の薄層領域をｎドリフト領域２２ａとし、さらに、前記トレンチ内にエピタキシャル法によりｐ型エピタキシャル層を成長させて埋め込み、ｐドリフト領域２２ｂを形成する。なお、以降、前述のようなオン状態では電流を流すとともに、オフ状態では空乏化する構成の並列ｐｎ層からなるドリフト層２２を備える半導体装置を超接合半導体装置と称することとする。 In order to form the drift layer 22 having such a superjunction structure, first, an n-type drift layer having a required impurity concentration is grown on the entire surface by an epitaxial method using the low resistance n + drain layer 21 as a substrate. Although this required impurity concentration can vary depending on the breakdown voltage, it can be made higher than the impurity concentration required for the normal design breakdown voltage as described above. Thereafter, a trench reaching the n + drain layer 21 is formed by etching in a striped surface pattern selectively perpendicular to the surface of the n-type drift layer. This trench is a trench for forming the p drift region 22b. After forming this trench, the thin layer region of the n-type drift layer remaining between the trenches is used as an n drift region 22a, and a p-type epitaxial layer is grown and buried in the trench by an epitaxial method, and the p drift region 22b is filled. Form. Hereinafter, a semiconductor device including a drift layer 22 composed of a parallel pn layer configured to flow current in the on state as described above and to be depleted in the off state will be referred to as a super junction semiconductor device.
前記超接合構造の具体的なディメンジョンとしては、たとえば、降伏電圧の設計値を８００Ｖとするとき、ドリフト層２２のｎドリフト領域２２ａ、ｐドリフト領域２２ｂの不純物濃度は共に、通常より高濃度の１．９×１０１６ｃｍ−３であって、これら薄層のｎドリフト領域２２ａとｐドリフト領域２２ｂの、主面に平行な方向の短辺幅を共に同幅の５μｍとすると、主面に垂直方向のドリフト層２２の厚さは７３μｍとなる。このように幅に対して深さが深いｐドリフト領域２２ｂを形成するには、アスペクト比の大きいｐドリフト領域２２ｂ形成用トレンチを必要とする、このような高アスペクト比のトレンチを形成するエッチング技術が、前記超接合構造を実現するためのキープロセス技術の一つである。このような高アスペクト比のトレンチエッチング技術は、数Ｐａに減圧されたチャンバー内に所定のエッチングパターンに絶縁膜でマスクされたウエハを保持し、そこに、たとえばＳＦ６，ＨＢｒといったエッチングガスを連続的に供給する方法によって形成される。あるいは、エッチング、側壁保護膜形成のガスの切り替えを数秒ずつ行うＢＯＳＣＨプロセス法などで実現される。このＢＯＳＣＨ法プロセスによれば、たとえば、側壁への保護膜形成のためのＣ４Ｆ８を供給し、その後ガスを高速で切り替えてエッチングガスのＳＦ６を供給する。トレンチエッチング終了後にトレンチ内を洗浄した後、シリコン系絶縁膜マスク（ハードマスク）をそのままにして、トレンチ内にｐ型エピタキシャル層を成長させる。トレンチ内にｐ型エピタキシャル層を埋め込んだ後、基板主面のシリコン系絶縁膜マスク（ハードマスク）上の余分なｐ型エピタキシャル層をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって研磨すると共に基板主面上を平坦化することにより、前記超接合構造が形成される。このｐ型エピタキシャル層の埋め込み技術および基板主面の平坦化の技術も、前述のトレンチエッチング技術と共に超接合構造を実現するためのキープロセス技術である。その後は基板主面に所要のＭＯＳＦＥＴ半導体領域を、通常のプレーナー型ＭＯＳＦＥＴと同様の製造工程を施せば、ＳＪ−ＭＯＳＦＥＴのウエハプロセスが終了する（特許文献１）。
前記超接合半導体装置の超接合構造が、ｎ型ドリフト層表面からのエッチングにより形成した、縞状の表面パターンと高アスペクト比とを有するトレンチ内に、ｐ型エピタキシャル層を埋め込む方法で形成される場合、できるかぎり多結晶化、結晶欠陥等を発生させないようにｐ型エピタキシャル層を埋め込むことがリーク電流を低レベルに抑える上で重要である。 The superjunction structure of the superjunction semiconductor device is formed by a method of embedding a p-type epitaxial layer in a trench having a striped surface pattern and a high aspect ratio formed by etching from the surface of the n-type drift layer. In this case, it is important to bury the p-type epitaxial layer so as not to cause polycrystallization or crystal defects as much as possible in order to suppress the leakage current to a low level.
一方、最終的に、トレンチ内のエピタキシャル層を効率性よく、適正な厚さに研磨するには、第一にはトレンチエッチングのマスクとして用いた絶縁膜などのハードマスクを基板主面に残した状態で、エピタキシャル層をトレンチ内およびその延長で基板主面のハードマスク上にもオーバーして堆積させる。第二には、適正な超接合構造厚さに仕上げるために、前記基板主面のハードマスク上のエピタキシャル層を該ハードマスクをストッパー層として用いてＣＭＰによる研磨を施し、ハードマスクが露出したことを検出した時点で研磨を高精度に終了させることがデバイスの耐圧を確保するために重要である。 On the other hand, finally, in order to polish the epitaxial layer in the trench efficiently and to an appropriate thickness, first, a hard mask such as an insulating film used as a mask for trench etching was left on the main surface of the substrate. In this state, the epitaxial layer is deposited over the hard mask on the main surface of the substrate in the trench and its extension. Second, in order to achieve an appropriate super-junction structure thickness, the hard mask was exposed by polishing the epitaxial layer on the hard mask of the substrate main surface with CMP using the hard mask as a stopper layer. In order to ensure the breakdown voltage of the device, it is important to finish the polishing with high accuracy at the time of detecting.
前述のように、基板主面上に残されたハードマスクを利用して、このハードマスク上には直接に成長させないような選択成長条件でエピタキシャル層の埋め込みを行う他の理由は、ハードマスク上に結晶成長を起こさせず、トレンチ内からの結晶成長のみとすることで、多結晶が成長しないようにでき、リーク電流発生の一因となる結晶粒界の形成を防ぐことができるからである。 As described above, the other reason for using the hard mask left on the main surface of the substrate and embedding the epitaxial layer under the selective growth conditions that do not allow direct growth on the hard mask is that on the hard mask. This is because the crystal growth is prevented from occurring in the trench, and only the crystal growth from the trench is prevented, so that the polycrystal can be prevented from growing, and the formation of the grain boundary that causes the leakage current can be prevented. .
しかしながら、前述のように、トレンチ内からのエピタキシャル成長のみという選択的成長条件で埋め込みを行っても、結果的に、なお充分に良好な結晶性が得られてはいないし、さらに結晶性の良いエピタキシャル層を埋め込むことが望まれている。
前述の、充分に良好な結晶性が得られてはいないことの原因は、特にハードマスク（シリコン系絶縁膜）とシリコン基板との界面近傍では、熱膨張係数など材料物性の違いに起因する応力が発生しているため、この応力に起因して結晶欠陥が形成され易いことにあると考えられる。そこで、たとえば、ハードマスクを除去した後にトレンチを埋め込むことにすれば、ハードマスク起因の多結晶の形成、結晶欠陥の発生と言った、リーク電流発生原因を防ぐことが可能となる。しかし、この場合、ハードマスクを研磨工程における終了ポイントの高精度な検出手段として用いることができなくなるため、研磨終了点を決め難くなり、耐圧の歩留まり悪化を招くことなどの問題があるため、採用が難しい。
However, as described above, even if the filling is performed under the selective growth condition of only the epitaxial growth from the trench, as a result, a sufficiently good crystallinity has not been obtained, and an epitaxial having a better crystallinity has been obtained. It is desirable to embed a layer.
The reason why the above-mentioned sufficiently good crystallinity has not been obtained is the stress caused by the difference in material properties such as thermal expansion coefficient, especially in the vicinity of the interface between the hard mask (silicon-based insulating film) and the silicon substrate. Therefore, it is considered that crystal defects are likely to be formed due to this stress. Therefore, for example, if the trench is embedded after removing the hard mask, it is possible to prevent the cause of leakage current such as formation of polycrystals due to the hard mask and occurrence of crystal defects. However, in this case, the hard mask cannot be used as a highly accurate means for detecting the end point in the polishing process, so it is difficult to determine the end point of polishing, and there is a problem that the yield rate of the breakdown voltage is deteriorated. Is difficult.
図７は、図示しない低抵抗ｎ型半導体基板（ｎ＋ドレイン層）上にエピタキシャル成長により堆積形成したｎ型シリコン半導体層２２ａに表面からシリコン酸化膜２０をマスクにして形成したトレンチに、ｐ型エピタキシャル層（ｐ−Ｓｉ層）２２ｂを埋め込んだ際のｎ型シリコン半導体層２２ａの断面図を示す。図７では、ハードマスクとしてのシリコン酸化膜２０とｎ型シリコン半導体層２２ａの界面で応力が集中して結晶欠陥が発生しやすい場所を破線の丸印で示している。 FIG. 7 shows a p-type epitaxial layer formed in a trench formed by using a silicon oxide film 20 as a mask from an n-type silicon semiconductor layer 22a deposited and formed on a low-resistance n-type semiconductor substrate (n + drain layer) by epitaxial growth on a low resistance n-type semiconductor substrate (not shown). A cross-sectional view of the n-type silicon semiconductor layer 22a when the layer (p-Si layer) 22b is embedded is shown. In FIG. 7, broken circles indicate places where stress is concentrated and crystal defects are likely to occur at the interface between the silicon oxide film 20 as a hard mask and the n-type silicon semiconductor layer 22a.
本発明は、以上説明した点に鑑みてなされたものであり、本発明の目的は、ハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供することである。 The present invention has been made in view of the above-described points, and an object of the present invention is to provide crystal defects when embedding an epitaxial layer with a hard mask left in a trench selectively formed using a hard mask. And a method of manufacturing a semiconductor device that can efficiently form a superjunction structure and obtain a good yield rate.
本発明による解決手段のその一は、低抵抗の第１導電型半導体基板上の第１導電型半導体層の主面に設けた絶縁膜をマスクとして、該主面に垂直に層状またはカラム状にエッチングしてトレンチを形成する第一工程と、該トレンチに第２導電型エピタキシャル半導体層を該トレンチからオーバーするように埋め込み、前記絶縁膜を終点検出手段として前記第２導電型エピタキシャル半導体層表面を研磨して、該第２導電型エピタキシャル半導体層と前記第１導電型半導体層のトレンチエッチング残部層とを交互に隣接配置させ、オン状態で電流を流し、オフ状態で空乏化する構成の並列ｐｎ層からなる超接合構造を形成する第二工程とを有する半導体装置の製造方法において、前記第一工程では前記マスクとなる絶縁膜を膜厚の薄い部分と厚い部分を有するように形成し、第二工程では前記トレンチに第２導電型エピタキシャル半導体層を埋め込む前に、前記絶縁膜の膜厚の薄い部分をエッチングにより除去して開口部を形成した後に、前記トレンチに第２導電型エピタキシャル半導体層を埋め込む半導体装置の製造方法とする。 One of the solutions according to the present invention is that the insulating film provided on the main surface of the first conductive type semiconductor layer on the first conductive type semiconductor substrate with low resistance is used as a mask in a layered or columnar shape perpendicular to the main surface. A first step of etching to form a trench; a second conductive type epitaxial semiconductor layer is embedded in the trench so as to be over the trench; and the surface of the second conductive type epitaxial semiconductor layer is formed using the insulating film as an end point detecting means. A parallel pn having a configuration in which the second conductive type epitaxial semiconductor layer and the remaining trench etching remaining layer of the first conductive type semiconductor layer are alternately disposed adjacent to each other, a current flows in the on state, and is depleted in the off state. And a second step of forming a superjunction structure composed of layers. In the method of manufacturing a semiconductor device, in the first step, the insulating film serving as the mask is formed with a thin portion and a thickness. In the second step, before the second conductive type epitaxial semiconductor layer is embedded in the trench, the thin portion of the insulating film is removed by etching to form an opening, and then the opening is formed. A method for manufacturing a semiconductor device in which a second conductivity type epitaxial semiconductor layer is embedded in a trench is provided.
本発明の半導体装置の製造方法によれば、前記第一工程では、前記絶縁膜の膜厚の薄い部分が前記トレンチの開口上端部に接していることが好ましい。
本発明の半導体装置の製造方法によれば、前記第一工程では、前記絶縁膜の膜厚の厚い部分の、前記半導体基板全体に対する面積比率が３０％以上であることが望ましい。
本発明の半導体装置の製造方法によれば、前記絶縁膜がシリコン酸化膜、または、シリコン酸化膜とシリコン窒化膜との積層膜とすることもできる。
According to the method for manufacturing a semiconductor device of the present invention, in the first step, it is preferable that the thin portion of the insulating film is in contact with the upper end of the opening of the trench.
According to the method for manufacturing a semiconductor device of the present invention, in the first step, the area ratio of the thick part of the insulating film to the entire semiconductor substrate is preferably 30% or more.
According to the method for manufacturing a semiconductor device of the present invention, the insulating film may be a silicon oxide film or a laminated film of a silicon oxide film and a silicon nitride film.
また、本発明の半導体装置の製造方法によれば、前記半導体装置としてＩＧＢＴ、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードのいずれかを選択することができる。 According to the method for manufacturing a semiconductor device of the present invention, any of IGBT, MOSFET, bipolar transistor, and diode can be selected as the semiconductor device.
前述の本発明によればハードマスクを用いて選択形成したトレンチに、ハードマスクを残した状態でエピタキシャル層を埋め込む際に、結晶欠陥の発生を防ぐとともに、超接合構造を効率良く形成でき、良好な良品率が得られる半導体装置の製造方法を提供することができる。 According to the present invention described above, when an epitaxial layer is embedded in a trench selectively formed using a hard mask while leaving the hard mask, crystal defects can be prevented and a superjunction structure can be efficiently formed. It is possible to provide a method for manufacturing a semiconductor device capable of obtaining a good yield rate.
以下、本発明の半導体装置の製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１、図２は本発明の半導体装置の製造方法の実施例１にかかる主要な製造工程を示す半導体基板の断面図である。図３、図４は本発明半導体装置の製造方法の実施例２にかかる主要な製造工程を示す半導体基板の断面図である。
Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below in detail with reference to the drawings. The present invention is not limited to the description of the examples described below unless it exceeds the gist.
1 and 2 are cross-sectional views of a semiconductor substrate showing main manufacturing steps according to Example 1 of the method for manufacturing a semiconductor device of the present invention. 3 and 4 are cross-sectional views of a semiconductor substrate showing main manufacturing steps according to Example 2 of the method for manufacturing a semiconductor device of the present invention.
図１、図２を参照して本発明の実施例１について詳細に説明する。厚さ６２５μｍの低比抵抗ｎ型シリコン半導体基板（ｎ＋ドレイン層）１に、不純物濃度１．９×１０１６ｃｍ−３で７３μｍ厚のｎ型シリコン半導体層２をエピタキシャル成長させたウエハを材料とする。トレンチエッチングのためのマスク絶縁膜３としてマスク酸化膜３をたとえば１．５μｍ厚形成する。このマスク酸化膜３は熱酸化により形成しても、ＣＶＤ法により形成してもどちらでも良い。 A first embodiment of the present invention will be described in detail with reference to FIGS. A wafer obtained by epitaxially growing a 73 μm thick n-type silicon semiconductor layer 2 with an impurity concentration of 1.9 × 10 16 cm −3 on a low specific resistance n-type silicon semiconductor substrate (n + drain layer) 1 having a thickness of 625 μm is used as a material. To do. As the mask insulating film 3 for trench etching, a mask oxide film 3 is formed to a thickness of 1.5 μm, for example. The mask oxide film 3 may be formed by thermal oxidation or by CVD.
次にフォトリソグラフィ技術によりマスク酸化膜３に膜厚の厚い部分と薄い部分を形成するために、薄い膜厚とする部分（開口パターン３ｂ）を一旦開口し、再度、シリコン酸化膜３ａを形成する。この時のシリコン酸化膜３ａも、熱酸化法またはＣＶＤ法によって形成してもどちらでもよい。また、開口パターン３ｂについても、ストライプ状またはセル状の表面パターンのどちらでもよい。さらに前述のようにマスク酸化膜３の開口パターン３ｂ上に、再度シリコン酸化膜３ａを形成することで、マスク酸化膜３には厚い部分と薄い部分ができる。この状態を図１（ａ）に示す。 Next, in order to form a thick part and a thin part in the mask oxide film 3 by photolithography technology, the thin part (opening pattern 3b) is once opened, and the silicon oxide film 3a is formed again. . The silicon oxide film 3a at this time may be formed either by a thermal oxidation method or a CVD method. Further, the opening pattern 3b may be either a stripe-shaped or cell-shaped surface pattern. Further, by forming the silicon oxide film 3a again on the opening pattern 3b of the mask oxide film 3 as described above, the mask oxide film 3 has a thick portion and a thin portion. This state is shown in FIG.
次に、トレンチ形成用の酸化膜開口部３ｃを形成する。この状態を図１（ｂ）に示す。この際、トレンチ形成用酸化膜開口部３ｃは、特に、後述するトレンチの開口部上端のエッジ部分が前記マスク酸化膜３の薄い部分３ａに接するように開口パターンを配置させて、前記トレンチ形成用酸化膜開口部３ｃを形成することが好ましい。
次にトレンチエッチングをたとえば、ＢＯＳＣＨプロセスにより行い、ウエハ表面から深さ７３μｍのトレンチ４を形成する。この状態を図１（ｃ）に示す。次いでトレンチ４内の洗浄とマスク酸化膜３のエッチングを兼ねてＨＦ（フッ化水素）処理により、マスク酸化膜３の膜厚の薄い部分をエッチングにより除去してなる応力抑制用開口パターン３ｄを形成する。この状態を図１（ｄ）に示す。
Next, an oxide film opening 3c for forming a trench is formed. This state is shown in FIG. At this time, the trench forming oxide film opening 3c is arranged so that the edge pattern at the upper end of the opening of the trench, which will be described later, is in contact with the thin part 3a of the mask oxide film 3, thereby It is preferable to form the oxide film opening 3c.
Next, trench etching is performed by, for example, a BOSCH process to form a trench 4 having a depth of 73 μm from the wafer surface. This state is shown in FIG. Next, a stress suppressing opening pattern 3d is formed by etching away the thin portion of the mask oxide film 3 by HF (hydrogen fluoride) treatment, which serves as both cleaning of the trench 4 and etching of the mask oxide film 3. To do. This state is shown in FIG.
このように、マスク酸化膜３に応力抑制用開口パターン３ｄを形成することにより、マスク酸化膜３自体の容積、面積を減らすことができ、後述の図２で説明するｐ型エピタキシャル層５の埋め込みをした際に、ｐ型エピタキシャル層５とこの層に接するマスク酸化膜３の材料物性が異なることに起因して界面に発生し易い歪応力を全体として低減し結晶欠陥の発生を抑制することができる。さらに、この際、トレンチ４の開口部のエッジ表面にはマスク酸化膜３の開口部である応力抑制用開口パターン３ｄが接するようにすると、マスク酸化膜３とｐ型エピタキシャル層５とが接する界面をトレンチ開口部から遠ざけることができ、たとえ前記界面近傍に結晶欠陥が発生しても埋め込まれた部分のｐ型エピタキシャル層５からは遠ざけることができる。 In this way, by forming the stress suppressing opening pattern 3d in the mask oxide film 3, the volume and area of the mask oxide film 3 itself can be reduced, and the p-type epitaxial layer 5 described later with reference to FIG. When the p-type epitaxial layer 5 and the mask oxide film 3 in contact with this layer are different in material properties, the strain stress that easily occurs at the interface due to the difference in material properties is reduced as a whole, and the generation of crystal defects is suppressed. it can. Further, at this time, if the stress suppressing opening pattern 3 d which is the opening of the mask oxide film 3 is in contact with the edge surface of the opening of the trench 4, the interface where the mask oxide film 3 and the p-type epitaxial layer 5 are in contact with each other. Can be kept away from the trench opening, and even if a crystal defect occurs near the interface, it can be kept away from the buried p-type epitaxial layer 5.
次にトレンチ４の側壁凹凸の平滑化およびトレンチ４底部の角部の丸めを行うために水素アニール処理を行う。アニール処理は９５０〜１１００℃の高温で圧力１０〜７６０Ｔｏｒｒ（１０〜７６０×１３３．３Ｐａ）の還元性雰囲気中、３０〜２００秒処理する。この処理によりトレンチ４内部の表面荒れ（図示せず）は平滑になる。この後、エピタキシャル法により、１．９×１０１６ｃｍ−３のｎ型シリコン半導体層２と同程度の不純物濃度のｐ型エピタキシャル層５でトレンチ４を充填する。この状態を図２（ａ）に示す。ｐ型エピタキシャル層５をトレンチ４に充填するには、少なくともトレンチ４の幅の２分の１以上の厚さにｐ型エピタキシャル層５を成長させる必要がある。その結果、図２（ａ）ではマスク酸化膜３上にもｐ型エピタキシャル層５が横方向に成長し堆積する。図２（ａ）ではｐ型エピタキシャル層５の最表面はフラットに描かれているが、ウエハ表面の凹凸の影響を受けてわずかに凹凸ができることが通常である。 Next, a hydrogen annealing process is performed in order to smooth the unevenness of the side wall of the trench 4 and round the corner at the bottom of the trench 4. The annealing treatment is performed at a high temperature of 950 to 1100 ° C. for 30 to 200 seconds in a reducing atmosphere at a pressure of 10 to 760 Torr (10 to 760 × 133.3 Pa). By this treatment, the surface roughness (not shown) inside the trench 4 becomes smooth. Thereafter, the trench 4 is filled with the p-type epitaxial layer 5 having the same impurity concentration as that of the 1.9 × 10 16 cm −3 n-type silicon semiconductor layer 2 by an epitaxial method. This state is shown in FIG. In order to fill the trench 4 with the p-type epitaxial layer 5, it is necessary to grow the p-type epitaxial layer 5 to a thickness of at least one-half of the width of the trench 4. As a result, in FIG. 2A, the p-type epitaxial layer 5 is also grown and deposited on the mask oxide film 3 in the lateral direction. In FIG. 2A, the outermost surface of the p-type epitaxial layer 5 is drawn flat, but it is normal that the surface is slightly uneven due to the influence of the unevenness on the wafer surface.
前述のように、本発明ではこのエピタキシャル成長中に、マスク酸化膜３には応力抑制用開口パターン３ｄが設けられているため、マスク酸化膜３の容積が小さくなると共に、マスク酸化膜３とｎ型シリコン半導体層２とが接する界面がトレンチ開口部から遠くなり、トレンチ内のｐ型エピタキシャル層では応力が緩和されて結晶欠陥の発生を抑えることができる。この後、基板表面の余分なｐ型エピタキシャル層５をＣＭＰ法により削り平坦化を行う。この状態を図２（ｂ）に示す。この時、ｐ型エピタキシャル層５に比べて酸化膜３の研磨速度が遅くて削れにくい公知のスラリーを使いマスク酸化膜３を研磨プロセスにおける終点検知材（ストッパー）として用いて研磨する。このような研磨方法とすることにより、ｐ型エピタキシャル層５とｎ型シリコン半導体層２のエッチング残部層とが交互に隣接配置すると共に、オン状態で電流を流し、オフ状態で空乏化する構成の並列ｐｎ層からなる超接合層を正確な厚さに制御することが可能となる。 As described above, in the present invention, since the mask oxide film 3 is provided with the stress suppressing opening pattern 3d during the epitaxial growth, the volume of the mask oxide film 3 is reduced and the mask oxide film 3 and the n-type are formed. The interface in contact with the silicon semiconductor layer 2 is far from the opening of the trench, and stress is relaxed in the p-type epitaxial layer in the trench, so that generation of crystal defects can be suppressed. Thereafter, the excess p-type epitaxial layer 5 on the substrate surface is shaved and planarized by the CMP method. This state is shown in FIG. At this time, the polishing is performed by using a known slurry which has a slower polishing rate of the oxide film 3 than the p-type epitaxial layer 5 and is difficult to be scraped, and the mask oxide film 3 is used as an end point detection material (stopper) in the polishing process. By adopting such a polishing method, the p-type epitaxial layer 5 and the remaining etching layer of the n-type silicon semiconductor layer 2 are alternately disposed adjacent to each other, a current flows in the on state, and is depleted in the off state. It becomes possible to control the super junction layer composed of the parallel pn layers to an accurate thickness.
マスク酸化膜３を除去した後は、前記図６に示す通常と同様のＭＯＳ構造の形成工程に入る。即ち、前記超接合層の表面に熱酸化によりゲート絶縁膜２５を形成し、減圧ＣＶＤ法などにより多結晶シリコン膜を堆積し、フォトリソグラフィによりゲート電極層２６とする。続けて、ゲート電極層２６をマスクとして利用する選択的なイオン注入および熱処理によって、ｐベース領域２３、ｎ＋ソース領域２４、ｐ＋コンタクト領域３０を形成する。更に層間絶縁膜３１を堆積し、フォトリソグラフィにより窓開けを行い、アルミニウム合金の堆積およびパターン形成によりソース電極２７、ドレイン電極２８および図示されないアルミニウムゲート電極の形成を経てＭＯＳＦＥＴのウエハプロセスを完了させる。 After the mask oxide film 3 is removed, the same MOS structure forming process as shown in FIG. That is, a gate insulating film 25 is formed on the surface of the super junction layer by thermal oxidation, a polycrystalline silicon film is deposited by a low pressure CVD method or the like, and a gate electrode layer 26 is formed by photolithography. Subsequently, the p base region 23, the n + source region 24, and the p + contact region 30 are formed by selective ion implantation and heat treatment using the gate electrode layer 26 as a mask. Further, an interlayer insulating film 31 is deposited, a window is opened by photolithography, a source electrode 27, a drain electrode 28, and an aluminum gate electrode (not shown) are formed by depositing and patterning an aluminum alloy, thereby completing the MOSFET wafer process.
図３、図４を参照して本発明の実施例２について詳細に説明する。実施例１と同様に、厚さ６２５μｍの低比抵抗ｎ型半導体基板１に、７３μｍ厚で不純物濃度１．９×１０１６ｃｍ−３のｎ型シリコン半導体層２をエピタキシャル成長させたウエハを材料とする。まず減圧ＣＶＤ法によりＳｉＮ膜６ａをたとえば１００ｎｍ程度の厚さに堆積させる。このとき、薄いバッファー酸化膜（図示せず）を予めウエハ表面に形成しておき、その上に前記ＳｉＮ膜６ａを堆積させてもよい。次にフォトリソグラフィ技術によりマスクＳｉＮ膜６ａを開口する。マスクＳｉＮ膜６ａの開口部分６ｂは、後述の薄いマスク絶縁膜部分あるいはトレンチ形成部になる。マスクＳｉＮ膜開口部分６ｂの平面形状はストライプ状にしてもセル状にしても良い。 A second embodiment of the present invention will be described in detail with reference to FIGS. As in Example 1, a wafer obtained by epitaxially growing an n-type silicon semiconductor layer 2 with an impurity concentration of 1.9 × 10 16 cm −3 at a thickness of 73 μm on a low-resistivity n-type semiconductor substrate 1 with a thickness of 625 μm is used as a material. To do. First, the SiN film 6a is deposited to a thickness of, for example, about 100 nm by a low pressure CVD method. At this time, a thin buffer oxide film (not shown) may be formed in advance on the wafer surface, and the SiN film 6a may be deposited thereon. Next, the mask SiN film 6a is opened by photolithography. The opening portion 6b of the mask SiN film 6a becomes a thin mask insulating film portion or a trench formation portion described later. The planar shape of the mask SiN film opening 6b may be a stripe shape or a cell shape.
次に、トレンチ形成用であって凹凸を有するマスク絶縁膜６を形成するように、前記マスクＳｉＮ膜６ａの上にシリコン酸化膜６ｃをたとえば１．５μｍの厚さに形成する。この状態が図３（ａ）である。このシリコン酸化膜６ｃはＣＶＤ法により形成する。ここでは減圧ＣＶＤ法によりＬＰ−ＴＥＯＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ−Ｔｅｔｒａ ＥｔｈｙｌＯｘｙ Ｓｉｌｉｃａｔｅ）膜６ｃを形成する。 Next, a silicon oxide film 6c is formed to a thickness of, for example, 1.5 μm on the mask SiN film 6a so as to form a mask insulating film 6 for forming trenches and having irregularities. This state is shown in FIG. This silicon oxide film 6c is formed by the CVD method. Here, an LP-TEOS (Low Temperature-Tetra Ethyl Oxysilicate) film 6c is formed by a low pressure CVD method.
次に、フォトリソグラフィ技術により前記トレンチ形成用マスク絶縁膜６にトレンチ形成用開口部６ｄを設ける。この状態が図３（ｂ）である。この際、トレンチ４の開口部上端のエッジ表面にはマスク酸化膜６の開口部である応力抑制用開口パターン６ｄが接するようにすることが好ましいことは前述の実施例１と同様である。この後、トレンチエッチングをたとえば、ＢＯＳＣＨプロセスにより行い、深さ７３μｍのトレンチ４を形成する。この状態が図３（ｃ）である。 Next, a trench forming opening 6d is provided in the trench forming mask insulating film 6 by photolithography. This state is shown in FIG. At this time, it is preferable that the stress suppressing opening pattern 6d which is the opening of the mask oxide film 6 is in contact with the edge surface of the upper end of the opening of the trench 4 as in the first embodiment. Thereafter, trench etching is performed by, for example, a BOSCH process to form a trench 4 having a depth of 73 μm. This state is shown in FIG.
このトレンチエッチングに次いで、トレンチ内部表面の洗浄を行うが、この処理では適切な濃度のＨＦを用い、トレンチ４内部のポリマーを除去するとともに、マスク絶縁膜６の残りのシリコン酸化膜部分であるＬＰ−ＴＥＯＳ膜６ｃもエッチングして全て除去し、マスク絶縁膜６の下地のＳｉＮ膜６ａのみを残す。このＳｉＮ膜６ａはＨＦに対するエッチレートが前記ＬＰ−ＴＥＯＳ膜６ｃに比べて十分に遅いことを利用して、ＳｉＮ膜６ａのみがｎ型シリコン半導体層２上に残されるようにエッチング時間を調整すればよい。この状態が図３（ｄ）である。 Following this trench etching, the inside surface of the trench is cleaned. In this process, HF having an appropriate concentration is used to remove the polymer inside the trench 4 and to remove LP in the remaining silicon oxide film portion of the mask insulating film 6. The TEOS film 6c is also removed by etching, leaving only the SiN film 6a underlying the mask insulating film 6. The SiN film 6a is adjusted so that only the SiN film 6a remains on the n-type silicon semiconductor layer 2 by utilizing the fact that the etch rate for HF is sufficiently slower than that of the LP-TEOS film 6c. That's fine. This state is shown in FIG.
次にトレンチ４側壁凹凸の平滑化およびトレンチ４底部の角部の丸めを行うために水素アニール処理を行う。アニール処理は９５０〜１１００℃の高温で圧力１０〜７６０Ｔｏｒｒの還元性雰囲気中、３０〜２００秒処理する。この処理によりトレンチ４内部のスキャロップ（図示せず）は平滑になる。この後にエピタキシャル法により前記ｎ型シリコン半導体層２と同程度の不純物濃度のｐ型エピタキシャル層５でトレンチ４を充填する。この状態が図４（ａ）である。この後ウエハ表面の余分なシリコンをＣＭＰ法により削り平坦化を行うが、この実施例２ではＳｉＮ膜６ａをＣＭＰでｐ型エピタキシャル層５を削って平坦な表面にする際の研磨終了点を検出するストッパー膜として利用することができる。この状態が図４（ｂ）である。ＳｉＮ膜６ａを除去した後はＭＯＳ構造形成工程に入る。このＭＯＳ構造形成工程は実施例１と同じであるため説明を省略する。 Next, hydrogen annealing is performed to smooth the unevenness of the sidewalls of the trench 4 and round the corners at the bottom of the trench 4. The annealing is performed at a high temperature of 950 to 1100 ° C. for 30 to 200 seconds in a reducing atmosphere at a pressure of 10 to 760 Torr. By this processing, the scallop (not shown) inside the trench 4 becomes smooth. Thereafter, the trench 4 is filled with a p-type epitaxial layer 5 having an impurity concentration similar to that of the n-type silicon semiconductor layer 2 by an epitaxial method. This state is shown in FIG. Thereafter, excess silicon on the wafer surface is removed by planarization by CMP, and in this embodiment 2, the polishing end point is detected when the p-type epitaxial layer 5 is removed by CMP to form a flat surface in the SiN film 6a. It can be used as a stopper film. This state is shown in FIG. After removing the SiN film 6a, the MOS structure forming process is started. Since this MOS structure forming step is the same as that of the first embodiment, the description thereof is omitted.
以上説明したように、本発明によれば、ｐ型エピタキシャル成長によりトレンチ４を埋め込む際に発生し易い結晶欠陥を防ぎつつ、ＳｉＮ膜６ａをＣＭＰ処理でのストッパーとして用いることで超接合層の厚みを正確に所定の値に制御することが可能になり、リーク電流の少ない超接合構造を有する半導体装置を高良品率で製造することが可能になる。 As described above, according to the present invention, the thickness of the super junction layer can be reduced by using the SiN film 6a as a stopper in the CMP process while preventing crystal defects that are likely to occur when the trench 4 is buried by p-type epitaxial growth. It becomes possible to accurately control to a predetermined value, and it becomes possible to manufacture a semiconductor device having a superjunction structure with little leakage current at a high yield rate.
１ ：ｎ型シリコン半導体基板（ｎ＋ドレイン層）
２ ：ｎ型シリコン半導体層
３ ：マスク絶縁膜、マスク酸化膜
３ａ ：シリコン酸化膜
３ｂ ：開口パターン
３ｃ ：トレンチ形成用酸化膜開口部
３ｄ ：応力抑制用開口パターン
４ ：トレンチ
５ ：ｐ型エピタキシャル層
６ ：マスク絶縁膜
６ａ ：ＳｉＮ膜、マスクＳｉＮ膜
６ｂ ：マスクＳｉＮ膜開口部分
６ｃ ：シリコン酸化膜、ＬＰ−ＴＥＯＳ膜
６ｄ ：トレンチ形成用開口部
２３ ：ｐベース領域
２４ ：ｎ＋ソース領域
２５ ：ゲート絶縁膜
２６ ：ゲート電極層
２７ ：ソース電極
２８ ：ドレイン電極
３０ ：ｐ＋コンタクト領域
３１ ：層間絶縁膜。
1: n-type silicon semiconductor substrate (n + drain layer)
2: n-type silicon semiconductor layer 3: mask insulating film, mask oxide film 3a: silicon oxide film 3b: opening pattern 3c: oxide film opening for trench formation 3d: opening pattern for stress suppression 4: trench 5: p-type epitaxial layer 6: Mask insulating film 6a: SiN film, mask SiN film 6b: Mask SiN film opening 6c: Silicon oxide film, LP-TEOS film 6d: Trench formation opening 23: p base region 24: n + source region 25: Gate insulating film 26: Gate electrode layer 27: Source electrode 28: Drain electrode 30: p + contact region 31: Interlayer insulating film
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008226778A JP5439768B2 (en) | 2008-09-04 | 2008-09-04 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008226778A JP5439768B2 (en) | 2008-09-04 | 2008-09-04 | Manufacturing method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010062347A true JP2010062347A (en) | 2010-03-18 |
| JP5439768B2 JP5439768B2 (en) | 2014-03-12 |
Family
ID=42188831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008226778A Expired - Fee Related JP5439768B2 (en) | 2008-09-04 | 2008-09-04 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5439768B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412151A (en) * | 2011-11-25 | 2012-04-11 | 上海华虹Nec电子有限公司 | Method for manufacturing super junction double-surface trench insulated gate bipolar translator (IGBT) device |
| CN102420134A (en) * | 2011-11-25 | 2012-04-18 | 上海华虹Nec电子有限公司 | Manufacturing method of super-junction combined punch-through type groove IGBT (Insulated Gate Bipolar Transistor) device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104638011B (en) * | 2015-01-23 | 2018-05-11 | 无锡同方微电子有限公司 | A kind of groove MOSFET device and preparation method thereof |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351865A (en) * | 2000-06-05 | 2001-12-21 | Denso Corp | Manufacturing method of semiconductor device |
| JP2002124474A (en) * | 2000-10-13 | 2002-04-26 | Denso Corp | Semiconductor substrate and method of manufacturing the same |
| JP2005019898A (en) * | 2003-06-27 | 2005-01-20 | Denso Corp | Semiconductor substrate and its manufacturing method |
| JP2006324432A (en) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| JP2007129115A (en) * | 2005-11-07 | 2007-05-24 | Fuji Electric Holdings Co Ltd | Manufacturing method for semiconductor device |
-
2008
- 2008-09-04 JP JP2008226778A patent/JP5439768B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001351865A (en) * | 2000-06-05 | 2001-12-21 | Denso Corp | Manufacturing method of semiconductor device |
| JP2002124474A (en) * | 2000-10-13 | 2002-04-26 | Denso Corp | Semiconductor substrate and method of manufacturing the same |
| JP2005019898A (en) * | 2003-06-27 | 2005-01-20 | Denso Corp | Semiconductor substrate and its manufacturing method |
| JP2006324432A (en) * | 2005-05-18 | 2006-11-30 | Fuji Electric Holdings Co Ltd | Semiconductor device and its manufacturing method |
| JP2007129115A (en) * | 2005-11-07 | 2007-05-24 | Fuji Electric Holdings Co Ltd | Manufacturing method for semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102412151A (en) * | 2011-11-25 | 2012-04-11 | 上海华虹Nec电子有限公司 | Method for manufacturing super junction double-surface trench insulated gate bipolar translator (IGBT) device |
| CN102420134A (en) * | 2011-11-25 | 2012-04-18 | 上海华虹Nec电子有限公司 | Manufacturing method of super-junction combined punch-through type groove IGBT (Insulated Gate Bipolar Transistor) device |
| CN102420134B (en) * | 2011-11-25 | 2013-09-11 | 上海华虹Nec电子有限公司 | Manufacturing method of super-junction combined punch-through type groove IGBT (Insulated Gate Bipolar Transistor) device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5439768B2 (en) | 2014-03-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9515160B2 (en) | Silicon carbide semiconductor device and method for producing the same | |
| JP5383732B2 (en) | Semiconductor device | |
| JP5476689B2 (en) | Manufacturing method of semiconductor device | |
| TWI497722B (en) | Semiconductor strips with undercuts and methods for forming the same | |
| JP2004273742A (en) | Manufacturing method of semiconductor wafer | |
| JP5806600B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP2008166490A (en) | Manufacturing method for semiconductor device | |
| JP5509543B2 (en) | Manufacturing method of semiconductor device | |
| CN103765594A (en) | Silicon carbide semiconductor device | |
| JP2010003970A (en) | Manufacturing method of semiconductor device | |
| JP2009141307A (en) | Method of manufacturing semiconductor device | |
| US8575648B2 (en) | Silicon carbide semiconductor device and method of manufacturing the same | |
| JP4039161B2 (en) | Manufacturing method of semiconductor substrate | |
| JP4539052B2 (en) | Manufacturing method of semiconductor substrate | |
| US11869966B2 (en) | Method for forming an insulation layer in a semiconductor body and transistor device | |
| WO2012105170A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP5439768B2 (en) | Manufacturing method of semiconductor device | |
| JP2010161114A (en) | Process of fabricating semiconductor device | |
| JP5458608B2 (en) | Manufacturing method of semiconductor device | |
| JP4539057B2 (en) | Manufacturing method of semiconductor substrate | |
| JP2005142335A (en) | Method of manufacturing semiconductor element | |
| JP2006303232A (en) | Method of manufacturing semiconductor device | |
| JP2012174949A (en) | Semiconductor device and manufacturing method therefor | |
| JP2017168720A (en) | Method for manufacturing silicon carbide semiconductor device | |
| TWI539497B (en) | Manufacturing method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20110422 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110812 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130611 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130613 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130808 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131119 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131202 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5439768 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |