JP2010061776A - 半導体集積回路および半導体記憶装置 - Google Patents

Abstract

【課題】チップの内部バスやチップ間を接続する外部バスにおける消費電力の低減や、データ転送速度の向上を実現する。
【解決手段】論理レベル‘Ｈ’か‘Ｌ’かその中間レベルとなる‘Ｍ’を採り得る複数本のバスＤＢ［０］〜ＤＢ［ｎ−１］と、データＤ［０］〜Ｄ［ｍ−１］を符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路ＴＸと、複数本のバスを互いにショートするバスイコライズ回路ＢＥＱを設ける。送信回路ＴＸは、データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるような組み合わせを用いる。バスイコライズ回路ＢＥＱは、データが送信された後にショート動作を行うことで、各バスを論理レベル‘Ｍ’にプリチャージする。
【選択図】図１

Description

本発明は、半導体集積回路および半導体記憶装置に関し、特に複数本のバスを有する半導体集積回路および半導体記憶装置に関するものである。

例えば、特許文献１および非特許文献１には、同時に駆動されるバスの本数を減らすためのバス駆動方式が示されている。また、特許文献２には、バス信号を低振幅化するバス駆動方式が示されている。
特開平１０−２４１３７１号公報 特開平０８−３２０７４６号公報 J.D.Ihm、他２８名、"An 80nm 4Gb/s/pin 32b 512Mb GDDR4 Graphics DRAM with Low-Power and Low-Noise Data-Bus Inversion"、2007 IEEE International Solid-State Circuits Conference Digest of Technical Papers、２００７年２月、ｐ．４９２−４９３

近年、携帯機器、デジタルテレビ、カーナビゲーションシステムなどに搭載される組み込み機器の低消費電力化、高性能化の要求に伴い、それらに搭載される半導体記憶装置や半導体集積回路の低消費電力化、高速化が強く求められている。一般に半導体記憶装置や半導体集積回路の中で、バスは多大な電力を消費する構成要素の一つである。これは、バスが、データ、命令あるいはアドレスなどのビット幅に相当する多数本の配線からなり、しかもチップの寸法と同程度あるいはそれ以上の長さに渡って引き回されているため、大きな配線容量を有しているためである。したがって、バスの低消費電力化は、半導体記憶装置や半導体集積回路を低消費電力化するための重要な要素である。

こうした中、バスの低消費電力化を実現するためには、例えば、特許文献１、特許文献２、または非特許文献１に記載のバス駆動方式を用いることが考えられる。本発明者等は、これらのバス駆動方式について、データ送信時におけるバスの最大放電本数の比較を行った。説明を簡単にするため、２ｂｉｔのデータ（Ｄ［０］，Ｄ［１］）を送信する場合について検討を行った。図２３は、本発明の前提として検討した従来技術のバス駆動方式を示す説明図であり、（ａ）〜（ｄ）はそれぞれ異なる方式を示すものである。

図２３（ａ）は、一般的なバス駆動方式を用いた場合において、データ（Ｄ［０］，Ｄ［１］）とバス（ＤＢ［０］，ＤＢ［１］）の論理レベルの対応表と、消費電力がワーストの場合の２サイクル分のバスの駆動波形を示している。このバス駆動方式では、例えば１サイクル目で二つのバスが放電されるパタンが消費電力を最も消費する。したがって、一般的なバス駆動方式を用いた場合、バスの最大放電本数は、１サイクル当たり平均１本である。

図２３（ｂ）は、特許文献１に開示されているバス駆動方式を用いた場合において、データ（Ｄ［０］，Ｄ［１］）とバス（ＤＢ［０］〜ＤＢ［３］）の論理レベルの対応表と、消費電力がワーストの場合の２サイクル分のバスの駆動波形を示している。このバス駆動方式では、データを所謂プリデコードして送信する。このようにして、バスの駆動本数を抑制し、バスの消費電力を低減している。このバス駆動方式では、１サイクル目で一つのバスが放電され、２サイクル目で別のバスが充電されるパタンが消費電力を最も消費する。したがって、特許文献１に開示されているバス駆動方式を用いた場合、バスの最大放電本数は、１サイクル当たり平均１本であり、図２３（ａ）のバス駆動方式と変わらない。

図２３（ｃ）は、非特許文献１に開示されているバス駆動方式を用いた場合において、データ（Ｄ［０］，Ｄ［１］）とバス（ＤＢ［０］〜ＤＢ［１］，ＦＬＡＧ）の論理レベルの対応表と、消費電力がワーストの場合の２サイクル分のバスの駆動波形を示している。このバス駆動方式では、例えば論理レベル‘Ｌ’に駆動されるバスの本数が半分以上の場合に、ＦＬＡＧを活性化し、送信データを反転して送信する。このようにして、バスの駆動本数を抑制し、バスの消費電力を低減している。このバス駆動方式では、１サイクル目で一つのバスが放電され、２サイクル目で別のバスが充電されるパタンが消費電力を最も消費する。したがって、非特許文献１に開示されているバス駆動方式を用いた場合、バスの最大放電本数は、１サイクル当たり平均１本であり、図２３（ａ），（ｂ）のバス駆動方式と変わらない。

図２３（ｄ）は、特許文献２に開示されているバス駆動方式を用いた場合において、データ（Ｄ［０］，Ｄ［１］）とバス（ＤＢ［０］〜ＤＢ［１］）の論理レベルの対応表と、消費電力がワーストの場合の２サイクル分のバスの駆動波形を示している。このバス駆動方式では、バスの信号振幅を、図２３（ａ）等のバス駆動方式の半分にしてデータを送信している。具体的には、バスＤＢ［０］の信号振幅を論理レベル‘Ｍ’から論理レベル‘Ｈ’とし、バスＤＢ［１］の信号振幅を論理レベル‘Ｌ’から論理レベル‘Ｍ’としている。ここで、論理レベル‘Ｍ’の電圧レベルは、論理レベル‘Ｌ’に対応する接地電圧ＶＳＳと論理レベル‘Ｈ’に対応する電源電圧ＶＣＣの中間電圧ＶＣＣ／２に設定される。この中間電圧ＶＣＣ／２は、データ送信後にバスＤＢ［０］とＤＢ［１］をそれぞれ論理レベル‘Ｈ’と論理レベル‘Ｌ’にプリチャージした後、データ送信前にバスをショートすることにより生成する。このようにして、バスの信号振幅を半減し消費電力を抑制している。

この特許文献２に開示されているバス駆動方式では、１サイクル目と２サイクル目でバスＤＢ［１］が放電されるパタンが消費電力を最も消費する。しかし、どのサイクルにおいてもバスの駆動振幅は、他のバス駆動方式の半分なので、このバス駆動方式のバスの最大放電本数は、１サイクル当たり平均０．５本となる。これは、上述したどの方式よりも小さい値であり、バスの低消費電力化の効果が大きいことを示している。しかしながら、この特許文献２に開示されているバス駆動方式では、データを送信してから次のデータを送信可能にするためには、データを送信した後、バスのプリチャージとバスのショートという二つの動作を連続して行う必要があるため、データ転送速度を向上するのが困難となる。

そこで、本発明の目的の一つは、バスを備えた半導体集積回路または半導体記憶装置において、消費電力の低減や、データ転送速度の向上を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。すなわち、本実施の形態の半導体集積回路は、互いにショート可能であり、論理レベル‘Ｈ’か論理レベル‘Ｌ’かその中間レベルとなる論理レベル‘Ｍ’かを採り得る複数本のバスと、２値の複数ビットの送信データを符号化し、これに基づいて複数本のバスのそれぞれを論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに駆動する送信回路とを有するものとなっている。ここで、送信回路は、送信データの符号化を行う際に、論理レベル‘Ｈ’に駆動するバスの本数と論理レベル‘Ｌ’に駆動するバスの本数が同数となるような組み合わせを用いる。

このような構成を用いると、各サイクルにおいて放電される（論理レベル‘Ｌ’に駆動される）バスの本数が、最大時でもバスの全本数の半分となるため、例えば、全てのバスが‘Ｌ’に駆動されるような場合と比較して消費電力を低減できる。また、各バスは、論理レベル‘Ｍ’から論理レベル‘Ｈ’、‘Ｌ’、‘Ｍ’のいずれかに遷移するように駆動されるため、最大振幅が論理レベル‘Ｈ’と‘Ｌ’間の振幅の半分となり、消費電力を低減できる。さらに、論理レベル‘Ｈ’に駆動されるバスの本数と論理レベル‘Ｌ’に駆動されるバスの本数が同数であるため、データ送信後に各バスを互いにショートするだけで、バスを中間電圧（論理レベル‘Ｍ’）にプリチャージすることができる。この結果、データ転送速度を向上させることができる。さらに、論理レベル‘Ｈ’に駆動されるバスの電荷をプリチャージのための電荷として再利用できるので、バスのプリチャージに要する消費電力を低減することができる。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、バスを備えた半導体集積回路または半導体記憶装置において、消費電力の低減や、データ転送速度の向上が実現可能になる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、図面において、ＰＭＯＳトランジスタにはゲートに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。また、図面において、ＭＯＳトランジスタの基板電位の接続は明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。さらに、以下の実施の形態においては、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一例としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いることとする。

図１は、本発明の一実施の形態による半導体集積回路の一例を示すものであり、（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図１（ａ）中のＤＢ［０］〜ＤＢ［ｎ−１］はｎ本からなるバス、Ｄ［０］〜Ｄ［ｍ−１］はバスを介して送受信するｍビットのデータ、ＴＸは送信回路、ＲＸは受信回路、ＢＥＱはバスイコライズ回路である。

送信回路ＴＸは、制御論理回路ＣＬＧと複数のバス駆動回路ＤＲＶから構成される。送信回路ＴＸは、送信回路活性化信号ＡＣＴにより活性化され、論理レベル‘Ｈ’に駆動するバスの本数と論理レベル‘Ｌ’に駆動するバスの本数が同数となるように符号化してデータを送信する回路である。バス駆動回路ＤＲＶは、対応するバスを論理レベル‘Ｈ’に対応する電圧ＶＣＣ、論理レベル‘Ｌ’に対応する接地電圧ＶＳＳ、論理レベル‘Ｈ’と論理レベル‘Ｌ’の中間電圧ＶＣＣ／２の３状態に駆動可能な回路である。

バスイコライズ回路ＢＥＱは、バスイコライズ信号ＢＥＱＴにより活性化され、バスＤＢ［０］〜ＤＢ［ｎ−１］をショートし、中間電圧ＶＣＣ／２に保持する回路である。バスイコライズ回路ＢＥＱは、バス同士をショートするＮＭＯＳトランジスタＭＥ０〜ＭＥ（ｎ−２）と、対応するバスの電圧を中間電圧ＶＣＣ／２に保持するＮＭＯＳトランジスタＭＰＲ０〜ＭＰＲ（ｎ−１）から構成される。ＮＭＯＳトランジスタＭＥｉ（ｉ＝０，１，…，ｎ−２）のドレインとソースは、バスＤＢ［ｉ］とバスＤＢ［ｉ＋１］にそれぞれ接続され、ゲートはバスイコライズ信号ＢＥＱＴに接続される。ＭＰＲｉ（ｉ＝０，１，…，ｎ−１）のドレインはバスＤＢ［ｉ］に接続され、ソースは中間電圧ＶＣＣ／２に接続され、ゲートはバスイコライズ信号ＢＥＱＴに接続される。受信回路ＲＸは、受信した符号化データを元のデータＤ［０］〜Ｄ［ｍ−１］に復号する回路である。

この図１（ａ）の回路は、図１（ｂ）のように動作する。時刻ｔ０のときはデータの送受信が行われていない状態であり、バスイコライズ信号ＢＥＱＴは論理レベル‘Ｈ’に、送信回路活性化信号ＡＣＴは論理レベル‘Ｌ’にそれぞれ駆動されている。このとき、バスイコライズ回路ＢＥＱは活性化しており、送信回路ＴＸは非活性化している。バスＤＢ［０］〜ＤＢ［ｎ−１］は、バスイコライズ回路ＢＥＱによりショートされ、中間電圧ＶＣＣ／２に保持される。

データを送受信するときは、バスイコライズ信号ＢＥＱＴは論理レベル‘Ｌ’に駆動され（時刻ｔ１）、バスイコライズ回路ＢＥＱは非活性化される。その後、送信回路活性化信号ＡＣＴが論理レベル‘Ｈ’に駆動され（時刻ｔ２）、送信回路ＴＸが活性化される。活性化された送信回路ＴＸは、送信するデータＤ［０］〜Ｄ［ｍ−１］を符号化し、論理レベル‘Ｈ’に駆動するバスの本数（ｋ本）と論理レベル‘Ｌ’に駆動するバスの本数（ｋ本）が同数となるようにバスＤＢ［０］〜ＤＢ［ｎ−１］を駆動する。なお、「ｋ」はｎ／２以下の任意の整数であり、‘Ｈ’にも‘Ｌ’にも駆動されないバスは、中間電圧ＶＣＣ／２に駆動される。受信回路ＲＸは、バスを介して送信された符号化データを受信し、復号する。

データの送受信が完了した後は、送信回路活性化信号ＡＣＴが論理レベル‘Ｌ’に駆動され（時刻ｔ３）、送信回路ＴＸが非活性化される。その後、バスイコライズ信号ＢＥＱＴが論理レベル‘Ｈ’に駆動され（時刻ｔ４）、バスイコライズ回路ＢＥＱが活性化される。活性化されたバスイコライズ回路ＢＥＱにより、バスＤＢ［０］〜ＤＢ［ｎ−１］がショートされ、バスは中間電圧ＶＣＣ／２にプリチャージされる。

以上のように、論理レベル‘Ｈ’に駆動するバスの本数と論理レベル‘Ｌ’に駆動するバスの本数が同数となるように符号化してデータを送信することの効果をまとめると次の通りである。第一に、論理レベル‘Ｌ’に駆動されるバスの本数が、最大時でもバスの本数の半分（ｎ／２本）になるので、消費電力を低減することができる。また、バスの最大振幅は、中間電圧ＶＣＣ／２となるので、バスの消費電力はさらに低減される。第二に、論理レベル‘Ｈ’に駆動するバスの本数と論理レベル‘Ｌ’に駆動するバスの本数が同数なので、データ送信後にバスをショートすることにより、データを送信可能な電圧レベル（ＶＣＣ／２）にプリチャージすることができる。この際には、論理レベル‘Ｈ’の電荷を論理レベル‘Ｌ’のプリチャージのための電荷として再利用することができる。これらの結果、データ転送速度を向上することができ、プリチャージに要する消費電力を低減することができる。

次に、データを送信するときのデータの論理レベルとバスの論理レベルの対応表を具体的に示す。図２は、図１の送信回路ＴＸにおける符号化動作の一例を示すものであり、２ｂｉｔのデータ（Ｄ［０］〜Ｄ［１］）とバスの関係の一例を示す対応表である。図２より、データ幅よりも１ｂｉｔ多い３ｂｉｔのバス幅（ＤＢ［０］〜ＤＢ［２］）があれば２ｂｉｔのデータを送信可能であることがわかる。図２において、論理レベル‘Ｌ’に対応する電圧レベルは接地電圧ＶＳＳ、論理レベル‘Ｍ’に対応する電圧レベルは中間電圧ＶＣＣ／２、論理レベル‘Ｈ’に対応する電圧レベルは電源電圧ＶＣＣである。

図３は、図１の送信回路ＴＸにおける符号化動作の一例を示すものであり、３ｂｉｔのデータ（Ｄ［０］〜Ｄ［２］）とバスの関係の一例を示す対応表である。図３より、２ｂｉｔのデータを送信する場合と同様に、データ幅よりも１ｂｉｔ多い４ｂｉｔのバス幅（ＤＢ［０］〜ＤＢ［３］）があれば３ｂｉｔのデータを送信可能であることがわかる。図４は、４ｂｉｔのデータ（Ｄ［０］〜Ｄ［３］）とバスの関係の一例を示す対応表である。図４より、２ｂｉｔまたは３ｂｉｔのデータを送信する場合と異なり、４ｂｉｔのデータを送信する場合は、少なくともデータ幅と同じ４ｂｉｔのバス幅（ＤＢ［０］〜ＤＢ［３］）があれば４ｂｉｔのデータを送信可能であることがわかる。図５は、５ｂｉｔのデータ（Ｄ［０］〜Ｄ［４］）とバスの関係の一例を示す対応表である。図５より、４ｂｉｔのデータを送信する場合と同様に、少なくとも５ｂｉｔのバス幅（ＤＢ［０］〜ＤＢ［４］）があれば５ｂｉｔのデータを送信可能である。

図２〜図５より判るように、本実施の形態の半導体集積回路では、適用するデータ幅を増やすことにより必要なバス幅が抑制されることがわかる。また、データ幅の大きさによっては、バス幅をデータ幅よりも小さくすることもできる。この場合、バス幅の削減に伴い、バスの充放電電力を低減可能になる。

次に、２ｂｉｔのデータ（Ｄ［０］〜Ｄ［１］）を３本のバス（ＤＢ［０］〜ＤＢ［２］）で送信する場合の送信回路ＴＸの構成例について述べる。図６は、図１の送信回路ＴＸの詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す説明図である。図６（ａ）に示すように、送信回路ＴＸは、制御論理回路ＣＬＧと複数のバス駆動回路ＤＲＶから構成される。制御論理回路ＣＬＧは、送信回路活性化信号ＡＣＴにより活性化され、データＤ［０］〜Ｄ［１］から複数のバス駆動回路制御信号ＮＬｉ，ＮＭｉ，ＮＨｉ（ｉ＝０，１，２）を生成する。

バス駆動回路ＤＲＶは、二つのＮＭＯＳトランジスタＭＬ０，ＭＭ０と一つのＰＭＯＳトランジスタＭＨ０から構成される。ＮＭＯＳトランジスタＭＬ０のゲートはバス駆動回路制御信号ＮＬｉに接続され、ドレインはバスＤＢ［ｉ］に接続され、ソースは接地電圧ＶＳＳに接続される。ＮＭＯＳトランジスタＭＭ０のゲートはバス駆動回路制御信号ＮＭｉに接続され、ドレイン（又はソース）はバスＤＢ［ｉ］に接続され、ソース（又はドレイン）は中間電圧ＶＣＣ／２に接続される。ＰＭＯＳトランジスタＭＨ０のゲートはバス駆動回路制御信号ＮＨｉに接続され、ドレインはバスＤＢ［ｉ］に接続され、ソースは電源電圧ＶＣＣに接続される。

図６（ｂ）には、データ送信時のバスＤＢ［ｉ］（ｉ＝０，１，２）の論理レベルとバス駆動回路制御信号ＮＬｉ，ＮＭｉ，ＮＨｉの論理レベルの対応が示されている。ここで、論理レベル‘Ｌ’に対応する電圧レベルは接地電圧ＶＳＳ、論理レベル‘Ｍ’に対応する電圧レベルは中間電圧ＶＣＣ／２、論理レベル‘Ｈ’に対応する電圧レベルは電源電圧ＶＣＣである。複数あるバス駆動回路は、制御論理回路ＣＬＧで生成されたバス駆動制御信号を元に、例えば図２に示すデータとバスの論理レベルの対応表を満たすようにバスを駆動する。送信回路ＴＸが非活性の場合には、例えば、バス駆動回路制御信号ＮＬｉとＮＭｉは論理レベル‘Ｌ’に駆動され、バス駆動回路制御信号ＮＨｉは論理レベル‘Ｈ’に駆動される。

ところで、送信回路ＴＸが非活性化しているときのＮＭＯＳトランジスタＭＭ０のゲート・ソース間電圧は中間電圧ＶＣＣ／２の分だけ逆バイアスされるので、ＮＭＯＳトランジスタＭＭ０のしきい値を、ＮＭＯＳトランジスタＭＬ０のしきい値よりも中間電圧ＶＣＣ／２だけ低くできる。このようにすることで、ＮＭＯＳトランジスタＭＭ０のチャネル幅を、しきい値を低くする前よりも小さくできるので、バス駆動回路ＤＲＶを小さくすることができる。この結果、送信回路ＴＸを小さくすることができる。

また、バスにおける論理レベル‘Ｈ’の電圧レベル（電源電圧ＶＣＣ）は、バス駆動回路制御信号ＮＬｉ，ＮＭｉ，ＮＨｉにおける論理レベル‘Ｈ’の電圧レベルより低くてもよい。バス駆動回路ＤＲＶは、高い電圧を低い電圧に変換するレベル変換回路としても機能するので、図６（ａ）に示した構成を変更することなく実現できる。このようにすることで、バスの振幅をさらに小さくできるので、消費電力をさらに低減することができる。さらに、このようにした場合、ＰＭＯＳトランジスタＭＨ０のしきい値の絶対値を、ＮＭＯＳトランジスタＭＬ０，ＭＭ０のしきい値よりも低くしてもよい。この理由は、送信回路ＴＸが非活性化しているときのＰＭＯＳトランジスタＭＨ０のゲート・ソース間は逆バイアスされるので、ＰＭＯＳトランジスタＭＨ０のしきい値の絶対値を逆バイアスの分だけ低くしてもリーク電流は変化しないからである。この結果、バスの振幅を小さくしても高速にデータを送信することができる。また、ＮＭＯＳトランジスタＭＭ０は、バスＤＢ［０］が送信前に中間電圧ＶＣＣ／２にプリチャージされるため、場合によっては省略することも可能である。ただし、ＤＢ［０］にリーク電流等が生じると中間電圧ＶＣＣ／２に誤差が生じる恐れがあり、また外来ノイズ等による電圧変動も考えられるため、これらを低減するためには設ける方が望ましい。

次に、３本のバス（ＤＢ［０］〜ＤＢ［２］）から２ｂｉｔのデータ（Ｄ［０］〜Ｄ［１］）を受信する場合の受信回路ＲＸの構成例について述べる。図２に示す２ｂｉｔのデータを送信するときのデータの論理レベルとバスの論理レベルの対応表において、バスＤＢ［０］の論理レベルが論理レベル‘Ｍ’よりも低いときを論理レベル‘Ｌ’に対応させ、高いときを論理レベル‘Ｈ’に対応させることにより、データＤ［０］を復号できることがわかる。一方、バスＤＢ［１］の論理レベルがバスＤＢ［２］の論理レベルよりも低いときを論理レベル‘Ｌ’に対応させ、高いときを論理レベル‘Ｈ’に対応させることにより、データＤ［１］を復号できることがわかる。この比較動作はラッチアンプを用いて実現することができる。

図７は、図１の受信回路ＲＸの詳細な一例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図７（ａ）には、ラッチアンプを用いた受信回路ＲＸの回路構成例が示されている。受信回路ＲＸは、二つのラッチアンプＬＡと、コモンソースドライバＣＳＰＤＲＶから構成される。ラッチアンプＬＡは、二つのＰＭＯＳトランジスタＭＰ７２，ＭＰ７３、ラッチ回路ＬＡＴ、データイコライズ回路ＤＥＱから構成される。ＭＰ７２のソースはノードＮＰに接続され、ドレインはノードＮ７０に接続される。ＭＰ７３のソースはノードＮＰに接続され、ドレインはノードＮ７１に接続される。データＤ［０］を復号するラッチアンプＬＡでは、ＭＰ７２のゲートはバスＤＢ［０］に接続され、ＭＰ７３のゲートは中間電圧ＶＣＣ／２に接続される。データＤ［１］を復号するラッチアンプＬＡでは、ＭＰ７２のゲートはバスＤＢ［１］に接続され、ＭＰ７３のゲートはバスＤＢ［２］に接続される。

ラッチ回路ＬＡＴは、二つのＰＭＯＳトランジスタＭＰ７０，ＭＰ７１と二つのＮＭＯＳトランジスタＭＮ７０，ＭＮ７１から構成される。ＭＰ７０のソースはノードＮ７０に接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータＤ［０］またはＤ［１］に接続される。ＭＰ７１のソースはノードＮ７１に接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続される。ＭＮ７０のソースは接地電圧ＶＳＳに接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータＤ［０］またはＤ［１］に接続される。ＭＮ７１のソースは接地電圧ＶＳＳに接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続される。

データイコライズ回路ＤＥＱは、三つのＮＭＯＳトランジスタＭＮ７２，ＭＮ７３，ＭＮ７４から構成される。ＭＮ７２のソースは接地電圧ＶＳＳに接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータイコライズ信号ＤＥＱＴに接続される。ＭＮ７３のソースは接地電圧ＶＳＳに接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータイコライズ信号ＤＥＱＴに接続される。ＭＮ７４のソースまたはドレインの一方はデータＤ［０］またはＤ［１］に接続され、もう一方はデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータイコライズ信号ＤＥＱＴに接続される。

コモンソースドライバＣＳＰＤＲＶは、ＰＭＯＳトランジスタＭＰ７４から構成される。ＭＰ７４のソースは電源電圧ＶＣＣに接続され、ドレインはノードＮＰに接続され、ゲートは受信回路活性化信号ＡＣＴＲＢに接続される。

この図７（ａ）の回路は、図７（ｂ）のように動作する。時刻ｔ０のときはデータの送受信が行われていない状態であり、受信回路活性化信号ＡＣＴＲＢは論理レベル‘Ｈ’に駆動され、データイコライズ信号ＤＥＱＴは論理レベル‘Ｈ’に駆動される。これにより、コモンソースドライバＣＳＰＤＲＶが非活性化され、ラッチ回路ＬＡＴが非活性化される。また、データイコライズ回路ＤＥＱは活性化され、データＤ［０］とＤ［１］、Ｄ０ＢとＤ１Ｂがそれぞれ接地電圧ＶＳＳに保持される。

データを受信するときは、データイコライズ信号ＤＥＱＴが論理レベル‘Ｈ’から論理レベル‘Ｌ’に駆動され（時刻ｔ１）、データイコライズ回路ＤＥＱは非活性化される。次に、送信回路ＴＸによりバスＤＢ［０］〜ＤＢ［２］が駆動され、ＰＭＯＳトランジスタＭＰ７２とＭＰ７３のゲート電圧の差が十分に得られた後、受信回路活性化信号ＡＣＴＲＢが論理レベル‘Ｈ’から論理レベル‘Ｌ’に駆動され（時刻ｔ２）、ラッチ回路ＬＡＴが活性化される。ＭＰ７２とＭＰ７３により、バスＤＢ［０］と中間電圧ＶＣＣ／２の対と、バスＤＢ［１］とバスＤＢ［１］の対の電圧がそれぞれ比較されデータが復号される。復号されたデータがラッチ回路ＬＡＴに保持される。

データの受信が完了した後は、受信回路活性化信号ＡＣＴＲＢが論理レベル‘Ｌ’から論理レベル‘Ｈ’に駆動され（時刻ｔ３）されラッチ回路ＬＡＴが非活性化される。その後、データイコライズ信号ＤＥＱＴが論理レベル‘Ｌ’から論理レベル‘Ｈ’に駆動される（時刻ｔ４）。これにより、データイコライズ回路ＤＥＱが活性化され、データＤ［０］とＤ［１］、Ｄ０ＢとＤ１Ｂがそれぞれ接地電圧ＶＳＳに保持される。

ここで、図７（ａ）に示した受信回路ＲＸは、二つの入力信号の電圧を比較してデータを復号するため、バスの論理レベル‘Ｈ’に対応する電圧は電源電圧ＶＣＣより低くてもよい。この場合、図７（ａ）のＭＰ７３のゲート電圧（ＶＣＣ／２）は、バスの論理レベル‘Ｈ’の電圧レベルの１／２に設定する。そうすると、図６に示した送信回路ＴＸと図７（ａ）に示した受信回路ＲＸを用いることにより、電源電圧ＶＣＣよりも小さな振幅で符号化データを送受信することができるので、バスの消費電力をさらに低減することができる。

図７（ａ）に示した受信回路ＲＸでは、ＰＭＯＳトランジスタのゲートにバス（ＤＢ［０］〜ＤＢ［２］）あるいは中間電圧ＶＣＣ／２を接続してデータを復号したが、ＮＭＯＳトランジスタのゲートに接続してデータを復号することもできる。図８は、図７の変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図８（ａ）に示すように、受信回路ＲＸは、二つのラッチアンプＬＡと、コモンソースドライバＣＳＮＤＲＶから構成される。ラッチアンプＬＡは、二つのＮＭＯＳトランジスタＭＮ７７，ＭＮ７８、ラッチ回路ＬＡＴ、データイコライズ回路ＤＥＱから構成される。ＭＮ７７のソースはノードＮＮに接続され、ドレインはノードＮ７２に接続される。ＭＮ７８のソースはノードＮＮに接続され、ドレインはノードＮ７３に接続される。データＤ［０］を復号するラッチアンプＬＡでは、ＭＮ７７のゲートはバスＤＢ［０］に接続され、ＭＮ７８のゲートは中間電圧ＶＣＣ／２に接続される。データＤ［１］を復号するラッチアンプＬＡでは、ＭＮ７７のゲートはバスＤＢ［１］に接続され、ＭＮ７８のゲートはバスＤＢ［２］に接続される。

ラッチ回路ＬＡＴは、二つのＰＭＯＳトランジスタＭＰ７８，ＭＰ７９と二つのＮＭＯＳトランジスタＭＮ７５，ＭＮ７６から構成される。ＭＰ７８のソースは電源電圧ＶＣＣに接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続される。ＭＰ７９のソースは電源電圧ＶＣＣに接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータＤ［０］またはＤ［１］に接続される。ＭＮ７５のソースはノードＮ７２に接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続される。ＭＮ７６のソースはノードＮ７３に接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータＤ［０］またはＤ［１］に接続される。

データイコライズ回路ＤＥＱは、三つのＰＭＯＳトランジスタＭＰ７５，ＭＰ７６，ＭＰ７７から構成される。ＭＰ７５のソースは電源電圧ＶＣＣに接続され、ドレインはデータＤ［０］またはＤ［１］に接続され、ゲートはデータイコライズ信号ＤＥＱＢに接続される。ＭＰ７６のソースは電源電圧ＶＣＣに接続され、ドレインはデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータイコライズ信号ＤＥＱＢに接続される。ＭＰ７７のソースまたはドレインの一方はデータＤ［０］またはＤ［１］に接続され、もう一方はデータの反転信号Ｄ０ＢまたはＤ１Ｂに接続され、ゲートはデータイコライズ信号ＤＥＱＢに接続される。

コモンソースドライバＣＳＮＤＲＶは、ＮＭＯＳトランジスタＭＮ７９から構成される。ＭＮ７９のソースは接地電圧ＶＳＳに接続され、ドレインはノードＮＮに接続され、ゲートは受信回路活性化信号ＡＣＴＲに接続される。

この図８（ａ）の回路は、図８（ｂ）のように動作する。図８（ｂ）の動作波形は、図７（ｂ）と比較して、受信回路活性化信号ＡＣＴＲとデータイコライズ信号ＤＥＱＢの論理レベルと、データイコライズ回路ＤＥＱが活性化しているときのデータとその反転信号のプリチャージレベルが異なっており、それ以外は同様である。図８（ａ）に示す受信回路ＲＸにおいても図７（ａ）に示した受信回路ＲＸと同じ効果を得ることができる。すなわち、図６に示した送信回路ＴＸと図８（ａ）に示した受信回路ＲＸを用いることにより、電源電圧ＶＣＣよりも小さな振幅で符号化データを送受信することができるので、バスの消費電力をさらに低減することができる。また、データ（Ｄ［０］〜Ｄ［１］）とその反転信号（Ｄ０Ｂ，Ｄ１Ｂ）を駆動するＭＯＳトランジスタをＮＭＯＳトランジスタ（ＭＮ７７，ＭＮ７８，ＭＮ７９）にできるので、ＰＭＯＳトランジスタを用いている図７（ａ）の構成よりも小さな面積で受信回路ＲＸを構成できる。

次に、データの復号を高速化できるコモンソースドライバ（ＣＳＰＤＲＶ，ＣＳＮＤＲＶ）の他の構成例を示す。図９は、図７におけるコモンソースドライバＣＳＰＤＲＶの変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図９（ａ）に示すように、コモンソースドライバＣＳＰＤＲＶは、二つのインバータＩＮＶ９０，ＩＮＶ９１、三つのＮＭＯＳトランジスタＭＮ９０，ＭＮ９１，ＭＮ９２、六つのＰＭＯＳトランジスタＭＰ９０〜ＭＰ９５から構成される。ＩＮＶ９０、ＩＮＶ９１は、それぞれデータイコライズ信号ＤＥＱＴを入力とし、その反転信号を出力する。ＩＮＶ９０の出力信号の論理レベル‘Ｈ’に対応する電圧は中間電圧ＶＣＣ／２であり、論理レベル‘Ｌ’に対応する電圧は接地電圧ＶＳＳである。一方、ＩＮＶ９１の出力信号の論理レベル‘Ｈ’に対応する電圧は電源電圧ＶＣＣであり、論理レベル‘Ｌ’に対応する電圧は接地電圧ＶＳＳである。

ＮＭＯＳトランジスタＭＮ９０のドレインはノードＮ９０に接続され、ソースはバスＤＢ［０］に接続され、ゲートはインバータＩＮＶ９０の出力に接続される。ＮＭＯＳトランジスタＭＮ９１のドレインはノードＮ９１に接続され、ソースはバスＤＢ［１］に接続され、ゲートはインバータＩＮＶ９０の出力に接続される。ＮＭＯＳトランジスタＭＮ９２のドレインはノードＮ９２に接続され、ソースはバスＤＢ［２］に接続され、ゲートはインバータＩＮＶ９０の出力に接続される。

ＰＭＯＳトランジスタＭＰ９０のドレインはノードＮ９０に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはインバータＩＮＶ９１の出力に接続される。ＰＭＯＳトランジスタＭＰ９２のドレインはノードＮ９１に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはインバータＩＮＶ９１の出力に接続される。ＰＭＯＳトランジスタＭＰ９４のドレインはノードＮ９２に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはインバータＩＮＶ９１の出力に接続される。ＰＭＯＳトランジスタＭＰ９１のドレインはノードＮＰに接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはノードＮ９０に接続される。ＰＭＯＳトランジスタＭＰ９３のドレインはノードＮＰに接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはノードＮ９１に接続される。ＰＭＯＳトランジスタＭＰ９５のドレインはノードＮＰに接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはノードＮ９２に接続される。

この図９（ａ）の回路は、図９（ｂ）のように動作する。時刻ｔ０のときはデータの送受信が行われていない状態であり、データイコライズ信号ＤＥＱＴは論理レベル‘Ｈ’に駆動される。これにより、ＮＭＯＳトランジスタＭＮ９０，ＭＮ９１，ＭＮ９２のゲートは、インバータＩＮＶ９０により接地電圧ＶＳＳに駆動され、ＰＭＯＳトランジスタＭＰ９０，ＭＰ９２，ＭＰ９４のゲートは、インバータＩＮＶ９１により接地電圧ＶＳＳに駆動される。この結果、ＭＮ９０，ＭＮ９１，ＭＮ９２は非活性化され、ノードＮ９０，Ｎ９１，Ｎ９２とそれらに対応するバスＤＢ［０］，ＤＢ［１］，ＤＢ［２］はそれぞれ分離される。また、ＭＰ９０，ＭＰ９２，ＭＰ９４は活性化され、それらに対応するノードＮ９０，Ｎ９１，Ｎ９２は電源電圧ＶＣＣに保持される。

データを受信するときは、データイコライズ信号ＤＥＱＴは論理レベル‘Ｈ’から論理レベル‘Ｌ’に駆動される（時刻ｔ１）。このとき、ＮＭＯＳトランジスタＭＮ９０，ＭＮ９１，ＭＮ９２のゲートは、インバータＩＮＶ９０により中間電圧ＶＣＣ／２に駆動され、ＰＭＯＳトランジスタＭＰ９０，ＭＰ９２，ＭＰ９４のゲートは、インバータＩＮＶ９１により電源電圧ＶＣＣに駆動される。符号化されたデータが送信されるまでは、バス（ＤＢ［０］〜ＤＢ［２］）は中間電圧ＶＣＣ／２に保持されるので、ＭＮ９０，ＭＮ９１，ＭＮ９２は非活性化状態のままである。

一方、ＰＭＯＳトランジスタＭＰ９０，ＭＰ９２，ＭＰ９４は非活性化される。送信回路ＴＸにより符号化データが送信されると（時刻ｔ２）、３本あるバスのうちの一本が接地電圧ＶＳＳに駆動され、接地電圧ＶＳＳに駆動されるバスに接続されるＮＭＯＳトランジスタが活性化される。これにより、ノードＮ９０，Ｎ９１，Ｎ９２のうちの一つが接地電圧ＶＳＳに駆動され、ＰＭＯＳトランジスタＭＰ９１，ＭＰ９３，ＭＰ９５のうちの一つが活性化される。この結果、ラッチ回路ＬＡＴが活性化され、データの復号が行われる。データの受信が完了した後は、データイコライズ信号ＤＥＱＴは論理レベル‘Ｌ’から論理レベル‘Ｈ’に駆動される（時刻ｔ３）。これにより、ノードＮ９０，Ｎ９１，Ｎ９２と、それらに対応するバスＤＢ［０］，ＤＢ［１］，ＤＢ［２］は分離され、ノードＮ９０，Ｎ９１，Ｎ９２は電源電圧ＶＣＣに駆動・保持される。

以上に説明したコモンソースドライバＣＳＰＤＲＶの効果をまとめると次の通りである。このコモンソースドライバＣＳＰＤＲＶを用いることにより、ラッチアンプＬＡ内のラッチ回路ＬＡＴをデータ送信時に自動で活性化することができるので、図７（ａ）で示した構成で必要であった受信回路活性化信号ＡＣＴＲＢを不要にできる。この結果、データイコライズ信号ＤＥＱＴと受信回路活性化信号ＡＣＴＲＢのタイミングマージンをなくすことができるので、データ転送速度を向上させることができる。

図１０は、図８におけるコモンソースドライバＣＳＮＤＲＶの変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。図１０（ａ）に示すように、コモンソースドライバＣＳＮＤＲＶは、二つのインバータＩＮＶ９２，ＩＮＶ９３、三つのＰＭＯＳトランジスタＭＰ９６，ＭＰ９７，ＭＰ９８、六つのＮＭＯＳトランジスタＭＮ９３〜ＭＮ９８から構成される。ＩＮＶ９２，ＩＮＶ９３は、それぞれデータイコライズ信号ＤＥＱＢを入力とし、その反転信号を出力する。ＩＮＶ９２の出力信号の論理レベル‘Ｈ’に対応する電圧は電源電圧ＶＣＣであり、論理レベル‘Ｌ’に対応する電圧は接地電圧ＶＳＳである。一方、ＩＮＶ９３の出力信号の論理レベル‘Ｈ’に対応する電圧は電源電圧ＶＣＣであり、論理レベル‘Ｌ’に対応する電圧は中間電圧ＶＣＣ／２である。

ＰＭＯＳトランジスタＭＰ９６のドレインはノードＮ９３に接続され、ソースはバスＤＢ［０］に接続され、ゲートはインバータＩＮＶ９３の出力に接続される。ＰＭＯＳトランジスタＭＰ９７のドレインはノードＮ９４に接続され、ソースはバスＤＢ［１］に接続され、ゲートはインバータＩＮＶ９３の出力に接続される。ＰＭＯＳトランジスタＭＰ９８のドレインはノードＮ９５に接続され、ソースはバスＤＢ［２］に接続され、ゲートはインバータＩＮＶ９３の出力に接続される。

ＮＭＯＳトランジスタＭＮ９３のドレインはノードＮ９３に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはインバータＩＮＶ９２の出力に接続される。ＮＭＯＳトランジスタＭＮ９５のドレインはノードＮ９４に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはインバータＩＮＶ９２の出力に接続される。ＮＭＯＳトランジスタＭＮ９７のドレインはノードＮ９５に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはインバータＩＮＶ９２の出力に接続される。ＮＭＯＳトランジスタＭＮ９４のドレインはノードＮＮに接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはノードＮ９３に接続される。ＮＭＯＳトランジスタＭＮ９６のドレインはノードＮＮに接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはノードＮ９４に接続される。ＮＭＯＳトランジスタＭＮ９８のドレインはノードＮＮに接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはノードＮ９５に接続される。

この図１０（ａ）の回路は、図１０（ｂ）のように動作する。図１０（ｂ）の動作波形は、図９（ｂ）と比較して、データイコライズ信号ＤＥＱＢの論理レベルと、ノードＮ９３，Ｎ９４，Ｎ９５のプリチャージレベルが異なっており、それ以外は同様である。

以上で説明したコモンソースドライバＣＳＮＤＲＶの効果をまとめると次の通りである。このコモンソースドライバＣＳＮＤＲＶを用いることにより、ラッチアンプＬＡ内のラッチ回路ＬＡＴをデータ送信時に自動で活性化することができるので、図８（ａ）で示した構成で必要であった受信回路活性化信号ＡＣＴＲを不要にできる。この結果、データイコライズ信号ＤＥＱＢと受信回路活性化信号ＡＣＴＲのタイミングマージンをなくすことができるので、データ転送速度を向上させることができる。また、ＮＭＯＳトランジスタ数が、図９（ａ）の構成よりも多いので、小さな面積でコモンソースドライバを構成できる。

次に、受信回路ＲＸの他の構成例を示す。図１１は、図１の受信回路ＲＸの他の詳細な一例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の入出力関係を示す説明図である。この図１１（ａ）の受信回路ＲＸは、２ｂｉｔのデータ（Ｄ［０］〜Ｄ［１］）を送信するときのデータの論理レベルとバス（ＤＢ［０］〜ＤＢ［２］）の論理レベルの対応が前述した図２と異なり、図１１（ｂ）に示すように当該データの復号を行うものである。図１１（ｂ）において、バスＤＢ［０］とデータＤ［０］の論理レベルに着目すると、論理レベル‘Ｍ’を論理レベル‘Ｌ’に、論理レベル‘Ｌ’を論理レベル‘Ｈ’に変換することにより、データを復号できることがわかる。一方、バスＤＢ［２］とデータＤ［１］の論理レベルに着目すると、論理レベル‘Ｌ’と‘Ｍ’を論理レベル‘Ｌ’に、論理レベル‘Ｈ’を論理レベル‘Ｈ’に変換することにより、データを復号できることがわかる。これらの変換はレベル変換回路を用いて実現することができる。この結果、図７（ａ）と図８（ａ）に示した構成よりも面積の小さい受信回路ＲＸを実現することができる。また、レベル変換回路は活性化信号を必要としないので、図７（ａ）と図８（ａ）に示した構成よりも高速にデータを復号することができる。

図１１（ａ）は、このレベル変換回路を用いた受信回路ＲＸの構成例である。図１１（ａ）に示す受信回路ＲＸは、二つのＮＭＯＳトランジスタＭＮ１１２，ＭＮ１１５、二つのＰＭＯＳトランジスタＭＰ１１２，ＭＰ１１５、一つのインバータＩＮＶ１１０、二つのレベル変換回路ＬＣＮ，ＬＣＰから構成される。ＭＮ１１２のドレインとソースの一方はバスＤＢ［０］に接続され、もう一方はノードＮ１１１に接続され、ゲートは受信回路活性化信号ＡＣＴＲに接続される。ＭＮ１１５のドレインはノードＮ１１３に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはインバータＩＮＶ１１０の出力に接続される。ＭＰ１１２のドレインはノードＮ１１１に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートは受信回路活性化信号ＡＣＴＲに接続される。ＭＰ１１５のドレインとソースの一方はバスＤＢ［２］に接続され、もう一方はノードＮ１１３に接続され、ゲートはＩＮＶ１１０の出力に接続される。ＩＮＶ１１０は、受信回路活性化信号ＡＣＴＲを入力としその反転信号を生成する。

レベル変換回路ＬＣＮは、二つのＮＭＯＳトランジスタＭＮ１１０，ＭＮ１１１と二つのＰＭＯＳトランジスタＭＰ１１０，ＭＰ１１１から構成される。ＭＮ１１０のドレインとソースの一方はノードＮ１１０に接続され、もう一方はノードＮ１１１に接続され、ゲートは中間電圧ＶＣＣ／２に接続される。ＭＮ１１１のドレインはデータＤ［０］に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはノードＮ１１１に接続される。ＭＰ１１０のドレインはノードＮ１１０に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはデータＤ［０］に接続される。ＭＰ１１１のドレインはデータＤ［０］に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはノードＮ１１０に接続される。

レベル変換回路ＬＣＰは、二つのＮＭＯＳトランジスタＭＮ１１３，ＭＮ１１４と二つのＰＭＯＳトランジスタＭＰ１１３，ＭＰ１１４から構成される。ＭＮ１１３のドレインはデータＤ［１］に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはノードＮ１１２に接続される。ＭＮ１１４のドレインはノードＮ１１２に接続され、ソースは接地電圧ＶＳＳに接続され、ゲートはデータＤ［１］に接続される。ＭＰ１１３のドレインとソースの一方はデータＤ［１］に接続され、もう一方はノードＮ１１３に接続され、ゲートは中間電圧ＶＣＣ／２に接続される。ＭＰ１１４のドレインはノードＮ１１２に接続され、ソースは電源電圧ＶＣＣに接続され、ゲートはノードＮ１１３に接続される。

次に、図１１（ａ）に示した受信回路ＲＸの動作を説明する。データを受信する場合、受信回路活性化信号ＡＣＴＲは論理レベル‘Ｌ’から論理レベル‘Ｈ’に駆動される。これにより、ＮＭＯＳトランジスタＭＮ１１５とＰＭＯＳトランジスタＭＰ１１２は非活性化され、ＮＭＯＳトランジスタＭＮ１１２とＰＭＯＳトランジスタＭＰ１１５により、バスＤＢ［０］，ＤＢ［２］と二つのレベル変換回路ＬＣＮ，ＬＣＰが接続される。ＬＣＮはバスＤＢ［０］からデータＤ［０］を復号し、ＬＣＰはバスＤＢ［２］からデータＤ［１］を復号する。データを受信してから次に受信するまでの間は、受信回路活性化信号ＡＣＴＲは論理レベル‘Ｈ’から論理レベル‘Ｌ’に駆動される。これにより、ＭＮ１１２とＭＰ１１５は非活性化され、バスＤＢ［０］，ＤＢ［２］とレベル変換回路ＬＣＮ，ＬＣＰが切り離される。また、ＭＮ１１５とＭＰ１１２は活性化され、レベル変換回路ＬＣＮ，ＬＣＰの入力が不定とならないように、ノードＮ１１１とＮ１１３の電圧がそれぞれ電源電圧ＶＣＣと接地電圧ＶＳＳに保持される。電圧の保持方法はこれに限定されない。ノードＮ１１１を接地電圧ＶＳＳに保持する構成としても良いし、ノードＮ１１３を電源電圧ＶＣＣに保持する構成としても良い。

図１１（ａ）に示した受信回路ＲＸは、４個のＭＯＳトランジスタで構成できるレベル変換回路で構成されるため、図７（ａ）と図８（ａ）に示した構成よりも面積の小さい受信回路を実現することができる。また、レベル変換回路は活性化信号を必要としないので、図７（ａ）と図８（ａ）に示した構成よりも高速にデータを復号することができる。

次に、これまでに説明した本実施の形態によるバス駆動方式を半導体記憶装置に適用した場合の構成例について述べる。図１２は、本発明の一実施の形態による半導体記憶装置において、その１つのメモリブロック（バンク）の構成例を示すものであり、（ａ）は回路全体の概略構成例を示すブロック図、（ｂ）は論理的な配置例を示すレイアウト図である。図１２（ａ）に示す半導体記憶装置ＣＨＩＰＭは、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）となっている。データレートがＳＤＲＡＭの約２倍のダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、データレートがＤＤＲ−ＳＤＲＡＭの２倍のＤＤＲ２−ＳＤＲＡＭ、データレートがＤＤＲ２−ＳＤＲＡＭの２倍のＤＤＲ３−ＳＤＲＡＭなどにも同様に適用可能である。

図１２（ａ）において、各回路ブロックは、タイミング信号生成回路ＴＣＧで形成される内部制御信号のタイミングで動作する。ＴＣＧは、カラムタイミング制御回路やロウタイミング制御回路を含む。ＴＣＧに入力される制御信号には、クロック信号ＣＬＫのタイミングで入力される、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがある。また、ＳＤＲＡＭの動作モード（例えば、カラムレイテンシ（ＣＬ）のクロック数、出力データ方式、ライトリカバリクロック数の指定値）がアドレスピンを利用して記憶されているモードレジスタＭＲがある。モードレジスタＭＲの特定の値、例えば、カラムレイテンシ（ＣＬ）、ライトリカバリクロック数などもＴＣＧに入力される。

また、外部ピン（例えば、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどの制御信号とアドレス信号）の組合せはコマンドと呼ばれる。クロックイネーブル信号ＣＫＥは、クロック信号の有効無効を決定する。また、入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，…，ＤＱｎから入出力されるデータをマスクするためにデータ入出力バッファＩ／ＯＢを制御するための信号である。データストローブ信号ＤＱＳは、データ入出力に際して同期を行うための信号である。電源発生回路ＶＧは、外部電源ＶＤＤと外部接地電源ＧＮＤからワード線選択電圧ＶＰＰ、周辺回路電源電圧ＶＣＬ、アレイ電圧ＶＤＬ、ビット線プリチャージ電圧ＶＢＬＲ、プレート電圧ＶＰＬＴ、ワード線非選択電圧ＶＫＫ、基板電圧ＶＢＢなどを生成し、各回路に供給する。ビット線プリチャージ電圧ＶＢＬＲは、通常、アレイ電圧ＶＤＬの中点ＶＤＬ／２に設定される。

ＳＤＲＡＭでは、アドレス入力端子Ａ０，Ａ１，…，ＡｎからロウアドレスＸＡ０，ＸＡ１，…，ＸＡｎやカラムアドレスＹＡ０，ＹＡ１，…，ＹＡｎが時分割に入力されるアドレスマルチプレックス方式が採られる。アドレス入力端子からロウアドレスバッファＸＡＢに入力されたロウアドレスは、ＸプリデコーダＰＸＤＥＣでプリデコードされた後、ロウアドレスデコーダＸＤＥＣでデコードされ、一つのメモリアレイＡＲＹ中の特定ワード線が選択される。それに応じて１ワード分のメモリセルが選択状態となる。引き続き、カラムアドレスがカラムアドレスバッファＹＡＢに入力されると、ＹプリデコーダＰＹＤＥＣでプリデコードされた後、カラムアドレスデコーダＹＤＥＣにより、読み出し又は書き込みを行うメモリセルが更に選択される。尚、ＳＤＲＡＭは通常バンクアドレスで指定される複数のメモリアレイ（又はメモリバンク）を持つ。例えば、ＤＤＲ２−ＳＤＲＡＭでは、５１２Ｍｂ以下の容量で４バンク、１Ｇｂ以上の容量では８バンクである。この図では一つのメモリアレイＡＲＹ（ＢＡＮＫ０）だけを代表的に示した。

送信回路ＴＸと受信回路ＲＸは、それぞれメインアンプ列ＭＡＡとグローバルＩ／Ｏ線ＧＩＯ間、グローバルＩ／Ｏ線ＧＩＯとデータ入出力バッファＩ／ＯＢの間に配置される。この送信回路ＴＸと受信回路ＲＸに、これまでに説明したような本実施の形態によるバス駆動方式が適用される。送信回路ＴＸと受信回路ＲＸの電源電圧と中間電圧は、それぞれ電源発生回路ＶＧにより生成される。例えば、電源電圧として周辺回路電源電圧ＶＣＬを用い、中間電圧として周辺回路電源電圧ＶＣＬと接地電圧ＶＳＳの中間電圧ＶＣＬ／２を用いる。送信回路ＴＸと受信回路ＲＸの制御信号はタイミング信号生成回路ＴＣＧにより生成される。

選択されたメモリセルからデータを読み出す場合、読み出されたデータは、入出力制御回路Ｉ／Ｏ＿ＣＴＬおよびメインＩ／Ｏ線ＭＩＯを介してメインアンプ列ＭＡＡに入力され増幅される。増幅されたデータは、送信回路ＴＸにより符号化され、グローバルＩ／Ｏ線ＧＩＯを介して送信される。符号化されたデータは受信回路ＲＸにより元のデータに復号され、データ入出力バッファＩ／ＯＢにより半導体記憶装置ＣＨＩＰＭの外部に出力される。一方、選択されたメモリセルにデータを書き込む場合は、データは半導体記憶装置ＣＨＩＰＭの外部からデータ入出力バッファＩ／ＯＢ介して半導体記憶装置の内部に入力される。入力されたデータは、送信回路ＴＸにより符号化され、グローバルＩ／Ｏ線ＧＩＯを介して送信される。符号化されたデータは受信回路ＲＸにより元のデータに復号され、メインアンプ列ＭＡＡに入力され増幅される。増幅されたデータは、メインＩ／Ｏ線ＭＩＯおよび入出力制御回路Ｉ／Ｏ＿ＣＴＬを介してメモリアレイに入力され、選択されたメモリセルに書き込まれる。データの送受信が完了してから次にデータの送受信が行われるまでは、グローバルＩ／Ｏ線ＧＩＯは、図１に示したバスイコライズ回路ＢＥＱによりショートされ、中間電圧ＶＣＬ／２に保持される。

ところで、図１２（ａ）において、ビット線プリチャージ電圧ＶＢＬＲは、通常、アレイ電圧ＶＤＬの中点ＶＤＬ／２に設定されるので、データ送受信時のバスの論理レベル‘Ｈ’に対応する電圧をアレイ電圧ＶＤＬ、論理レベル‘Ｍ’に対応する電圧をビット線プリチャージ電圧ＶＢＬＲ、送信回路と受信回路のその他電圧を周辺回路電源電圧ＶＣＬ（＞ＶＤＬ）としてもよい。このようにすることで、グローバルＩ／Ｏ線ＧＩＯの振幅を小さくでき、消費電力をさらに削減することができる。この結果より低消費電力な半導体記憶装置を実現することができる。また、この場合、周辺回路電源電圧ＶＣＬの中間電圧ＶＣＬ／２を発生する必要がないので、電源発生回路ＶＧを小さくでき、小面積な半導体記憶装置を実現することができる。

次に、図１２（ｂ）に示すように、ＳＤＲＡＭの１つのメモリバンク（ＢＡＮＫ）は、行アドレスからワード線を選択するロウアドレスデコーダＸＤＥＣと列アドレスからデータ線を選択するカラムアドレスデコーダＹＤＥＣで囲われたメモリ領域からなり、そのメモリ領域はマトリクス状に配置された複数のメモリアレイＡＲＹを含む。特に制限されないが、この複数のメモリアレイＡＲＹは、階層ワード線方式を採り、メモリ領域の一辺（ここではＸＤＥＣとの間）にはメインワードドライバ列ＭＷＤＡが配置される。ＭＷＤＡに接続されるメインワード線は、複数のメモリアレイＡＲＹに渡ってまたがるように上層の金属配線層に形成される。また、カラム方向の選択は、ＹＤＥＣから出力される複数の列選択線（ＹＳ）が複数のメモリアレイＡＲＹに渡ってまたがるように形成される共通Ｙデコーダ方式が採られる。また、複数のメモリアレイＡＲＹのそれぞれは、複数のサブワードドライバからなるサブワードドライバ列ＳＷＤＡと複数のセンスアンプからなるセンスアンプ列ＳＡＡと複数のクロスエリアＸＰによって囲まれた構成となっている。

ここで、図１２（ａ）に示したグローバルＩ／Ｏ線ＧＩＯの実際のレイアウト構成例について述べる。図１９は、図１２の半導体記憶装置を含んだチップ全体の概略構成例を示すレイアウト図である。図１９に示す半導体記憶装置ＣＨＩＰＭは、８個のメモリバンク（ＢＡＮＫ）を備え、長辺の一方と他方に沿ってそれぞれ４個ずつのメモリバンクが配置される。また、各メモリバンクにそれぞれ対応して送信回路ＴＸおよび受信回路ＲＸが設けられ、この互いに対応するメモリバンクと送信回路ＴＸおよび受信回路ＲＸとが近接して配置される。グローバルＩ／Ｏ線ＧＩＯは、この長辺の一方側に配置された４個のメモリバンクと他方側に配置された４個のメモリバンクの間で、長辺方向に延伸するように配置される。このグローバルＩ／Ｏ線ＧＩＯの一端部分には、図１２（ａ）に示したデータ入出力バッファＩ／ＯＢに対応する送信回路ＴＸおよび受信回路ＲＸが配置される。この送信回路ＴＸおよび受信回路ＲＸは、グローバルＩ／Ｏ線ＧＩＯを介して、前述した各メモリバンクに対応する受信回路ＲＸおよび送信回路ＴＸとの間で通信を行う。

図１９に示すように、グローバルＩ／Ｏ線ＧＩＯは、チップの寸法と同程度あるいはそれ以上の長さに渡って引き回されているため、大きな配線容量を有している。このため、本実施の形態によるバス駆動方式を用いることで、グローバルＩ／Ｏ線ＧＩＯで消費する電力を削減することができ、半導体記憶装置の消費電力を低減することができる。

図１３および図１４は、図１２の半導体記憶装置において、そのメモリアレイＡＲＹの構成の一例を示す回路図である。図１３および図１４に示すように、メモリアレイＡＲＹは、複数のメモリセルＭＣから構成されている。各メモリセルＭＣは、ＤＲＡＭメモリセルとなっており、１個のＭＯＳトランジスタ（メモリセルトランジスタ）および１個のキャパシタＣｓで構成される。

図１３では、折返し型ビット線方式のアレイが用いられ、全てのワード線ＷＬとビット線の交点の半分にメモリセルＭＣが配置されている。また、互いに隣接するビット線ＢＬＴおよびＢＬＢがビット線対としてセンスアンプＳＡに接続されている。メモリセルトランジスタのソース・ドレインの一方は、ＢＬＴ又はＢＬＢに接続され、ソース・ドレインの他方は、蓄積ノードＳＮに接続され、ゲートはワード線ＷＬに接続される。キャパシタＣｓの一方の端子は、蓄積ノードＳＮに接続され、他方の端子は共通プレートＰＬに接続される。共通プレートＰＬは図１２のプレート電圧ＶＰＬＴで駆動される。このアレイ方式は、動作時のノイズが小さく、動作マージンが大きいという利点がある。

一方、図１４では、開放型ビット線方式のアレイが用いられ、全てのワード線とビット線の交点にメモリセルＭＣが配置されている。このためメモリセルサイズを縮小できる効果がある。図１４では、互いに隣接する別のメモリアレイ内のビット線ＢＬＴおよびＢＬＢがビット線対としてセンスアンプＳＡに接続されている。各メモリセルＭＣの構成は、図１３と同様である。また、メモリアレイＡＲＹ内の各ビット線ＢＬＴ，ＢＬＢは、交互に異なるセンスアンプ列ＳＡＡに接続され、各センスアンプＳＡは、両側に隣接するメモリアレイ内のビット線で共有される。これに伴い各センスアンプ列ＳＡＡ内では、隣接するセンスアンプＳＡがビット線１本分のスペースを挟んで配置されることになる。このような配置をとることにより、センスアンプＳＡ間のピッチが緩和されるためレイアウトが容易となり、微細化が可能となる。

図１５は、図１２の半導体記憶装置において、そのセンスアンプ列ＳＡＡとサブワードドライバ列ＳＷＤＡの詳細な配置関係の一例を示す平面図である。図１５に示すように、各メモリアレイＡＲＹ内の複数のビット線対（ＢＬＴ／ＢＬＢ）は、両側に隣接するセンスアンプ列ＳＡＡに対して交互に接続され、センスアンプ列ＳＡＡ内の各センスアンプＳＡは、両側に隣接するメモリアレイＡＲＹ内のビット線対（ＢＬＴ／ＢＬＢ）に共通接続される。同様に、各メモリアレイＡＲＹ内の複数のワード線ＷＬは、両側に隣接するサブワードドライバ列ＳＷＤＡに対して交互に接続され、サブワードドライバ列ＳＷＤＡ内の各サブワードドライバＳＷＤは、両側に隣接するメモリアレイＡＲＹ内のワード線ＷＬに共通接続される。このように配置することにより、サブワードドライバ列ＳＷＤＡ内において、サブワードドライバＳＷＤ間のピッチを、メモリアレイＡＲＹ内のワード線ＷＬ間のピッチの２倍に広げることができる。したがって、微細化が容易となる。

またセンスアンプ列ＳＡＡには、ローカルＩ／Ｏ線ＬＩＯが配置され、ＬＩＯは、クロスエリアＸＰでスイッチＳＷを介して、メインＩ／Ｏ線ＭＩＯと接続される。リード時には、センスアンプＳＡ中のデータがＬＩＯとＭＩＯを介してＳＤＲＡＭ外に読み出され、ライト時には、ＳＤＲＡＭ外からＭＩＯとＬＩＯを介してセンスアンプＳＡにデータが書き込まれる。

図１６は、図１３におけるセンスアンプＳＡの構成例を示す回路図である。各センスアンプＳＡ内には、トランスファーゲートＴＧＣと、プリチャージ回路ＰＣＣと、クロスカップル・アンプＣＣと、読み出し・書き込みポートＩＯＰとが含まれている。トランスファーゲートＴＧＣは、センスアンプ分離信号（ＳＨＲ信号）が活性化された時にセンスアンプＳＡとメモリアレイＡＲＹ間を接続する回路である。プリチャージ回路ＰＣＣは、ビット線プリチャージ信号（ＢＬＥＱ信号）が活性化された時に対となるビット線ＢＬＴ，ＢＬＢ間をイコライズし、ビット線プリチャージ電圧ＶＢＬＲにプリチャージする。ビット線プリチャージ電圧ＶＢＬＲは、通常、ビット線振幅の電圧ＶＤＬ（チップ外部からの電源電圧ＶＤＤと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。

クロスカップル・アンプＣＣは、ビット線ＢＬＴ，ＢＬＢ上にメモリセルＭＣからの微小な読出し信号が発生した後に、Ｐ側共通ソース線ＣＳＰをアレイ電圧ＶＤＬに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動して、ＢＬＴとＢＬＢのうちの電圧の高い方をＶＤＬに、低い方をＶＳＳに増幅し、増幅された電圧をラッチする回路である。読み出し・書き込みポートＩＯＰは、列選択線ＹＳが活性化されたときにローカルＩ／Ｏ線（ＬＩＯＴ／ＬＩＯＢ）とビット線対（ＢＬＴ／ＢＬＢ）を接続する回路である。なお、ＬＩＯＴ／ＬＩＯＢは、非選択センスアンプ列ＳＡＡでの電流消費を防止するために、待機時にはプリチャージレベルに保持される。

図１７は、図１２の半導体記憶装置において、そのサブワードドライバ列ＳＷＤＡの構成例を示す回路図である。サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤによって構成される。図１２（ｂ）等にも示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹの周辺に配置される。サブワードドライバＳＷＤは両側に配置されるメモリアレイＡＲＹ内のワード線ＷＬを駆動する。また、図１５で説明したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹ内の複数のワード線ＷＬに対して交互配置されているため、メモリアレイＡＲＹ内のワード線ＷＬ（サブワード線）は、１本おきに左右のサブワードドライバＳＷＤに接続される。

サブワードドライバＳＷＤは、２個のＮＭＯＳトランジスタと１個のＰＭＯＳトランジスタで構成される。一方のＮＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。他方のＮＭＯＳトランジスタはゲートに相補サブワードドライバ選択線ＦＸＢ、ドレインにワード線ＷＬが接続され、ソースに電圧ＶＫＫが接続される。ＰＭＯＳトランジスタは、ゲートにメインワード線ＭＷＬＢが接続され、ドレインにワード線ＷＬが接続され、ソースにサブワードドライバ選択線ＦＸが接続される。一つのサブワードドライバ列ＳＷＤＡ上に４組のサブワードドライバ選択線ＦＸ０〜３が配線され、一本のメインワード線ＭＷＬＢで選択される４個のサブワードドライバＳＷＤのうちいずれか１個を選択して１本のワード線ＷＬが活性化される。

図１８は、図１２の半導体記憶装置において、そのクロスエリアＸＰの構成例を示す回路図である。クロスエリアＸＰには、ＳＨＲ信号ドライバＳＨＤと、ＬＩＯ線プリチャージ回路ＲＥＱと、リードライトゲートＲＧＣと、ＣＳ線ドライバＣＳＤと、ＣＳ線プリチャージ回路ＳＥＱと、ＢＬＥＱ信号ドライバＥＱＤと、ＦＸ線ドライバＦＸＤが配置される。ＳＨＲ信号ドライバＳＨＤは、ＳＨＲ０信号の相補信号ＳＨＲ０ＢとＳＨＲ１信号の相補信号ＳＨＲ１Ｂが入力され、その反転信号を出力する。ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態のＶＳＳレベルのときに、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢを電圧ＶＢＬＲにプリチャージする。リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態の電圧ＶＣＬ（外部ＶＤＤレベルと同じかまたはそれを降圧したレベルで周辺回路用電源電圧として用いられる）のときにローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢとメインＩ／Ｏ線ＭＩＯＴ，ＭＩＯＢとを接続する回路である。

ＣＳ線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮが活性状態のときに、Ｎ側共通ソース線ＣＳＮを接地電圧ＶＳＳに駆動し、Ｐ側センスアンプイネーブル信号ＳＡＰ１Ｂが活性状態（ＶＳＳレベル）のときに、Ｐ側共通ソース線ＣＳＰを電圧ＶＤＬ（ビット線の‘Ｈ’レベル）に駆動する回路である。ＣＳ線プリチャージ回路ＳＥＱは、ＢＬＥＱ信号が活性化されたときにＰ側およびＮ側共通ソース線ＣＳＰ，ＣＳＮをＶＢＬＲ（＝ＶＤＬ／２）にプリチャージする回路である。ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸに出力する。

次に、半導体記憶装置に本実施の形態によるバス駆動方式を適用することによって得られる効果をまとめる。第一に、大きな配線容量を有するグローバルＩ／Ｏ線ＧＩＯで消費する電力を削減することができるので、半導体記憶装置の消費電力を低減することができる。第二に、データ送受信時のバスの論理レベル‘Ｈ’に対応する電圧をアレイ電圧ＶＤＬ、論理レベル‘Ｍ’に対応する電圧をビット線プリチャージ電圧ＶＢＬＲ、その他の回路の供給電圧を周辺回路電源電圧ＶＣＬとすることにより、グローバルＩ／Ｏ線ＧＩＯの消費電力をさらに削減することができる。この理由は、グローバルＩ／Ｏ線ＧＩＯの振幅を小さくできるからである。この結果、より低消費電力な半導体記憶装置を実現することができる。また、この場合、周辺回路電源電圧ＶＣＬの中間電圧ＶＣＬ／２を発生する必要がないので、電源発生回路ＶＧを小さくでき、小面積な半導体記憶装置を実現することができる。

本実施の形態によるバス駆動方式は、マイクロプロセッサやＤＳＰ（Digital Signal Processor）などの半導体集積回路の内部バスにも適用可能である。図２０は、本発明の一実施の形態による半導体集積回路において、その概略構成例を示す全体ブロック図である。図２０に示す半導体集積回路は、マイクロプロセッサＭＰＵとなっており、その内部バスに本実施の形態によるバス駆動方式が適用される。マイクロプロセッサＭＰＵは、中央処理装置ＣＰＵ、メモリＭＥＭ、論理回路ＬＧＣ、インタフェースＩＦから構成される。これらの回路ブロックのそれぞれに対して、これまでに述べたような送信回路ＴＸおよび受信回路ＲＸが設けられ、各回路ブロックは、自身の送信回路ＴＸおよび受信回路ＲＸを用いて、ｎ本からなる内部バスＤＢ［０］〜ＤＢ［ｎ−１］を介して回路ブロック間のデータ送受信を行う。回路ブロック間のデータ送受信が行われてから次のデータ送受信が行われるまでの間は、内部バスＤＢ［０］〜ＤＢ［ｎ−１］は図１に示したバスイコライズ回路ＢＥＱにより中間電圧にプリチャージされる。このように、内部バスに本実施の形態によるバス駆動方式を適用することで、半導体集積回路の消費電力を低減することができる。

本実施の形態によるバス駆動方式は、パッケージやボード上に搭載される複数の半導体チップ間を接続する外部バスにも適用可能である。図２１は、本発明の一実施の形態による半導体集積回路において、その他の概略構成例を示す全体ブロック図である。図２１に示す半導体集積回路は、例えば、複数の半導体チップＣＨＩＰ１，ＣＨＩＰ２が１つのパッケージＰＫＧ内に搭載されたＳＩＰ（System Ｉn Package）等の構成例となっており、その半導体チップ間の外部バスに本実施の形態によるバス駆動方式が適用される。これらの半導体チップのそれぞれに対して、これまでに述べたような送信回路ＴＸおよび受信回路ＲＸが設けられ、各半導体チップは、自身の送信回路ＴＸおよび受信回路ＲＸを用いて、ｎ本からなる外部バスＤＢ［０］〜ＤＢ［ｎ−１］を介して半導体チップ間のデータ送受信を行う。半導体チップ間のデータ送受信が行われてから次のデータ送受信が行われるまでの間は、外部バスＤＢ［０］〜ＤＢ［ｎ−１］は図１に示したバスイコライズ回路ＢＥＱにより中間電圧にプリチャージされる。このように半導体チップ間を接続する外部バスに本実施の形態によるバス駆動方式を適用することにより、外部バスの消費電力を低減することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、図７〜図１１には、図１の受信回路ＲＸの構成例を示したが、図２２に示すような受信回路ＲＸとすることも可能である。図２２は、図１の受信回路ＲＸの更に他の詳細な構成例を示す概略図である。ここでは、３本のバス（ＤＢ［０］〜ＤＢ［２］）から２ｂｉｔのデータ（Ｄ［０］〜Ｄ［１］）を受信する場合を例としている。図２２の受信回路ＲＸは、３本のバスにそれぞれ対応する３個の３値判定回路ＪＧＥと、この３個のＪＧＥの判定結果からデータを復号するデータデコーダＤＤＥＣから構成される。

３値判定回路ＪＧＥのそれぞれは、２個の比較回路ＣＭＰｈ，ＣＭＰｌを含み、ＣＭＰｈは、例えば３／４×ＶＣＣを基準にバスの電圧レベルを比較し、ＣＭＰｌは、例えば１／４×ＶＣＣを基準にバスの電圧レベルを比較する。この比較結果により、論理レベル‘Ｌ’、‘Ｍ’、‘Ｈ’の３値判定が可能となる。その後は、例えば図２等の真理値表に基づいて、データデコーダＤＤＥＣがデータを復号すればよい。

このような構成例を用いると、様々な真理値表の論理に対して広く対応可能となるが、場合によってはデータデコーダＤＤＥＣの論理が複雑化し、回路面積の増大や動作速度の低下などが懸念される。このような場合に、図７〜図１１に示すような受信回路ＲＸを用いることが有益となる。また、図２２のような構成例を用いる場合でも、その比較回路ＣＭＰｈ，ＣＭＰｌに図７および図８で述べたようなラッチアンプを用い、このラッチアンプを図９および図１０で述べたような回路を用いて自動で活性化させることで、動作速度の向上が図れる。

本発明の半導体集積回路は、ＳＤＲＡＭなどの半導体記憶装置に適用して特に有益な技術であり、これに限らず、マイクロプロセッサやＤＳＰ（Digital Signal Processor）などの半導体集積回路の内部バスや、パッケージやボードに搭載される複数のチップ間を接続する外部バスに対しても適用可能である。

本発明の一実施の形態による半導体集積回路の一例を示すものであり、（ａ）はその主要部の構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 図１の送信回路における符号化動作の一例を示すものであり、２ｂｉｔのデータとバスの関係の一例を示す対応表である。 図１の送信回路における符号化動作の一例を示すものであり、３ｂｉｔのデータとバスの関係の一例を示す対応表である。 図１の送信回路における符号化動作の一例を示すものであり、４ｂｉｔのデータとバスの関係の一例を示す対応表である。 図１の送信回路における符号化動作の一例を示すものであり、５ｂｉｔのデータとバスの関係の一例を示す対応表である。 図１の送信回路の詳細を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す説明図である。 図１の受信回路の詳細な一例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 図７の変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 図７におけるコモンソースドライバの変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 図８におけるコモンソースドライバの変形例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の動作例を示す波形図である。 図１の受信回路の他の詳細な一例を示すものであり、（ａ）はその構成例を示す回路図、（ｂ）は（ａ）の入出力関係を示す説明図である。 本発明の一実施の形態による半導体記憶装置において、その１つのメモリブロック（バンク）の構成例を示すものであり、（ａ）は回路全体の概略構成例を示すブロック図、（ｂ）は論理的な配置例を示すレイアウト図である。 図１２の半導体記憶装置において、そのメモリアレイの構成の一例を示す回路図である。 図１２の半導体記憶装置において、そのメモリアレイの他の構成の一例を示す回路図である。 図１２の半導体記憶装置において、そのセンスアンプ列とサブワードドライバ列の詳細な配置関係の一例を示す平面図である。 図１３におけるセンスアンプの構成例を示す回路図である。 図１２の半導体記憶装置において、そのサブワードドライバ列の構成例を示す回路図である。 図１２の半導体記憶装置において、そのクロスエリアの構成例を示す回路図である。 図１２の半導体記憶装置を含んだチップ全体の概略構成例を示すレイアウト図である。 本発明の一実施の形態による半導体集積回路において、その概略構成例を示す全体ブロック図である。 本発明の一実施の形態による半導体集積回路において、その他の概略構成例を示す全体ブロック図である。 図１の受信回路の更に他の詳細な構成例を示す概略図である。 本発明の前提として検討した従来技術のバス駆動方式を示す説明図であり、（ａ）〜（ｄ）はそれぞれ異なる方式を示すものである。

符号の説明

ＤＢ，ＦＬＡＧ バス
Ｄ データ
Ｄ０Ｂ，Ｄ１Ｂ データの反転信号
ＴＸ 送信回路
ＲＸ 受信回路
ＤＲＶ バス駆動回路
ＣＬＧ 制御論理回路
ＡＣＴ 送信回路活性化信号
ＢＥＱ バスイコライズ回路
ＢＥＱＴ バスイコライズ信号
ＭＥ，ＭＰＲ，ＭＬ，ＭＭ，ＭＮ ＮＭＯＳトランジスタ
ＭＨ，ＭＰ ＰＭＯＳトランジスタ
ＮＭ，ＮＨ，ＮＬ バス駆動回路制御信号
ＡＣＴＲＢ，ＡＣＴＲ 受信回路活性化信号
ＤＥＱＴ，ＤＥＱＢ データイコライズ信号
ＬＡ ラッチアンプ
ＤＥＱ データイコライズ回路
ＬＡＴ ラッチ回路
Ｎ，ＮＰ，ＮＮ ノード
ＣＳＰＤＲＶ，ＣＳＮＤＲＶ コモンソースドライバ
ＩＮＶ インバータ
ＬＣＮ，ＬＣＰ レベル変換回路
ＣＨＩＰＭ 半導体記憶装置
ＡＲＹ メモリアレイ
ＢＡＮＫ メモリバンク
Ｉ／ＯＢ データ入出力バッファ
ＭＡＡ メインアンプ列
ＸＤＥＣ ロウアドレスデコーダ
ＹＤＥＣ カラムアドレスデコーダ
Ｉ／Ｏ＿ＣＴＬ 入出力制御回路
ＸＡＢ ロウアドレスバッファ
ＹＡＢ カラムアドレスバッファ
ＰＸＤＥＣ Ｘプリデコーダ
ＰＹＤＥＣ Ｙプリデコーダ
ＭＲ モードレジスタ
Ａ０〜Ａｎ アドレスピン
ＤＱ０〜ＤＱｎ データ入出力ピン
ＧＩＯ グローバルＩ／Ｏ線
ＸＰ クロスエリア
ＶＧ 電源発生回路
ＴＣＧ タイミング信号生成回路
ＶＰＰ ワード線選択電圧
ＶＣＬ 周辺回路電源電圧
ＶＤＬ アレイ電圧
ＶＢＬＲ ビット線プリチャージ電圧
ＶＰＬＴ プレート電圧
ＶＣＣ 電源電圧
ＶＳＳ 接地電圧
ＶＫＫ ワード線非選択電圧
ＶＢＢ 基板電圧
ＶＤＤ 外部電源
ＧＮＤ 外部接地電源
ＣＬＫ クロック
ＣＫＥ クロックイネーブル
／ＣＳ チップセレクトピン
／ＲＡＳ ロウアドレスストローブ信号
／ＣＡＳ カラムアドレスストローブ信号
／ＷＥ ライトネーブル信号
ＤＱＭ 入出力マスク信号
ＤＱＳ データストローブ信号
ＳＷＤＡ サブワードドライバ列
ＳＡＡ センスアンプ列
ＭＷＤＡ メインワードドライバ列
ＳＷＤ サブワードドライバ
ＳＡ センスアンプ
ＭＣ メモリセル
ＳＮ 蓄積ノード
Ｃｓ キャパシタ
ＰＬ 共通プレート
ＢＬ，ＢＬＴ，ＢＬＢ ビット線
ＷＬ ワード線
ＬＩＯ，ＬＩＯＴ，ＬＩＯＢ ローカルＩ／Ｏ線
ＭＩＯ，ＭＩＯＴ，ＭＩＯＢ メインＩ／Ｏ線
ＳＷ スイッチ
ＴＧＣ トランスファーゲート
ＩＯＰ 読み出し・書き込みポート
ＣＣ クロスカップル・アンプ
ＰＣＣ プリチャージ回路
ＳＨＲ センスアンプ分離信号
ＣＳＰ Ｐ側共通ソース線
ＣＳＮ Ｎ側共通ソース線
ＢＬＥＱ，ＢＬＥＱＢ ビット線プリチャージ信号
ＹＳ 列選択線
ＭＷＬＢ メインワード線
ＦＸ，ＦＸＢ サブワードドライバ選択線
ＳＡＮ Ｎ側センスアンプイネーブル信号
ＳＡＰ１Ｂ Ｐ側センスアンプイネーブル信号
ＲＧＣ リードライトゲート
ＲＥＱ ＬＩＯ線プリチャージ回路
ＳＨＤ ＳＨＲ信号ドライバ
ＣＳＤ ＣＳ線ドライバ
ＳＥＱ ＣＳ線プリチャージ回路
ＥＱＤ ＢＬＥＱ信号ドライバ
ＦＸＤ ＦＸ線ドライバ
ＭＰＵ マイクロプロセッサ
ＣＰＵ 中央処理装置
ＭＥＭ メモリ
ＬＧＣ 論理回路
ＩＦ インタフェース
ＰＫＧ パッケージ
ＣＨＩＰ 半導体チップ
ＣＭＰ 比較回路
ＪＧＥ ３値判定回路
ＤＤＥＣ データデコーダ

Claims (12)

1. 互いにショート可能である複数本のバスと、
   ２値の複数ビットからなる送信データを符号化し、この符号化の結果に基づいて前記複数本のバスのそれぞれを、第１電圧か、第２電圧か、前記第１電圧と前記第２電圧の中間電圧である第３電圧かに駆動することで前記送信データを送信する送信回路とを有し、
   前記送信回路は、前記第１電圧に駆動するバスの本数と前記第２電圧に駆動するバスの本数が同数となるように前記送信データの符号化を行うことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   さらに、前記送信データが送信された後に、前記複数本のバスを互いにショートすることで前記複数本のバスを前記第３電圧にプリチャージする第１回路を有することを特徴とする半導体集積回路。
3. 請求項２記載の半導体集積回路において、
   前記送信回路は、
   前記第１電圧と前記複数本のバスのうち対応するバスとの間に接続された第１ＭＩＳトランジスタと、
   前記第２電圧と前記複数本のバスのうち対応するバスとの間に接続された第２ＭＩＳトランジスタと、
   前記第３電圧と前記複数本のバスのうち対応するバスとの間に接続された第３ＭＩＳトランジスタとを含み、
   前記送信データを送信する際、前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタと前記第３ＭＩＳトランジスタのうちのいずれか一つを活性化し、対応するバスを前記第１電圧、前記第２電圧、前記第３電圧のいずれか一つで駆動することを特徴とする半導体集積回路。
4. 請求項２記載の半導体集積回路において、
   さらに、前記送信回路によって送信された前記複数本のバス上のデータを受信し、このデータから前記送信データを復号化する受信回路を有することを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路において、
   前記受信回路は、
   前記複数本のバスのいずれか２本の電位差を増幅してラッチする第１ラッチアンプ回路と、
   前記複数本のバスのいずれか１本の電圧と前記第３電圧との電位差を増幅してラッチする第２ラッチアンプ回路とを含み、
   前記第１ラッチアンプ回路と前記第２ラッチアンプ回路をそれぞれ単数または複数設けることで復号化を行うように構成されたことを特徴とする半導体集積回路。
6. 請求項４記載の半導体集積回路において、
   前記受信回路は、前記複数本のバスのいずれか１本の電圧を、それ以上の電圧またはそれ以下の電圧に変換するレベル変換回路を含み、前記レベル変換回路を複数設けることで復号化を行うように構成されたことを特徴とする半導体集積回路。
7. 請求項４記載の半導体集積回路において、
   前記受信回路は、
   前記複数本のバス同士の電位差、または前記複数本のバスのいずれか１本と固定電圧との電位差を増幅してラッチするラッチアンプ回路と、
   前記複数本のバス内の少なくとも１本以上の電圧が前記第３電圧から前記第１電圧または前記第２電圧に遷移したことを検出し、前記ラッチアンプ回路を活性化する第２回路とを有することを特徴とする半導体集積回路。
8. 請求項４記載の半導体集積回路において、
   前記半導体集積回路は、ＣＰＵブロックおよびメモリブロックが形成された１個の半導体チップで構成され、
   前記複数本のバスは、前記ＣＰＵブロックと前記メモリブロックとを接続する配線であることを特徴とする半導体集積回路。
9. 請求項４記載の半導体集積回路において、
   前記半導体集積回路は、互いに通信を行う複数の半導体チップを含んで構成され、
   前記複数本のバスは、前記複数の半導体チップ間で通信を行う際に使用される配線であることを特徴とする半導体集積回路。
10. １個の半導体チップ上に形成され、
    複数本のバスと、
    ２値の複数ビットからなる送信データを符号化し、この符号化の結果に基づいて前記複数本のバスのそれぞれを、第１電圧か、第２電圧か、前記第１電圧と前記第２電圧の中間電圧である第３電圧かに駆動することで前記送信データを送信し、前記送信データの符号化の際には、前記第１電圧に駆動するバスの本数と前記第２電圧に駆動するバスの本数が同数となるような組み合わせを用いる送信回路と、
    前記送信回路によって送信された前記複数本のバス上のデータを受信し、このデータから前記送信データを復号化する受信回路と、
    前記送信回路から前記送信データが送信された後に、前記複数本のバスを互いにショートすることで前記複数本のバスを前記第３電圧にプリチャージする第１回路とを有することを特徴とする半導体記憶装置。
11. 請求項１０記載の半導体記憶装置において、
    前記半導体記憶装置は、それぞれが、複数のワード線、複数のビット線、および前記複数のワード線と前記複数のビット線の交点に設けられる複数のＤＲＡＭメモリセルを含んだ複数のメモリバンクを備え、
    前記複数本のバスは、前記複数のメモリバンクが外部データ入出力端子との間で書き込みデータまたは読み出しデータを送受信する際に共通で使用するグローバルＩ／Ｏ線であることを特徴とする半導体記憶装置。
12. 請求項１１記載の半導体記憶装置において、
    前記第１電圧は、接地電圧であり、
    前記第２電圧は、前記複数のＤＲＡＭメモリセルへの高電位側の書き込み電圧となるアレイ電圧であり、
    前記第３電圧は、前記複数のビット線をプリチャージする際のビット線プリチャージ電圧であることを特徴とする半導体記憶装置。

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