JP2010057097A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【課題】回路の小型化を図ることができ、ひいては消費電力の削減を図ることが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】画素駆動部としての垂直走査回路１０２は、画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダ１２０を含み、行デコーダは、アドレス信号をデコードする一つのアドレスデコーダ１２１と、上記アドレスデコーダの出力に対して直列に接続された複数のメモリＭＡ０、ＭＡ１およびメモリに接続される論理ゲートと、を含み、シャッター動作・読み出し動作を行う際の行の指定について、読み出し動作についてはアドレスデコーダ１２１が行い、シャッター動作についてはメモリＭＡ１，ＭＡ０が行い、メモリ出力がシャッター制御パルスとなる。
【選択図】図１０
【解決手段】画素駆動部としての垂直走査回路１０２は、画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダ１２０を含み、行デコーダは、アドレス信号をデコードする一つのアドレスデコーダ１２１と、上記アドレスデコーダの出力に対して直列に接続された複数のメモリＭＡ０、ＭＡ１およびメモリに接続される論理ゲートと、を含み、シャッター動作・読み出し動作を行う際の行の指定について、読み出し動作についてはアドレスデコーダ１２１が行い、シャッター動作についてはメモリＭＡ１，ＭＡ０が行い、メモリ出力がシャッター制御パルスとなる。
【選択図】図１０
Description
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い（以後、この方式をローリングシャッターと呼ぶ）。ローリングシャッター動作について、具体的な回路例を用いて説明する。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に送信信号（駆動信号）ＴＧが与えられる。
これにより、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に送信信号（駆動信号）ＴＧが与えられる。
これにより、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。
選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはき捨てている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはき捨てている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素アレイ部２１、画素駆動回路（垂直駆動回路）２２、およびカラム回路（列処理回路）２３により構成されている。
画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
図３は、一般的なＣＭＯＳイメージセンサのローリングシャッターのシャッター動作と水平周期の関係を示すタイミング図である。
図３において、横軸は時間を示し、縦軸は水平走査周期を示している。また、図３において、符号ＤＲＤで示す白の四角は“読み出し動作期間”を、符号ＤＳＴＲで示すハッチングを施した四角は“シャッター動作期間”をそれぞれ表している。
たとえば、第０Ｈ水平走査期間に注目してみると、垂直同期信号ＶＳＹＮＣに同期して読み出し動作期間ＲＤＲで“読み出し”があり、ついでシャッター動作期間ＤＳＴＲで“シャッター”が切られ、すなわち“リセット”される。
そして、同じ水平期間内の次の読み出し動作期間ＲＤＲで再び“読み出し”がある。シャッター動作期間ＲＳＴＲから次の読み出し動作期間ＲＤＲまでの間は画素に電荷が蓄積される“蓄積時間”である。
そして、同じ水平期間内の次の読み出し動作期間ＲＤＲで再び“読み出し”がある。シャッター動作期間ＲＳＴＲから次の読み出し動作期間ＲＤＲまでの間は画素に電荷が蓄積される“蓄積時間”である。
同様に、次の第１Ｈ水平走査期間では読み出し動作開始時間が、第０Ｈ水平走査期間の読み出し動作開始時間よりも遅れ、その時間的関係は図３に示されるように、第０Ｈ水平走査期間の読み出しがちょうど終わった時点で読み出しが開始される。
同様に、次の第１Ｈ水平走査期間ではシャッター動作開始時間が、第０Ｈ水平走査期間のシャッター動作開始時間よりも遅れ、第０Ｈ水平走査期間のシャッター動作がちょうど終わった時点でシャッターが切られるようなタイミング関係になっている。
以下、第２Ｈ水平走査期間、第３Ｈ水平走査期間、・・・・、も同様なタイミング関係になっている。
同様に、次の第１Ｈ水平走査期間ではシャッター動作開始時間が、第０Ｈ水平走査期間のシャッター動作開始時間よりも遅れ、第０Ｈ水平走査期間のシャッター動作がちょうど終わった時点でシャッターが切られるようなタイミング関係になっている。
以下、第２Ｈ水平走査期間、第３Ｈ水平走査期間、・・・・、も同様なタイミング関係になっている。
シャッター動作が変わった場合、図３中縦の破線で示されるように、リセットする（シャッター）行が２つ（図３では第０Ｈ行と第６Ｈ行）、読み出す行（第３Ｈ行）が１つという組み合わせがある。
この場合、２つのリセット行第０Ｈ行と第６Ｈ行は同時にリセットされる必要がある。
この場合、２つのリセット行第０Ｈ行と第６Ｈ行は同時にリセットされる必要がある。
図４は、アドレスデコーダを３個用いた行デコーダの構成例を示す回路図である。
図５は、図４のアドレスデコーダの構成例を示す回路図である。
図５は、図４のアドレスデコーダの構成例を示す回路図である。
図４および図５において、Ａ［ｎ]はアドレス信号を、ＡＤＲ０〜ＡＤＲ９、／ＡＤＲ０〜／ＡＤＲ９（／は反転を示す）はアドレス線を、Ａ１〜Ａ３はＡＮＤゲートを、ＯＲ１〜ＯＲ３はＯＲゲートをそれぞれ示している。
また、ＰＴＧＳは第１のシャッター信号を、ＰＴＧＲは第２のシャッター信号を、ＰＲＳＴは第１のリセット信号を、それぞれ示している。ＰＳＥＬは第１の選択信号を、ＲＯ［ｎ]は読み出し選択信号を、ＲＳＴ［ｎ]は第２のリセット信号を、ＳＥＬ［ｎ]は第２の選択信号を、ＴＧ［ｎ]は送信信号それぞれ示している。
第２のリセット信号ＲＳＴ［ｎ］がリセット制御線ＬＴＳＲｎ出力され、信号ＴＧ［ｎ］が転送制御線ＬＴｎに出力され、第２の選択信号ＳＥＬ［ｎ］が選択制御線ＬＳＥＬｎに出力される。
また、ＰＴＧＳは第１のシャッター信号を、ＰＴＧＲは第２のシャッター信号を、ＰＲＳＴは第１のリセット信号を、それぞれ示している。ＰＳＥＬは第１の選択信号を、ＲＯ［ｎ]は読み出し選択信号を、ＲＳＴ［ｎ]は第２のリセット信号を、ＳＥＬ［ｎ]は第２の選択信号を、ＴＧ［ｎ]は送信信号それぞれ示している。
第２のリセット信号ＲＳＴ［ｎ］がリセット制御線ＬＴＳＲｎ出力され、信号ＴＧ［ｎ］が転送制御線ＬＴｎに出力され、第２の選択信号ＳＥＬ［ｎ］が選択制御線ＬＳＥＬｎに出力される。
この行デコーダ１は、図４に示されるように、３個のアドレスデコーダ２‐１，２‐２，２‐３が各行に配置されている。
そのうち直列に結合された２つのアドレスデコーダ２‐１，２‐２はシャッター用であり、残りの１つのアドレスデコーダ２‐３が読み出し用に使われる。
読み出し用アドレスデコーダ２‐３でアドレスを呼び出し、ゲートＡ１およびゲートＡ２で第１のシャッター信号および第２のシャッター信号との論理積（ＡＮＤ）を取り、送信パルス信号ＴＧ［ｎ］が形成される。
また、１個のアドレスデコーダは、図５に示されるように、２０本のアドレス線／ＡＤＲ０〜／ＡＤＲ９，ＡＤＲ０〜ＡＤＲ９と８個の論理ゲートＧＴ１〜ＧＴ８から構成されている。
そのうち直列に結合された２つのアドレスデコーダ２‐１，２‐２はシャッター用であり、残りの１つのアドレスデコーダ２‐３が読み出し用に使われる。
読み出し用アドレスデコーダ２‐３でアドレスを呼び出し、ゲートＡ１およびゲートＡ２で第１のシャッター信号および第２のシャッター信号との論理積（ＡＮＤ）を取り、送信パルス信号ＴＧ［ｎ］が形成される。
また、１個のアドレスデコーダは、図５に示されるように、２０本のアドレス線／ＡＤＲ０〜／ＡＤＲ９，ＡＤＲ０〜ＡＤＲ９と８個の論理ゲートＧＴ１〜ＧＴ８から構成されている。
図６は、行デコーダの他の構成例を示す回路図である。
図７は、図６の行デコーダのタイミングチャートを示す図である。
図７は、図６の行デコーダのタイミングチャートを示す図である。
図６の行デコーダ３は、第１および第２のラッチ回路ＬＡ１，ＬＡ２、第１〜第７のＮＡＮＤゲートＮＡ１〜ＮＡ７、およびＯＲゲートＯＲを有している。
また、図６および図７において、q, r, p, q+1, r+1, p+1は行アドレスを、Ａｉは行アドレス信号を、ＡＲＳＴはアドレスリセット信号を、ＡＳＴ１，ＡＳＴ２はアドレスラッチ信号を、それぞれ示している。ＣＤＳは相関２重サンプリング処理を、ＨＳＹＮＣは水平同期信号を、それぞれ示している。
また、ＲＸは第１のリセット信号を、ＲＧｉは第２のリセット信号を、ＳＥＬ，ＳＥＬｉは第１、第２の選択信号を、ＳＴＸ１，ＳＴＸ２は第１、第２のシャッター信号を、ＴＸは第１の送信信号を、ＴＧｉは第２の送信信号を、それぞれ示している。
また、図６および図７において、q, r, p, q+1, r+1, p+1は行アドレスを、Ａｉは行アドレス信号を、ＡＲＳＴはアドレスリセット信号を、ＡＳＴ１，ＡＳＴ２はアドレスラッチ信号を、それぞれ示している。ＣＤＳは相関２重サンプリング処理を、ＨＳＹＮＣは水平同期信号を、それぞれ示している。
また、ＲＸは第１のリセット信号を、ＲＧｉは第２のリセット信号を、ＳＥＬ，ＳＥＬｉは第１、第２の選択信号を、ＳＴＸ１，ＳＴＸ２は第１、第２のシャッター信号を、ＴＸは第１の送信信号を、ＴＧｉは第２の送信信号を、それぞれ示している。
図６の行デコーダ３は、行シャッター値が急に変わっても、シャッターリングされない無効データ発生を防止する機能を有している（たとえば特許文献１参照）。
図６に示すように、この例ではデコーダ３においては、２つラッチＬＡ１およびＬＡ２が使用されている。
第１のＮＡＮＤゲートＮＡ１は、行単位アレイはアドレス信号Ａｉと第１のリセット信号ＲＸより、第２のリセット信号ＲＧｉを発生する。
第２のＮＡＮＤゲートＮＡ２は、アドレス信号Ａｉと選択信号ＳＥＬを入力して選択ゲート信号ＳＥＬｉを発生する。
第３のＮＡＮＤゲートＮＡ３は、アドレス信号Ａｉと送信信号ＴＸを入力する。
第４のＮＡＮＤゲートＮＡ４は、第１のラッチＬＡ１の出力と第１のシャッター信号ＳＴＸ１を入力する。
第５のＮＡＮＤゲートＮＡ５は、第２ラッチＬＡ２の出力と第２シャッター信号ＳＴＸ２を入力する。
第６のＮＡＮＤゲートＮＡ６は、アドレス信号Ａｉと第１のアドレスラッチ信号ＡＳＴ１を入力する。
第７のＮＡＮＤゲートＮＡ７は、アドレス信号Ａｉと第２のアドレスラッチ信号ＡＳＴ２を入力する。
第１のＮＡＮＤゲートＮＡ１は、行単位アレイはアドレス信号Ａｉと第１のリセット信号ＲＸより、第２のリセット信号ＲＧｉを発生する。
第２のＮＡＮＤゲートＮＡ２は、アドレス信号Ａｉと選択信号ＳＥＬを入力して選択ゲート信号ＳＥＬｉを発生する。
第３のＮＡＮＤゲートＮＡ３は、アドレス信号Ａｉと送信信号ＴＸを入力する。
第４のＮＡＮＤゲートＮＡ４は、第１のラッチＬＡ１の出力と第１のシャッター信号ＳＴＸ１を入力する。
第５のＮＡＮＤゲートＮＡ５は、第２ラッチＬＡ２の出力と第２シャッター信号ＳＴＸ２を入力する。
第６のＮＡＮＤゲートＮＡ６は、アドレス信号Ａｉと第１のアドレスラッチ信号ＡＳＴ１を入力する。
第７のＮＡＮＤゲートＮＡ７は、アドレス信号Ａｉと第２のアドレスラッチ信号ＡＳＴ２を入力する。
第６のＮＡＮＤゲートＮＡ６の出力は第１のラッチＬＡ１のセット端子Ｓに入力され、第７のＮＡＮＤゲートＮＡ７の出力は第２のラッチＬＡ２のセット端子Ｓに入力される。
第１のラッチＬＡ１および第２のラッチＬＡ２のリセット端子Ｒにはアドレスリセット信号ＡＲＳＴが接続されている。
第３のＮＡＮＤゲートＮＡ３の出力、第４のＮＡＮＤゲートＮＡ４の出力、および第５のＮＡＮＤゲートＮＡ５の出力はＯＲゲートＯＲに入力されて第２の送信信号ＴＧｉを発生する構成になっている。
そして、第２のリセット信号ＲＧｉ、第２の送信信号ＴＧｉ、および第２の選択信号ＳＥＬｉがここでは示されていないが、単位画素を選択するように構成される。
第１のラッチＬＡ１および第２のラッチＬＡ２のリセット端子Ｒにはアドレスリセット信号ＡＲＳＴが接続されている。
第３のＮＡＮＤゲートＮＡ３の出力、第４のＮＡＮＤゲートＮＡ４の出力、および第５のＮＡＮＤゲートＮＡ５の出力はＯＲゲートＯＲに入力されて第２の送信信号ＴＧｉを発生する構成になっている。
そして、第２のリセット信号ＲＧｉ、第２の送信信号ＴＧｉ、および第２の選択信号ＳＥＬｉがここでは示されていないが、単位画素を選択するように構成される。
図７に示すように、図６の行デコーダ３においては、水平同期信号ＨＳＹＮＣのブランク区間に二つの行アドレス、即ち、ｑ番目とｒ番目の行アドレス持ち、それぞれのアドレスを第１のラッチＬＡ１および第２ラッチＬＡ２に各々貯蔵する。
以後、１Ｈ時間の間にｐ番目の行アドレスに対するＣＤＳ動作と、同時にｑ番目の行アドレス及びｒ番目の行アドレスに対するシャッターリング動作ＳＴＸ１およびＳＴＸ２が行われる。
水平同期信号ＨＳＹＮＣの次のブランク区間の間、ｑ＋１番目の行アドレスとｒ＋１番目の行アドレスが各々第１のラッチ回路ＬＡ１と第２のラッチ回路ＬＡ２に貯蔵される。
この例では、行デコーダ内の２つのラッチを使用してラッチされたアドレスを一つずつ増加させて順にシャッターリング動作を実行させ、無効フレームデータの発生を防止している。
特開２００４‐１６６２６９号公報
以後、１Ｈ時間の間にｐ番目の行アドレスに対するＣＤＳ動作と、同時にｑ番目の行アドレス及びｒ番目の行アドレスに対するシャッターリング動作ＳＴＸ１およびＳＴＸ２が行われる。
水平同期信号ＨＳＹＮＣの次のブランク区間の間、ｑ＋１番目の行アドレスとｒ＋１番目の行アドレスが各々第１のラッチ回路ＬＡ１と第２のラッチ回路ＬＡ２に貯蔵される。
この例では、行デコーダ内の２つのラッチを使用してラッチされたアドレスを一つずつ増加させて順にシャッターリング動作を実行させ、無効フレームデータの発生を防止している。
ところが、図３に示すように、既存のＣＭＯＳイメージセンサのローリングシャッター動作では、同時に３行を選択し、制御する必要があった（２行のシャッター動作と１行の読み出し動作）。
このため、図４に示すように、シャッター用のデコーダが２個と読み出し用デコーダが１個の計３個のアドレスデコーダが必要であった。
このため、図４に示すように、シャッター用のデコーダが２個と読み出し用デコーダが１個の計３個のアドレスデコーダが必要であった。
図４に従うと、たとえば第２の送信信号ＴＧ［ｎ］を発生させるには、タイミングパルスＰＴＧＳと読み出し選択信号Ｒ０［ｎ］のＡＮＤをゲートＡ１で作り、アドレス信号Ａ［ｎ］と第１の送信信号ＰＴＧＲのＡＮＤをゲートＡ２で作るという具合になっていた。
すなわち、ゲートＡ１およびゲートＡ２を用いてパルスを生成するようになっていた。
一方、アドレスデコーダは図５に示すように、２０本のアドレス線：／ＡＤＲ０〜／ＡＤＲ９，ＡＤＲ０〜ＡＤＲ９と８個の論理ゲートを使って信号処理していた。
したがって、この構成のアドレスデコーダを使用するとアドレス線と論理ゲートの数が増え、回路規模が必要以上に大きくなってしまい、装置を小型化することが困難であった。
すなわち、ゲートＡ１およびゲートＡ２を用いてパルスを生成するようになっていた。
一方、アドレスデコーダは図５に示すように、２０本のアドレス線：／ＡＤＲ０〜／ＡＤＲ９，ＡＤＲ０〜ＡＤＲ９と８個の論理ゲートを使って信号処理していた。
したがって、この構成のアドレスデコーダを使用するとアドレス線と論理ゲートの数が増え、回路規模が必要以上に大きくなってしまい、装置を小型化することが困難であった。
図６の行デコーダは、結局、アドレシングを複数個実行するためにラッチ（メモリ）回路が２個必要になり、メモリ２個の他にパルス生成に必要なゲートが９個必要となる構成になっている。
また、図４および図６共に図には特に示されていないが、シャッター信号ＰＴＧＲ、ＰＴＧＳ、ＳＴＸ１、およびＳＴＸ２を発生させるためにパルス生成回路が別途必要になっている。
また、図４および図６共に図には特に示されていないが、シャッター信号ＰＴＧＲ、ＰＴＧＳ、ＳＴＸ１、およびＳＴＸ２を発生させるためにパルス生成回路が別途必要になっている。
本発明は、回路の小型化を図ることができ、ひいては消費電力の削減を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、上記画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダを含み、上記行デコーダは、アドレス信号をデコードする一つのアドレスデコーダと、上記アドレスデコーダの出力に対して直列に接続された複数のメモリおよび当該メモリの入力に接続される論理ゲートと、を含み、シャッター動作・読み出し動作を行う際の行の指定を、読み出し動作については上記アドレスデコーダが行い、シャッター動作については上記メモリが行い、当該メモリ出力がシャッター制御パルスとなる。
好適には、上記行デコーダは、一つのアドレスデコーダと、２個のメモリが直列に配置され、シャッター対象となる２行について、選択されたアドレス情報を上記２個のメモリに予め記憶させ、該当行のシャッター動作を該当メモリの記憶データで行い、上記アドレスデコーダで選択されている行の読み出し動作を行う。
好適には、上記行デコーダは、第１のメモリおよび第２のメモリを有し、上記アドレスデコーダの出力部に論理ゲートを介して第１のメモリが接続され、上記第１の出力が第２のメモリに入力されるように、シャッター対象となる２つのメモリに選択されたアドレス情報を予め記憶させて、該当行のシャッター動作を行い、上記アドレスデコーダで選択されている行の読み出し動作を行う。
好適には、上記行デコーダは、アドレスをデコードするアドレスデコーダ、第１のメモリ、第２のメモリ、第１の論理ゲート、第２の論理ゲート、第３の論理ゲート、第４の論理ゲート、第５の論理ゲート、および第６の論理ゲートを含み、上記第１の論理ゲートは、上記アドレスデコーダより出力される行アドレス信号と、第１の選択信号に応じたレベルの第２の選択信号を出力し、上記第２の論理ゲートは、上記行アドレス信号と第１のリセット信号に応じたレベルの第２のリセット信号を出力し、上記第３の論理ゲートは、上記行アドレス信号とタイミング信号に応じたレベルの信号を出力し、上記第４の論理ゲートは、上記行アドレス信号と第１のアドレスラッチ信号に応じたレベルの信号を上記第１のメモリに入力し、上記第５の論理ゲートは、上記第１のメモリの出力と第２のアドレスラッチ信号に応じたレベルの信号を上記第２のメモリに入力し、上記第６の論理ゲートは、上記第２のメモリの出力と上記第３の論理ゲートの出力信号に応じたレベルの送信信号を出力し、シャッター動作が、第２のアドレスラッチ信号で開始し、第２のアドレスラッチリセット信号で終了するように行われる。
好適には、上記画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、上記送信信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、上記第２の選択信号によりオン、オフされ、オン状態で出力ノードの信号を出力する選択素子と、を含む。
好適には、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む。
好適には、上記行デコーダは、各行に対応して配置されている。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、上記画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダを含み、上記行デコーダは、アドレス信号をデコードする一つのアドレスデコーダと、上記アドレスデコーダの出力に対して直列に接続された複数のメモリおよび当該メモリの入力に接続される論理ゲートと、を含み、シャッター動作・読み出し動作を行う際の行の指定を、読み出し動作については上記アドレスデコーダが行い、シャッター動作については上記メモリが行い、当該メモリ出力がシャッター制御パルスとなる。
本発明によれば、シャッター動作・読み出し動作を行う際の行の指定について、読み出し動作についてはアドレスデコーダにより行われる。
シャッター動作についてはメモリの記憶データに基づいて行われ、メモリ出力がシャッター制御パルスとなる
シャッター動作についてはメモリの記憶データに基づいて行われ、メモリ出力がシャッター制御パルスとなる
本発明によれば、回路の小型化を図ることができ、ひいては消費電力の削減を図ることができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
図８は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１０１、画素駆動部としての垂直走査回路１０２、およびカラム読み出し回路（水平走査回路）１０３を有する。
画素アレイ部１０１は、複数の画素回路１０１Ａが２次元状（マトリクス状）に配列されている。
図９は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１０１Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
そして、画素回路１０１Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
そして、画素回路１０１Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１０３に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１０３に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素アレイ部１０１に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１０２により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、垂直走査回路１０２により駆動される。
垂直走査回路１０２は、後で詳述するように基本的に、選択された行に１つのアドレスデコーダを有している。そして、アドレスデコーダの出力部に１つ以上のメモリ回路と論理ゲート回路が配置されている行デコーダを有している。
垂直走査回路１０２の行デコーダでは、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を、読み出し動作についてはアドレスデコーダが行い、シャッター動作についてはメモリが行う。
本実施形態の垂直走査回路１０２においては、メモリで指定されたアドレスに対して供給するシャッターパルス生成回路を持たず、メモリ出力そのものがシャッター制御パルスとなることを特徴としている。
垂直走査回路１０２の行デコーダでは、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を、読み出し動作についてはアドレスデコーダが行い、シャッター動作についてはメモリが行う。
本実施形態の垂直走査回路１０２においては、メモリで指定されたアドレスに対して供給するシャッターパルス生成回路を持たず、メモリ出力そのものがシャッター制御パルスとなることを特徴としている。
カラム読み出し回路１０３は、垂直走査回路１０２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する。
以下、本実施携帯に係る垂直走査回路１０２の行デコーダの具体的な構成および機能について説明する。
図１０は、本発明の実施形態に係る垂直走査回路における行デコーダの構成例を示す回路図である。
図１０の行デコーダ１２０は、１つのアドレスデコーダ１２１、メモリＭＡ０，ＭＡ１、および第１〜第６の論理ゲートＮＡ１０〜ＮＡ１３，ＯＲ１０，ＯＲ１１を有する。
第１の論理ゲートはＡＮＤゲートＮＡ１０により形成され、第２の論理ゲートはＯＲゲートＯＲ１０により形成され、第３の論理ゲートはＡＮＤゲートＮＡ１１により形成されている。
第４の論理ゲートはＮＡＮＤゲートＮＡ１２により形成され、第５の論理ゲートはＮＡＮＤゲートＮＡ１３により形成され、第６の論理ゲートはＯＲゲートＯＲ１１により形成されている。
行デコーダ１２０は、基本的に、一つのアドレスデコーダと、２個のメモリが直列に配置され、シャッター対象となる２行について、選択されたアドレス情報を上記２個のメモリに予め記憶させる。そして、該当行のシャッター動作を該当メモリの記憶データで行い、アドレスデコーダで選択されている行の読み出し動作を行う。
第１の論理ゲートはＡＮＤゲートＮＡ１０により形成され、第２の論理ゲートはＯＲゲートＯＲ１０により形成され、第３の論理ゲートはＡＮＤゲートＮＡ１１により形成されている。
第４の論理ゲートはＮＡＮＤゲートＮＡ１２により形成され、第５の論理ゲートはＮＡＮＤゲートＮＡ１３により形成され、第６の論理ゲートはＯＲゲートＯＲ１１により形成されている。
行デコーダ１２０は、基本的に、一つのアドレスデコーダと、２個のメモリが直列に配置され、シャッター対象となる２行について、選択されたアドレス情報を上記２個のメモリに予め記憶させる。そして、該当行のシャッター動作を該当メモリの記憶データで行い、アドレスデコーダで選択されている行の読み出し動作を行う。
なお、以下の説明において、k,ｌ,jは行アドレスを、ＡＤＲ，／ＡＤＲはアドレス線を、ＡＤＲ［9:0］, Ａｋは行アドレス信号を、それぞれ示している。
ＡＳＥＴ０，ＡＳＥＴ１は第１および第２のアドレスラッチ信号を、ＡＲＳＴ０，ＡＲＳＴ１は第１および第２のアドレスラッチリセット信号を、それぞれ示している。
M０［k］，Ｍ０[ｌ]，Ｍ０[n]，Ｍ１［k］，Ｍ１［ｌ］，Ｍ１［n］はメモリ出力信号を、ＰＴＧはタイミング信号を、ＰＲＳＴは第１のリセット信号を、それぞれ示している。
ＰＳＥＬは第１の選択信号を、ＲＳＴ［j］，ＲＳＴ[k]，ＲＳＴ[ｌ]，ＲＳＴ[n]は第２のリセット信号を、それぞれ示している。
そして、ＳＥＬ［j］，ＳＥＬ［k］，ＳＥＬ［ｌ]，ＳＥＬ［n］波第２の選択信号を、TＧ[j]，ＴＧ[k]，ＴＧ[ｌ]，ＴＧ[n]は送信信号を、それぞれ示している。
ＡＳＥＴ０，ＡＳＥＴ１は第１および第２のアドレスラッチ信号を、ＡＲＳＴ０，ＡＲＳＴ１は第１および第２のアドレスラッチリセット信号を、それぞれ示している。
M０［k］，Ｍ０[ｌ]，Ｍ０[n]，Ｍ１［k］，Ｍ１［ｌ］，Ｍ１［n］はメモリ出力信号を、ＰＴＧはタイミング信号を、ＰＲＳＴは第１のリセット信号を、それぞれ示している。
ＰＳＥＬは第１の選択信号を、ＲＳＴ［j］，ＲＳＴ[k]，ＲＳＴ[ｌ]，ＲＳＴ[n]は第２のリセット信号を、それぞれ示している。
そして、ＳＥＬ［j］，ＳＥＬ［k］，ＳＥＬ［ｌ]，ＳＥＬ［n］波第２の選択信号を、TＧ[j]，ＴＧ[k]，ＴＧ[ｌ]，ＴＧ[n]は送信信号を、それぞれ示している。
第２のリセット信号ＲＳＴ［ｎ］がリセット制御線ＬＴＳＲｎ出力され、信号ＴＧ［ｎ］が転送制御線ＬＴｎに出力され、第２の選択信号ＳＥＬ［ｎ］が選択制御線ＬＳＥＬｎに出力される。
本実施形態の行デコーダ１２０は、図１０に示すように、１行分の単位行デコーダの回路構成を有している。
本行デコーダ１２０は、図４に示すような、シャッター用の２個のアドレスデコーダは不要であり、読み出し用のアドレスデコーダ１個、メモリ２個、６個の論理ゲートより構成されている。
行デコーダ１２０は、論理ゲートＮＡ１３を介して直列に接続される２つのメモリＭＡ０およびＭＡ１を用いて、シャッターパルスを生成するところに大きな特徴がある。
本行デコーダ１２０は、図４に示すような、シャッター用の２個のアドレスデコーダは不要であり、読み出し用のアドレスデコーダ１個、メモリ２個、６個の論理ゲートより構成されている。
行デコーダ１２０は、論理ゲートＮＡ１３を介して直列に接続される２つのメモリＭＡ０およびＭＡ１を用いて、シャッターパルスを生成するところに大きな特徴がある。
行デコーダ１２０において、アドレスデコーダ１２１の出力信号Ａｋと第１の選択信号ＰＳＥＬ信号が第１の論理ゲート（ＡＮＤゲート）ＮＡ１０に入力される。
第１の論理ゲートＮＡ１０の出力により第２の選択信号ＳＥＬ［ｎ］が形成される。
同じく、行アドレス信号Ａｋと第１のリセット信号ＰＲＳＴ信号が第２の論理ゲート（ＯＲゲート）ＯＲ１０に入力され、第２の論理ゲートＯＲ１０の出力により第２のリセット信号ＲＳＴ［ｎ］信号が形成される。
同様に、行アドレス信号ＡｋとタイミングＰＴＧ信号が第３の論理ゲート（ＡＮＤゲート）ＮＡ１１に入力され、第３の論理ゲートＮＡ１１の出力信号が第６の論理ゲート（ＯＲゲート）ＯＲ１１の一方の入力端子に入力される。
第１の論理ゲートＮＡ１０の出力により第２の選択信号ＳＥＬ［ｎ］が形成される。
同じく、行アドレス信号Ａｋと第１のリセット信号ＰＲＳＴ信号が第２の論理ゲート（ＯＲゲート）ＯＲ１０に入力され、第２の論理ゲートＯＲ１０の出力により第２のリセット信号ＲＳＴ［ｎ］信号が形成される。
同様に、行アドレス信号ＡｋとタイミングＰＴＧ信号が第３の論理ゲート（ＡＮＤゲート）ＮＡ１１に入力され、第３の論理ゲートＮＡ１１の出力信号が第６の論理ゲート（ＯＲゲート）ＯＲ１１の一方の入力端子に入力される。
さらに、行アドレス信号Ａｋと第１のアドレスラッチ信号ＡＳＥＴ０が第４の論理ゲート（ＮＡＮＤゲート）ＮＡ１２に入力され、第４の論理ゲートＮＡ１２の出力が第１のメモリ回路ＭＡ０の／Ｓ端子に入力される。
また、第１のアドレスラッチリセット信号ＡＲＳＴ０がメモリ回路ＭＡ０の／Ｒ端子に入力される。
また、第１のアドレスラッチリセット信号ＡＲＳＴ０がメモリ回路ＭＡ０の／Ｒ端子に入力される。
第１のメモリＭＡ０のＱ端子からの出力信号Ｍ０［ｎ］と第２のアドレスラッチ信号ＡＳＥＴ１が第５の論理ゲート（ＮＡＮＤゲート）ＮＡ１３に入力され、第５の論理ゲートＮＡ１３の出力が第２のメモリＭＡ１の／Ｓ端子に入力される。
また、第２のアドレスラッチリセット信号ＡＲＳＴ１が第２のメモリ回路ＭＡ１の／Ｒ端子に入力される。
第２のメモリＭＡ１のＱ端子からの出力信号Ｍ１［ｎ］が、第６の論理ゲート（ＯＲゲート）ＯＲ１１の他方の入力端子に入力され、第６の論理ゲートＯＲ１１の出力により送信信号ＴＧ［ｎ］が形成される。
また、第２のアドレスラッチリセット信号ＡＲＳＴ１が第２のメモリ回路ＭＡ１の／Ｒ端子に入力される。
第２のメモリＭＡ１のＱ端子からの出力信号Ｍ１［ｎ］が、第６の論理ゲート（ＯＲゲート）ＯＲ１１の他方の入力端子に入力され、第６の論理ゲートＯＲ１１の出力により送信信号ＴＧ［ｎ］が形成される。
なお、２つのメモリＭＡ０，ＭＡ１は，入力部に近いメモリＭＡ０をマスター、遠い方ＭＡ１スレーブとするスレーブマスタースレイブ型にすることも可能である。
要するに、本実施形態の行デコーダ１２０は、図４および図６のようにシャッターパルスを印加することなく、メモリ（ラッチ）値を出力するだけで、送信信号（送信パルス）が形成されるような回路構成を有している。
要するに、本実施形態の行デコーダ１２０は、図４および図６のようにシャッターパルスを印加することなく、メモリ（ラッチ）値を出力するだけで、送信信号（送信パルス）が形成されるような回路構成を有している。
図１１（Ａ），（Ｂ）は、本実施形態に係る行デコーダのメモリセルの回路構成例および論理動作を示す図である。
図１１（Ａ）のメモリＭＡは、ＮＡＮＤ−ａの出力がＮＡＮＤ−ｂの入力に接続され、またＮＡＮＤ−ｂの出力がＮＡＮＤ−ａの入力に接続された、２つのＮＡＮＤ回路からなるＲＳ（セット・リセット型）フリップフロップ回路により形成されている。
図１１（Ｂ）の論理表に示すように、ＲＳフリップフロップ回路には記憶作用がある。
すなわち、ＮＡＮＤ−ａおよびＮＡＮＤ−ｂの入力が共にハイレベル“Ｈ”の場合、データをタッチする記憶保持機能を発現する。
ＮＡＮＤ−ａおよびＮＡＮＤ−ｂの入力が共にローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
ＮＡＮＤ−ａの入力がローレベル“Ｌ”でＮＡＮＤ−ｂの入力がハイレベル“Ｈ”の場合、出力はハイレベル“Ｈ”となる。
ＮＡＮＤ−ａの入力がハイレベル“Ｈ”でＮＡＮＤ−ｂの入力がローレベル“Ｌ”の場合、出力はローレベル“Ｌ”となる。
図１１（Ｂ）の論理表に示すように、ＲＳフリップフロップ回路には記憶作用がある。
すなわち、ＮＡＮＤ−ａおよびＮＡＮＤ−ｂの入力が共にハイレベル“Ｈ”の場合、データをタッチする記憶保持機能を発現する。
ＮＡＮＤ−ａおよびＮＡＮＤ−ｂの入力が共にローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
ＮＡＮＤ−ａの入力がローレベル“Ｌ”でＮＡＮＤ−ｂの入力がハイレベル“Ｈ”の場合、出力はハイレベル“Ｈ”となる。
ＮＡＮＤ−ａの入力がハイレベル“Ｈ”でＮＡＮＤ−ｂの入力がローレベル“Ｌ”の場合、出力はローレベル“Ｌ”となる。
図１２は、本実施形態に係る第４の論理ゲート、第１のメモリ、第５の論理ゲート、および第２のメモリにより形成されるメモリ部に関係する論理表を示す図である。
なお、この論理表は必ずしも実際の時間的ゲート動作を反映するものではないが、参考として記載しておく。
なお、この論理表は必ずしも実際の時間的ゲート動作を反映するものではないが、参考として記載しておく。
図１２において、第４の論理ゲートＮＡ１２の入力Ａにはアドレスデコーダ１２１の出力信号Ａｋが供給され、入力Ｂには第１のアドレスラッチ信号ＡＳＥＴ０が供給される。
第４の論理ゲートＮＡ１２は、アドレスデコーダ１２１の出力信号Ａｋがハイレベル“Ｈ”で、第１のアドレスラッチ信号ＡＳＥＴ０がハイレベル“Ｈ”の場合、出力Ｙはローレベル“Ｌ”となる。
第４の論理ゲートＮＡ１２は、アドレスデコーダ１２１の出力信号Ａｋがハイレベル“Ｈ”で、第１のアドレスラッチ信号ＡＳＥＴ０がローレベル“Ｌ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第４の論理ゲートＮＡ１２は、アドレスデコーダ１２１の出力信号Ａｋがハイレベル“Ｈ”で、第１のアドレスラッチ信号ＡＳＥＴ０がハイレベル“Ｈ”の場合、出力Ｙはローレベル“Ｌ”となる。
第４の論理ゲートＮＡ１２は、アドレスデコーダ１２１の出力信号Ａｋがハイレベル“Ｈ”で、第１のアドレスラッチ信号ＡＳＥＴ０がローレベル“Ｌ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第１のメモリＭＡ０の入力／Ｓ端子には第４の論理ゲートＮＡ１２の出力Ｙが供給され、入力／Ｒには第１のアドレスラッチリセット信号ＡＲＳＴ０が供給される。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、出力Ｑはハイレベル“Ｈ”となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑはローレベル“Ｌ”となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、記憶保持動作となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、出力Ｑはハイレベル“Ｈ”となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑはローレベル“Ｌ”となる。
第１のメモリＭＡ０は、第４の論理ゲートＮＡ１２の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、記憶保持動作となる。
第５の論理ゲートＮＡ１３の入力Ａには第１のメモリＭＡ０の出力信号が供給され、入力Ｂには第２のアドレスラッチ信号ＡＳＥＴ１が供給される。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがハイレベル“Ｈ”で、第２のアドレスラッチ信号ＡＳＥＴ１がローレベル“Ｌ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがローレベル“Ｌ”で、第２のアドレスラッチ信号ＡＳＥＴ１がハイレベル“Ｈ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがハイレベル“Ｈ”で、第２のアドレスラッチ信号ＡＳＥＴ１がハイレベル“Ｈ”の場合、出力Ｙはローレベル“Ｌ”となる。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがハイレベル“Ｈ”で、第２のアドレスラッチ信号ＡＳＥＴ１がローレベル“Ｌ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがローレベル“Ｌ”で、第２のアドレスラッチ信号ＡＳＥＴ１がハイレベル“Ｈ”の場合、出力Ｙはハイレベル“Ｈ”となる。
第５の論理ゲートＮＡ１３は、第１のメモリＭＡ０の出力Ｑがハイレベル“Ｈ”で、第２のアドレスラッチ信号ＡＳＥＴ１がハイレベル“Ｈ”の場合、出力Ｙはローレベル“Ｌ”となる。
第２のメモリＭＡ１の入力／Ｓには第５の論理ゲートＮＡ１３の出力Ｙが供給され、入力／Ｒには第２のアドレスラッチリセット信号ＡＲＳＴ１が供給される。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑはローレベル“Ｌ”となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、記憶保持動作となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、出力Ｑはハイレベル“Ｈ”となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑはローレベル“Ｌ”となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがハイレベル“Ｈ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、記憶保持動作となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がハイレベル“Ｈ”の場合、出力Ｑはハイレベル“Ｈ”となる。
第２のメモリＭＡ１は、第５の論理ゲートＮＡ１３の出力Ｙがローレベル“Ｌ”で、第１のアドレスラッチリセット信号ＡＲＳＴ０がローレベル“Ｌ”の場合、出力Ｑは不定（禁止）となる。
図１３は、図１０の行デコーダのタイミングチャートを示す図である。
以下、図１０の回路構成および図１３のタイミングチャートに関連付けて、本実施形態の行デコーダ１２０の動作を説明する。
以下、図１０の回路構成および図１３のタイミングチャートに関連付けて、本実施形態の行デコーダ１２０の動作を説明する。
今、行アドレスとして、ｋ番目の行アドレスとｌ番目の行アドレスが選択された場合、図１２に示すように、第４の論理ゲートＮＡ１２の入力である第１のアドレスラッチ信号ＡＳＥＴ０にｋ番目とｌ番目のパルスが立つ。
ｋ行目に対しては、ＮＡＮＤゲートからなる第４の論理ゲートＮＡ１２の一方の入力が非レベル“Ｈ”で他方の入力である第１のアドレスラッチ信号ＡＳＥＴ０もハイレベル“Ｈ”のとき、第４の論理ゲートＮＡ１２の出力はローレベル“Ｌ”になる。
その結果、第１のメモリＭＡ０の入力端子／Ｓにはローレベル“Ｌ”の信号が入力され、第１のメモリＭＡ０は最初のパルスでラッチが開く。
すなわち、ｋ行目の入力である第１のアドレスラッチ信号ＡＳＥＴ０のバルスの立ち上がりエッジで第１のメモリＭＡ０がハイレベル“Ｈ”にセットされ、端子／Ｒに第１のアドレスラッチリセット信号ＡＲＳＴ０のリセットパルスが入るまでこの状態が保持される。
ｋ行目に対しては、ＮＡＮＤゲートからなる第４の論理ゲートＮＡ１２の一方の入力が非レベル“Ｈ”で他方の入力である第１のアドレスラッチ信号ＡＳＥＴ０もハイレベル“Ｈ”のとき、第４の論理ゲートＮＡ１２の出力はローレベル“Ｌ”になる。
その結果、第１のメモリＭＡ０の入力端子／Ｓにはローレベル“Ｌ”の信号が入力され、第１のメモリＭＡ０は最初のパルスでラッチが開く。
すなわち、ｋ行目の入力である第１のアドレスラッチ信号ＡＳＥＴ０のバルスの立ち上がりエッジで第１のメモリＭＡ０がハイレベル“Ｈ”にセットされ、端子／Ｒに第１のアドレスラッチリセット信号ＡＲＳＴ０のリセットパルスが入るまでこの状態が保持される。
第１のメモリＭＡ０がハイレベル“Ｈ”にあるとき、第５の論理ゲートＮＡ１３の入力である第２のアドレスラッチ信号ＡＳＥＴ１にパルスが立ってハイレベル“Ｈ”になると、第２のメモリＭＡ１の出力がハイレベル“Ｈ”となる。
そして、第２のメモリＭＡ１の端子／Ｒに第２のアドレスラッチリセット信号（パルス）ＡＲＳＴ１が入力されるまで、第２のメモリＭＡ１のハイレベル“Ｈ”状態が維持される。
そして、第２のメモリＭＡ１の端子／Ｒに第２のアドレスラッチリセット信号（パルス）ＡＲＳＴ１が入力されるまで、第２のメモリＭＡ１のハイレベル“Ｈ”状態が維持される。
ｌ行目に対しても同様に、ＮＡＮＤゲートからなる第４の論理ゲートＮＡ１２の一方の入力がハイレベル“Ｈ”で他方の入力である第１のアドレスラッチ信号ＡＳＥＴ０もハイレベル“Ｈ”のとき、第４の論理ゲートＮＡ１２の出力はローレベル“Ｌ”になる。
その結果、第１のメモリＭＡ０の／Ｓ端子にはローレベル“Ｌ”の信号が入力され、第１のメモリＭＡ０は最初のパルスでラッチが開く。
すなわち、ｌ行目の入力である第１のアドレスラッチ信号ＡＳＥＴ０の立ち上がりエッジで第１のメモリＭＡ０がハイレベル“Ｈ”にセットされ、／Ｒ端子に第１のアドレスラッチリセット信号ＡＲＳＴ０のリセットパルスが入るまでこの状態が保持される。
第１のメモリＭＡ０がハイレベル“Ｈ”にあるとき、第５の論理ゲートＮＡ１３の入力である第２のアドレスラッチ信号ＡＳＥＴ１にパルスが立ってハイレベル“Ｈ”になると、第２のメモリＭＡ１の出力がハイレベル“Ｈ”となる。
そして、第２のメモリＭＡ１の／Ｒ端子に第２のアドレスラッチリセット信号（パルス）ＡＲＳＴ１が入力されるまで、第２のメモリＭＡ１のハイレベル“Ｈ”状態が維持される。
その結果、第１のメモリＭＡ０の／Ｓ端子にはローレベル“Ｌ”の信号が入力され、第１のメモリＭＡ０は最初のパルスでラッチが開く。
すなわち、ｌ行目の入力である第１のアドレスラッチ信号ＡＳＥＴ０の立ち上がりエッジで第１のメモリＭＡ０がハイレベル“Ｈ”にセットされ、／Ｒ端子に第１のアドレスラッチリセット信号ＡＲＳＴ０のリセットパルスが入るまでこの状態が保持される。
第１のメモリＭＡ０がハイレベル“Ｈ”にあるとき、第５の論理ゲートＮＡ１３の入力である第２のアドレスラッチ信号ＡＳＥＴ１にパルスが立ってハイレベル“Ｈ”になると、第２のメモリＭＡ１の出力がハイレベル“Ｈ”となる。
そして、第２のメモリＭＡ１の／Ｒ端子に第２のアドレスラッチリセット信号（パルス）ＡＲＳＴ１が入力されるまで、第２のメモリＭＡ１のハイレベル“Ｈ”状態が維持される。
上記動作を要約すると、ｋ行目とｌ行目をリセット対象にした場合、セットする際に、まず第１のアドレスラッチ信号ＡＳＥＴ０の最初のパルスでアドレスデコーダ１２１がｋを指して、一段目の第１のメモリＭＡ０のＭ０［ｋ］がハイレベル“Ｈ”にセットされる。
そして、第１のアドレスラッチ信号ＡＳＥＴ０の次のパルスでｌのアドレスを出して、また一段目の第１のメモリＭＡ０の出力Ｍ０［ｌ］がハイレベル“Ｈ”にセットされる。
次に、１段目の第１のメモリＭＡ０の値を２段目の第２のメモリＭＡ１にコピーするパルスである第２のアドレスラッチ信号ＡＳＥＴ１が立つと、１段目の第１のメモリＭＡ０の値が第２のメモリＭＡ１にコピーされる。
その結果、２段目の第２のメモリＭＡ１の出力Ｍ１［ｋ］がハイレベル“Ｈ”になり、Ｍ１［ｌ］も同時にハイレベル“Ｈ”になる。
そして、第１のアドレスラッチ信号ＡＳＥＴ０の次のパルスでｌのアドレスを出して、また一段目の第１のメモリＭＡ０の出力Ｍ０［ｌ］がハイレベル“Ｈ”にセットされる。
次に、１段目の第１のメモリＭＡ０の値を２段目の第２のメモリＭＡ１にコピーするパルスである第２のアドレスラッチ信号ＡＳＥＴ１が立つと、１段目の第１のメモリＭＡ０の値が第２のメモリＭＡ１にコピーされる。
その結果、２段目の第２のメモリＭＡ１の出力Ｍ１［ｋ］がハイレベル“Ｈ”になり、Ｍ１［ｌ］も同時にハイレベル“Ｈ”になる。
次に、ＡＲＳＴ０でリセットパルスが立つと、メモリＭＡ０の出力Ｍ０［ｋ］およびＭ０［ｌ］が“Ｌ”になり、ｋ行目とｌ行目が同時にリセットされる。
本実施形態を示す図９においては、メモリの数は図６の場合と同じ２つであるが、２つのメモリがゲートを介して直列に接続された二段構成にしているため、全体のゲート数が６個となり、回路構成上は本発明の実施形態方が有利であることが分かる。
図６では、メモリの内容が直接画素に伝わらないようにメモリの出力をゲートＮＡ４とＮＡ５およびゲートＮＡ３でマスクして、タイミング信号ＳＴＸ１とＳＴＸ２およびＴＸで制御して画素への信号を決めるタイミング回路の設置が必須となっている。
これに対して、本実施形態においては、図９に示すように第１のメモリＭＡ０および第２のＭＡ１を直列にして、２段目のメモリＭＡ１のセット・リセットのタイミングで、画素に伝わる送信信号ＴＧ［ｎ］のタイミングを制御している。
このため、本実施形態の行デコーダ１２０においては、マスク回路が不要となり、ゲート数が少なくなるという利点がある。
これに対して、本実施形態においては、図９に示すように第１のメモリＭＡ０および第２のＭＡ１を直列にして、２段目のメモリＭＡ１のセット・リセットのタイミングで、画素に伝わる送信信号ＴＧ［ｎ］のタイミングを制御している。
このため、本実施形態の行デコーダ１２０においては、マスク回路が不要となり、ゲート数が少なくなるという利点がある。
以上説明したように、本実施形態の行デコーダ１２０は、選択された行に１つのアドレスデコーダ１２１を有し、アドレスデコーダ１２１の出力部には複数のメモリＭＡ０，ＭＡ１と論理ゲートＮＡ１２，ＮＡ１３が配置されている。
そして、行デコーダ１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を、読み出し動作についてはアドレスデコーダが行い、シャッター動作についてはメモリが行い、メモリ出力がシャッター制御パルスとなる。
より具体的には、１行に配置されるメモリの数が２個であり、メモリはアドレスデコーダ１２１の出力部に論理ゲートＮＡ１２を介して第１のメモリＭＡ０が配置され、その出力が第２のメモリＭＡ１に入力される。
このように、行デコーダ１２０は、シャッター対象となる２つのメモリセルに選択情報を予め記憶させて、該当行のシャッター動作を行い、アドレスデコーダで選択されている行の読み出し動作を行う。
したがって、本実施形態によれば、以下の効果を得ることができる。
そして、行デコーダ１２０は、固体撮像素子のシャッター動作・読み出し動作を行う際の行の指定を、読み出し動作についてはアドレスデコーダが行い、シャッター動作についてはメモリが行い、メモリ出力がシャッター制御パルスとなる。
より具体的には、１行に配置されるメモリの数が２個であり、メモリはアドレスデコーダ１２１の出力部に論理ゲートＮＡ１２を介して第１のメモリＭＡ０が配置され、その出力が第２のメモリＭＡ１に入力される。
このように、行デコーダ１２０は、シャッター対象となる２つのメモリセルに選択情報を予め記憶させて、該当行のシャッター動作を行い、アドレスデコーダで選択されている行の読み出し動作を行う。
したがって、本実施形態によれば、以下の効果を得ることができる。
必要最低限の数（１つ）のアドレスデコーダと、小さなメモリセルとの組み合わせで行デコーダが実現でき、シャッターパルス生成回路も不要となるので垂直走査回路の規模を小さくできる。
本実施形態の行デコーダを用いることにより、既存構成から４０本のアドレス線と１９.５ゲートが削除され、４本の制御線と６個の論理ゲートの追加があるため、都合３６本の配線と１３.５ゲート削減される。
駆動回路面積が減る分、有効画素領域の占める面積を大きく取れ、画素数を増やすことができる。
また、有効画素領域の面積を変えない場合は、他の機能回路を搭載することが可能になる。
間引き読み出しの際、非読み出し行からのブルーミングを抑制する駆動をシンプルな制御で実現可能することができる。
配線数が減るので、素子製造の歩留まりと信頼性が向上する。
本実施形態の行デコーダを用いることにより、既存構成から４０本のアドレス線と１９.５ゲートが削除され、４本の制御線と６個の論理ゲートの追加があるため、都合３６本の配線と１３.５ゲート削減される。
駆動回路面積が減る分、有効画素領域の占める面積を大きく取れ、画素数を増やすことができる。
また、有効画素領域の面積を変えない場合は、他の機能回路を搭載することが可能になる。
間引き読み出しの際、非読み出し行からのブルーミングを抑制する駆動をシンプルな制御で実現可能することができる。
配線数が減るので、素子製造の歩留まりと信頼性が向上する。
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
図１４は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子２００は、図１４に示すように、撮像部としての画素アレイ部２１０、画素駆動部としての垂直走査回路２２０、水平転送走査回路２３０、タイミング制御回路２４０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
画素部アレイ２は、フォトダイオードと画素内アンプとを含む、たとえば図９に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する垂直走査回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する垂直走査回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
そして、垂直走査回路２２０が、図９〜図１３に関連付けて説明した行デコーダ１２０が各行に対応して配置されている。
ＡＤＣ群２５０は、比較器２５１、カウンタ２５２、およびラッチ２５３を有するＡＤＣが複数列配列されている。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器２５１と同様に列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した撮像素子１００，２００を搭載することで、低消費電力で、高精度なカメラが実現できる。
１００・・・固体撮像素子、１０１・・・画素アレイ部、１０１Ａ・・・画素、１０２・・・垂直走査回路（画素駆動部）、１０３・・・カラム読み出し回路（水平走査回路）、１１０・・・リセット回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、１２０・・・行デコーダ、１２１・・・アドレスデコーダ、ＮＡ１〜ＮＡ６・・・第１〜第６の論理ゲート、ＭＡ０・・・第１のメモリ、ＭＡ１・・・第２のメモリ、２００・・・固体撮像素子、２１０・・・画素アレイ部、２２０・・・垂直走査回路、２３０・・・水平転送走査回路、２４０・・・タイミング制御回路、２５０・・・ＡＤＣ群、２６０・・・ＤＡＣ、２７０・・・アンプ回路（Ｓ／Ａ）、２８０・・・信号処理回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
Claims (8)
- 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、を有し、
上記画素駆動部は、
上記画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダを含み、
上記行デコーダは、
アドレス信号をデコードする一つのアドレスデコーダと、
上記アドレスデコーダの出力に対して直列に接続された１つ以上のメモリおよび当該メモリの入力に接続される論理ゲートと、を含み、
シャッター動作・読み出し動作を行う際の行の指定を、読み出し動作については上記アドレスデコーダが行い、シャッター動作については上記メモリが行い、当該メモリ出力がシャッター制御パルスとなる
固体撮像素子。 - 上記行デコーダは、
一つのアドレスデコーダと、２個のメモリが直列に配置され、シャッター対象となる２行について、選択されたアドレス情報を上記２個のメモリに予め記憶させ、該当行のシャッター動作を該当メモリの記憶データで行い、上記アドレスデコーダで選択されている行の読み出し動作を行う
請求項１記載の固体撮像素子。 - 上記行デコーダは、
第１のメモリおよび第２のメモリを有し、
上記アドレスデコーダの出力部に論理ゲートを介して第１のメモリが接続され、上記第１のメモリの出力が第２のメモリに入力されるように、シャッター対象となる２つのメモリに選択されたアドレス情報を予め記憶させて、該当行のシャッター動作を行い、上記アドレスデコーダで選択されている行の読み出し動作を行う
請求項２記載の固体撮像素子。 - 上記行デコーダは、
アドレスをデコードするアドレスデコーダ、第１のメモリ、第２のメモリ、第１の論理ゲート、第２の論理ゲート、第３の論理ゲート、第４の論理ゲート、第５の論理ゲート、および第６の論理ゲートを含み、
上記第１の論理ゲートは、上記アドレスデコーダより出力される行アドレス信号と、第１の選択信号に応じたレベルの第２の選択信号を出力し、
上記第２の論理ゲートは、上記行アドレス信号と第１のリセット信号に応じたレベルの第２のリセット信号を出力し、
上記第３の論理ゲートは、上記行アドレス信号とタイミング信号に応じたレベルの信号を出力し、
上記第４の論理ゲートは、上記行アドレス信号と第１のアドレスラッチ信号に応じたレベルの信号を上記第１のメモリに入力し、
上記第５の論理ゲートは、上記第１のメモリの出力と第２のアドレスラッチ信号に応じたレベルの信号を上記第２のメモリに入力し、
上記第６の論理ゲートは、上記第２のメモリの出力と上記第３の論理ゲートの出力信号に応じたレベルの送信信号を出力し、
シャッター動作が、第２のアドレスラッチ信号で開始し、第２のアドレスラッチリセット信号で終了するように行われる
請求項１記載の固体撮像素子。 - 上記画素回路は、
出力ノードと、
光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
上記送信信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、
上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、
上記第２の選択信号によりオン、オフされ、オン状態で出力ノードの信号を出力する選択素子と、を含む
請求項４記載の固体撮像素子。 - 上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し回路を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、
上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む
請求項５記載の固体撮像素子。 - 上記行デコーダは、各行に対応して配置されている
請求項１から６のいずれか一に記載の固体撮像素子。 - 固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、
上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素回路が行列状に配列された画素部と、
上記画素部のシャッター動作、および読み出しを行うように駆動可能な画素駆動部と、を有し、
上記画素駆動部は、
上記画素回路に対してシャッター動作および読み出し動作の指定を行う行デコーダを含み、
上記行デコーダは、
アドレス信号をデコードする一つのアドレスデコーダと、
上記アドレスデコーダの出力に対して直列に接続された１つ以上のメモリおよび当該メモリの入力に接続される論理ゲートと、を含み、
シャッター動作・読み出し動作を行う際の行の指定を、読み出し動作については上記アドレスデコーダが行い、シャッター動作については上記メモリが行い、当該メモリ出力がシャッター制御パルスとなる
カメラシステム。
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