JP2010034407A - 半導体集積回路 - Google Patents
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Abstract
【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。
【解決手段】主電源配線層と中間電源配線層との間には、第1の主電源配線と重なる位置に、第1の主電源配線と第1の中間電源配線とを接続する第1の中間接続ビアが設けられ、第2の主電源配線と重なる位置に、第2の主電源配線と第2の中間電源配線とを接続する第2の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第1の中間電源配線と第1の副電源配線とを接続する第1の副接続ビアと、第2の中間電源配線と第2の副電源配線とを接続する第2の副接続ビアとが、それぞれ複数、第1の方向に並ぶ副接続ビア列が、第2の方向に複数配置される。中間電源配線層の第2の中間電源配線には、第2の中間接続ビアと第2の副接続ビアとを接続する接続配線が含まれる。
【選択図】図2
【解決手段】主電源配線層と中間電源配線層との間には、第1の主電源配線と重なる位置に、第1の主電源配線と第1の中間電源配線とを接続する第1の中間接続ビアが設けられ、第2の主電源配線と重なる位置に、第2の主電源配線と第2の中間電源配線とを接続する第2の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第1の中間電源配線と第1の副電源配線とを接続する第1の副接続ビアと、第2の中間電源配線と第2の副電源配線とを接続する第2の副接続ビアとが、それぞれ複数、第1の方向に並ぶ副接続ビア列が、第2の方向に複数配置される。中間電源配線層の第2の中間電源配線には、第2の中間接続ビアと第2の副接続ビアとを接続する接続配線が含まれる。
【選択図】図2
Description
本発明は、半導体集積回路の電源配線構造に関するものである。
多層配線構造の半導体集積回路では、通常、最上層とその直下の配線層には、上位の階層の電源配線(VDD(高電位電源)配線およびVSS(低電位電源(グランド))配線)が設けられ、電源パッドに接続される。VDD配線とVSS配線は、特許文献1の図3に示されるように、同一配線層内において交互に並べて配置され、上下に隣り合う配線層において互いに直交するように配置される。
一方、下層の配線層には、個々のセルに電源を供給するための低位の階層の電源配線が設けられる。そして、各配線層の電源配線を互いに接続するビアが、上下方向(基板に垂直な方向)に一直線に並べて配置される。下層の配線層には、電源配線だけでなく、セル間を接続するための信号配線を配置する必要がある。この時、上下方向に一直線に並べて配置されたビアが邪魔になって信号配線の迂回が必要となり、配線の混雑発生の原因となる。
これに対し、特許文献1では、その図1(b)や図2(b)に示されるように、上層の電源配線と、下層の電源配線とを接続するコンタクトの位置を、中間の配線層において上層の電源配線と平行にずらすことが提案されている。これにより、例えば特許文献1の図1(b)の場合には、その段落0023に記載されるように、第3配線層のコンタクトの真上の部分を配線領域として利用できるようになるとしている。
本発明の目的は、配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供することにある。
上記目的を達成するために、本発明は、主面を有する半導体基板上に形成され、
前記主面に平行な面内で第1の方向に延び、第1の電源電圧を供給する第1の主電源配線と、前記第1の方向に延び、第2の電源電圧を供給する第2の主電源配線とが、前記平行な面内で前記第1の方向に垂直な第2の方向に交互に配置された主電源配線層と、
前記第2の方向に延び、前記第1の主電源配線から前記第1の電源電圧が供給される第1の副電源配線と、前記第2の方向に延び、前記第2の主電源配線から前記第2の電源電圧が供給される第2の副電源配線とが、前記第1の方向に交互に配置された副電源配線層と、
前記主電源配線層と副電源配線層との間に設けられ、前記第1の主電源配線から前記第1の電源電圧が供給される第1の中間電源配線と、前記第2の主電源配線から前記第2の電源電圧が供給される第2の中間電源配線とが配置された中間電源配線層と、
前記中間電源配線層と副電源配線層との間に設けられた、少なくとも1層の信号配線層とを有し、
前記主電源配線層と中間電源配線層との間には、前記第1の主電源配線と重なる位置に、前記第1の主電源配線と前記第1の中間電源配線とを接続する第1の中間接続ビアが設けられるとともに、前記第2の主電源配線と重なる位置に、前記第2の主電源配線と前記第2の中間電源配線とを接続する第2の中間接続ビアが設けられ、
前記中間電源配線層と副電源配線層との間には、前記信号配線層を貫通して前記第1の中間電源配線と前記第1の副電源配線とを接続する第1の副接続ビアと、前記信号配線層を貫通して前記第2の中間電源配線と前記第2の副電源配線とを接続する第2の副接続ビアとが、それぞれ複数、前記第1の方向に並ぶ副接続ビア列が、前記第2の方向に複数配置され、
前記中間電源配線層の第2の中間電源配線には、前記第2の中間接続ビアと前記第2の副接続ビアとを接続する接続配線が含まれることを特徴とする半導体集積回路を提供するものである。
前記主面に平行な面内で第1の方向に延び、第1の電源電圧を供給する第1の主電源配線と、前記第1の方向に延び、第2の電源電圧を供給する第2の主電源配線とが、前記平行な面内で前記第1の方向に垂直な第2の方向に交互に配置された主電源配線層と、
前記第2の方向に延び、前記第1の主電源配線から前記第1の電源電圧が供給される第1の副電源配線と、前記第2の方向に延び、前記第2の主電源配線から前記第2の電源電圧が供給される第2の副電源配線とが、前記第1の方向に交互に配置された副電源配線層と、
前記主電源配線層と副電源配線層との間に設けられ、前記第1の主電源配線から前記第1の電源電圧が供給される第1の中間電源配線と、前記第2の主電源配線から前記第2の電源電圧が供給される第2の中間電源配線とが配置された中間電源配線層と、
前記中間電源配線層と副電源配線層との間に設けられた、少なくとも1層の信号配線層とを有し、
前記主電源配線層と中間電源配線層との間には、前記第1の主電源配線と重なる位置に、前記第1の主電源配線と前記第1の中間電源配線とを接続する第1の中間接続ビアが設けられるとともに、前記第2の主電源配線と重なる位置に、前記第2の主電源配線と前記第2の中間電源配線とを接続する第2の中間接続ビアが設けられ、
前記中間電源配線層と副電源配線層との間には、前記信号配線層を貫通して前記第1の中間電源配線と前記第1の副電源配線とを接続する第1の副接続ビアと、前記信号配線層を貫通して前記第2の中間電源配線と前記第2の副電源配線とを接続する第2の副接続ビアとが、それぞれ複数、前記第1の方向に並ぶ副接続ビア列が、前記第2の方向に複数配置され、
前記中間電源配線層の第2の中間電源配線には、前記第2の中間接続ビアと前記第2の副接続ビアとを接続する接続配線が含まれることを特徴とする半導体集積回路を提供するものである。
ここで、前記信号配線層のそれぞれに、前記複数配列された副接続ビア列のそれぞれの間に、信号を伝達する信号配線を配置可能な配線チャネルが形成されていることが好ましい。
また、前記複数の第1の副接続ビアが、前記第1の主電源配線と重なる位置に配置されていることが好ましい。
また、前記接続配線が前記第2の方向に延びることが好ましい。
また、前記複数の第1の副接続ビアが、前記第1の主電源配線と重なる位置に配置されていることが好ましい。
また、前記接続配線が前記第2の方向に延びることが好ましい。
本発明によれば、中間電源配線層よりも下層の信号配線層において、信号配線を迂回することなく第2の方向に配置できるので、信号配線の配置自由度(配線効率)が向上し、配線混雑を緩和することができる。
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路を詳細に説明する。
図1および図2は、それぞれ、本発明の半導体集積回路の電源配線構造を表す一実施形態の平面図および立体斜視図である。これらの図に示す半導体集積回路10は、配線層M1〜M7を有する7層配線構造のものである。図示省略しているが、半導体集積回路10において、各配線層は、半導体基板上に形成され、かつ、トランジスタ等の素子が形成される半導体基板の主面に平行な面内に形成される。
図1では、ビア周辺を除き、電源配線を格子状の細線で示している。横方向の配線が配線層M7の配線であり、電源VDD(第1の電源電圧)を供給するVDD配線12と、グランドVSS(第2の電源電圧)を供給するVSS配線16とが、縦方向に交互に配置されている。縦方向の配線が配線層M6の配線であり、VDD配線12とVSS配線16とが、横方向に交互に配置されている。そして、配線層M6のVDD配線12と重なる位置に、配線層M5以下の配線層に電源VDDを供給するVDDビア14と、配線層M4以下の配線層にグランドVSSを供給するVSSビア18との両方が、縦方向に並んで配置され、ビア列(副接続ビア列)を形成している。副接続ビア列は、配線層M6のVDD配線12のそれぞれに重なる位置に形成されている。すなわち、副接続ビア列は、横方向に複数配線されている。
さらに、配線層M7のVSS配線16と配線層M6のVSS配線16との交点には、配線層M5にグランドVSSを供給するVSSビア18が配置されている。配線層M6のVDD配線12と重なる位置に配置されたVSSビア18と、配線層M7のVSS配線16と配線層M6のVSS配線16との交点に配置されたVSSビア18とは、配線層M5の横方向の配線(接続配線)20によって接続されている。
図2は、1対の、各配線層M1、M5〜M7のVDD配線12と、その間を接続するVDDビア14と、同VSS配線16と、その間を接続するVSSビア18を代表的に示す。半導体集積回路10では、複数対のVDDビア14とVSSビア18が、基板の主面に平行な面内で、図1中、横方向(第2の方向)とこれに垂直な縦方向(第1の方向)の両方向に配置されている。
ここで、配線層M6,M1,M5は、それぞれ、本発明の主電源配線層、副電源配線層、中間電源配線層を構成する。配線層M2,M3,M4は、本発明の信号配線層を構成する。
配線は、奇数番目の配線層M1,M3,M5,M7では、図1中、横方向に延びるように配置され、偶数番目の配線層M2,M4,M6では縦方向に延びるように配置される。つまり、配線の延在方向は、配線層毎に、横方向と縦方向を交互に入れ替えるようにして配置される。VDD配線12とVSS配線16は、配線層M6,M7において、延在方向に直交する方向に交互に並べて配置される。
配線層M1〜M7に形成されるVDD配線12とVSS配線(接続配線20を含む)16は、それぞれ、VDDビア14とVSSビア18を介して接続される。配線層M1のVDD配線とVSS配線は、それぞれ、本発明の第1の副電源配線と第2の副電源配線を構成する。また、配線層M5のVDD配線12とVSS配線16は、それぞれ、本発明の第1の中間電源配線と第2の中間電源配線を構成する。
VDDビア(配線層M1〜M5までは第1の副接続ビア、配線層M5〜M7までは第1の中間接続ビア)14は、配線層M7のVDD配線12と配線層M6のVDD配線12が交差(直交)する位置(配線層M6のVDD配線12と重なる位置)に、信号配線層を貫通して配線層M1〜M7まで上下方向に一直線に並べて配置されている。この例では、VDDビア14の配置は従来技術と同じである。
一方、VSSビア18は、配線層M1〜M5までは、第2の副接続ビアとして、配線層M7のVSS配線16と配線層M6のVDD配線12が交差する位置に、信号配線層を貫通して上下方向に一直線に配置されている。
続いて、VSSビア18は、配線層M5において、配線層M7のVSS配線16と、配線層M6のVSS配線16が直交する位置まで、接続配線20によって横方向に接続されている。
そして、VSSビア18は、配線層M5〜M7までは、第2の中間接続ビアとして、配線層M7のVSS配線16と配線層M6のVSS配線16が交差する位置(配線層M6のVSS配線16と重なる位置)に、上下方向に一直線に配置されている。
続いて、VSSビア18は、配線層M5において、配線層M7のVSS配線16と、配線層M6のVSS配線16が直交する位置まで、接続配線20によって横方向に接続されている。
そして、VSSビア18は、配線層M5〜M7までは、第2の中間接続ビアとして、配線層M7のVSS配線16と配線層M6のVSS配線16が交差する位置(配線層M6のVSS配線16と重なる位置)に、上下方向に一直線に配置されている。
ここで、上記の第1および第2の副接続ビアは、図1に示されるように、配線層M6のVDD配線12と重なる位置に、それぞれ複数、縦方向に並んで配置され、副接続ビア列を形成する。副接続ビア列は、横方向に複数配置される。すなわち、信号配線層のそれぞれにおいて、複数配列された副接続ビア列のそれぞれの間には、信号を伝達する信号配線を縦方向に配置可能な配線チャネルが形成される。
従来、VSSビア18は、配線層M7のVSS配線16と配線層M6のVSS配線16が交差する位置に、配線層M1〜M7まで上下方向に一直線に並べて配置されている。そのため、図1中、横方向および縦方向の両方向について、配線層M1〜M7まで上下方向に一直線に延びるVSSビア14およびVSSビア18によって信号配線がブロックされる。その結果、信号配線の迂回が発生し、結果として配線混雑が発生する。
これに対し、本実施形態の半導体集積回路では、配線層M5の接続配線20によって、配線層M1〜M5のVSSビア(第2の副接続ビア)18の位置が、配線層M5〜M7のVSSビア(第2の中間接続ビア)の位置から移動し、VDDビア14と同一のVDD配線12と重なる位置に一直線に配置されている。これにより、配線層M5よりも下層の偶数番目の配線層M2,M4において、信号配線を迂回することなく上下方向に配置できる。従って、信号配線の配置自由度(配線効率)が向上し、配線混雑を緩和することができる。
例えば、配線幅が1μm、配線間のスペースが1μm、電源配線で使用するビアのサイズが20μm角とする。上記従来例の場合、偶数番目の配線層M2,M4では、10本の信号配線はビア部分で必ず迂回しなければならない。これに対し、本実施形態の場合、VDDビア14とVSSビア18の位置を一直線に揃えることで10本分の配線ロスを削減することができる。
また、例えば、VDDビア14とVDDビア14の間で使用できる縦方向の配線チャネル数を53本とし、従来、VSSビア18によってブロックされていた配線チャネル数を5本とする。この場合、本実施形態であれば、VDDビア14とVDDビア14の間で使用できる縦方向の配線チャネル数は、53+5=58本となる。すなわち、約9.4%の配線増加率が見込めることになる。
配線層M5よりも下層の奇数番目の配線層M1,M3では、従来同様、信号配線がVDDビア14とVSSビア18によってブロックされる。しかし、これらの配線層M1,M3では、配線が横方向に配置されるため、VSSビア18の位置を移動させても、ブロックするビアの位置が変わるだけで、その個数は変わらない。そのため、信号配線の配線効率はVSSビア18を移動させない場合と変わりはない。
なお、配線層の層数に限定はない。配線層の層数にかかわらず、最上層の配線層とその直下の配線層の各々において、VDD配線とVSS配線を交互に並べて配置し、かつ、層間で互いに直交するように格子状(メッシュ状)に配置することが好ましい。
実施形態では、VSSビア18の位置が配線層M5で移動され、配線層M1〜M5のVSSビア18とVDDビア14が、同一のVDD配線12と重なる位置に一直線に配置されている。本発明はこれに限定されず、VDDビア14の位置を移動させて、下層のVDDビア14とVSSビア18を、同一のVSS配線16と重なる位置に配置してもよい。また、VSSビア18とVDDビア14の両方の位置を移動させて、両者を任意の同一位置に一直線に配置してもよい。
また、ビアを移動させる配線層は、2番目の配線層よりも上層の配線層で、かつ、電源配線が配置される最上層とその直下の配線層よりも下層の配線層であればよい。一般的には、配線効率の点でできる限り上層側の配線層とすることが望ましい。例えば、実施形態では、最上層配線層(配線層M7)の直下の配線層(配線層M6)の直下の配線層(配線層M5)に接続配線20を設けてビアの位置を移動させた。しかし、最下層に近い一部の配線層でのみ配線混雑が発生する可能性がある場合には、より下層側の配線層でビアを移動させてもよい。半導体集積回路内の位置ごとに、いずれの配線層に配線混雑が発生する可能性があるかに応じて、ビアを移動させる配線層を選択することも可能である。さらに、同一の半導体集積回路内に、ビアの移動を行う部分と行わない部分とを設けることも可能である。
また、実施形態では、横方向(第2の方向)の配線を配置するために利用される配線層M5に接続配線20を配置し、配線層M5〜M7のVSSビア(第2の中間接続ビア)に対して配線層M1〜M5のVSSビア(第2の副接続ビア)の位置を横方向(第2の方向)に移動させた。第2の方向の配線を配置するために利用される配線層に接続配線20を配置する場合、接続配線を第2の方向に延びる直線状の配線とし、第2の中間接続ビアに対して第2の副接続ビアの位置を第2の方向のみに移動させることが効率的である場合が多い。しかし、接続配線20を配置する配線層の他の配線との関係によっては、他の形状の接続配線を利用することも可能である。この場合、第2の中間接続ビアに対して第2の副接続ビアの位置が、第2の方向に移動することに加えて、第1の方向にも移動することもある。
さらに、実施形態では、最下層の配線層M1を副電源配線層とした。個々のセルに電源を供給する電源配線を配線層M1に設ける場合には、配線層M1を副電源配線層とすることが好ましい。しかし、個々のセルに電源を供給する電源配線を他の配線層に設ける場合には、その配線層を副電源配線層とすることが好ましい。例えば、図2に示された例において、配線層M2を副電源配線層として利用する場合には、例えば、配線層M4を中間電源配線層とし、VDDビアとVSSビアとの一方、もしくは両方の位置を、縦方向に移動する。これによって、第1の副接続ビアと第2の副接続ビアとを、横方向に一直線に配置する。この場合、配線層M3に、第1の副接続ビアと第2の副接続ビアとが横方向に一直線に配置された副接続ビア列の間に、横方向の配線チャネルが形成され、信号配線の配置の自由度を向上させることができる。なお、この場合、配線層M7が主電源配線層を構成する。
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
10 半導体集積回路
12 VDD配線
14 VDDビア
16 VSS配線
18 VSSビア
20 接続配線
12 VDD配線
14 VDDビア
16 VSS配線
18 VSSビア
20 接続配線
Claims (4)
- 主面を有する半導体基板上に形成され、
前記主面に平行な面内で第1の方向に延び、第1の電源電圧を供給する第1の主電源配線と、前記第1の方向に延び、第2の電源電圧を供給する第2の主電源配線とが、前記平行な面内で前記第1の方向に垂直な第2の方向に交互に配置された主電源配線層と、
前記第2の方向に延び、前記第1の主電源配線から前記第1の電源電圧が供給される第1の副電源配線と、前記第2の方向に延び、前記第2の主電源配線から前記第2の電源電圧が供給される第2の副電源配線とが、前記第1の方向に交互に配置された副電源配線層と、
前記主電源配線層と副電源配線層との間に設けられ、前記第1の主電源配線から前記第1の電源電圧が供給される第1の中間電源配線と、前記第2の主電源配線から前記第2の電源電圧が供給される第2の中間電源配線とが配置された中間電源配線層と、
前記中間電源配線層と副電源配線層との間に設けられた、少なくとも1層の信号配線層とを有し、
前記主電源配線層と中間電源配線層との間には、前記第1の主電源配線と重なる位置に、前記第1の主電源配線と前記第1の中間電源配線とを接続する第1の中間接続ビアが設けられるとともに、前記第2の主電源配線と重なる位置に、前記第2の主電源配線と前記第2の中間電源配線とを接続する第2の中間接続ビアが設けられ、
前記中間電源配線層と副電源配線層との間には、前記信号配線層を貫通して前記第1の中間電源配線と前記第1の副電源配線とを接続する第1の副接続ビアと、前記信号配線層を貫通して前記第2の中間電源配線と前記第2の副電源配線とを接続する第2の副接続ビアとが、それぞれ複数、前記第1の方向に並ぶ副接続ビア列が、前記第2の方向に複数配置され、
前記中間電源配線層の第2の中間電源配線には、前記第2の中間接続ビアと前記第2の副接続ビアとを接続する接続配線が含まれることを特徴とする半導体集積回路。 - 前記信号配線層のそれぞれに、前記複数配列された副接続ビア列のそれぞれの間に、信号を伝達する信号配線を配置可能な配線チャネルが形成されたことを特徴とする請求項1記載の半導体集積回路。
- 前記複数の第1の副接続ビアが、前記第1の主電源配線と重なる位置に配置されたことを特徴とする請求項1または2記載の半導体集積回路。
- 前記接続配線が前記第2の方向に延びることを特徴とする請求項1ないし3のいずれかに記載の半導体集積回路。
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KR101137934B1 (ko) | 2010-05-27 | 2012-05-11 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
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Date | Code | Title | Description |
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