JP2010028021A - 薄膜電界効果型トランジスタ - Google Patents
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Abstract
【解決手段】基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。
【選択図】なし
Description
これらFPDは、ガラス基板上に設けた非晶質シリコン薄膜や多結晶シリコン薄膜を活性層に用いる電界効果型薄膜トランジスタ(以後の説明で、Thin Film Transistor、もしくはTFTと記載する場合がある)のアクティブマトリクス回路により駆動されている。
しかし、上述のシリコン薄膜を用いるトランジスタの製造は、比較的高温の熱工程を要し、一般的に耐熱性の低い樹脂基板上に直接形成することは困難である。
<1> 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。
<2> 前記障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有することを特徴とする<1>に記載の薄膜電界効果型トランジスタ。
<3> 前記障壁層のバンドギャップが前記活性層のバンドギャップより大きいことを特徴とする<1>又は<2>に記載の薄膜電界効果型トランジスタ。
<4> 前記障壁層のバンドギャップが4.0eV以上15.0eV未満である<3>に記載の薄膜電界効果型トランジスタ。
<5> 前記活性層のバンドギャップが2.0eV以上4.0eV未満である<3>又は<4>に記載の薄膜電界効果型トランジスタ。
<6> 前記活性層のバンドギャップと前記障壁層のバンドギャップの差が0.1eV以上13.0eV未満であることを特徴とする<3>〜<5>のいずれかに記載の薄膜電界効果型トランジスタ。
<7> 前記ソース電極と接する領域及び前記ドレイン電極と接する領域にのみ障壁層を有することを特徴とする<1>〜<6>のいずれかに記載の薄膜電界効果型トランジスタ。
<8> 前記活性層が、In、Sn、Zn、及びCdより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする<1>〜<7>のいずれかに記載の薄膜電界効果型トランジスタ。
<9> 前記基板がフレキシブル基板であることを特徴とする<1>〜<8>のいずれかに記載の薄膜電界効果型トランジスタ。
また、本願の構成のTFTは、閾値電圧の制御のためにアモルファス酸化物の組成を変更した複数のTFTを配置するなどの必要がなく、製造適性に富む。
本発明のTFTは、少なくとも、ゲート電極、ゲート絶縁膜、活性層、ソース電極及びドレイン電極を順次有し、ゲート電極に電圧を印加して、活性層に流れる電流を制御し、ソース電極とドレイン電極間の電流をスイッチングする機能を有するアクテイブ素子である。TFT構造として、スタガ構造(トップゲート型)及び逆スタガ構造(ボトムゲート型)のいずれをも形成することができる。好ましくは、逆スタガ構造(ボトムゲート型)である。
好ましくは、障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有する。
好ましくは、障壁層のバンドギャップ(E2)が4.0eV以上15.0eV未満であり、好ましくは4.2eV以上12.0eV以下、より好ましくは4.5eV以上10.0eV以下である。
好ましくは、活性層のバンドギャップ(E1)が2.0eV以上4.0eV未満であり、好ましくは2.2eV以上3.8eV以下、より好ましくは3.0eV以上3.5eV以下である。
E2が4.0eV未満では、活性層として動作してしまい好ましくなく、また、15.0eV以上の条件を満たす物質を得ることは現実的ではない。
好ましくは、基板がフレキシブル基板である。
本発明のTFTについて以下においてさらに詳細に説明する。
本発明の活性層に用いられるアモルファス酸化物は、低温で成膜可能である為に、プラスティックのような可撓性のある樹脂基板に作製が可能である。
本発明の活性層に用いられるアモルファス酸化物は、好ましくはIn、Sn、Zn、又はCdを含む酸化物であり、より好ましくは、In、Sn、Znを含む酸化物、さらに好ましくは、In、Znを含む酸化物である。本発明における活性層の電気伝導度は、特に限定されないが、電気伝導度10−10S/cm以上10+1S/cm以下であり、より好ましくは、10−7S/cm以上10−3S/cm以下である。
本発明の活性層は、バンドギャップが2.0eV以上4.0eV未満であり、好ましくは2.2eV以上3.8eV以下、より好ましくは3.0eV以上3.5eV以下である。
本発明の活性層のバンドギャップは、下記により調製(調整)される。たとえばIndium−Gallium−Zinc−Oxide(IGZO)であれば、In2O3(2.5eV)とZnO(3.3eV)とGa2O3(4.6eV)による共スパッタにより可能となる。バンドギャップの大きいGa2O3(4.6eV)の比率を大きくすれば、それに伴って活性層のバンドギャップも大きくなり、In2O3(2.5eV)の比率を大きくすると、それに伴って活性層のバンドギャップも小さくなる。
本発明における活性層のキャリア濃度は、種々の手段により所望の数値に調整することができる。
本発明における活性層のキャリア濃度は、特に限定されないが、好ましくは1×1015/cm3以上の高い領域である。より好ましくは、1×1015/cm3以上1×1021/cm3以下である。
(1)酸素欠陥による調整
酸化物半導体において、酸素欠陥ができると、活性層のキャリア濃度が増加し、電気伝導度が大きくなることが知られている。よって、酸素欠陥量を調整することにより、酸化物半導体のキャリア濃度を制御することが可能である。酸素欠陥量を制御する具体的な方法としては、成膜中の酸素分圧、成膜後の後処理時の酸素濃度と処理時間等がある。ここでいう後処理とは、具体的に100℃以上の熱処理、酸素プラズマ、UVオゾン処理がある。これらの方法の中でも、生産性の観点から成膜中の酸素分圧を制御する方法が好ましい。成膜中の酸素分圧を調整することにより、酸化物半導体のキャリア濃度の制御ができる。
酸化物半導体の金属組成比を変えることにより、キャリア濃度が変化することが知られている。例えば、例えば、Indium−Gallium−Zinc−Oxide(IGZO)であれば、Inの比率を大きくすれば、それに伴って活性層のキャリア濃度も大きくなり、Gaの比率を大きくすると、それに伴って活性層のキャリア濃度も小さくなる。
これら組成比を変える具体的な方法としては、例えば、スパッタによる成膜方法においては、組成比が異なるターゲットを用いる。または、多元のターゲットにより、共スパッタし、そのスパッタレートを個別に調整することにより、膜の組成比を変えることが可能である。
酸化物半導体に、Li,Na,Mn,Ni,Pd,Cu,Cd,C,N,又はP等の元素を不純物として添加することによりキャリア濃度を減少させることが可能である。不純物を添加する方法としては、酸化物半導体と不純物元素とを共蒸着により行う、成膜された酸化物半導体膜に不純物元素のイオンをイオンドープ法により行う等がある。
上記(1)〜(3)においては、同一酸化物半導体系でのキャリア濃度の調整方法を述べたが、もちろん酸化物半導体材料を変えることにより、キャリア濃度を変えることができる。例えば、一般的にSnO2系酸化物半導体は、In2O3系酸化物半導体に比べてキャリア濃度が小さいことが知られている。このように酸化物半導体材料を変えることにより、キャリア濃度の調整が可能である。
キャリア濃度を調整する手段としては、上記(1)〜(4)の方法を単独に用いても良いし、組み合わせても良い。
活性層の成膜方法は、酸化物半導体の多結晶焼結体をターゲットとして、気相成膜法を用いるのが良い。気相成膜法の中でも、スパッタリング法、パルスレーザー蒸着法(PLD法)が適している。さらに、量産性の観点から、スパッタリング法が好ましい。
本発明に於ける活性層の厚みは、好ましくは、0.1nm以上100nm以下である。
より好ましくは、1.0nm以上50nm以下、さらに好ましくは、2nm以上10nm以下である。
本発明に於ける活性層の膜厚は、作製した素子断面のHRTEM(High Resolution TEM)写真撮影により測定することができる。
本発明に用いられる障壁層のバンドギャップが4.0eV以上15.0eV未満である。
好ましくは、障壁層が、Ga、Mg、及びAlより選ばれる少なくとも一つの元素を含む酸化物を含有する。
本発明の障壁層は、バンドギャップが4.0eV以上15.0eV未満であり、好ましくは4.2eV以上12.0eV以下、より好ましくは4.5eV以上10.0eV以下である。
本発明の障壁層のバンドギャップは、下記により調製(調整)される。
例えば、Ga2O3(4.6eV)とMgO(8.0eV)の二種の混合物であれば、Gaの比率が高い場合バンドギャップは小さくなり、Mgの比率が高い場合バンドギャップは大きくなる。
本発明に於ける障壁層の厚みは、好ましくは、1nm以上50nm以下である。より好ましくは、2nm以上20nm以下、さらに好ましくは、5nm以上10nm以下である。
本発明におけるゲート電極としては、例えば、Al、Mo、Cr、Ta、Ti、Au、又はAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。
ゲート電極の厚みは、好ましくは、10nm以上1000nm以下である。より好ましくは、20nm以上500nm以下、さらに好ましくは、40nm以上100nm以下である。
ゲート絶縁膜としては、SiO2、SiNx、SiON、Al2O3、Y2O3、Ta2O5、又はHfO2等の絶縁体、又はそれらの化合物を少なくとも二つ以上含む混晶化合物が用いられる。また、ポリイミドのような高分子絶縁体もゲート絶縁膜として用いることができる。
特に、HfO2のような高誘電率絶縁体をゲート絶縁膜に用いると、膜厚を厚くしても、低電圧でのTFT駆動が可能であるので、特に好ましい。
本発明におけるソース電極及びドレイン電極材料として、例えば、Al、Mo、Cr、Ta、Ti、Au、又はAg等の金属、Al−Nd、APC等の合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫(ITO)、酸化亜鉛インジウム(IZO)等の金属酸化物導電膜、ポリアニリン、ポリチオフェン、ポリピロ−ルなどの有機導電性化合物、またはこれらの混合物を好適に挙げられる。特に好ましくは、IZOである。
ソース電極及びドレイン電極の厚みは、好ましくは、10nm以上1000nm以下である。より好ましくは、20nm以上500nm以下、さらに好ましくは、40nm以上100nm以下である。
本発明におけるソース電極またはドレイン電極は、例えば、以下の工程により作製することができる。活性層の上にパターニングされた障壁層を形成した後、フォトレジスト・エッチング法により該障壁層の存在しない活性層表面領域をレジストで保護した後、ソース電極及びドレイン電極層を蒸着により成膜して、その後、レジストを除去してソース電極及びドレイン電極層もパターニングする。
本発明に用いられる基板は特に限定されることはなく、例えばYSZ(ジルコニア安定化イットリウム)、ガラス等の無機材料、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル、ポリスチレン、ポリカ−ボネ−ト、ポリエ−テルスルホン、ポリアリレ−ト、アリルジグリコ−ルカ−ボネ−ト、ポリイミド、ポリシクロオレフィン、ノルボルネン樹脂、及びポリ(クロロトリフルオロエチレン)等の合成樹脂等の有機材料、などが挙げられる。前記有機材料の場合、耐熱性、寸法安定性、耐溶剤性、電気絶縁性、加工性、低通気性、又は低吸湿性等に優れていることが好ましい。
これは、可撓性基板の厚みを50μm未満とした場合には、基板自体が十分な平坦性を保持することが難しいためである。また、可撓性基板の厚みを500μmよりも厚くした場合には、基板自体を自由に曲げることが困難になる、すなわち基板自体の可撓性が乏しくなるためである。
次に、図面を用いて、詳細に本発明におけるTFTの構造を説明する。
図1は、本発明のTFTの一例を示す断面模式図である。基板1がプラスチックフィルムなどの可撓性基板の場合、基板1の少なくとも一方の面に絶縁層6を配し、その上にゲート電極2、ゲート絶縁膜3、アモルファス酸化物よりなる活性層4、障壁層7を積層して有し、障壁層7の上にソース電極5−1とドレイン電極5−2が設置される。
本構成は、下記の工程によって形成することができる。
活性層の上にパターニングされた障壁層を形成した後、フォトレジストを全面に塗布した後、現像して障壁層の存在する部分のレジストを除去し、障壁層面を露出させる。続いて、ソース電極及びドレイン電極層を蒸着により成膜し、その後、レジストを除去し、レジスト上の膜を剥離してパターニングされたソース電極及びドレイン電極が形成される、いわゆるリフトオフで形成する。あるいは、ゲート電極2、ゲート絶縁膜3、活性層4、障壁層7、ソース電極5−1及びドレイン電極5−2層全てをシャドーマスクでパターニングしても構わない。
本発明の電界効果型薄膜トランジスタは、液晶やEL素子を用いた画像表示装置、特に平面薄型表示装置(Flat Panel Display:FPD)に好ましく用いられる。より好ましくは、基板に有機プラスチックフィルムのような可撓性基板を用いたフレキシブル表示装置に用いられる。特に、本発明の電界効果型薄膜トランジスタは、移動度が高いことから有機EL素子を用いた表示装置、フレキシブル有機EL表示装置に最も好ましく用いられる。
本発明のTFTは、液晶やEL素子を用いた画像表示装置、特にFPDのスイッチング素子、駆動素子として用いることができる。特に、フレキシブルFPD装置のスイッチング素子、駆動素子として用いるのが適している。さらに本発明の電界効果型薄膜トランジスタを用いた表示装置は、携帯電話ディスプレイ、パーソナルデジタルアシスタント(PDA)、コンピュータディスプレイ、自動車の情報ディスプレイ、TVモニター、あるいは一般照明を含む広い分野で幅広い分野で応用される。
また、本発明のTFTは、表示装置以外にも、有機プラスチックフィルムのような可撓性基板上に本発明の電界効果型薄膜トランジスタを形成し、ICカードやIDタグなどに幅広く応用が可能である。
1.TFT素子の作製
1)本発明のTFT素子1の作製
図1に示す構成のTFTを下記により作製した。
厚さ0.5mmのN型Si基板((株)ジェムコ製,抵抗率1Ωcm〜3.5Ωcm)を伝導型N型基板として用い、これをそのまま基板兼ゲート電極として用いた。
ゲート絶縁膜:SiO2をRFマグネトロンスパッタ真空蒸着法にて厚み100nmに設けた。ゲート絶縁膜SiO2のパターニングには、スパッタ時にシャドウマスクを用いることにより行った。
活性層:InGaZnO4の組成を有する多結晶焼結体をターゲットとして、RFマグネトロンスパッタ真空蒸着法により、50nmのIGZO膜を形成した。
活性層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
障壁層:この上に、酸化ガリウム(Ga2O3)をスパッタ法により設けた。厚みは10nmであった。障壁層のパターニングは、スパッタ時にシャドウマスクを用いることにより行った。
ソース電極及びドレイン電極のパターニングはフォトリソグラフィー法により、障壁層の存在する部分以外をレジストで保護して、ソース電極及びドレイン電極を蒸着後、ソース電極及びドレイン電極をレジスト除去によって形成する、リフトオフ法によって行った。
形成されたチャネル長L=200μm、チャネル幅W=1000μmであった。
本発明のTFT素子1の作製において、障壁層の酸化ガリウム(Ga2O3)を酸化アルミニウム(Al2O3)に変更し、その他はTFT素子1の作製と全く同様にして、本発明のTFT素子2を作製した。
本発明のTFT素子1の作製において、障壁層を除いた以外は同様にして、比較のTFT素子1を作製した。
本発明のTFT素子1の作製において、障壁層を活性層の全面に渡って有すること以外は、TFT素子1と同様の構成の比較のTFT素子2を作製した。図3に示される構成である。
得られた各TFT素子について、ソース電極を0(ゼロ)Vとして、飽和領域ドレイン電圧Vd=+10V、ゲート電圧(Vg):−10V≦Vg≦+15VでのTFT伝達特性の測定を行い、TFTの性能を評価した。TFT伝達特性の測定は、半導体パラメータ・アナライザー4156C(アジレントテクノロジー社製)を用いて行った。各パラメータと本発明に於けるその定義は下記の通りである。
・TFTの閾値電圧(Vth):Vgを横軸にし、Isd(ソース・ドレイン間電流)の1/2乗を縦軸とするグラフを作製し、直線で外挿して、Isd=0となるVgをTFTの閾値電圧(Vth)として求めた(図6参照)。これは飽和領域でのIsd、Vg及びVthとが下記の式1に従うことによるものである。単位は[V]である。
Isd1/2 ∝(Wμ/2L)1/2(Vg−Vth) (式1)
式中、Wはチャネル幅、Lはチャネル長、μは活性層の移動度を表す。
・ON電流(Ion):Vg=+15Vにおけるドレイン電流である。単位は[A]である。
表1の結果より、本発明のTFTはVthが正の値を示し、ノーマリーオフを有するTFT特性を示した(図6a参照)。
一方、比較例のTFT素子1では、本発明のTFTと比較して、Vthが負でありノーマリーオンである(図6b参照)。
また、比較例のTFT素子2では、本発明のTFTと比較して、活性層のチャネル部が障壁層の成膜時のダメージにより閾値が負方向に大きく変化し、ノーマリーオンの動作を示した。
実施例1における無アルカリガラス基板の代わりに、ポリエチレンナフタレートフィルム(厚み100μm)の両面に下記バリア機能を持つ絶縁層を有するバリア付きフイルムを用いて、その他は実施例1と同様にしてTFT素子を作製した。
得られた素子について実施例1と同様に性能を評価した結果、実施例1と同様に閾値が正であるため、ノーマリーオフのTFT性能を示した。
2、12:ゲート電極
3、13:ゲート絶縁膜
4、24、34:活性層
7、17、27:障壁層
5−1、15−1:ソース電極
5−2、15−2:ドレイン電極
6、16:絶縁層
Claims (9)
- 基板上に、少なくとも、ゲート電極、ゲート絶縁膜、アモルファス酸化物を含む活性層、ソース電極及びドレイン電極を有する薄膜電界効果型トランジスタであって、前記活性層と前記ソース電極又はドレイン電極の少なくとも一方との間にあって、且つ、前記ソース電極又はドレイン電極の少なくとも一方と接する領域にのみ障壁層を有することを特徴とする薄膜電界効果型トランジスタ。
- 前記障壁層が、Ga、Mg、及びAlの少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項1に記載の薄膜電界効果型トランジスタ。
- 前記障壁層のバンドギャップが前記活性層のバンドギャップより大きいことを特徴とする請求項1又は請求項2に記載の薄膜電界効果型トランジスタ。
- 前記障壁層のバンドギャップが4.0eV以上15.0eV未満である請求項3に記載の薄膜電界効果型トランジスタ。
- 前記活性層のバンドギャップが2.0eV以上4.0eV未満である請求項3又は請求項4に記載の薄膜電界効果型トランジスタ。
- 前記活性層のバンドギャップと前記障壁層のバンドギャップの差が0.1eV以上13.0eV未満であることを特徴とする請求項3〜請求項5のいずれか1項に記載の薄膜電界効果型トランジスタ。
- 前記ソース電極と接する領域及び前記ドレイン電極と接する領域に障壁層を有することを特徴とする請求項1〜請求項6のいずれか1項に記載の薄膜電界効果型トランジスタ。
- 前記活性層が、In、Sn、Zn、及びCdより選ばれる少なくとも一つの元素を含む酸化物を含有することを特徴とする請求項1〜請求項7のいずれか1項に記載の薄膜電界効果型トランジスタ。
- 前記基板がフレキシブル基板であることを特徴とする請求項1〜請求項8のいずれか1項に記載の薄膜電界効果型トランジスタ。
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