JP2005051062A - 半導体装置 - Google Patents

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Japan
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semiconductor element
capacitor
impedance
input
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English (en)
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Masaharu Imai
雅晴 今井
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Sumitomo Electric Industries Ltd
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Sumitomo Electric Industries Ltd
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Abstract

【課題】余分なスペースを必要とせずにボンディングワイヤ長を大きくすることが可能な半導体装置を提供する。
【解決手段】半導体素子４の入力電極５ａと入力信号線路３ａとの間にプリマッチング用のキャパシタ素子６を配し、ボンディングワイヤ８ａ，８ｂ，８ｃを用いて並列接続する半導体装置であって、キャパシタ素子６は半導体素子４の入力電極５ａが位置する側と反対側に配置され、キャパシタ素子６と半導体素子４の入力電極５ａ及び入力信号線路３ａは、ボンディングワイヤ８ａ、８ｂが半導体素子４上を跨いで接続される。
【選択図】図１

Description

本発明は、高周波増幅回路に用いられるバイポーラトランジスタ、電界効果トランジスタ等の半導体素子を実装した半導体装置に関するものである。
ＧＨｒ帯（例えば、ＰＨＳ、携帯電話等で使用されている帯域）のような高周波帯域で用いられるトランジスタ（以下、Ｔｒと略称する）、特に高出力形Ｔｒの実装については種々の問題がある。例えば、高周波／高出力Ｔｒでは、高出力を得るのにＴｒのサイズが大きくなる。この場合、Ｔｒのサイズに比例する素子容量、例えば、電界効果トランジスタ（以下、ＦＲＴという）ではゲート−ソース間容量Ｃｇｓ、バイポーラＴｒではベース−コレクタ間容量Ｃｂｃ等が大きくなるため、素子自体の入力インピーダンスは小さくなってしまう。
信号周波数がＧＨｚを超えるマイクロ波帯では、各素子のインピーダンスが揃っていないと、インピーダンスの不整合のノード（接点）で反射が生じ、信号波形が乱れてしまう。また、インピーダンス不整合状態では、信号パワーが適正に素子に入力されなくなり、電力効率が低下する。マイクロ波帯では、このインピーダンスを伝送インピーダンスである５０Ωに一致させている。上述の高出力Ｔｒにおいても、伝送インピーダンスと素子自体の入力インピーダンスとの整合をとるため、入力回路としてインピーダンス整合回路（インダクタとキャパシタからなる複合回路）を設けている。しかしながら、高出力Ｔｒのようにその入力インピーダンスが小さくなると、このインピーダンス整合回路で整合をとることが次第に難しくなってくる。
これについて、図６（Ａ)のスミチャートを用いて説明する。このスミチャートでは、円の中心を通る線が純抵抗を表し、右端が解放（∞Ω）、左端が短絡（０Ω）、そして円の中心が特性インピーダンス（５０Ω）に対応している。Ｔｒの入力インピーダンスは、Ｚｉ＝Ｒｉ＋ｊ・Ｘｉの形で表せる複素量である。このＺｉをスミチャート上で表すと、左端の０Ωに近い領域（Ｐ０）にプロットされる（Ｒｉ：数Ω、Ｘｉ：数Ω）。そして、インピーダンス整合を行なうということは、このプロットされた点（Ｐ０）から出発して、インダクタ（Ｌ）及びキャパシタ（Ｃ）の接続を工夫して、この点（Ｐ０）をチャートの中央（５０Ω）付近まで持ってくることを言う。
ところが、この素子の入力Ｚｉがあまりに左端に近い場合は、Ｌ，Ｃの値選定や接続方法を工夫しても、その特性点をチャートの中心に持ってくるのは容易でない。このため、通常の高出力Ｔｒにおいては、素子内（パッケージ内）にプリマッチング回路（以下、プリマッチ回路という）を設け、このプリマッチ回路により特性点をチャートの左端から、ある程度離れた右側の領域まで移動させておき、外部のインピーダンス整合回路で最終的にチャートの中心に整合させる方法がとられる。プリマッチ回路は、Ｔｒ素子に電気的に接続されるボンディングワイヤ、あるいは、Ｔｒ素子にボンディングするためのボンディングパッド等の本来的に備わる寄生インピーダンス等を含んだものとなる（例えば、特許文献１参照）。
また、高周波電力増幅器をＦＥＴで構成した場合、一般に、信号源側のインピーダンス整合回路（外部整合回路）とＦＥＴとの間に、プリマッチング用にチップコンデンサからなる並列キャパシタを配置する構成が知られている（例えば、特許文献２参照）。図６（Ｂ）は、前記特許文献２に開示のようなＴｒ素子として、例えば、高周波増幅用のＦＥＴが用いられ、ボンディングワイヤの存在を考慮したプリマッチ回路の例を説明する図である。図において、例えば、点線で囲う部分をプリマッチ回路とし、ボンディングワイヤによるインダクタンスをＬ０１、Ｌ０２、チップコンデンサによる並列キャパシタンスをＣ０１とし、スミスチャート上の特性点をＰ０〜Ｐ３とする。
また、ＦＥＴの入力端からＦＥＴ側を見たときのインピーダンスがΓＩＮであったとすると、逆の方向、すなわちＦＥＴの入力端から信号源側を見たインピーダンスは、その共役であるΓＩＮ ＊となる。プリマッチ回路及び外部整合回路においては、このΓＩＮ ＊から出発して、図６（Ａ）のチャートの中央付近（５０Ω）近くに特性点を持っていくことが必要となる。そうすることによって、信号源側からＦＥＴ側を見たインピーダンスが５０Ωに整合されていることになる。
特開平６−２１７０５号公報 特開平１０−１７８３２１号公報
図６（Ａ）で、プリマッチ回路又は外部整合回路において、直列にインダクタンスを挿入することは、チャートの等レジスタンス円上を時計回りにインダクタンス分だけ特性点を回転することに対応する。すなわち、ＦＥＴの入力端に一番近い個所にインダクタンスＬ０１が挿入された回路を考えると、ＦＥＴの入力端から信号源側を見たインピーダンスはΓＩＮ ＊（Ｐ０）であり、一端がＦＥＴの入力端に接続されている直列インダクタンスＬ０１の他端から信号源側を見たインピーダンスは、Ｐ１に移動する。言いかえると、直列インダクタンスＬ０１を通過することで、チャート上の特性点ΓＩＮ ＊（Ｐ０）は、Ｐ１に移る。
次いで、このインダクタンスＬ０１と接続されているプリマッチ用の並列キャパシタンスＣ０１を経て信号源側を見たインピーダンスは、特性点Ｐ１から等コンダクタンス円上をキャパシタンス分だけ時計周りに回転した特性点Ｐ２に移る。次いで、再度、直列インダクタンスＬ０２を経た後の信号源側を見たインピーダンスは、特性点Ｐ２から等レジスタンス円上を時計回りにインダクタンスＬ０２分だけ回転した特性点Ｐ３に移動する。
例えば、使用周波数を２ＧＨｚで、ＦＥＴの入力端から信号源側を見たインピーダンスΓＩＮ ＊（特性点Ｐ０）を（１.５−ｊ６.０）Ωとする。並列チップコンデンサとＦＥＴの入力電極とを接続するボンディングワイヤによるインダクタンスＬ０１が０.８ｎＨであるとすると、この直列インダクタンスＬ０１により特性点Ｐ０はＰ１に移り、インピーダンスが（１.５＋ｊ４.１）Ωとなる。また、並列チップコンデンサのキャパシタンスＣ０１が１５ｐＦであるとすると、この特性点Ｐ１はさらにＰ２に移り、インピーダンスが（１１.０＋ｊ４.１）Ωとなる。次いで、信号源側の入力回路と並列チップコンデンサとをボンディングワイヤにより接続し、これによるインダクタンスＬ０２が０.８ｎＨであるとする。この直列インダクタンスＬ０２により特性点Ｐ３に移り、インピーダンスが（１１.０＋ｊ１４.０）Ωとなる。
当初、インピーダンスΓＩＮ ＊のインピーダンス（１.５−ｊ６.０）Ωの絶対値｜ΓＩＮ ＊｜＝６.１８Ωであったものが、インダクタンスＬ０１、Ｌ０２及びキャパシタンスＣ０１を付与することにより（１１.０＋ｊ１４.０）Ωとなり、その絶対値｜Ｐ３｜＝１７.８Ωと大きくすることができ、外部回路の設計の自由度が広くなる。
しかしながら、高出力型のＴｒ（ＦＥＴを含む）の場合に、その形状寸法が大きくなり、これに伴い、Ｔｒのボンディングパッドから並列チップコンデンサまでのボンディングワイヤの本数を増やさなければならない。このボンディングワイヤは、寄生インダクタンスＬ０１を想定しているが、ワイヤ本数を増加させることは、その分だけインダクタンスＬ０１，Ｌ０２が小さくなることを意味している。
上述のインダクタンスＬ０１，Ｌ０２の値として用いた０.８ｎＨは、直径３０μｍの金ワイヤで長さ１.０ｍｍの場合の等価的なインダクタンス値であるが、このワイヤ本数が、例えば、４本となった時にはインダクタンスＬ０１，Ｌ０２は１／４の０.２ｎＨとなる。この場合、インダクタンスＬ０１を入れた特性点Ｐ１でインピーダンスが（１.５−ｊ０.３）Ωで、チャートの上半球に存在できない値となる。この後に、並列キャパシタンスＣ０１の１５ｐＨ及び直列インダクタンスＬ０２の０.２ｎＨを入れたとしても、特性点Ｐ３のインピーダンスが（０.５＋ｊ０.３）Ωにしかならず、実質的には外部インピーダンス整合回路の設計が困難となってしまう。
特性点Ｐ１が上半球に移動しない限り、上述のプリマッチ回路で並列キャパシタンスＣ０１を大きくしても、特性点Ｐ２はチャートの左端の位置に移動するだけで、インダクタンスＬ０２を調節しても特性点Ｐ３のインピーダンスを有意なものとすることができない。したがって、プリマッチ回路を想定する限りにおいて、Ｔｒの入力電極と並列コンデンサ間を接続するワイヤボンディングの寄生インダクタンス値を大きくする必要がある。
ボンディングワイヤのインダクタンスを大きくするには、ワイヤ長を長くするか、ワイヤ径を細くすることが考えられる。しかしながら、後者のワイヤ径を細くする方法は、ワイヤボンディングの強度の点、製造可能性の点から限界があり、現状の直径３０μｍが限界値とされている。前者のワイヤ長を長くするには、配線スペースの問題があり、単に長くするというだけでは解決することができない。
本発明は、上述した実情に鑑みてなされたもので、余分なスペースを必要とせずにボンディングワイヤ長を大きくすることが可能な半導体装置を提供することを課題とする。
本発明による半導体装置は、半導体素子の入力電極と入力信号線路との間にプリマッチング用のキャパシタ素子を配し、ボンディングワイヤを用いて並列接続する半導体装置であって、キャパシタ素子は半導体素子の入力電極が位置する側と反対側に配置し、キャパシタ素子と半導体素子の入力電極及び記入力線路は、ボンディングワイヤが半導体素子上を跨いで接続される。
半導体素子としては、各種の増幅用トランジスタを用いることができるが、特に高周波高出力増幅器用の電解効果形トランジスタを用いる場合に効果的である。また、半導体素子の入力電極と入力信号線路との間に並列接続するキャパシタ素子は、半導体素子を跨ぐボンディングワイヤと直交する方向に変位させて配置して接続し、複数個に分割した形態で用いることができる。なお、入力信号線路には、外部回路としてのインピーダンス整合回路を付加させることができる。
半導体素子の入力電極は、キャパシタ素子が配置される反対側となるため、入力電極とキャパシタ素子を接続するボンディングワイヤは、半導体素子を跨ぐようにして配線され、ワイヤ長を長くしてインダクタンス値を大きくすることができる。また、入力信号線路とキャパシタ素子とを接続するボンディングワイヤも半導体素子を跨ぐ構成とすることで、同様にワイヤ長を長くでき、インダクタンス値を大きくすることができる。
図１及び図２は、本発明の実施形態を説明する図で、図１（Ａ）は半導体素子の搭載状態を説明する図、図１（Ｂ）は図１（Ａ）に関連づけたプリマッチィング用の等価回路（プリマッチ回路）を説明する図、図２（Ａ）及び図２（Ｂ）はボンディングワイヤによる接続状態を説明する図である。図中、１はモジュール底板、１ａは突台部、２は回路基板、２ａは開口部、３ａは入力回路導体、３ｂは出力回路導体、４は半導体素子（ＦＥＴ）、５ａは入力電極、５ｂは出力電極、６はキャパシタ素子（並列コンデンサ）、７は接続電極、８ａ，８ｂ，８ｃはボンディングワイヤを示す。
図１（Ａ）に示すように、高周波高出力の増幅用ＦＥＴ等の半導体素子４は、銅等の熱放散性がよい導電性の金属からなるモジュール底板１上に設けた突台部１ａに直接搭載して使用される。また、プリマッチ用のキャパシタ素子６（以下、並列コンデンサという）も、半導体素子４と並べて同じ突台部１ａに搭載されるが、回路基板２側に搭載するようにしてもよい。回路基板２は、合成樹脂やセラミック等の絶縁基板上に、所望のパターンで回路導体を形成し、種々の回路チップ等を搭載してなり、モジュール底板１上に組み付けられる。放熱を必要とする上記のような半導体素子４等は、回路基板２に開口部２ａを形成して、モジュール底板１の突台部１ａに直接搭載することができる。
図１（Ａ）及び図２に示すように、半導体素子４を含む回路装置において、回路基板２との配線を行なう場合、ワイヤボンディングによる配線が行なわれる。先ず、半導体素子４の入力電極５ａとキャパシタ素子としての並列コンデンサ６の電極７は、ボンディングワイヤ８ａで接続される。また、入力信号線路の接続部である入力回路導体３ａと並列コンデンサ６の電極７も、ボンディングワイヤ８ｂで接続される。さらに、半導体素子４の出力電極５ｂと負荷となる出力回路線路の出力回路導体５ｂとは、ボンディングワイヤ８ｃで接続される。
そして、半導体素子４及び並列コンデンサ６の接地電極（図示されず）は、モジュール底板１に直接接触するなどして接地接続される。なお、所定の配線を行なった後は、回路基板２を蓋部材（図示せず）によってカバーされ、必要に応じて樹脂等を充填して封止し、半導体素子４の耐環境性を高めるとともに、ボンディングワイヤ８ａ〜８ｃが振動等により隣接ワイヤと電気的に接触するのを防止する。
ＧＨｚの高周波帯域で使用される半導体装置では、ボンディングワイヤ自体がインダクタとして働き、図６で説明したようにインピーダンス整合に寄与する回路要素となる。図１（Ａ）の構成を等価回路に置き換えると、図１（Ｂ）のようになる。すなわち、半導体素子４の入力回路側にボンディングワイヤ８ａにより直列インダクタンスＬ０１が生じ、ボンディングワイヤ８ｂにより直列インダクタンスＬ０２が生じる。そして、直列インダクタンスＬ０１とＬ０２との間に、並列コンデンサ６による並列キャパシタンスＣ０１が接続された点線で囲うプリマッチ回路が形成される。このプリマッチ回路は、図６（Ｂ）で説明したのと同様な回路となる。また、半導体素子４の出力回路側にボンディングワイヤ８ｃにより直列インダクタンスＬ００が生じ、次段の半導体素子の整合素子となる。
本発明においては、図１（Ａ）で示したように、半導体素子４の入力電極５ａが位置する側から離れた反対側に並列コンデンサ６を配置する構成としている。すなわち、半導体素子４の入力電極５ａと並列コンデンサ６が隣接しないように配置する。この結果、半導体素子４の入力電極５ａと並列コンデンサ６とを接続するボンディングワイヤ８ａは、半導体素子４を跨ぐようにして接続することとなり、ボンディングワイヤ８ａの長さが必然的に長くなり、インダクタンスＬ０１を大きくすることができる。
また、回路基板２上の入力回路導体３ａと並列コンデンサ６を接続するボンディングワイヤ８ｂも、半導体素子４を跨いで接続する必要があるため、ボンディングワイヤ８ｂの長さが必然的に長くなり、インダクタンスＬ０２を大きくすることができる。なお、図１（Ａ）において、入力回路導体３ａと半導体素子４との間に並列コンデンサ６を配置し、半導体素子４の入力電極５ａを右側に、出力電極５ｂを左側とするようにしてもよい。
但し、この場合、半導体素子４の入力電極５ａと並列コンデンサ６とを接続するボンディングワイヤ８ａは、半導体素子４を跨ぐようにして接続するのでインダクタンスＬ０１は大きくできるが、回路基板２上の入力回路導体３ａと並列コンデンサ６とは隣接する状態となり、接続するボンディングワイヤ８ｂは短くなってしまい、インダクタンスＬ０２を大きくすることはできない。しかし、インダクタンスＬ０１のみが大きくとれればよい場合は、採用することができる。また、図１（Ａ）の構成によれば、出力側のボンディングワイヤ８ｃも、並列コンデンサ６を跨いで出力回路導体３ｂに接続されるので、インダクタンスＬ００も大きくすることができる。
図２（Ａ）は並列コンデンサ６を複数個に分割形成し、半導体素子４と同様にモジュール底板１の突台部１ａ上に搭載した例を示す図である。並列コンデンサ６は、突台部１ａ上以外の底板１の平坦部に搭載されていてもよく、又は回路基板２上に搭載されるように構成してもよい。また、並列コンデンサ６は、図２（Ｂ）に示すような、複数個に分割されない単一構造のものであってもよい。半導体素子４は、例えば、６個の入力電極５ａを有し、それぞれの電極と並列コンデンサ６にボンディングワイヤ８ａで接続される。また、並列コンデンサ６のそれぞれと入力回路導体３ａとは、ボンディングワイヤ８ａと短絡を生じないようにしてボンディングワイヤ８ｂにより接続される。また、半導体素子４の出力側も入力電極５ａと同数の６個の出力電極５ｂを有し、並列コンデンサ６に接触しないようにして出力回路導体３ｂにボンディングワイヤ８ｃで接続される。
図２（Ｂ）は、並列コンデンサ６として、単一構造の１個のコンデンサを用いた例を示すとともに、半導体素子４から多少ずらせて配置した例を示す図である。並列コンデンサ６を半導体素子４の真横に並べるより、図のように半導体素子４を跨ぐボンディングワイヤ８ａ，８ｂと直交する方向に変位させて配置する。これにより、ボンディングワイヤ８ａ，８ｂは、斜め方向に配線されることとなり、わずかなスペース増でワイヤ長をさらに長くでき、インダクタンスＬ０１、Ｌ０２を大きくすることができる。なお、並列コンデンサ６をボンディングワイヤの延長方向に変位させ、半導体素子４と並列コンデンサ６間の距離を大きくすることによっても、ボンディングワイヤ８ａ，８ｂは長くすることが可能であるが、スペースを大きく増加させる必要があるため、構成上において得策でない。
図３は、電子回路部品でインピーダンスを整合させる外部整合回路の一例を説明する図で、図３（Ａ）は等価回路図、図３（Ｂ）はそのスミスチャートである。図中、Ｌ０３は直列インダクタンス、Ｌ０４は並列インダクタンス、Ｃ０２は並列キャパシタンス、Ｃ０３は直列キャパシタンス、Ｐ３〜Ｐ７は、それぞれのチャート上の特性点を示す。
図１，２は、プリマッチ回路としてのインピーダンスを調整する構成であるが、最終的には、図３（Ａ）に示すような回路素子による外部整合回路によってインピーダンス整合がとられる。この外部整合回路は、半導体素子がＦＥＴ増幅器である場合、ＦＥＴのゲートバイアスを兼ね、さらに前段にＦＥＴがある場合ＤＣ成分を遮断する必要があるため、直列キャパシタンスＣ０３と並列インダクタンスＬ０４を含む必要がある。
図３（Ａ）に示す外部整合回路は、図１の点線で示すプリマッチ回路の前段部分に挿入される範囲を示し、例えば、直列インダクタンスＬ０３と並列インダクタンスＬ０４の間に並列キャパシタンスＣ０２を接続し、並列インダクタンスＬ０４の前に直列キャパシタンスＣ０３を接続した構成を想定することができる。直列インダクタンスＬ０３の始端は、図１のプリマッチ回路の入力回路導体３ａに接続されるものとし、図３（Ｂ）のスミスチャート上の特性点がＰ３としたとき、そのイピーダンスΓｍｓがチャート中央に移動するように、上述のインダクタンス値及びキャパシタンス値が選定される。
特性点Ｐ３は、図６で説明したＰ３を想定したもので、いま、上述したプリマッチ回路によって、信号源側を見たインピーダンスΓｍｓが、この特性点Ｐ３まで移動されているものとする。この特性点Ｐ３は、外部整合回路の直列インダクタンスＬ０３により、等レジスタンス円上の特性点Ｐ４に移動する。次いで、並列キャパシタンスＣ０２により、等コンダクタンス円上の特性点Ｐ５に移動するとともに、並列インダクタンスＬ０４により、同じ等コンダクタンス円上を特性点Ｐ６まで戻る。そして、最後に直列キャパシタンスＣ０３により、等レジスタンス円上を反時計方向に回って中央の特性点Ｐ７＝５０Ωに移動して、全体としてのインピーダンス整合が実現される。
ここで、並列インダクタンスＬ０４が十分大きい場合は、特性点Ｐ５から特性点Ｐ６に戻る軌跡を省略することができる。すなわち、特性点Ｐ４から特性点Ｐ６までを等コンダクタンス円上を移動し、並列インダクタンスＬ０４が十分大きいので、同じ等コンダクタンス円上の戻る軌跡を考慮しなくてもよく、直接に直列キャパシタンスＣ０３の効果で特性点Ｐ６から特性点Ｐ７に移動させることができる。
以上の回路構成の具体例として、例えば、図６のΓｉｎ＝（１.５＋ｊ６.０）Ωを想定したとする。そして、その共役インピーダンスΓｉｎ＊＝（１.５−ｊ６.０）Ωは、直列インダクタンスＬ０１，Ｌ０２＝０.８ｎＨ、並列キャパシタンスＣ０１＝１５ｐＦにより、特性点Ｐ３でそのインピーダンスΓｍｓ＝（１１.０＋ｊ１４.０）Ωに移動しているものとする。
外部整合回路の直列インダクタンスＬ０３＝１.５ｎＨとすると、特性点Ｐ３からＰ４（１１.０＋ｊ３２.８）Ωに移動し、並列キャパシタＣ０２＝２.０ｐＦとすると、特性点Ｐ５（１０３＋ｊ２５.０）Ωに移動する。次の並列インダクタンスＬ０４＝１０ｎＨとすると、Ｐ６（４８.４＋ｊ５４.０）Ωに移動し、直列キャパシタＣ０３＝１.５ｐＦとすると、特性点Ｐ７（４８.９＋ｊ１.０）Ωを実現することができる。
なお、並列キャパシタＣ０２＝１.４ｐＦとした場合には、特性点Ｐ５（５１＋ｊ５４）Ωとなるため、直列インダクタンスＬ０４を介することなく直接に直列コンデンサＣ０３＝１.５ｐＦに接続することで、（５１＋ｊ１）Ωを得ることができる。この場合には、直列インダクタンスＬ０４は、使用周波数（例えば、２ＧＨｚ）において、十分に大きいインピーダンスを持っている必要がある。
図４は、２ＧＨｚ付近の帯域を持つＰＨＳ基地局等で使用される高周波高出力増幅器の一例を示す図で、上述した構成のプリマッチ回路や外部整合回路を用いて、インピーダンス整合を実現することができる。この高出力増幅器は、例えば、初段ＦＥＴ６、中段ＦＥＴ８，最終段ＦＥＴ１０の３段で構成される増幅器で、各段に１０ｄＢの利得を割振り、２ＧＨｚの使用帯域において合計で３０ｄＢを実現させている。初段ＦＥＴ６には、抵抗Ｒ１〜Ｒ４、コンデンサＣ１，Ｃ２で構成される回路によりインピーダンス整合が行なわれ、端子３２からＦＥＴ６にゲートバイアスが印加される。
また、初段ＦＥＴ６は、そのドレインとゲート間に、抵抗Ｒ５とコンデンサＣ４からなる帰還回路が設けられていて、２ＧＨｚでの利得の平坦化を実現している。初段ＦＥＴ６のドレイン側には、コンデンサＣ５、Ｃ８、スタブＳ１、抵抗Ｒ６〜Ｒ８の混成回路による負荷と、インダクタＬ１のλ／４に相当するフィルタが接続されている。２ＧＨｚを中心とする信号は、このインダクタＬ１により電源回路と遮断され、その大部分がコンデンサＣ５以下の回路に流れる。抵抗Ｒ６、Ｒ７は、中段ＦＥＴ８のゲートバイアス回路を兼ね、また、スタブＳ１はキャパシタ成分を有するスタブに相当する。
中段ＦＥＴ８にも、そのゲートとドレイン間に抵抗Ｒ９とコンデンサ１０の直列回路からなる帰還回路が設けられていて、帯域特性の平坦化を図っている。中間ＦＥＴ８のドレイン側にはλ／４に相当するスタブＳ３及びコンデンサＣ１２、並びにスタブＳ２、コンデンサＣ１３、抵抗Ｒ１１，Ｒ１２の構成からなる負荷が接続される。スタブＳ３はλ／４に相当し、高周波信号を遮断する。さらにコンデンサＣ１３には、可変型のトリマーコンデンサが用いられ、この容量値を変化させることで段間結合回路の周波数特性を変え、増幅器全体の特性を補償している。
最終段ＦＥＴ１０のゲートバイアスは抵抗Ｒ１２から供給される。最終段ＦＥＴ１０は前の２つのＦＥＴと異なり、ゲートとドレイン間に抵抗とコンデンサからなる帰還回路を設けていない。これは、最終段で帰還回路を設けることによる利得低下を避けるためである。最終段ＦＥＴ１０のドレインには、スタブＳ４、コンデンサＣ１８、スタブＳ５、コンデンサＣ２０，Ｃ２２で構成される出力整合回路が挿入され、増幅器の出力インピーダンスを調整している。
図５は、上述した増幅器をモジュール化した実装例を示す図である。図中、１０は回路基板、１１は開口部、１２は回路部品、１３は外部接続リード、１４はモジュール底板、１５は取付けタブを示す。図に示す実装例は、図４の回路例に完全に一致するものではないが、初段ＦＥＴをＦＥＴ−Ａ、中段ＦＥＴをＦＥＴ−Ｂ、最終段ＦＥＴをＦＥＴ−Ｃで示し、プリマッチ回路用の並列コンデンサをＣａ，Ｃｂ，Ｃｃで示してある。なお、増幅器は３段ＦＥＴである必要はなく、１段であっても、４段であってもよい。
モジュール増幅器としては、銅等の厚さ０.７ｍｍ程度の金属板からなるモジュール底板１４上に、多数の回路部品を搭載した厚み０.７ｍｍ程度のセラミック又は樹脂等の絶縁基板からなる回路基板１０を載置し、所定の配線が行なわれる。ＦＥＴ等の発熱部品は、回路基板１０の開口部１１を通してモジュール底板１４に直接搭載して放熱が行なわれるようにする。また、モジュール底板１４には、取付けタブ１５等が一体に設けられていて、搭載機器の母基板に取付け固定され、外部接続リード１３により外部回路に接続される。
ＦＥＴは、取出せる電流値が大きくなるほどゲート幅大きくなり、ゲート容量はゲート幅に比例して増加するため入力インピーダンスを低下する。したがって、初段ＦＥＴ−Ａに対して、最終段ＦＥＴ−Ｃは形状寸法も大きくなり、上述の入力インピーダンスは（１.５＋ｊ２.０）Ω程度である。しかし、ＦＥＴ単体の形状を大きくする代わりに複数のＦＥＴを使用して構成してもよい。
ＦＥＴのサイズを大きくしたり、複数個使用する場合、入出力回路導体に接続されるボンディングワイヤ数が増加し、インダクタンスが小さくなりインピーダンスの整合がとりにくくなることから、図１、２で説明したように並列コンデンサＣａ〜Ｃｃを用いてプリマッチ回路を形成している。図では、全段のＦＥＴに並列コンデンサを接続する例を示したが、通常のインピーダンス整合回路で対応可能な場合は、必ずしも全てのＦＥＴにプリマッチ回路を設ける必要はない。
図５において、回路基板に設けた開口部１１により、初段のＦＥＴ−Ａ〜最終段のＦＥＴ−Ｃをモジュール底板１４に直接搭載させるとともに、隣接して並列コンデンサＣａ〜Ｃｃを搭載させている。なお、並列コンデンサＣａ〜Ｃｃは、図では開口部１１を通してモジュール底板１４に搭載させているが、開口部１１を小さくして回路基板１０上に搭載されるようにしてもよい。
並列コンデンサＣａ〜Ｃｃは、図１（Ａ）で説明したように、ＦＥＴ−Ａ〜ＦＥＴ−Ｃの入力電極（ソース電極）と反対側の出力電極（ドレイン電極）と隣接するように配置し、入力電極と並列コンデンサとを接続するボンディングワイヤ長さが長く取れるようにしている。なお、所定の配線を行なった後は、回路基板１０を蓋部材（図示せず）によって閉塞し、ポッティング樹脂により封止し、ＦＥＴの耐環境性を高めるとともに、ボンディングワイヤ８ａ〜８ｃが振動等により隣接ワイヤと電気的に接触するのを防止している。
本発明の実施形態の概略を説明する図である。 本発明によるボンディングワイヤによる接続状態を説明する図である 本発明において、外部整合回路でインピーダンス整合をさせる一例を説明する図である。 本発明が適用される高周波高出力増幅器の一例を説明する図である。 本発明が適用される高周波高出力増幅器の実装例を説明する図である。 従来の問題点を説明する図ある。
符号の説明
１，１４…モジュール底板、１ａ…突台部、２，１０…回路基板、２ａ、１１…開口部、３ａ…入力回路導体、３ｂ…出力回路導体、４…半導体素子（ＦＥＴ）、５ａ…入力電極、５ｂ…出力電極、６…キャパシタ素子（並列コンデンサ）、７…接続電極、８ａ，８ｂ，８ｃ…ボンディングワイヤ、１２…回路部品、１３…外部接続リード、１５…取付けタブ。

Claims (5)

  1. 半導体素子の入力電極と入力信号線路との間にプリマッチング用のキャパシタ素子を配し、ボンディングワイヤを用いて並列接続する半導体装置であって、前記キャパシタ素子は前記半導体素子の入力電極が位置する側と反対側に配置し、前記キャパシタ素子と前記半導体素子の入力電極及び前記入力線路は、前記ボンディングワイヤが前記半導体素子上を跨ぐようにして接続されていることを特徴とする半導体装置。
  2. 前記半導体素子は、高周波高出力増幅器用の電解効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
  3. 前記キャパシタ素子は、前記半導体素子を跨ぐボンディングワイヤと直交する方向に変位して配置されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記キャパシタ素子は、複数個に分割されていることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記入力信号線路には、インピーダンス整合回路を含んでいることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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US9640530B2 (en) 2015-02-25 2017-05-02 Mitsubishi Electric Corporation Semiconductor device

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