JP2005051062A - 半導体装置 - Google Patents
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Abstract
【課題】余分なスペースを必要とせずにボンディングワイヤ長を大きくすることが可能な半導体装置を提供する。
【解決手段】半導体素子4の入力電極5aと入力信号線路3aとの間にプリマッチング用のキャパシタ素子6を配し、ボンディングワイヤ8a,8b,8cを用いて並列接続する半導体装置であって、キャパシタ素子6は半導体素子4の入力電極5aが位置する側と反対側に配置され、キャパシタ素子6と半導体素子4の入力電極5a及び入力信号線路3aは、ボンディングワイヤ8a、8bが半導体素子4上を跨いで接続される。
【選択図】図1
【解決手段】半導体素子4の入力電極5aと入力信号線路3aとの間にプリマッチング用のキャパシタ素子6を配し、ボンディングワイヤ8a,8b,8cを用いて並列接続する半導体装置であって、キャパシタ素子6は半導体素子4の入力電極5aが位置する側と反対側に配置され、キャパシタ素子6と半導体素子4の入力電極5a及び入力信号線路3aは、ボンディングワイヤ8a、8bが半導体素子4上を跨いで接続される。
【選択図】図1
Description
本発明は、高周波増幅回路に用いられるバイポーラトランジスタ、電界効果トランジスタ等の半導体素子を実装した半導体装置に関するものである。
GHr帯(例えば、PHS、携帯電話等で使用されている帯域)のような高周波帯域で用いられるトランジスタ(以下、Trと略称する)、特に高出力形Trの実装については種々の問題がある。例えば、高周波/高出力Trでは、高出力を得るのにTrのサイズが大きくなる。この場合、Trのサイズに比例する素子容量、例えば、電界効果トランジスタ(以下、FRTという)ではゲート−ソース間容量Cgs、バイポーラTrではベース−コレクタ間容量Cbc等が大きくなるため、素子自体の入力インピーダンスは小さくなってしまう。
信号周波数がGHzを超えるマイクロ波帯では、各素子のインピーダンスが揃っていないと、インピーダンスの不整合のノード(接点)で反射が生じ、信号波形が乱れてしまう。また、インピーダンス不整合状態では、信号パワーが適正に素子に入力されなくなり、電力効率が低下する。マイクロ波帯では、このインピーダンスを伝送インピーダンスである50Ωに一致させている。上述の高出力Trにおいても、伝送インピーダンスと素子自体の入力インピーダンスとの整合をとるため、入力回路としてインピーダンス整合回路(インダクタとキャパシタからなる複合回路)を設けている。しかしながら、高出力Trのようにその入力インピーダンスが小さくなると、このインピーダンス整合回路で整合をとることが次第に難しくなってくる。
これについて、図6(A)のスミチャートを用いて説明する。このスミチャートでは、円の中心を通る線が純抵抗を表し、右端が解放(∞Ω)、左端が短絡(0Ω)、そして円の中心が特性インピーダンス(50Ω)に対応している。Trの入力インピーダンスは、Zi=Ri+j・Xiの形で表せる複素量である。このZiをスミチャート上で表すと、左端の0Ωに近い領域(P0)にプロットされる(Ri:数Ω、Xi:数Ω)。そして、インピーダンス整合を行なうということは、このプロットされた点(P0)から出発して、インダクタ(L)及びキャパシタ(C)の接続を工夫して、この点(P0)をチャートの中央(50Ω)付近まで持ってくることを言う。
ところが、この素子の入力Ziがあまりに左端に近い場合は、L,Cの値選定や接続方法を工夫しても、その特性点をチャートの中心に持ってくるのは容易でない。このため、通常の高出力Trにおいては、素子内(パッケージ内)にプリマッチング回路(以下、プリマッチ回路という)を設け、このプリマッチ回路により特性点をチャートの左端から、ある程度離れた右側の領域まで移動させておき、外部のインピーダンス整合回路で最終的にチャートの中心に整合させる方法がとられる。プリマッチ回路は、Tr素子に電気的に接続されるボンディングワイヤ、あるいは、Tr素子にボンディングするためのボンディングパッド等の本来的に備わる寄生インピーダンス等を含んだものとなる(例えば、特許文献1参照)。
また、高周波電力増幅器をFETで構成した場合、一般に、信号源側のインピーダンス整合回路(外部整合回路)とFETとの間に、プリマッチング用にチップコンデンサからなる並列キャパシタを配置する構成が知られている(例えば、特許文献2参照)。図6(B)は、前記特許文献2に開示のようなTr素子として、例えば、高周波増幅用のFETが用いられ、ボンディングワイヤの存在を考慮したプリマッチ回路の例を説明する図である。図において、例えば、点線で囲う部分をプリマッチ回路とし、ボンディングワイヤによるインダクタンスをL01、L02、チップコンデンサによる並列キャパシタンスをC01とし、スミスチャート上の特性点をP0〜P3とする。
また、FETの入力端からFET側を見たときのインピーダンスがΓINであったとすると、逆の方向、すなわちFETの入力端から信号源側を見たインピーダンスは、その共役であるΓIN *となる。プリマッチ回路及び外部整合回路においては、このΓIN *から出発して、図6(A)のチャートの中央付近(50Ω)近くに特性点を持っていくことが必要となる。そうすることによって、信号源側からFET側を見たインピーダンスが50Ωに整合されていることになる。
特開平6−21705号公報
特開平10−178321号公報
図6(A)で、プリマッチ回路又は外部整合回路において、直列にインダクタンスを挿入することは、チャートの等レジスタンス円上を時計回りにインダクタンス分だけ特性点を回転することに対応する。すなわち、FETの入力端に一番近い個所にインダクタンスL01が挿入された回路を考えると、FETの入力端から信号源側を見たインピーダンスはΓIN *(P0)であり、一端がFETの入力端に接続されている直列インダクタンスL01の他端から信号源側を見たインピーダンスは、P1に移動する。言いかえると、直列インダクタンスL01を通過することで、チャート上の特性点ΓIN *(P0)は、P1に移る。
次いで、このインダクタンスL01と接続されているプリマッチ用の並列キャパシタンスC01を経て信号源側を見たインピーダンスは、特性点P1から等コンダクタンス円上をキャパシタンス分だけ時計周りに回転した特性点P2に移る。次いで、再度、直列インダクタンスL02を経た後の信号源側を見たインピーダンスは、特性点P2から等レジスタンス円上を時計回りにインダクタンスL02分だけ回転した特性点P3に移動する。
例えば、使用周波数を2GHzで、FETの入力端から信号源側を見たインピーダンスΓIN *(特性点P0)を(1.5−j6.0)Ωとする。並列チップコンデンサとFETの入力電極とを接続するボンディングワイヤによるインダクタンスL01が0.8nHであるとすると、この直列インダクタンスL01により特性点P0はP1に移り、インピーダンスが(1.5+j4.1)Ωとなる。また、並列チップコンデンサのキャパシタンスC01が15pFであるとすると、この特性点P1はさらにP2に移り、インピーダンスが(11.0+j4.1)Ωとなる。次いで、信号源側の入力回路と並列チップコンデンサとをボンディングワイヤにより接続し、これによるインダクタンスL02が0.8nHであるとする。この直列インダクタンスL02により特性点P3に移り、インピーダンスが(11.0+j14.0)Ωとなる。
当初、インピーダンスΓIN *のインピーダンス(1.5−j6.0)Ωの絶対値|ΓIN *|=6.18Ωであったものが、インダクタンスL01、L02及びキャパシタンスC01を付与することにより(11.0+j14.0)Ωとなり、その絶対値|P3|=17.8Ωと大きくすることができ、外部回路の設計の自由度が広くなる。
しかしながら、高出力型のTr(FETを含む)の場合に、その形状寸法が大きくなり、これに伴い、Trのボンディングパッドから並列チップコンデンサまでのボンディングワイヤの本数を増やさなければならない。このボンディングワイヤは、寄生インダクタンスL01を想定しているが、ワイヤ本数を増加させることは、その分だけインダクタンスL01,L02が小さくなることを意味している。
上述のインダクタンスL01,L02の値として用いた0.8nHは、直径30μmの金ワイヤで長さ1.0mmの場合の等価的なインダクタンス値であるが、このワイヤ本数が、例えば、4本となった時にはインダクタンスL01,L02は1/4の0.2nHとなる。この場合、インダクタンスL01を入れた特性点P1でインピーダンスが(1.5−j0.3)Ωで、チャートの上半球に存在できない値となる。この後に、並列キャパシタンスC01の15pH及び直列インダクタンスL02の0.2nHを入れたとしても、特性点P3のインピーダンスが(0.5+j0.3)Ωにしかならず、実質的には外部インピーダンス整合回路の設計が困難となってしまう。
特性点P1が上半球に移動しない限り、上述のプリマッチ回路で並列キャパシタンスC01を大きくしても、特性点P2はチャートの左端の位置に移動するだけで、インダクタンスL02を調節しても特性点P3のインピーダンスを有意なものとすることができない。したがって、プリマッチ回路を想定する限りにおいて、Trの入力電極と並列コンデンサ間を接続するワイヤボンディングの寄生インダクタンス値を大きくする必要がある。
ボンディングワイヤのインダクタンスを大きくするには、ワイヤ長を長くするか、ワイヤ径を細くすることが考えられる。しかしながら、後者のワイヤ径を細くする方法は、ワイヤボンディングの強度の点、製造可能性の点から限界があり、現状の直径30μmが限界値とされている。前者のワイヤ長を長くするには、配線スペースの問題があり、単に長くするというだけでは解決することができない。
本発明は、上述した実情に鑑みてなされたもので、余分なスペースを必要とせずにボンディングワイヤ長を大きくすることが可能な半導体装置を提供することを課題とする。
本発明は、上述した実情に鑑みてなされたもので、余分なスペースを必要とせずにボンディングワイヤ長を大きくすることが可能な半導体装置を提供することを課題とする。
本発明による半導体装置は、半導体素子の入力電極と入力信号線路との間にプリマッチング用のキャパシタ素子を配し、ボンディングワイヤを用いて並列接続する半導体装置であって、キャパシタ素子は半導体素子の入力電極が位置する側と反対側に配置し、キャパシタ素子と半導体素子の入力電極及び記入力線路は、ボンディングワイヤが半導体素子上を跨いで接続される。
半導体素子としては、各種の増幅用トランジスタを用いることができるが、特に高周波高出力増幅器用の電解効果形トランジスタを用いる場合に効果的である。また、半導体素子の入力電極と入力信号線路との間に並列接続するキャパシタ素子は、半導体素子を跨ぐボンディングワイヤと直交する方向に変位させて配置して接続し、複数個に分割した形態で用いることができる。なお、入力信号線路には、外部回路としてのインピーダンス整合回路を付加させることができる。
半導体素子の入力電極は、キャパシタ素子が配置される反対側となるため、入力電極とキャパシタ素子を接続するボンディングワイヤは、半導体素子を跨ぐようにして配線され、ワイヤ長を長くしてインダクタンス値を大きくすることができる。また、入力信号線路とキャパシタ素子とを接続するボンディングワイヤも半導体素子を跨ぐ構成とすることで、同様にワイヤ長を長くでき、インダクタンス値を大きくすることができる。
図1及び図2は、本発明の実施形態を説明する図で、図1(A)は半導体素子の搭載状態を説明する図、図1(B)は図1(A)に関連づけたプリマッチィング用の等価回路(プリマッチ回路)を説明する図、図2(A)及び図2(B)はボンディングワイヤによる接続状態を説明する図である。図中、1はモジュール底板、1aは突台部、2は回路基板、2aは開口部、3aは入力回路導体、3bは出力回路導体、4は半導体素子(FET)、5aは入力電極、5bは出力電極、6はキャパシタ素子(並列コンデンサ)、7は接続電極、8a,8b,8cはボンディングワイヤを示す。
図1(A)に示すように、高周波高出力の増幅用FET等の半導体素子4は、銅等の熱放散性がよい導電性の金属からなるモジュール底板1上に設けた突台部1aに直接搭載して使用される。また、プリマッチ用のキャパシタ素子6(以下、並列コンデンサという)も、半導体素子4と並べて同じ突台部1aに搭載されるが、回路基板2側に搭載するようにしてもよい。回路基板2は、合成樹脂やセラミック等の絶縁基板上に、所望のパターンで回路導体を形成し、種々の回路チップ等を搭載してなり、モジュール底板1上に組み付けられる。放熱を必要とする上記のような半導体素子4等は、回路基板2に開口部2aを形成して、モジュール底板1の突台部1aに直接搭載することができる。
図1(A)及び図2に示すように、半導体素子4を含む回路装置において、回路基板2との配線を行なう場合、ワイヤボンディングによる配線が行なわれる。先ず、半導体素子4の入力電極5aとキャパシタ素子としての並列コンデンサ6の電極7は、ボンディングワイヤ8aで接続される。また、入力信号線路の接続部である入力回路導体3aと並列コンデンサ6の電極7も、ボンディングワイヤ8bで接続される。さらに、半導体素子4の出力電極5bと負荷となる出力回路線路の出力回路導体5bとは、ボンディングワイヤ8cで接続される。
そして、半導体素子4及び並列コンデンサ6の接地電極(図示されず)は、モジュール底板1に直接接触するなどして接地接続される。なお、所定の配線を行なった後は、回路基板2を蓋部材(図示せず)によってカバーされ、必要に応じて樹脂等を充填して封止し、半導体素子4の耐環境性を高めるとともに、ボンディングワイヤ8a〜8cが振動等により隣接ワイヤと電気的に接触するのを防止する。
GHzの高周波帯域で使用される半導体装置では、ボンディングワイヤ自体がインダクタとして働き、図6で説明したようにインピーダンス整合に寄与する回路要素となる。図1(A)の構成を等価回路に置き換えると、図1(B)のようになる。すなわち、半導体素子4の入力回路側にボンディングワイヤ8aにより直列インダクタンスL01が生じ、ボンディングワイヤ8bにより直列インダクタンスL02が生じる。そして、直列インダクタンスL01とL02との間に、並列コンデンサ6による並列キャパシタンスC01が接続された点線で囲うプリマッチ回路が形成される。このプリマッチ回路は、図6(B)で説明したのと同様な回路となる。また、半導体素子4の出力回路側にボンディングワイヤ8cにより直列インダクタンスL00が生じ、次段の半導体素子の整合素子となる。
本発明においては、図1(A)で示したように、半導体素子4の入力電極5aが位置する側から離れた反対側に並列コンデンサ6を配置する構成としている。すなわち、半導体素子4の入力電極5aと並列コンデンサ6が隣接しないように配置する。この結果、半導体素子4の入力電極5aと並列コンデンサ6とを接続するボンディングワイヤ8aは、半導体素子4を跨ぐようにして接続することとなり、ボンディングワイヤ8aの長さが必然的に長くなり、インダクタンスL01を大きくすることができる。
また、回路基板2上の入力回路導体3aと並列コンデンサ6を接続するボンディングワイヤ8bも、半導体素子4を跨いで接続する必要があるため、ボンディングワイヤ8bの長さが必然的に長くなり、インダクタンスL02を大きくすることができる。なお、図1(A)において、入力回路導体3aと半導体素子4との間に並列コンデンサ6を配置し、半導体素子4の入力電極5aを右側に、出力電極5bを左側とするようにしてもよい。
但し、この場合、半導体素子4の入力電極5aと並列コンデンサ6とを接続するボンディングワイヤ8aは、半導体素子4を跨ぐようにして接続するのでインダクタンスL01は大きくできるが、回路基板2上の入力回路導体3aと並列コンデンサ6とは隣接する状態となり、接続するボンディングワイヤ8bは短くなってしまい、インダクタンスL02を大きくすることはできない。しかし、インダクタンスL01のみが大きくとれればよい場合は、採用することができる。また、図1(A)の構成によれば、出力側のボンディングワイヤ8cも、並列コンデンサ6を跨いで出力回路導体3bに接続されるので、インダクタンスL00も大きくすることができる。
図2(A)は並列コンデンサ6を複数個に分割形成し、半導体素子4と同様にモジュール底板1の突台部1a上に搭載した例を示す図である。並列コンデンサ6は、突台部1a上以外の底板1の平坦部に搭載されていてもよく、又は回路基板2上に搭載されるように構成してもよい。また、並列コンデンサ6は、図2(B)に示すような、複数個に分割されない単一構造のものであってもよい。半導体素子4は、例えば、6個の入力電極5aを有し、それぞれの電極と並列コンデンサ6にボンディングワイヤ8aで接続される。また、並列コンデンサ6のそれぞれと入力回路導体3aとは、ボンディングワイヤ8aと短絡を生じないようにしてボンディングワイヤ8bにより接続される。また、半導体素子4の出力側も入力電極5aと同数の6個の出力電極5bを有し、並列コンデンサ6に接触しないようにして出力回路導体3bにボンディングワイヤ8cで接続される。
図2(B)は、並列コンデンサ6として、単一構造の1個のコンデンサを用いた例を示すとともに、半導体素子4から多少ずらせて配置した例を示す図である。並列コンデンサ6を半導体素子4の真横に並べるより、図のように半導体素子4を跨ぐボンディングワイヤ8a,8bと直交する方向に変位させて配置する。これにより、ボンディングワイヤ8a,8bは、斜め方向に配線されることとなり、わずかなスペース増でワイヤ長をさらに長くでき、インダクタンスL01、L02を大きくすることができる。なお、並列コンデンサ6をボンディングワイヤの延長方向に変位させ、半導体素子4と並列コンデンサ6間の距離を大きくすることによっても、ボンディングワイヤ8a,8bは長くすることが可能であるが、スペースを大きく増加させる必要があるため、構成上において得策でない。
図3は、電子回路部品でインピーダンスを整合させる外部整合回路の一例を説明する図で、図3(A)は等価回路図、図3(B)はそのスミスチャートである。図中、L03は直列インダクタンス、L04は並列インダクタンス、C02は並列キャパシタンス、C03は直列キャパシタンス、P3〜P7は、それぞれのチャート上の特性点を示す。
図1,2は、プリマッチ回路としてのインピーダンスを調整する構成であるが、最終的には、図3(A)に示すような回路素子による外部整合回路によってインピーダンス整合がとられる。この外部整合回路は、半導体素子がFET増幅器である場合、FETのゲートバイアスを兼ね、さらに前段にFETがある場合DC成分を遮断する必要があるため、直列キャパシタンスC03と並列インダクタンスL04を含む必要がある。
図3(A)に示す外部整合回路は、図1の点線で示すプリマッチ回路の前段部分に挿入される範囲を示し、例えば、直列インダクタンスL03と並列インダクタンスL04の間に並列キャパシタンスC02を接続し、並列インダクタンスL04の前に直列キャパシタンスC03を接続した構成を想定することができる。直列インダクタンスL03の始端は、図1のプリマッチ回路の入力回路導体3aに接続されるものとし、図3(B)のスミスチャート上の特性点がP3としたとき、そのイピーダンスΓmsがチャート中央に移動するように、上述のインダクタンス値及びキャパシタンス値が選定される。
特性点P3は、図6で説明したP3を想定したもので、いま、上述したプリマッチ回路によって、信号源側を見たインピーダンスΓmsが、この特性点P3まで移動されているものとする。この特性点P3は、外部整合回路の直列インダクタンスL03により、等レジスタンス円上の特性点P4に移動する。次いで、並列キャパシタンスC02により、等コンダクタンス円上の特性点P5に移動するとともに、並列インダクタンスL04により、同じ等コンダクタンス円上を特性点P6まで戻る。そして、最後に直列キャパシタンスC03により、等レジスタンス円上を反時計方向に回って中央の特性点P7=50Ωに移動して、全体としてのインピーダンス整合が実現される。
ここで、並列インダクタンスL04が十分大きい場合は、特性点P5から特性点P6に戻る軌跡を省略することができる。すなわち、特性点P4から特性点P6までを等コンダクタンス円上を移動し、並列インダクタンスL04が十分大きいので、同じ等コンダクタンス円上の戻る軌跡を考慮しなくてもよく、直接に直列キャパシタンスC03の効果で特性点P6から特性点P7に移動させることができる。
以上の回路構成の具体例として、例えば、図6のΓin=(1.5+j6.0)Ωを想定したとする。そして、その共役インピーダンスΓin*=(1.5−j6.0)Ωは、直列インダクタンスL01,L02=0.8nH、並列キャパシタンスC01=15pFにより、特性点P3でそのインピーダンスΓms=(11.0+j14.0)Ωに移動しているものとする。
外部整合回路の直列インダクタンスL03=1.5nHとすると、特性点P3からP4(11.0+j32.8)Ωに移動し、並列キャパシタC02=2.0pFとすると、特性点P5(103+j25.0)Ωに移動する。次の並列インダクタンスL04=10nHとすると、P6(48.4+j54.0)Ωに移動し、直列キャパシタC03=1.5pFとすると、特性点P7(48.9+j1.0)Ωを実現することができる。
なお、並列キャパシタC02=1.4pFとした場合には、特性点P5(51+j54)Ωとなるため、直列インダクタンスL04を介することなく直接に直列コンデンサC03=1.5pFに接続することで、(51+j1)Ωを得ることができる。この場合には、直列インダクタンスL04は、使用周波数(例えば、2GHz)において、十分に大きいインピーダンスを持っている必要がある。
図4は、2GHz付近の帯域を持つPHS基地局等で使用される高周波高出力増幅器の一例を示す図で、上述した構成のプリマッチ回路や外部整合回路を用いて、インピーダンス整合を実現することができる。この高出力増幅器は、例えば、初段FET6、中段FET8,最終段FET10の3段で構成される増幅器で、各段に10dBの利得を割振り、2GHzの使用帯域において合計で30dBを実現させている。初段FET6には、抵抗R1〜R4、コンデンサC1,C2で構成される回路によりインピーダンス整合が行なわれ、端子32からFET6にゲートバイアスが印加される。
また、初段FET6は、そのドレインとゲート間に、抵抗R5とコンデンサC4からなる帰還回路が設けられていて、2GHzでの利得の平坦化を実現している。初段FET6のドレイン側には、コンデンサC5、C8、スタブS1、抵抗R6〜R8の混成回路による負荷と、インダクタL1のλ/4に相当するフィルタが接続されている。2GHzを中心とする信号は、このインダクタL1により電源回路と遮断され、その大部分がコンデンサC5以下の回路に流れる。抵抗R6、R7は、中段FET8のゲートバイアス回路を兼ね、また、スタブS1はキャパシタ成分を有するスタブに相当する。
中段FET8にも、そのゲートとドレイン間に抵抗R9とコンデンサ10の直列回路からなる帰還回路が設けられていて、帯域特性の平坦化を図っている。中間FET8のドレイン側にはλ/4に相当するスタブS3及びコンデンサC12、並びにスタブS2、コンデンサC13、抵抗R11,R12の構成からなる負荷が接続される。スタブS3はλ/4に相当し、高周波信号を遮断する。さらにコンデンサC13には、可変型のトリマーコンデンサが用いられ、この容量値を変化させることで段間結合回路の周波数特性を変え、増幅器全体の特性を補償している。
最終段FET10のゲートバイアスは抵抗R12から供給される。最終段FET10は前の2つのFETと異なり、ゲートとドレイン間に抵抗とコンデンサからなる帰還回路を設けていない。これは、最終段で帰還回路を設けることによる利得低下を避けるためである。最終段FET10のドレインには、スタブS4、コンデンサC18、スタブS5、コンデンサC20,C22で構成される出力整合回路が挿入され、増幅器の出力インピーダンスを調整している。
図5は、上述した増幅器をモジュール化した実装例を示す図である。図中、10は回路基板、11は開口部、12は回路部品、13は外部接続リード、14はモジュール底板、15は取付けタブを示す。図に示す実装例は、図4の回路例に完全に一致するものではないが、初段FETをFET−A、中段FETをFET−B、最終段FETをFET−Cで示し、プリマッチ回路用の並列コンデンサをCa,Cb,Ccで示してある。なお、増幅器は3段FETである必要はなく、1段であっても、4段であってもよい。
モジュール増幅器としては、銅等の厚さ0.7mm程度の金属板からなるモジュール底板14上に、多数の回路部品を搭載した厚み0.7mm程度のセラミック又は樹脂等の絶縁基板からなる回路基板10を載置し、所定の配線が行なわれる。FET等の発熱部品は、回路基板10の開口部11を通してモジュール底板14に直接搭載して放熱が行なわれるようにする。また、モジュール底板14には、取付けタブ15等が一体に設けられていて、搭載機器の母基板に取付け固定され、外部接続リード13により外部回路に接続される。
FETは、取出せる電流値が大きくなるほどゲート幅大きくなり、ゲート容量はゲート幅に比例して増加するため入力インピーダンスを低下する。したがって、初段FET−Aに対して、最終段FET−Cは形状寸法も大きくなり、上述の入力インピーダンスは(1.5+j2.0)Ω程度である。しかし、FET単体の形状を大きくする代わりに複数のFETを使用して構成してもよい。
FETのサイズを大きくしたり、複数個使用する場合、入出力回路導体に接続されるボンディングワイヤ数が増加し、インダクタンスが小さくなりインピーダンスの整合がとりにくくなることから、図1、2で説明したように並列コンデンサCa〜Ccを用いてプリマッチ回路を形成している。図では、全段のFETに並列コンデンサを接続する例を示したが、通常のインピーダンス整合回路で対応可能な場合は、必ずしも全てのFETにプリマッチ回路を設ける必要はない。
図5において、回路基板に設けた開口部11により、初段のFET−A〜最終段のFET−Cをモジュール底板14に直接搭載させるとともに、隣接して並列コンデンサCa〜Ccを搭載させている。なお、並列コンデンサCa〜Ccは、図では開口部11を通してモジュール底板14に搭載させているが、開口部11を小さくして回路基板10上に搭載されるようにしてもよい。
並列コンデンサCa〜Ccは、図1(A)で説明したように、FET−A〜FET−Cの入力電極(ソース電極)と反対側の出力電極(ドレイン電極)と隣接するように配置し、入力電極と並列コンデンサとを接続するボンディングワイヤ長さが長く取れるようにしている。なお、所定の配線を行なった後は、回路基板10を蓋部材(図示せず)によって閉塞し、ポッティング樹脂により封止し、FETの耐環境性を高めるとともに、ボンディングワイヤ8a〜8cが振動等により隣接ワイヤと電気的に接触するのを防止している。
1,14…モジュール底板、1a…突台部、2,10…回路基板、2a、11…開口部、3a…入力回路導体、3b…出力回路導体、4…半導体素子(FET)、5a…入力電極、5b…出力電極、6…キャパシタ素子(並列コンデンサ)、7…接続電極、8a,8b,8c…ボンディングワイヤ、12…回路部品、13…外部接続リード、15…取付けタブ。
Claims (5)
- 半導体素子の入力電極と入力信号線路との間にプリマッチング用のキャパシタ素子を配し、ボンディングワイヤを用いて並列接続する半導体装置であって、前記キャパシタ素子は前記半導体素子の入力電極が位置する側と反対側に配置し、前記キャパシタ素子と前記半導体素子の入力電極及び前記入力線路は、前記ボンディングワイヤが前記半導体素子上を跨ぐようにして接続されていることを特徴とする半導体装置。
- 前記半導体素子は、高周波高出力増幅器用の電解効果トランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記キャパシタ素子は、前記半導体素子を跨ぐボンディングワイヤと直交する方向に変位して配置されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記キャパシタ素子は、複数個に分割されていることを特徴とする請求項1又は2に記載の半導体装置。
- 前記入力信号線路には、インピーダンス整合回路を含んでいることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
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---|---|---|---|---|
JP2009512384A (ja) * | 2005-10-19 | 2009-03-19 | エヌエックスピー ビー ヴィ | 接続部に結合された電極を有する素子を備える装置 |
US9640530B2 (en) | 2015-02-25 | 2017-05-02 | Mitsubishi Electric Corporation | Semiconductor device |
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2003
- 2003-07-29 JP JP2003281787A patent/JP2005051062A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2009512384A (ja) * | 2005-10-19 | 2009-03-19 | エヌエックスピー ビー ヴィ | 接続部に結合された電極を有する素子を備える装置 |
US9640530B2 (en) | 2015-02-25 | 2017-05-02 | Mitsubishi Electric Corporation | Semiconductor device |
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