JP2010021444A - Electronic device, and manufacturing method thereof - Google Patents

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JP2010021444A JP2008181994A JP2008181994A JP2010021444A JP 2010021444 A JP2010021444 A JP 2010021444A JP 2008181994 A JP2008181994 A JP 2008181994A JP 2008181994 A JP2008181994 A JP 2008181994A JP 2010021444 A JP2010021444 A JP 2010021444A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a high-reliability electronic device allowing a minute wiring and connection part to be correctly and easily provided without causing defect due to a connection state between a conductive region of a lower layer and the wiring/connection part which becomes a problem when forming the wiring/connection part by filling a void part formed on an interlayer insulation film with a conductive material. <P>SOLUTION: A dummy structure 16 is formed, and sidewall films 17 are formed only on side surfaces of the dummy structure 16. An interlayer insulation film 18 is formed to cover the dummy structure 16. Only the dummy structure 16 is removed to leave the sidewall films 17, a part of lower-layer wiring 14 is exposed, an opening 18a formed on the interlayer insulation film 18 is embedded with Cu, and the surface layer of Cu is flattened in plane with the surface of the interlayer insulation film 18. Thus, a Cu connection part 22 directly connected to the lower-layer wiring 14 is formed. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本件は、半導体装置に代表される電子デバイス及びその製造方法に関し、配線接続用の導電プラグや、いわゆるダマシン法による配線構造に適用して好適である。   The present invention relates to an electronic device typified by a semiconductor device and a manufacturing method thereof, and is suitably applied to a conductive plug for wiring connection and a wiring structure by a so-called damascene method.

従来より、半導体装置に代表される電子デバイスでは、層間絶縁膜に形成した空隙部を導電材料で充填して、配線接続部や埋め込み配線を形成する技術が開発されている。この場合、層間絶縁膜に開口や配線溝等の空隙部を形成し、空隙部を埋め込むように層間絶縁膜上に導電材料を堆積した後、導電材料の表層を平坦化する。   2. Description of the Related Art Conventionally, in an electronic device typified by a semiconductor device, a technique has been developed in which a void formed in an interlayer insulating film is filled with a conductive material to form a wiring connection portion or a buried wiring. In this case, voids such as openings and wiring grooves are formed in the interlayer insulating film, and after depositing a conductive material on the interlayer insulating film so as to fill the voids, the surface layer of the conductive material is planarized.

配線接続部としては、例えばタングステン(W)プラグがある。Wプラグを形成するには、例えば半導体素子であるMOSトランジスタを覆う層間絶縁膜に、下層の導電領域の一部を露出させる開口を形成し、この開口をTi等の導電性下地膜を介して埋め込むようにCVD法等によりWを堆積する。そして、このWの表層を例えば化学機械研磨(Chemical Mechanical Polishing:CMP)法により平坦化する。以上により、下層の導電領域と接続され、層間絶縁膜の開口をWで充填してなるWプラグが形成される。   An example of the wiring connection portion is a tungsten (W) plug. In order to form a W plug, for example, an opening that exposes a part of a lower conductive region is formed in an interlayer insulating film covering a MOS transistor that is a semiconductor element, and this opening is formed through a conductive base film such as Ti. W is deposited by CVD or the like so as to be embedded. Then, the surface layer of W is flattened by, for example, a chemical mechanical polishing (CMP) method. Thus, a W plug is formed which is connected to the lower conductive region and is filled with W in the interlayer insulating film.

埋め込み配線としては、いわゆるダマシン法による、銅(Cu)を含む導電材料(Cu又はその合金等)からなる配線(以下、「Cu配線」と言う。)がある。例えばシングルダマシン法によりCu配線を形成するには、例えばMOSトランジスタの上層の層間絶縁膜に、下層の導電領域の一部を露出させる配線溝を形成し、この配線溝をTi等の導電性下地膜(拡散バリア膜)を介して埋め込むように、メッキ法によりCuを形成する。そして、このCuの表層を例えばCMP法により平坦化する。以上により、下層の導電領域と接続され、層間絶縁膜の配線溝をCuで充填してなるCu配線が形成される。
なお、上記のようにして形成されたCu配線と接続される接続部(以下、「Cu接続部」と言う。)を、上記と同様にシングルダマシン法により形成しても良い。また、デュアルグルダマシン法により、層間絶縁膜にCu配線及びCu接続部(以下、両者を合わせて「Cu配線構造」と言う。)を同時に形成することもできる。
As the embedded wiring, there is a wiring (hereinafter referred to as “Cu wiring”) made of a conductive material (Cu or an alloy thereof) containing copper (Cu) by a so-called damascene method. For example, in order to form a Cu wiring by the single damascene method, for example, a wiring groove exposing a part of a lower conductive region is formed in an upper interlayer insulating film of a MOS transistor, and this wiring groove is formed under a conductive layer such as Ti. Cu is formed by plating so as to be buried through the ground film (diffusion barrier film). Then, the surface layer of Cu is planarized by, for example, a CMP method. Thus, a Cu wiring is formed which is connected to the lower conductive region and is formed by filling the wiring groove of the interlayer insulating film with Cu.
Note that a connection portion (hereinafter referred to as “Cu connection portion”) connected to the Cu wiring formed as described above may be formed by a single damascene method in the same manner as described above. In addition, a Cu wiring and a Cu connection portion (hereinafter collectively referred to as “Cu wiring structure”) can be simultaneously formed in the interlayer insulating film by a dual gurda machine method.

特開平11−40566号公報JP 11-40566 A

近年、半導体装置等では、素子の微細化・高集積化の要請が益々高まっており、この要請に応えるべく、導電プラグや埋め込み配線も同様に更なる微細化・高集積化を図ることが要求されている。このような微細化・高集積化に対応して、導電材料を充填するための微細な空隙部を層間絶縁膜に形成することが必要となる。しかしながら、導電プラグや埋め込み配線の微細化が進むにつれて、導電プラグや埋め込み配線の下層の導電領域との接続状態に起因する問題が発生している。   In recent years, in semiconductor devices and the like, there is an increasing demand for miniaturization and high integration of elements, and in order to meet this demand, it is required to further miniaturize and high integration of conductive plugs and embedded wiring as well. Has been. Corresponding to such miniaturization and high integration, it is necessary to form fine voids in the interlayer insulating film for filling the conductive material. However, as the conductive plug and the embedded wiring are miniaturized, there is a problem due to the connection state with the conductive region under the conductive plug and the embedded wiring.

例えば、層間絶縁膜に形成された開口に導電プラグを形成する場合には、下層の導電領域であるソース/ドレイン領域と導電プラグとは、空隙部である開口の内壁面を覆う導電性下地膜を介して電気的に接続される。この導電性下地膜は、導電プラグの層間絶縁膜との良好な密着性を確保するために必須のものである。この場合、Wがソース/ドレイン領域と導電性下地膜であるTiやTa等を介して接続されるため、導電プラグのコンタクト抵抗が増加する。特に、導電プラグの微細化により、コンタクト抵抗の大幅な増大化は避けられない。   For example, when a conductive plug is formed in an opening formed in the interlayer insulating film, the source / drain region as a lower conductive region and the conductive plug are a conductive base film that covers the inner wall surface of the opening as a gap portion. It is electrically connected via. This conductive base film is indispensable for ensuring good adhesion with the interlayer insulating film of the conductive plug. In this case, since W is connected to the source / drain regions via Ti, Ta, etc., which are conductive base films, the contact resistance of the conductive plug increases. In particular, a significant increase in contact resistance is inevitable due to the miniaturization of the conductive plug.

また、層間絶縁膜に形成された開口又は配線溝に、例えばダマシン法によるCu接続部又はCu配線構造を形成する場合には、下層の導電領域である下層Cu配線とCu接続部又はCu配線構造とは、空隙部である開口又は配線溝の内壁面を覆う導電性下地膜を介して電気的に接続される。この導電性下地膜は、Cuの層間絶縁膜内への拡散を防止するために必須のものである。この場合、Cu同士が導電性下地膜であるTiやTa等を介して接続されるため、コンタクト抵抗の増加は避けられない。更に、Cuのエレクトロ・マイグレーションに起因してCuが移動することによって下層Cu配線やCu接続部又はCu配線構造にボイドが発生することも多い。   In addition, when forming a Cu connection portion or a Cu wiring structure by, for example, a damascene method in an opening or a wiring groove formed in an interlayer insulating film, a lower layer Cu wiring and a Cu connection portion or a Cu wiring structure which are lower conductive regions Are electrically connected via an opening serving as a gap or an inner conductive film covering the inner wall surface of the wiring groove. This conductive base film is essential to prevent diffusion of Cu into the interlayer insulating film. In this case, since Cu is connected to each other through Ti, Ta, etc., which are conductive base films, an increase in contact resistance is inevitable. Furthermore, when Cu moves due to electromigration of Cu, voids often occur in the lower layer Cu wiring, the Cu connection portion, or the Cu wiring structure.

以上のように、層間絶縁膜に微細な空隙部を形成し、当該空隙部を導電材料で充填して配線や接続部を形成する場合、配線・接続部としての信頼性の低下を招くという問題がある。
本件は、上記の課題に鑑みてなされたものであり、層間絶縁膜に形成した空隙部を導電材料で充填して配線・接続部を形成する際に問題となる、下層の導電領域と配線・接続部との接続状態に起因する不都合を生ぜしめることなく、微細な配線及び接続部が所望の状態に正確且つ容易に実現されてなる信頼性の高い電子デバイス及びその製造方法を提供することを目的とする。
As described above, when a fine void is formed in the interlayer insulating film and the void is filled with a conductive material to form a wiring or a connection, the reliability of the wiring / connection is reduced. There is.
This case has been made in view of the above-described problems, and is problematic in forming a wiring / connecting portion by filling a gap formed in an interlayer insulating film with a conductive material, and forming a wiring / connecting portion. To provide a highly reliable electronic device in which fine wirings and connection parts are accurately and easily realized in a desired state and a manufacturing method thereof without causing inconvenience due to the connection state with the connection parts. Objective.

本件の電子デバイスは、基板と、前記基板上に形成された第1の導電層と、前記第1の導電層を埋め込み、前記第1の導電層の表面の一部を露出させる第1の空隙部を有する第1の絶縁膜と、前記第1の空隙部を埋め込み、前記第1の導電層と接続されてなる第2の導電層と、前記第2の導電層の側面部分のみに形成された第1の側壁膜とを含み、前記第2の導電層は、前記第1の空隙部内において、前記側面部分で前記第1の側壁膜を介して前記第1の絶縁膜と対向する。   The electronic device according to the present invention includes a substrate, a first conductive layer formed on the substrate, and a first gap that embeds the first conductive layer and exposes a part of the surface of the first conductive layer. A first insulating film having a portion, a second conductive layer that fills the first gap and is connected to the first conductive layer, and a side portion of the second conductive layer. The second conductive layer is opposed to the first insulating film through the first sidewall film at the side surface portion in the first gap portion.

本件の電子デバイスの製造方法は、基板上に第1の導電層を形成する工程と、前記第1の導電層上に、第2の導電層の形状を模した第1の構造物を形成する工程と、前記第1の構造物の側面のみを覆う第1の側壁膜を形成する工程と、前記第1の導電層上に、前記第1の構造物の側面を埋め込む第1の絶縁膜を形成する工程と、前記第1の構造物を除去する工程と、前記第1の構造物の除去により前記第1の絶縁膜に形成された第1の空隙部を埋め込むように、前記第2の導電層を形成する工程とを含み、前記第2の導電層を、前記第1の空隙部内において、前記側面部分で前記第1の絶縁膜と前記第1の側壁膜を介して対向するように形成する。   In the method of manufacturing an electronic device of the present case, a step of forming a first conductive layer on a substrate and a first structure imitating the shape of the second conductive layer are formed on the first conductive layer. A step of forming a first sidewall film covering only the side surface of the first structure, and a first insulating film filling the side surface of the first structure on the first conductive layer. A step of forming, a step of removing the first structure, and a step of filling the first gap formed in the first insulating film by removing the first structure. Forming a conductive layer, and the second conductive layer is opposed to the first insulating film through the first sidewall film in the side surface portion in the first gap portion. Form.

本件によれば、層間絶縁膜に形成した空隙部を導電材料で充填して配線・接続部を形成する際に問題となる、下層の導電領域と配線・接続部との接続状態に起因する不都合を生ぜしめることなく、微細な配線及び接続部が正確且つ容易に所望の状態とされた信頼性の高い電子デバイスが実現する。   According to the present case, inconvenience due to the connection state between the conductive region in the lower layer and the wiring / connection, which is a problem when the wiring / connection is formed by filling the gap formed in the interlayer insulating film with a conductive material. Thus, a highly reliable electronic device in which fine wiring and connection portions are accurately and easily set in a desired state is realized.

―本件の基本骨子―
上記したような、層間絶縁膜に形成した空隙部を導電材料で充填して配線・接続部を形成する際に発生する種々の問題を解決するには、空隙部の形成プロセスを抜本的に見直すことが最も有効であると考えられる。
本件では、ソース/ドレイン領域や下層配線等の下層の導電領域上に、加工し易く除去が容易な材料(導電性の有無を問わない)で配線・接続部の形状を模したダミー構造物を形成し、ダミー構造物の側面のみに側壁膜を形成する。側壁膜の材料としては、その目的に応じて、配線・接続部の層間絶縁膜との密着性に優れた材料、或いは配線・接続部の導電材料の層間絶縁膜内への拡散を防止する材料等を選択する。その後、ダミー構造物及び側壁膜を覆うように層間絶縁膜を形成する。そして、側壁膜を残してダミー構造物のみを除去し、当該除去により層間絶縁膜に形成された空隙部を導電材料で埋め込み、導電材料の表層を層間絶縁膜の表面に合わせて平坦化する。以上により、空隙部内を導電材料で充填し、空隙部の内壁側面部分で側壁膜を介して絶縁膜と対向するように、配線・接続部が形成される。
―Basic outline of this case―
In order to solve the various problems that occur when filling the gaps formed in the interlayer insulating film with the conductive material as described above to form the wiring / connection parts, the process for forming the gaps is drastically reviewed. Is considered the most effective.
In this case, a dummy structure imitating the shape of the wiring / connection part is formed on the conductive region in the lower layer such as the source / drain region and the lower layer wiring with a material that can be easily processed and removed (regardless of conductivity). A sidewall film is formed only on the side surface of the dummy structure. As a material for the side wall film, a material having excellent adhesion to the interlayer insulating film of the wiring / connecting portion or a material for preventing diffusion of the conductive material of the wiring / connecting portion into the interlayer insulating film depending on the purpose. Select etc. Thereafter, an interlayer insulating film is formed so as to cover the dummy structure and the sidewall film. Then, only the dummy structure is removed while leaving the sidewall film, and the void formed in the interlayer insulating film by the removal is filled with a conductive material, and the surface layer of the conductive material is planarized according to the surface of the interlayer insulating film. As described above, the wiring / connecting portion is formed so that the space is filled with the conductive material, and the inner wall side surface portion of the space is opposed to the insulating film through the side wall film.

上記のように形成した側壁膜により、配線・接続部の層間絶縁膜との密着性や、配線・接続部の導電材料の層間絶縁膜内への拡散防止等
が実現する。従ってこの場合、空隙部の内壁面に導電性下地膜を形成することを要さず、配線・接続部を下層の導電領域と配線・接続部と直接的に接続されるように形成することができる。この構成では、下層の導電領域と配線・接続部との間に、これらとは異種導電材料からなる導電性下地膜が存しないため、コンタクト抵抗は可及的に低く抑えられる。
The side wall film formed as described above realizes adhesion of the wiring / connecting portion to the interlayer insulating film, prevention of diffusion of the conductive material of the wiring / connecting portion into the interlayer insulating film, and the like. Therefore, in this case, it is not necessary to form a conductive base film on the inner wall surface of the gap, and the wiring / connection portion can be formed so as to be directly connected to the lower conductive region and the wiring / connection portion. it can. In this configuration, since there is no conductive base film made of a different conductive material between the lower conductive region and the wiring / connecting portion, the contact resistance can be kept as low as possible.

ここで、配線・接続部として、例えばダマシン法によりCu接続部又はCu配線構造を形成する場合、下層のCu配線とCu接続部又はCu配線構造とが直接的に接続される、即ちCu同士が直接的に接続されるため、コンタクト抵抗が可及的に低く抑えられるとともに、ボイド発生が防止される。このように本件では、配線のコンタクト抵抗の増加や配線接続部位のボイド発生を抑止し、電子デバイスの信頼性を更に高めることができる。   Here, as a wiring / connection portion, for example, when a Cu connection portion or a Cu wiring structure is formed by a damascene method, the lower layer Cu wiring and the Cu connection portion or the Cu wiring structure are directly connected, that is, Cu is Since the connection is made directly, the contact resistance is kept as low as possible and the generation of voids is prevented. As described above, in this case, it is possible to suppress the increase in the contact resistance of the wiring and the generation of voids in the wiring connection portion, thereby further improving the reliability of the electronic device.

なお、特許文献1には、ダミー配線を用いてベースメタルを配線箇所に予め埋め込んでおき、ベースメタルの箇所のみに選択的にCuメッキが形成され、自己整合的にCu配線を作製する旨が記載されている。しかしながら特許文献1の技術は、Cuを配線溝に無電界メッキ法により効果的に埋め込むことを目的としており、本件とは構成自体が異なるものである。更に特許文献1には、下層配線が開示されておらず、当然のことながらCu配線と下層配線との接続状態についての問題点に着目する記載や、当該接続状態を示唆する記載も皆無である。   Note that Patent Document 1 discloses that a base metal is embedded in a wiring portion in advance using a dummy wiring, and Cu plating is selectively formed only in the base metal portion, thereby producing a Cu wiring in a self-aligning manner. Are listed. However, the technique of Patent Document 1 aims at effectively embedding Cu in the wiring groove by an electroless plating method, and the configuration itself is different from this case. Further, Patent Document 1 does not disclose the lower layer wiring, and naturally there is no description that focuses on the problem of the connection state between the Cu wiring and the lower layer wiring, or the description that suggests the connection state. .

―本件を適用した好適な諸実施形態―
以下、本件を適用した具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、電子デバイスとして半導体装置であるMOSトランジスタを例示するが、半導体装置としては、各種の半導体メモリやバイポーラトランジスタ等に適用可能である。また、半導体装置以外の電子デバイスとして、磁気素子を備えた磁気デバイス等にも適用できる。
-Preferred embodiments to which this case is applied-
Hereinafter, specific embodiments to which the present application is applied will be described in detail with reference to the drawings. In each of the following embodiments, a MOS transistor, which is a semiconductor device, is illustrated as an electronic device. However, the semiconductor device can be applied to various semiconductor memories, bipolar transistors, and the like. Further, the present invention can be applied to a magnetic device provided with a magnetic element as an electronic device other than a semiconductor device.

(第1の実施形態)
本実施形態では、本件をシングルダマシン法によるCu配線の形成に適用した場合について例示する。本件において対象とする配線やその接続部の導電材料としては、Cu以外にも、例えば銀(Ag)又はその合金や金(Au)又はその合金等を用いることも可能である。
図1〜図3は、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。ここで、図1(d)〜図3(d)の各図は、図1(a)〜(c)に直交する断面図であり、図1(d)〜図3(d)の各図では、導電プラグ12から下方に位置する構成部材の図示を省略(層間絶縁膜13から上方の部分のみを図示)する。
(First embodiment)
In the present embodiment, a case where the present case is applied to formation of Cu wiring by a single damascene method is illustrated. In addition to Cu, for example, silver (Ag) or an alloy thereof, gold (Au) or an alloy thereof, or the like can also be used as the conductive material of the subject wiring or the connection portion in this case.
1 to 3 are schematic cross-sectional views showing the method of manufacturing the MOS transistor according to the first embodiment in the order of steps. Here, each figure of FIG.1 (d)-FIG.3 (d) is sectional drawing orthogonal to FIG.1 (a)-(c), Each figure of FIG.1 (d)-FIG.3 (d). Then, illustration of the component located below from the conductive plug 12 is omitted (only the portion above the interlayer insulating film 13 is shown).

初めに、図1(a)に示すように、シリコン基板1にゲート電極4、ソース/ドレイン領域7等を形成する。
先ず、リソグラフィー及びドライエッチングによりシリコン基板1を加工して、シリコン基板1の素子分離領域に素子分離溝を形成する。レジストパターンは灰化処理等により除去される。
そして、CVD法等により、素子分離溝を埋め込む絶縁膜、ここではシリコン酸化膜等を堆積し、CMP法等により平坦化して、素子分離溝内をシリコン酸化物で充填するSTI(Shallow Trench Isolation)素子分離構造2を形成する。
First, as shown in FIG. 1A, a gate electrode 4 and source / drain regions 7 are formed on a silicon substrate 1.
First, the silicon substrate 1 is processed by lithography and dry etching to form element isolation grooves in the element isolation region of the silicon substrate 1. The resist pattern is removed by ashing or the like.
Then, an STI (Shallow Trench Isolation) is formed by depositing an insulating film for embedding the element isolation trench, such as a silicon oxide film, by CVD or the like, planarizing it by CMP, or the like, and filling the element isolation trench with silicon oxide. An element isolation structure 2 is formed.

次に、熱酸化法等により、シリコン基板1上に薄い絶縁膜、ここではシリコン酸化膜を形成した後、CVD法等により多結晶シリコン膜を堆積する。
そして、リソグラフィー及びドライエッチングにより、多結晶シリコン膜及びシリコン酸化膜を加工して、シリコン基板1上にゲート絶縁膜3を介したゲート電極4をパターン形成する。レジストパターンは灰化処理等により除去される。
Next, after a thin insulating film, here a silicon oxide film, is formed on the silicon substrate 1 by thermal oxidation or the like, a polycrystalline silicon film is deposited by CVD or the like.
Then, the polycrystalline silicon film and the silicon oxide film are processed by lithography and dry etching to pattern the gate electrode 4 on the silicon substrate 1 with the gate insulating film 3 interposed therebetween. The resist pattern is removed by ashing or the like.

次に、ゲート電極4をマスクとして、シリコン基板1の表層に不純物(P型であればホウ素(B+)等、N型であればリン(P+)や砒素(As+)等)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、ゲート電極4の両側にエクステンション領域5が形成される。 Next, using the gate electrode 4 as a mask, impurities (boron (B + ) or the like for P type, phosphorus (P + ) or arsenic (As + ) or the like for N type) are predetermined on the surface layer of the silicon substrate 1. The ion implantation is performed with the dose amount and the acceleration energy. Thereby, extension regions 5 are formed on both sides of the gate electrode 4.

次に、CVD法等により、ゲート電極4を含むシリコン基板1の全面に絶縁膜、ここではシリコン酸化膜を堆積する。
そして、シリコン酸化膜の全面を異方性ドライエッチング(エッチバック)し、シリコン酸化物をゲート電極4及びゲート絶縁膜3の両側のみに残し、サイドウォール絶縁膜6を形成する。
Next, an insulating film, here a silicon oxide film, is deposited on the entire surface of the silicon substrate 1 including the gate electrode 4 by CVD or the like.
Then, the entire surface of the silicon oxide film is anisotropically dry etched (etched back) to leave the silicon oxide only on both sides of the gate electrode 4 and the gate insulating film 3 to form the sidewall insulating film 6.

次に、ゲート電極4及びサイドウォール絶縁膜6をマスクとして、シリコン基板1の表層に不純物(P型であればホウ素(B+)等、N型であればリン(P+)や砒素(As+)等)を所定のドーズ量及び加速エネルギーでイオン注入する。これにより、サイドウォール絶縁膜6の両側にエクステンション領域5と一部重畳されてなるソース/ドレイン領域7が形成される。 Next, using the gate electrode 4 and the sidewall insulating film 6 as a mask, impurities (such as boron (B + ) in the case of P type), phosphorus (P + ) or arsenic (As in the case of N type) are formed on the surface layer of the silicon substrate 1. + ) Etc.) is ion-implanted with a predetermined dose and acceleration energy. As a result, source / drain regions 7 partially overlapping with the extension regions 5 are formed on both sides of the sidewall insulating film 6.

続いて、図1(b)に示すように、ゲート電極4を覆う層間絶縁膜8及び導電プラグ12を形成する。
詳細には、先ず、CVD法等により、ゲート電極4を埋め込む膜厚となるように、シリコン基板1の全面に絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜8を形成する。
Subsequently, as shown in FIG. 1B, an interlayer insulating film 8 and a conductive plug 12 covering the gate electrode 4 are formed.
Specifically, first, an insulating film, here a silicon oxide film, is deposited on the entire surface of the silicon substrate 1 so as to have a film thickness for embedding the gate electrode 4 by CVD or the like, thereby forming an interlayer insulating film 8.

次に、リソグラフィー及びドライエッチングにより層間絶縁膜8を加工し、層間絶縁膜8にソース/ドレイン領域7の表面の一部を露出させるコンタクト孔9を形成する。レジストパターンは灰化処理等により除去される。   Next, the interlayer insulating film 8 is processed by lithography and dry etching to form a contact hole 9 that exposes a part of the surface of the source / drain region 7 in the interlayer insulating film 8. The resist pattern is removed by ashing or the like.

次に、コンタクト孔9の内壁面を覆うように、所定の下地導電膜11、例えばTi/TiNの積層膜をスパッタ法等により層間絶縁膜8上に堆積する。
そして、コンタクト孔9を埋め込む膜厚に導電材料、ここではWをCVD法等により堆積した後、Wの表層をCMP法等により平坦化して、コンタクト孔9内を下地導電膜11を介してWで充填してなる導電プラグ12を形成する。
Next, a predetermined underlying conductive film 11, for example, a Ti / TiN laminated film is deposited on the interlayer insulating film 8 by sputtering or the like so as to cover the inner wall surface of the contact hole 9.
Then, after depositing a conductive material, in this case, W, by a CVD method or the like to fill the contact hole 9, the surface layer of W is planarized by a CMP method or the like, and the inside of the contact hole 9 is passed through the underlying conductive film 11. A conductive plug 12 filled with is formed.

続いて、図1(c)に示すように、層間絶縁膜13を形成した後、シングルダマシン法により下層Cu配線14を形成する。
詳細には、先ず、CVD法等により、導電プラグ12上を覆うように層間絶縁膜8上に絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜13を形成する。
次に、リソグラフィー及びドライエッチングにより層間絶縁膜13を加工し、導電プラグ12の上面(の少なくとも一部)を露出させる所定の配線溝13aを形成する。
次に、配線溝13aの内壁面を覆うように、層間絶縁膜13上に導電性下地膜14aとして、例えばTa膜をスパッタ法等により例えば膜厚8nm程度に形成する。
Subsequently, as shown in FIG. 1C, after an interlayer insulating film 13 is formed, a lower layer Cu wiring 14 is formed by a single damascene method.
Specifically, first, an insulating film, here a silicon oxide film, is deposited on the interlayer insulating film 8 so as to cover the conductive plug 12 by a CVD method or the like, thereby forming the interlayer insulating film 13.
Next, the interlayer insulating film 13 is processed by lithography and dry etching to form a predetermined wiring groove 13a that exposes (at least a part of) the upper surface of the conductive plug 12.
Next, a Ta film, for example, is formed with a film thickness of, for example, about 8 nm on the interlayer insulating film 13 as a conductive base film 14a by sputtering or the like so as to cover the inner wall surface of the wiring trench 13a.

次に、導電性下地膜14aを介して配線溝13aの内壁面を覆うように、導電性下地膜14a上にCuメッキのシード層(不図示)をスパッタ法等により例えば膜厚5nm程度に形成する。
次に、メッキ法により、シード層に基づいて、導電性下地膜14aを介して配線溝13a内を埋め込むように、導電性下地膜14a上にCuを含む導電材料(Cu又はその合金等)を堆積する。
そして、層間絶縁膜13上の導電材料及び導電性下地膜14aを例えばCMP法により表面研磨して平坦化する。以上により、導電プラグ12と接続され、導電性下地膜14aを介して配線溝13a内を導電材料で充填してなる下層Cu配線14が形成される。
Next, a seed layer (not shown) of Cu plating is formed on the conductive base film 14a so as to cover the inner wall surface of the wiring groove 13a via the conductive base film 14a by a sputtering method or the like, for example, with a film thickness of about 5 nm. To do.
Next, a conductive material (Cu or an alloy thereof) containing Cu is formed on the conductive base film 14a by a plating method so as to embed the wiring groove 13a via the conductive base film 14a based on the seed layer. accumulate.
Then, the conductive material and the conductive base film 14a on the interlayer insulating film 13 are planarized by surface polishing, for example, by a CMP method. As described above, the lower layer Cu wiring 14 is formed which is connected to the conductive plug 12 and is filled with the conductive material in the wiring groove 13a through the conductive base film 14a.

続いて、図1(d)に示すように、下層Cu配線14を覆う絶縁性保護膜15を形成する。
詳細には、下層Cu配線14の上面を覆うように、層間絶縁膜13上に保護膜、ここでは絶縁性保護膜15を形成する。絶縁性保護膜15としては、スパッタ法等により例えばSiCN膜を膜厚10nm程度に堆積する。この絶縁性保護膜15は、後述する上層の層間絶縁膜内への下層Cu配線14のCu拡散を防止する機能を有する。絶縁性保護膜15の材料としては、SiCN以外に例えばSiOCやSiN等を用いても良い。
Subsequently, as shown in FIG. 1D, an insulating protective film 15 covering the lower Cu wiring 14 is formed.
Specifically, a protective film, here, an insulating protective film 15 is formed on the interlayer insulating film 13 so as to cover the upper surface of the lower Cu wiring 14. As the insulating protective film 15, for example, a SiCN film is deposited to a thickness of about 10 nm by sputtering or the like. This insulating protective film 15 has a function of preventing Cu diffusion of the lower Cu wiring 14 into an upper interlayer insulating film described later. As a material for the insulating protective film 15, for example, SiOC or SiN may be used in addition to SiCN.

続いて、図2(a)に示すように、絶縁性保護膜15上にダミー構造物16を形成する。
詳細には、先ず、絶縁性保護膜15上を覆うように、所定形状への加工が容易な材料、ここではアルミニウム膜(Al膜)をスパッタ法等により膜厚80nm程度に堆積する。
次に、リソグラフィー及びドライエッチングによりAl膜を加工し、絶縁性保護膜15上の下層Cu配線14の上方に相当する部分で、下層Cu配線14と接続される後述のCu接続部を模した形状にAlを残す。これにより、ダミー構造物16が形成される。
なお、ダミー構造物16の材料としては、例えばエッチングにより所定形状への加工が容易であれば絶縁性・導電性の如何を問わない。例えば絶縁材料としては有機材料等、導電材料としてはAl以外でTiNやW等を用いることができる。
Subsequently, as shown in FIG. 2A, a dummy structure 16 is formed on the insulating protective film 15.
Specifically, first, a material that can be easily processed into a predetermined shape, here an aluminum film (Al film), is deposited to a thickness of about 80 nm by sputtering or the like so as to cover the insulating protective film 15.
Next, an Al film is processed by lithography and dry etching, and a shape simulating a Cu connection portion to be described later connected to the lower Cu wiring 14 at a portion corresponding to the upper portion of the lower Cu wiring 14 on the insulating protective film 15. Al is left behind. Thereby, the dummy structure 16 is formed.
The material of the dummy structure 16 is not particularly limited as long as it can be easily processed into a predetermined shape by etching, for example. For example, an organic material or the like can be used as the insulating material, and TiN or W other than Al can be used as the conductive material.

続いて、図2(b)に示すように、ダミー構造物16の側面のみを覆う側壁膜17を形成する。
詳細には、ダミー構造物16を覆うように絶縁性保護膜15上の全面に、Cuの拡散防止機能を有する材料、ここではTa膜を膜厚8nm程度に堆積する。
次に、Ta膜の全面を異方性ドライエッチング(エッチバック)し、ダミー構造物16の側面のみにTaを残す。これにより、ダミー構造物16の側面のみを覆う側壁膜17が形成される。
Subsequently, as shown in FIG. 2B, a sidewall film 17 that covers only the side surface of the dummy structure 16 is formed.
Specifically, a material having a Cu diffusion preventing function, here, a Ta film is deposited to a thickness of about 8 nm on the entire surface of the insulating protective film 15 so as to cover the dummy structure 16.
Next, the entire surface of the Ta film is subjected to anisotropic dry etching (etchback) to leave Ta only on the side surface of the dummy structure 16. Thereby, the sidewall film 17 covering only the side surface of the dummy structure 16 is formed.

続いて、図2(c)に示すように、ダミー構造物16及び側壁膜17を覆う層間絶縁膜18を形成する。
詳細には、ダミー構造物16及び側壁膜17を覆うように、絶縁性保護膜15上の全面に低誘電率の層間絶縁膜18を形成する。層間絶縁膜18としては、スピンコート等により、例えばポーラスシリカ系のナノクラスタリング・シリカ(NCS)を膜厚100nm程度に堆積する。
Subsequently, as shown in FIG. 2C, an interlayer insulating film 18 covering the dummy structure 16 and the sidewall film 17 is formed.
Specifically, an interlayer insulating film 18 having a low dielectric constant is formed on the entire surface of the insulating protective film 15 so as to cover the dummy structure 16 and the sidewall film 17. As the interlayer insulating film 18, for example, porous silica-based nanoclustering silica (NCS) is deposited to a thickness of about 100 nm by spin coating or the like.

ここで、側壁膜17は、後述する空隙部である開口の内壁側面のみに存するものとなり、配線接続の部位には存しない。そのため、側壁膜17の材料としては、層間絶縁膜17内へのCu等の拡散を抑止し得る材料であれば、絶縁性・導電性の如何を問わない。例えば絶縁材料としてはSiNやSiCN等、導電材料としては、Ta以外でTaN,Ta及びTaNの積層膜、Ti,TiN,Ti及びTiNの積層膜等を用いることができる。
また、層間絶縁膜18の低誘電率絶縁材料としては、NCS以外にSiOCや有機膜等も適用可能である。
Here, the side wall film 17 is present only on the side surface of the inner wall of the opening, which is a void portion to be described later, and is not present at the site of wiring connection. Therefore, the material of the sidewall film 17 is not limited as long as it is a material that can suppress the diffusion of Cu or the like into the interlayer insulating film 17. For example, SiN or SiCN can be used as the insulating material, and TaN, Ta and TaN laminated films other than Ta, Ti, TiN, Ti and TiN laminated films or the like can be used as the conductive material.
Further, as the low dielectric constant insulating material for the interlayer insulating film 18, SiOC, an organic film, etc. can be applied in addition to NCS.

続いて、図2(d)に示すように、層間絶縁膜18を平坦化した後、絶縁性保護膜19及びハードマスク21を形成する。
詳細には、先ず、例えばCMP法により、層間絶縁膜18の表層をダミー構造物16の上面が露出するまで研磨して平坦化する。これにより、層間絶縁膜18は、平坦化された表面からダミー構造物16の上面が露出し、側壁膜17を介してダミー構造物16の側面を埋め込むように加工される。
Subsequently, as shown in FIG. 2D, after the interlayer insulating film 18 is planarized, an insulating protective film 19 and a hard mask 21 are formed.
Specifically, first, the surface layer of the interlayer insulating film 18 is polished and planarized by, for example, CMP until the upper surface of the dummy structure 16 is exposed. Thereby, the interlayer insulating film 18 is processed so that the upper surface of the dummy structure 16 is exposed from the planarized surface and the side surface of the dummy structure 16 is embedded through the sidewall film 17.

次に、ダミー構造物16の上面を覆うように、層間絶縁膜18上に保護膜、ここでは絶縁性保護膜19を形成する。絶縁性保護膜19としては、スパッタ法等により例えばSiCN膜を膜厚10nm程度に堆積する。この絶縁性保護膜19は、層間絶縁膜18内への後述する上層Cu配線のCu拡散を防止する機能を有する。絶縁性保護膜19の材料としては、SiCN以外に例えばSiOC等を用いても良い。
そして、絶縁性保護膜19上にハードマスク21を、ここではシリコン酸化膜としてCVD法等により膜厚30nm程度に堆積する。
Next, a protective film, here an insulating protective film 19, is formed on the interlayer insulating film 18 so as to cover the upper surface of the dummy structure 16. As the insulating protective film 19, for example, a SiCN film is deposited to a thickness of about 10 nm by sputtering or the like. This insulating protective film 19 has a function of preventing Cu diffusion of an upper layer Cu wiring, which will be described later, into the interlayer insulating film 18. As a material of the insulating protective film 19, for example, SiOC or the like may be used in addition to SiCN.
Then, a hard mask 21 is deposited on the insulating protective film 19 as a silicon oxide film to a thickness of about 30 nm by a CVD method or the like here.

続いて、図3(a)に示すように、ハードマスク21に開口21aを、絶縁性保護膜19に開口19aを順次形成し、ダミー構造物16を除去して開口18aを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりハードマスク21を加工し、ハードマスク21のダミー構造物16上に相当する部分に開口21aを形成する。
次に、リソグラフィー及びドライエッチングによりハードマスク21を用いて絶縁性保護膜19を加工し、絶縁性保護膜19にハードマスク21の開口21aに倣った形状の開口19aを形成する。この開口19aから、ダミー構造物16の上面の少なくとも一部が露出する。
Subsequently, as shown in FIG. 3A, an opening 21a is formed in the hard mask 21 and an opening 19a is sequentially formed in the insulating protective film 19, and the dummy structure 16 is removed to form an opening 18a.
Specifically, first, the hard mask 21 is processed by lithography and dry etching, and an opening 21 a is formed in a portion corresponding to the dummy structure 16 of the hard mask 21.
Next, the insulating protective film 19 is processed by lithography and dry etching using the hard mask 21, and an opening 19 a having a shape following the opening 21 a of the hard mask 21 is formed in the insulating protective film 19. At least a part of the upper surface of the dummy structure 16 is exposed from the opening 19a.

そして、Alに対してエッチング選択比の高い酸やアルカリの薬液、例えば薄い塩酸をエッチング液として用いて、ダミー構造物16をウェットエッチングにより除去する。このとき、層間絶縁膜18には、ダミー構造物16に倣った形状の空隙部である開口18aが形成される。ここで、開口18aにおいては、その内壁面のうち、側面にはウェットエッチングされずに残った側壁膜17が、底面には絶縁性保護膜15の表面の一部がそれぞれ露出する。   Then, the dummy structure 16 is removed by wet etching using an acid or alkali chemical solution having a high etching selectivity with respect to Al, for example, thin hydrochloric acid as an etching solution. At this time, an opening 18 a is formed in the interlayer insulating film 18 as a void portion shaped like the dummy structure 16. Here, in the opening 18a, the side wall film 17 left without wet etching is exposed on the side surface of the inner wall surface, and a part of the surface of the insulating protective film 15 is exposed on the bottom surface.

続いて、図3(b)に示すように、下層Cu配線14の表面の一部を露出させるように絶縁性保護膜15を加工する。
詳細には、リソグラフィー及びドライエッチングにより絶縁性保護膜15をハードマスク21を用いて加工し、絶縁性保護膜15にハードマスク21の開口21aに倣った形状の開口15aを形成する。開口15aから、下層Cu配線14の表面の一部が露出し、露出した当該表面の一部が開口18aの底面となる。
Subsequently, as shown in FIG. 3B, the insulating protective film 15 is processed so that a part of the surface of the lower Cu wiring 14 is exposed.
Specifically, the insulating protective film 15 is processed using the hard mask 21 by lithography and dry etching, and an opening 15 a having a shape following the opening 21 a of the hard mask 21 is formed in the insulating protective film 15. A part of the surface of the lower layer Cu wiring 14 is exposed from the opening 15a, and a part of the exposed surface becomes the bottom surface of the opening 18a.

続いて、図3(c)に示すように、シングルダマシン法によりCu接続部22を形成する。
詳細には、先ず、ハードマスク21をドライエッチング等により除去した後、開口18aの内壁面を覆うように、絶縁性保護膜19上にCuメッキのシード層(不図示)をスパッタ法等により例えば膜厚5nm程度に形成する。
次に、メッキ法により、シード層に基づいて側壁膜17を介して開口15a,18a,19aを埋め込むように、絶縁性保護膜19上にCuを含む導電材料(Cu又はその合金等)を堆積する。
そして、絶縁性保護膜19上の導電材料を例えばCMP法により表面研磨して平坦化する。以上により、開口15a,18a,19a内を導電材料で充填し、下層Cu配線14と接続されるCu接続部22が形成される。ここで、Cu接続部22は、開口18a内で側壁膜17を介して層間絶縁膜18と対向するように形成される。
Subsequently, as shown in FIG. 3C, a Cu connection portion 22 is formed by a single damascene method.
More specifically, first, after removing the hard mask 21 by dry etching or the like, a Cu plating seed layer (not shown) is formed on the insulating protective film 19 so as to cover the inner wall surface of the opening 18a by sputtering or the like. The film is formed to a thickness of about 5 nm.
Next, a conductive material (Cu or an alloy thereof) containing Cu is deposited on the insulating protective film 19 so as to fill the openings 15a, 18a, and 19a through the sidewall film 17 based on the seed layer by plating. To do.
Then, the surface of the conductive material on the insulating protective film 19 is planarized by, for example, CMP. As a result, the openings 15a, 18a, and 19a are filled with the conductive material, and the Cu connection portion 22 connected to the lower layer Cu wiring 14 is formed. Here, the Cu connection portion 22 is formed so as to face the interlayer insulating film 18 through the sidewall film 17 in the opening 18a.

続いて、図3(d)に示すように、Cu接続部22を覆う絶縁性保護膜23を形成する。
詳細には、Cu接続部22の上面を覆うように、層間絶縁膜18上に保護膜、ここでは絶縁性保護膜23を形成する。絶縁性保護膜23としては、スパッタ法等により例えばSiCN膜を膜厚10nm程度に堆積する。この絶縁性保護膜23は、当該絶縁性保護膜23上に形成される更なる上層Cu配線(不図示)の層間絶縁膜18内へのCu拡散を防止する機能を有する。絶縁性保護膜23の材料としては、SiCN以外に例えばSiOC,SiN等を用いても良い。
しかる後、Cu接続部22と接続させる更なる上層Cu配線及び層間絶縁膜等の形成工程を経て、本実施形態のMOSトランジスタを完成させる。
Subsequently, as shown in FIG. 3D, an insulating protective film 23 covering the Cu connection portion 22 is formed.
Specifically, a protective film, here, an insulating protective film 23 is formed on the interlayer insulating film 18 so as to cover the upper surface of the Cu connection portion 22. As the insulating protective film 23, for example, a SiCN film is deposited to a thickness of about 10 nm by sputtering or the like. The insulating protective film 23 has a function of preventing Cu diffusion into the interlayer insulating film 18 of a further upper layer Cu wiring (not shown) formed on the insulating protective film 23. As a material of the insulating protective film 23, for example, SiOC, SiN or the like may be used in addition to SiCN.
Thereafter, the MOS transistor of this embodiment is completed through a process of forming a further upper Cu wiring and an interlayer insulating film to be connected to the Cu connecting portion 22.

なお、本実施形態では、下層Cu配線14を形成するに際して、層間絶縁膜13に配線溝13aを形成するときにエッチングを用いたが、この場合にもダミー構造物を形成しても良い。即ち、下層Cu配線14を形成するときに本件を適用する場合には、下層Cu配線14に倣った形状のダミー構造物を形成した後、このダミー構造物を除去して配線溝を形成し、配線溝にCuを充填する。   In the present embodiment, when the lower layer Cu wiring 14 is formed, etching is used when the wiring groove 13a is formed in the interlayer insulating film 13, but a dummy structure may be formed also in this case. That is, when the present case is applied when forming the lower layer Cu wiring 14, after forming a dummy structure having a shape following the lower layer Cu wiring 14, this dummy structure is removed to form a wiring groove, Fill the wiring trench with Cu.

本実施形態によれば、開口18aの側壁に側壁膜17が形成され、Cu接続部22は開口18a内で側壁膜17を介して層間絶縁膜18と対向するように形成される。この構成により、開口18a内を充填する導電材料における層間絶縁膜18へのCu拡散が側壁膜17により抑止される。この場合、開口18aの内壁面に導電性下地膜を形成する必要がなく、下層Cu配線14とCu接続部22とを直接的に接続することができる。このように、下層Cu配線14とCu接続部22との間に、これらとは異種導電材料からなる導電性下地膜が存しないため、コンタクト抵抗は可及的に低く抑えられ、エレクトロ・マイグレーションに起因するボイド発生が抑止される。
従って、層間絶縁膜に空隙部である開口をエッチングで形成する際に問題となる下層Cu配線とCu接続部との接続状態に起因する不都合を生ぜしめることなく、微細なCu接続部22が正確且つ容易に所望の状態とされた信頼性の高いMOSトランジスタが実現する。
According to the present embodiment, the sidewall film 17 is formed on the sidewall of the opening 18a, and the Cu connection portion 22 is formed to face the interlayer insulating film 18 through the sidewall film 17 in the opening 18a. With this configuration, the diffusion of Cu into the interlayer insulating film 18 in the conductive material filling the opening 18 a is suppressed by the sidewall film 17. In this case, it is not necessary to form a conductive base film on the inner wall surface of the opening 18a, and the lower layer Cu wiring 14 and the Cu connection portion 22 can be directly connected. As described above, since there is no conductive base film made of a different conductive material between the lower layer Cu wiring 14 and the Cu connection portion 22, the contact resistance can be suppressed as low as possible, and electromigration can be achieved. The resulting void is suppressed.
Therefore, the fine Cu connection portion 22 can be accurately formed without causing inconvenience due to the connection state between the lower layer Cu wiring and the Cu connection portion, which becomes a problem when forming an opening as a void portion in the interlayer insulating film by etching. In addition, a highly reliable MOS transistor which is easily set in a desired state is realized.

(第2の実施形態)
本実施形態では、本件をデュアルダマシン法によるCu配線構造の形成に適用した場合について例示する。本件において対象とするCu配線構造の導電材料としては、Cu以外にも、例えば銀(Ag)又はその合金や金(Au)又はその合金等を用いることも可能である。
(Second Embodiment)
In the present embodiment, a case where the present case is applied to formation of a Cu wiring structure by a dual damascene method will be exemplified. In addition to Cu, for example, silver (Ag) or an alloy thereof, gold (Au) or an alloy thereof, or the like can also be used as a conductive material having a Cu wiring structure as a target in this case.

図4〜図6は、第2の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。図4〜図6では、導電プラグ12から下方に位置する構成部材の図示を省略する。
初めに、第1の実施形態と同様に、図1(a)〜図2(c)と同様の各工程を順次実行した後、図2(d)と同様に、層間絶縁膜18を平坦化し、絶縁性保護膜19を形成する。
4 to 6 are schematic cross-sectional views showing the main steps of the MOS transistor manufacturing method according to the second embodiment in the order of steps. In FIG. 4 to FIG. 6, illustration of components located below the conductive plug 12 is omitted.
First, as in the first embodiment, the same steps as in FIGS. 1A to 2C are sequentially performed, and then the interlayer insulating film 18 is planarized in the same manner as in FIG. Then, the insulating protective film 19 is formed.

続いて、図4(a)に示すように、絶縁性保護膜19上にダミー構造物31を形成する。
詳細には、先ず、絶縁性保護膜19上を覆うように、所定形状への加工が容易な材料、ここではダミー構造物16と同じアルミニウム膜(Al膜)をスパッタ法等により膜厚80nm程度に堆積する。
次に、リソグラフィー及びドライエッチングによりAl膜を加工し、後述のCu接続部22と接続される上層Cu配線を模した形状にAlを残す。これにより、ダミー構造物31が形成される。
なお、ダミー構造物31の材料としては、例えばエッチングにより所定形状への加工が容易であれば絶縁性・導電性の如何を問わない。例えば絶縁材料としては有機膜等、導電材料としてはAl以外でTiNやW等を用いることができる。また、ダミー構造物16とダミー構造物31とを異なる材料で形成しても良い。
Subsequently, as shown in FIG. 4A, a dummy structure 31 is formed on the insulating protective film 19.
Specifically, first, a material that can be easily processed into a predetermined shape so as to cover the insulating protective film 19, here, an aluminum film (Al film) that is the same as the dummy structure 16 is formed with a film thickness of about 80 nm by sputtering or the like. To deposit.
Next, the Al film is processed by lithography and dry etching to leave Al in a shape simulating an upper layer Cu wiring connected to a Cu connection portion 22 described later. Thereby, the dummy structure 31 is formed.
Note that the material of the dummy structure 31 is not particularly limited as long as it can be easily processed into a predetermined shape by etching, for example. For example, an organic film or the like can be used as the insulating material, and TiN or W other than Al can be used as the conductive material. Further, the dummy structure 16 and the dummy structure 31 may be formed of different materials.

続いて、図4(b)に示すように、ダミー構造物31の側面のみを覆う側壁膜32を形成する。
詳細には、ダミー構造物31を覆うように絶縁性保護膜19上の全面に、Cuの拡散防止機能を有する材料、ここではTa膜を膜厚8nm程度に堆積する。
次に、Ta膜の全面を異方性ドライエッチング(エッチバック)し、ダミー構造物31の側面のみにTaを残す。これにより、ダミー構造物31の側面のみを覆う側壁膜32が形成される。
Subsequently, as shown in FIG. 4B, a sidewall film 32 that covers only the side surface of the dummy structure 31 is formed.
Specifically, a material having a Cu diffusion preventing function, here, a Ta film is deposited to a thickness of about 8 nm on the entire surface of the insulating protective film 19 so as to cover the dummy structure 31.
Next, the entire surface of the Ta film is subjected to anisotropic dry etching (etchback) to leave Ta only on the side surfaces of the dummy structure 31. Thereby, the sidewall film 32 covering only the side surface of the dummy structure 31 is formed.

続いて、図4(c)に示すように、ダミー構造物31及び側壁膜32を覆う層間絶縁膜33を形成する。
詳細には、ダミー構造物31及び側壁膜32を覆うように、絶縁性保護膜19上の全面に低誘電率の層間絶縁膜33を形成する。層間絶縁膜33としては、スピンコート等により、例えばポーラスシリカ系のナノクラスタリング・シリカ(NCS)を膜厚100nm程度に堆積する。
Subsequently, as illustrated in FIG. 4C, an interlayer insulating film 33 that covers the dummy structure 31 and the sidewall film 32 is formed.
Specifically, an interlayer insulating film 33 having a low dielectric constant is formed on the entire surface of the insulating protective film 19 so as to cover the dummy structure 31 and the sidewall film 32. As the interlayer insulating film 33, for example, porous silica-based nanoclustering silica (NCS) is deposited to a thickness of about 100 nm by spin coating or the like.

なお、側壁膜32は、後述する空隙部である配線溝の内壁側面のみに存するものとなり、配線接続の部位には存しない。そのため、側壁膜32の材料としては、ダミー構造物32を覆う絶縁膜の材料、ここではNCSへのCu等の拡散を抑止し得る材料であれば、絶縁性・導電性の如何を問わない。例えば絶縁材料としてはSiCNやSiN等、導電材料としては、Ta以外でTaN,Ta及びTaNの積層膜、Ti,TiN,Ti及びTiNの積層膜等を用いることができる。
また、層間絶縁膜33の低誘電率絶縁材料としては、NCS以外にSiOC等も適用可能である。
Note that the side wall film 32 exists only on the side surface of the inner wall of the wiring groove, which is a void portion to be described later, and does not exist at the site of wiring connection. Therefore, as the material of the sidewall film 32, any insulating or conductive material can be used as long as it is a material of an insulating film that covers the dummy structure 32, here, a material that can suppress diffusion of Cu or the like into the NCS. For example, SiCN or SiN can be used as the insulating material, and a laminated film of TaN, Ta, and TaN other than Ta, a laminated film of Ti, TiN, Ti, and TiN can be used as the conductive material.
Further, as the low dielectric constant insulating material of the interlayer insulating film 33, SiOC or the like can be applied in addition to NCS.

続いて、図4(d)に示すように、層間絶縁膜33を平坦化し、絶縁性保護膜34及びハードマスク35を形成する。
詳細には、先ず、例えばCMP法により、層間絶縁膜33の表層をダミー構造物31の上面が露出するまで研磨して平坦化する。これにより、層間絶縁膜33は、平坦化された表面からダミー構造物31の上面が露出し、側壁膜32を介してダミー構造物31の側面を埋め込むように加工される。
Subsequently, as shown in FIG. 4D, the interlayer insulating film 33 is planarized, and an insulating protective film 34 and a hard mask 35 are formed.
Specifically, first, the surface layer of the interlayer insulating film 33 is polished and planarized by, for example, CMP until the upper surface of the dummy structure 31 is exposed. Thereby, the interlayer insulating film 33 is processed so that the upper surface of the dummy structure 31 is exposed from the planarized surface and the side surface of the dummy structure 31 is embedded through the sidewall film 32.

次に、ダミー構造物31の上面を覆うように、層間絶縁膜33上に保護膜、ここでは絶縁性保護膜34を形成する。絶縁性保護膜34としては、スパッタ法等により例えばSiCN膜を膜厚10nm程度に堆積する。この絶縁性保護膜34は、層間絶縁膜33内への後述するCu接続部のCu拡散を防止する機能を有する。絶縁性保護膜34の材料としては、SiCN以外に例えばSiOC,SiN等を用いても良い。
そして、絶縁性保護膜34上にハードマスク35を、ここではシリコン酸化膜としてCVD法等により膜厚20nm程度に堆積する。
Next, a protective film, here an insulating protective film 34, is formed on the interlayer insulating film 33 so as to cover the upper surface of the dummy structure 31. As the insulating protective film 34, for example, a SiCN film is deposited to a thickness of about 10 nm by sputtering or the like. This insulating protective film 34 has a function of preventing Cu diffusion in a Cu connecting portion (described later) into the interlayer insulating film 33. As a material of the insulating protective film 34, for example, SiOC, SiN or the like may be used in addition to SiCN.
Then, a hard mask 35 is deposited on the insulating protective film 34 as a silicon oxide film to a thickness of about 20 nm by a CVD method or the like here.

続いて、図5(a)に示すように、ハードマスク35に開口35aを、層間絶縁膜33に開口33aを順次形成し、ダミー構造物31を除去して配線溝33aを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングによりハードマスク35を加工し、ハードマスク35のダミー構造物31上に相当する部分に開口35aを形成する。
次に、リソグラフィー及びドライエッチングによりハードマスク35を用いて絶縁性保護膜34を加工し、絶縁性保護膜34にハードマスク35の開口35aに倣った形状の開口34aを形成する。この開口34aから、ダミー構造物31の上面の少なくとも一部が露出する。
Subsequently, as shown in FIG. 5A, an opening 35a is sequentially formed in the hard mask 35 and an opening 33a is formed in the interlayer insulating film 33, and the dummy structure 31 is removed to form a wiring groove 33a.
Specifically, first, the hard mask 35 is processed by lithography and dry etching, and an opening 35 a is formed in a portion corresponding to the dummy structure 31 of the hard mask 35.
Next, the insulating protective film 34 is processed by lithography and dry etching using the hard mask 35, and an opening 34 a having a shape following the opening 35 a of the hard mask 35 is formed in the insulating protective film 34. At least a part of the upper surface of the dummy structure 31 is exposed from the opening 34a.

そして、Alに対してエッチング選択比の高い酸やアルカリの薬液、例えば薄い塩酸をエッチング液として用いて、ダミー構造物をウェットエッチングにより除去する。このとき、層間絶縁膜33には、ダミー構造物31に倣った形状の空隙部である配線溝33aが形成される。ここで、配線溝33aにおいては、その内壁面のうち、側面にはウェットエッチングされずに残った側壁膜32が、底面には絶縁性保護膜19の表面の一部がそれぞれ露出する。   Then, the dummy structure is removed by wet etching using an acid or alkali chemical solution having a high etching selectivity with respect to Al, for example, thin hydrochloric acid as an etching solution. At this time, in the interlayer insulating film 33, a wiring groove 33a that is a void portion shaped like the dummy structure 31 is formed. Here, in the wiring trench 33a, the side wall film 32 left without wet etching is exposed on the side surface of the inner wall surface, and a part of the surface of the insulating protective film 19 is exposed on the bottom surface.

続いて、図5(b)に示すように、絶縁性保護膜19に開口19aを形成し、ダミー構造物16を除去して開口18aを形成する。
詳細には、先ず、リソグラフィー及びドライエッチングにより絶縁性保護膜19を加工し、絶縁性保護膜19に開口19aを形成する。この開口19aから、ダミー構造物16の上面の少なくとも一部が露出する。
Subsequently, as shown in FIG. 5B, an opening 19a is formed in the insulating protective film 19, and the dummy structure 16 is removed to form an opening 18a.
Specifically, first, the insulating protective film 19 is processed by lithography and dry etching, and an opening 19 a is formed in the insulating protective film 19. At least a part of the upper surface of the dummy structure 16 is exposed from the opening 19a.

そして、Alに対してエッチング選択比の高い酸やアルカリの薬液、例えば薄い塩酸をエッチング液として用いて、ダミー構造物16をウェットエッチングにより除去する。このとき、層間絶縁膜18には、ダミー構造物16に倣った形状の空隙部である開口18aが形成される。ここで、開口18aにおいては、その内壁面のうち、側面にはウェットエッチングされずに残った側壁膜17が、底面には絶縁性保護膜15の表面の一部がそれぞれ露出する。
ここで、開口19a,34aと共に、開口18aと配線溝33aとが一体となって配線構造溝36aとなり、配線溝33aの底面の一部に開口18aが形成された形となる。
Then, the dummy structure 16 is removed by wet etching using an acid or alkali chemical solution having a high etching selectivity with respect to Al, for example, thin hydrochloric acid as an etching solution. At this time, an opening 18 a is formed in the interlayer insulating film 18 as a void portion shaped like the dummy structure 16. Here, in the opening 18a, the side wall film 17 left without wet etching is exposed on the side surface of the inner wall surface, and a part of the surface of the insulating protective film 15 is exposed on the bottom surface.
Here, together with the openings 19a and 34a, the opening 18a and the wiring groove 33a are integrated to form a wiring structure groove 36a, and the opening 18a is formed in a part of the bottom surface of the wiring groove 33a.

続いて、図5(c)に示すように、下層Cu配線14の表面の一部を露出させるように絶縁性保護膜15を加工する。
詳細には、リソグラフィー及びドライエッチングにより絶縁性保護膜15を加工し、絶縁性保護膜15に絶縁性保護膜19の開口19aに倣った形状の開口15aを形成する。開口15aから下層Cu配線14の表面の一部が露出し、露出した当該表面の一部が配線構造溝36aの底面となる。
Subsequently, as shown in FIG. 5C, the insulating protective film 15 is processed so that a part of the surface of the lower layer Cu wiring 14 is exposed.
Specifically, the insulating protective film 15 is processed by lithography and dry etching, and an opening 15 a having a shape following the opening 19 a of the insulating protective film 19 is formed in the insulating protective film 15. A part of the surface of the lower layer Cu wiring 14 is exposed from the opening 15a, and a part of the exposed surface becomes the bottom surface of the wiring structure groove 36a.

続いて、図6(a)に示すように、デュアルダマシン法によりCu配線構造36を形成する。
詳細には、先ず、ハードマスク35をドライエッチング等により除去した後、配線構造溝36aの内壁面を覆うように、絶縁性保護膜34上にCuメッキのシード層(不図示)をスパッタ法等により例えば膜厚5nm程度に形成する。
次に、メッキ法により、シード層に基づいて配線構造溝36aを埋め込むように、ハードマスク35上にCuを含む導電材料(Cu又はその合金等)を堆積する。
Subsequently, as shown in FIG. 6A, a Cu wiring structure 36 is formed by a dual damascene method.
Specifically, first, after removing the hard mask 35 by dry etching or the like, a Cu plating seed layer (not shown) is formed on the insulating protective film 34 so as to cover the inner wall surface of the wiring structure groove 36a. For example, the film is formed to a thickness of about 5 nm.
Next, a conductive material (such as Cu or an alloy thereof) containing Cu is deposited on the hard mask 35 by plating so as to fill the wiring structure groove 36a based on the seed layer.

そして、絶縁性保護膜34上の導電材料を例えばCMP法により表面研磨して平坦化する。以上により、配線構造溝36a内を導電材料で充填し、下層Cu配線14と接続されるCu配線構造36が形成される。ここで、Cu配線構造36は、配線構造溝36a内で側壁膜17,32を介して層間絶縁膜18,33と対向するように形成される。
なお、上記のようにハードマスク35を形成することなくCuを含む導電材料を堆積し、Cu配線構造36を形成するようにしても良い。
Then, the conductive material on the insulating protective film 34 is planarized by surface polishing, for example, by CMP. As described above, the wiring structure groove 36a is filled with the conductive material, and the Cu wiring structure 36 connected to the lower layer Cu wiring 14 is formed. Here, the Cu wiring structure 36 is formed so as to face the interlayer insulating films 18 and 33 through the side wall films 17 and 32 in the wiring structure groove 36a.
Note that the Cu wiring structure 36 may be formed by depositing a conductive material containing Cu without forming the hard mask 35 as described above.

続いて、図6(b)に示すように、Cu配線構造36を覆う絶縁性保護膜37を形成する。
詳細には、Cu配線構造36の上面を覆うように、層間絶縁膜33上に保護膜、ここでは絶縁性保護膜37を形成する。絶縁性保護膜37としては、スパッタ法等により例えばSiCN膜を膜厚10nm程度に堆積する。この絶縁性保護膜37は、当該絶縁性保護膜37上に形成される更なる上層Cu配線(不図示)の層間絶縁膜33内へのCu拡散を防止する機能を有する。絶縁性保護膜37の材料としては、SiCN以外に例えばSiOC,SiN等を用いても良い。
しかる後、Cu配線構造36と接続させる更なる上層Cu配線及び層間絶縁膜等の形成工程を経て、本実施形態のMOSトランジスタを完成させる。
Subsequently, as shown in FIG. 6B, an insulating protective film 37 covering the Cu wiring structure 36 is formed.
Specifically, a protective film, here, an insulating protective film 37 is formed on the interlayer insulating film 33 so as to cover the upper surface of the Cu wiring structure 36. As the insulating protective film 37, for example, a SiCN film is deposited to a thickness of about 10 nm by sputtering or the like. This insulating protective film 37 has a function of preventing Cu diffusion into the interlayer insulating film 33 of a further upper layer Cu wiring (not shown) formed on the insulating protective film 37. As a material for the insulating protective film 37, for example, SiOC, SiN, or the like may be used in addition to SiCN.
Thereafter, the MOS transistor of the present embodiment is completed through a process of forming a further upper layer Cu wiring and an interlayer insulating film to be connected to the Cu wiring structure 36.

本実施形態によれば、開口18a及び配線溝33aの側壁に側壁膜17,32がそれぞれ形成され、Cu配線構造36は開口18a,33a内で側壁膜17,32を介して層間絶縁膜18,33と対向するように形成される。この構成により、配線構造溝36a内を充填する導電材料における層間絶縁膜18,33へのCu拡散が側壁膜17,32により抑止される。この場合、配線構造溝36aの内壁面に導電性下地膜を形成する必要がなく、下層Cu配線14とCu配線構造36とを直接的に接続することができる。このように、下層Cu配線14とCu配線構造36との間に、これらとは異種導電材料からなる導電性下地膜が存しないため、コンタクト抵抗は低く抑えられる。また、エレクトロ・マイグレーションに起因するボイド発生の懸念もない。
従って、層間絶縁膜に空隙部である配線構造溝をエッチングで形成する際に問題となる下層Cu配線とCu配線構造との接続状態に起因する不都合を生ぜしめることなく、微細な部分を有するCu配線構造36が正確且つ容易に所望の状態とされた信頼性の高いMOSトランジスタが実現する。
According to the present embodiment, the sidewall films 17 and 32 are formed on the sidewalls of the opening 18a and the wiring groove 33a, respectively, and the Cu wiring structure 36 is formed in the openings 18a and 33a via the sidewall films 17 and 32, the interlayer insulating film 18, 33 is formed so as to face 33. With this configuration, the sidewall films 17 and 32 prevent Cu diffusion to the interlayer insulating films 18 and 33 in the conductive material filling the wiring structure groove 36a. In this case, it is not necessary to form a conductive base film on the inner wall surface of the wiring structure groove 36a, and the lower layer Cu wiring 14 and the Cu wiring structure 36 can be directly connected. As described above, since there is no conductive base film made of a different conductive material between the lower layer Cu wiring 14 and the Cu wiring structure 36, the contact resistance can be kept low. Moreover, there is no concern about the generation of voids due to electromigration.
Therefore, Cu having a fine portion without causing inconvenience due to the connection state between the lower layer Cu wiring and the Cu wiring structure, which is a problem when forming the wiring structure groove as a gap in the interlayer insulating film by etching, is caused. A highly reliable MOS transistor in which the wiring structure 36 is accurately and easily set to a desired state is realized.

(変形例)
ここで、第2の実施形態の変形例について説明する。本例では、配線構造溝36aに側壁膜17,32に加えて保護膜を形成する。
図7は、第2の実施形態の変形例によるMOSトランジスタの製造方法の主要工程を示す概略断面図である。
(Modification)
Here, a modification of the second embodiment will be described. In this example, in addition to the sidewall films 17 and 32, a protective film is formed in the wiring structure groove 36a.
FIG. 7 is a schematic cross-sectional view showing the main steps of a method for manufacturing a MOS transistor according to a modification of the second embodiment.

本例では、第2の実施形態における図4(a)〜図5(c)の各工程を経た後、図7(a)に示すように、導電性保護膜38を形成する。
詳細には、先ず、ハードマスク35をドライエッチング等により除去する。
続いて、配線構造溝36aの内壁面を覆うように、絶縁性保護膜34上の全面に、Cuの拡散防止機能を有する材料、ここではTa膜を膜厚8nm程度に堆積し、導電性保護膜38を形成する。導電性保護膜38の材料としては、ダミー構造物32を覆う絶縁膜の材料、ここではNCSへのCu等の拡散を抑止し得る導電材料、Ta以外では例えばTaN,Ta及びTaNの積層膜、Ti,TiN,Ti及びTiNの積層膜等を用いることができる。
In this example, after each step of FIG. 4A to FIG. 5C in the second embodiment, a conductive protective film 38 is formed as shown in FIG. 7A.
Specifically, first, the hard mask 35 is removed by dry etching or the like.
Subsequently, a material having a Cu diffusion preventing function, in this case, a Ta film is deposited to a thickness of about 8 nm on the entire surface of the insulating protective film 34 so as to cover the inner wall surface of the wiring structure groove 36a. A film 38 is formed. As a material of the conductive protective film 38, a material of an insulating film covering the dummy structure 32, here, a conductive material capable of suppressing the diffusion of Cu or the like to the NCS, other than Ta, for example, a laminated film of TaN, Ta and TaN, A laminated film of Ti, TiN, Ti and TiN can be used.

そして、第2の実施形態における図6(a),(b)の各工程を経て、図7(b)のように、Cu配線構造36及び絶縁性保護膜37等を形成する。なお、Cu配線構造36を形成する際には、絶縁性保護膜34上の導電材料及び導電性保護膜38をCMP法により表面研磨して平坦化する。これにより、Cu配線構造36は、配線構造溝36a内で導電性保護膜38を介するとともに、側壁膜17,32を介して層間絶縁膜18,33と対向するように形成される。
しかる後、Cu配線構造36と接続させる更なる上層Cu配線及び層間絶縁膜等の形成工程を経て、本例のMOSトランジスタを完成させる。
6A and 6B in the second embodiment, a Cu wiring structure 36, an insulating protective film 37, and the like are formed as shown in FIG. 7B. When the Cu wiring structure 36 is formed, the conductive material and the conductive protective film 38 on the insulating protective film 34 are polished and planarized by CMP. As a result, the Cu wiring structure 36 is formed in the wiring structure groove 36 a so as to face the interlayer insulating films 18 and 33 through the side wall films 17 and 32 as well as through the conductive protective film 38.
Thereafter, the MOS transistor of this example is completed through a process of forming a further upper layer Cu wiring and an interlayer insulating film to be connected to the Cu wiring structure 36.

本例では、導電性保護膜38の存在により、第2の実施形態に比してコンタクト抵抗が大きくなることは甘受し、側壁膜17,32を補強するように導電性保護膜38を形成する。この構成により、配線構造溝36a内を充填する導電材料における層間絶縁膜18,33へのCu拡散がより確実に抑止され、更に信頼性の高いMOSトランジスタが実現する。   In this example, it is accepted that the contact resistance is increased as compared with the second embodiment due to the presence of the conductive protective film 38, and the conductive protective film 38 is formed so as to reinforce the sidewall films 17 and 32. . With this configuration, Cu diffusion to the interlayer insulating films 18 and 33 in the conductive material filling the wiring structure trench 36a is more reliably suppressed, and a more reliable MOS transistor is realized.

(第3の実施形態)
本実施形態では、本件を導電プラグの形成に適用した場合について例示する。
図8及び図9は、第3の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。
初めに、第1の実施形態と同様に、図1(a)と同様の工程を順次実行し、シリコン基板1にゲート電極4、ソース/ドレイン領域7等を形成する。
(Third embodiment)
In the present embodiment, the case where the present invention is applied to the formation of a conductive plug is illustrated.
8 and 9 are schematic cross-sectional views showing the main steps of the method of manufacturing a MOS transistor according to the third embodiment in the order of steps.
First, as in the first embodiment, the same steps as in FIG. 1A are sequentially performed to form the gate electrode 4, the source / drain region 7, etc. on the silicon substrate 1.

続いて、図8(a)に示すように、サリサイド法により、ゲート電極4上及びソース/ドレイン領域7上にシリサイド層41を形成する。
詳細には、ゲート電極4及びソース/ドレイン領域7を覆うように、シリコン基板1の全面にシリサイド金属、ここではニッケル(Ni)をスパッタ法等により堆積する。この場合、シリサイド金属としてNiの代わりにCo,Ti等を用いても良い。
次に、シリコン基板1を熱処理し、ゲート電極4及びソース/ドレイン領域7のシリコンとCoとを反応させ、シリサイド層を形成する。
そして、ウェットエッチングにより、未反応のNiを除去する。以上により、ゲート電極4上及びソース/ドレイン領域7上にシリサイド層41がそれぞれ形成される。
Subsequently, as shown in FIG. 8A, a silicide layer 41 is formed on the gate electrode 4 and the source / drain region 7 by the salicide method.
Specifically, a silicide metal, here nickel (Ni), is deposited on the entire surface of the silicon substrate 1 so as to cover the gate electrode 4 and the source / drain regions 7 by sputtering or the like. In this case, Co, Ti or the like may be used as the silicide metal instead of Ni.
Next, the silicon substrate 1 is heat-treated, and silicon in the gate electrode 4 and the source / drain region 7 is reacted with Co to form a silicide layer.
Then, unreacted Ni is removed by wet etching. Thus, silicide layers 41 are formed on the gate electrode 4 and the source / drain regions 7, respectively.

続いて、図8(b)に示すように、ソース/ドレイン領域7のシリサイド層41上等にダミー構造物42を形成する。
詳細には、先ず、シリコン基板1上に、所定形状への加工が容易な材料、ここではアルミニウム膜(Al膜)をスパッタ法等により膜厚100nm程度に堆積する。
次に、リソグラフィー及びドライエッチングによりAl膜を加工し、ソース/ドレイン領域7のシリサイド層41上等に、当該シリサイド層41と接続される後述の導電プラグを模した形状にAlを残す。これにより、ダミー構造物42が形成される。
なお、ダミー構造物42の材料としては、例えばエッチングにより所定形状への加工が容易であれば絶縁性・導電性の如何を問わない。例えば絶縁材料としては有機物膜等、導電材料としてはAl以外でTiN等を用いることができる。
Subsequently, as shown in FIG. 8B, a dummy structure 42 is formed on the silicide layer 41 in the source / drain region 7 or the like.
Specifically, first, a material that can be easily processed into a predetermined shape, here an aluminum film (Al film), is deposited on the silicon substrate 1 to a thickness of about 100 nm by sputtering or the like.
Next, the Al film is processed by lithography and dry etching, and Al is left on the silicide layer 41 in the source / drain region 7 in a shape simulating a conductive plug to be described later connected to the silicide layer 41. Thereby, the dummy structure 42 is formed.
The material of the dummy structure 42 may be any insulating or conductive material as long as it can be easily processed into a predetermined shape by etching, for example. For example, an organic film or the like can be used as the insulating material, and TiN or the like can be used as the conductive material other than Al.

続いて、図8(c)に示すように、ダミー構造物42の側面のみを覆う側壁膜43を形成する。
詳細には、ダミー構造物42を覆うようにシリコン基板1上の全面に、タングステン(W)の密着性を向上させる機能を有する材料、ここではTi/TiNの積層膜を、Tiを膜厚3nm程度、TiNを膜厚5nm程度に順次堆積する。
次に、積層膜の全面を異方性ドライエッチング(エッチバック)し、ダミー構造物42の側面のみに積層膜を残す。これにより、ダミー構造物42の側面のみを覆う側壁膜43が形成される。
Subsequently, as shown in FIG. 8C, a side wall film 43 covering only the side surface of the dummy structure 42 is formed.
More specifically, a material having a function of improving the adhesion of tungsten (W) over the entire surface of the silicon substrate 1 so as to cover the dummy structure 42, in this case, a Ti / TiN laminated film and a Ti film with a thickness of 3 nm. TiN is sequentially deposited to a thickness of about 5 nm.
Next, the entire surface of the laminated film is subjected to anisotropic dry etching (etchback) to leave the laminated film only on the side surfaces of the dummy structure 42. Thereby, the sidewall film 43 covering only the side surface of the dummy structure 42 is formed.

ここで、側壁膜43は、後述する空隙部である開口の内壁側面のみに存するものとなり、配線接続の部位には存しない。そのため、側壁膜43の材料としては、Wの密着性を向上させる機能を有する材料であれば、絶縁性・導電性の如何を問わない。また、Cuをプラグとして利用する際にはCuの拡散バリアになる材料であれば導電性、絶縁性の如何を問わない。例えば絶縁性の材料としてSiCNやSiOC等、導電性の材料としてTaやTaN,Ti,TiN等を用いることができる。   Here, the side wall film 43 exists only on the side surface of the inner wall of the opening, which is a void portion to be described later, and does not exist at the site of wiring connection. Therefore, the material of the side wall film 43 is not particularly limited as long as it is a material having a function of improving W adhesion. In addition, when Cu is used as a plug, any material can be used as long as it is a Cu diffusion barrier, regardless of conductivity or insulation. For example, SiCN or SiOC can be used as an insulating material, and Ta, TaN, Ti, TiN or the like can be used as a conductive material.

続いて、図8(d)に示すように、ゲート電極4、ダミー構造物42及び側壁膜43を覆う層間絶縁膜44を形成する。
詳細には、ゲート電極4を埋め込む膜厚となるように、シリコン基板1の全面に絶縁膜、ここではSiO2を堆積し、層間絶縁膜44を形成する。層間絶縁膜44の材料としては、例えば低誘電率膜等を用いても良い。
Subsequently, as illustrated in FIG. 8D, an interlayer insulating film 44 that covers the gate electrode 4, the dummy structure 42, and the sidewall film 43 is formed.
Specifically, an insulating film, here SiO 2, is deposited on the entire surface of the silicon substrate 1 so as to have a film thickness for embedding the gate electrode 4, thereby forming an interlayer insulating film 44. As a material of the interlayer insulating film 44, for example, a low dielectric constant film or the like may be used.

続いて、図9(a)に示すように、層間絶縁膜44を平坦化する。
詳細には、例えばCMP法により、層間絶縁膜44の表層をダミー構造物42の上面が露出するまで研磨して平坦化する。これにより、層間絶縁膜44は、平坦化された表面からダミー構造物42の上面が露出し、側壁膜43を介してダミー構造物42の側面を埋め込むように加工される。
Subsequently, as shown in FIG. 9A, the interlayer insulating film 44 is planarized.
Specifically, the surface layer of the interlayer insulating film 44 is polished and planarized by, for example, CMP until the upper surface of the dummy structure 42 is exposed. Thereby, the interlayer insulating film 44 is processed so that the upper surface of the dummy structure 42 is exposed from the planarized surface and the side surface of the dummy structure 42 is embedded through the sidewall film 43.

続いて、図9(b)に示すように、ダミー構造物42を除去して開口44aを形成する。
詳細には、Alに対してエッチング選択比の高い酸やアルカリの薬液、例えば薄い塩酸をエッチング液として用いて、ダミー構造物42をウェットエッチングにより除去する。このとき、層間絶縁膜44には、ダミー構造物42に倣った形状の空隙部である開口44aが形成される。ここで、開口44aにおいては、その内壁面のうち、側面にはウェットエッチングされずに残った側壁膜43が、底面にはシリサイド層41の表面の一部がそれぞれ露出する。
Subsequently, as shown in FIG. 9B, the dummy structure 42 is removed to form an opening 44a.
Specifically, the dummy structure 42 is removed by wet etching using an acid or alkali chemical solution having a high etching selectivity with respect to Al, for example, thin hydrochloric acid as an etching solution. At this time, an opening 44 a is formed in the interlayer insulating film 44 as a void portion shaped like the dummy structure 42. Here, in the opening 44 a, the side wall film 43 left without wet etching is exposed on the side surface of the inner wall surface, and a part of the surface of the silicide layer 41 is exposed on the bottom surface.

続いて、図9(c)に示すように、導電プラグ45を形成する。
詳細には、開口44aを埋め込むように、層間絶縁膜44上にCVD法等により導電材料、ここではWを含む導電材料(W又はその合金等)を堆積する。
そして、層間絶縁膜44上の導電材料を例えばCMP法により表面研磨して平坦化する。以上により、開口44a内を導電材料で充填し、シリサイド層41を介してソース/ドレイン領域7等と接続される導電プラグ45が形成される。ここで、導電プラグ45は、開口44a内で側壁膜43を介して層間絶縁膜44と対向するように形成される。
Subsequently, as shown in FIG. 9C, a conductive plug 45 is formed.
Specifically, a conductive material, here, a conductive material containing W (such as W or an alloy thereof) is deposited on the interlayer insulating film 44 by a CVD method or the like so as to fill the opening 44a.
Then, the surface of the conductive material on the interlayer insulating film 44 is planarized by CMP, for example. As a result, the conductive plug 45 that fills the opening 44 a with the conductive material and is connected to the source / drain region 7 and the like through the silicide layer 41 is formed. Here, the conductive plug 45 is formed so as to face the interlayer insulating film 44 through the sidewall film 43 in the opening 44a.

しかる後、層間絶縁膜や、導電プラグ45と接続させる配線(ダマシン法によるCu配線や、リソグラフィー及びドライエッチングによるAl配線等)等の形成工程を経て、本実施形態のMOSトランジスタを完成させる。   Thereafter, the MOS transistor of this embodiment is completed through a process of forming an interlayer insulating film and wiring (Cu wiring by damascene method, Al wiring by lithography and dry etching, etc.) connected to the conductive plug 45.

本実施形態によれば、開口44aの側壁に側壁膜43が形成され、導電プラグ45は開口44a内で側壁膜43を介して層間絶縁膜43と対向するように形成される。この構成により、導電プラグ45の層間絶縁膜43との密着性が十分に確保される。この場合、開口44aの内壁面に導電性下地膜を形成する必要がなく、シリサイド層41と導電プラグ45とを直接的に接続することができる。このように、シリサイド層41と導電プラグ45との間に、これらとは異種導電材料からなる導電性下地膜が存しないため、コンタクト抵抗が可及的に低く抑えられる。従って、層間絶縁膜に空隙部である開口をエッチングで形成する際に問題となるシリサイド層と導電プラグとの接続状態に起因する不都合を生ぜしめることなく、微細な導電プラグ45が正確且つ容易に所望の状態とされた信頼性の高いMOSトランジスタが実現する。   According to the present embodiment, the sidewall film 43 is formed on the sidewall of the opening 44a, and the conductive plug 45 is formed to face the interlayer insulating film 43 through the sidewall film 43 in the opening 44a. With this configuration, sufficient adhesion between the conductive plug 45 and the interlayer insulating film 43 is ensured. In this case, it is not necessary to form a conductive base film on the inner wall surface of the opening 44a, and the silicide layer 41 and the conductive plug 45 can be directly connected. Thus, since there is no conductive base film made of a different conductive material between the silicide layer 41 and the conductive plug 45, the contact resistance can be suppressed as low as possible. Therefore, the fine conductive plug 45 can be accurately and easily produced without causing inconvenience due to the connection state between the silicide layer and the conductive plug, which becomes a problem when forming an opening as a void in the interlayer insulating film. A highly reliable MOS transistor in a desired state is realized.

なお、シリサイド層41を形成することなく、導電プラグ45を、ソース/ドレイン領域7等と直接的に接続するように形成しても良い。   The conductive plug 45 may be formed so as to be directly connected to the source / drain region 7 or the like without forming the silicide layer 41.

以下、本件の諸態様を付記としてまとめて記載する。   Hereinafter, various aspects of the present case will be collectively described as additional notes.

(付記1)基板と、
前記基板上に形成された第1の導電層と、
前記第1の導電層を埋め込み、前記第1の導電層の表面の一部を露出させる第1の空隙部を有する第1の絶縁膜と、
前記第1の空隙部を埋め込み、前記第1の導電層と接続されてなる第2の導電層と、
前記第2の導電層の側面部分のみに形成された第1の側壁膜と
を含み、
前記第2の導電層は、前記第1の空隙部内において、前記側面部分で前記第1の側壁膜を介して前記第1の絶縁膜と対向することを特徴とする電子デバイス。
(Appendix 1) a substrate;
A first conductive layer formed on the substrate;
A first insulating film having a first gap portion embedded in the first conductive layer and exposing a part of the surface of the first conductive layer;
A second conductive layer embedded in the first gap and connected to the first conductive layer;
A first sidewall film formed only on a side surface portion of the second conductive layer,
The electronic device according to claim 1, wherein the second conductive layer is opposed to the first insulating film through the first sidewall film at the side surface portion in the first gap portion.

(付記2)前記第1の導電層と前記第2の導電層とが直接的に接続されていることを特徴とする付記1に記載の電子デバイス。   (Supplementary note 2) The electronic device according to supplementary note 1, wherein the first conductive layer and the second conductive layer are directly connected.

(付記3)前記側壁膜は、Ti,TiN,Ti及びTiNの積層膜,Ta,TaN,Ta及びTaNの積層膜から選ばれた1種からなることを特徴とする付記1又は2に記載の電子デバイス。   (Additional remark 3) Said side wall film | membrane consists of 1 type chosen from the laminated film of Ti, TiN, Ti, and TiN, and the laminated film of Ta, TaN, Ta, and TaN, The additional description 1 or 2 characterized by the above-mentioned. Electronic devices.

(付記4)前記第1の導電層の上面を覆う第1の絶縁性保護膜が形成されており、
前記第1の絶縁膜及び前記第1の絶縁性保護膜を共に貫通するように前記第1の空隙部が形成されていることを特徴とする付記1〜3のいずれか1項に記載の電子デバイス。
(Additional remark 4) The 1st insulating protective film which covers the upper surface of the said 1st conductive layer is formed,
The electron according to any one of appendices 1 to 3, wherein the first gap is formed so as to penetrate both the first insulating film and the first insulating protective film. device.

(付記5)前記第1の絶縁膜の上面を覆う第2の絶縁性保護膜が形成されており、
前記第2の絶縁性保護膜、前記第1の絶縁膜及び前記第1の絶縁性保護膜を共に貫通するように前記第1の空隙部が形成されていることを特徴とする付記4に記載の電子デバイス。
(Additional remark 5) The 2nd insulating protective film which covers the upper surface of the said 1st insulating film is formed,
The supplementary note 4, wherein the first gap is formed so as to penetrate through the second insulating protective film, the first insulating film, and the first insulating protective film. Electronic devices.

(付記6)前記第1の絶縁膜上に形成され、前記第1の絶縁膜の前記第1の空隙部と一体となる配線形状の第2の空隙部を有する第2の絶縁膜と、
第2の導電層と共に、前記第2の構造物の除去により前記第2の絶縁膜に形成された第2の空隙部を埋め込むように、前記第2の導電層と一体形成されてなる第3の導電層と
を更に含むことを特徴とする付記1〜5のいずれか1項に記載の電子デバイス。
(Additional remark 6) The 2nd insulating film which has the 2nd space part of the wiring shape which is formed on the 1st insulating film, and is integrated with the 1st space part of the 1st insulating film,
The third conductive layer is integrally formed with the second conductive layer so as to fill the second gap formed in the second insulating film by removing the second structure together with the second conductive layer. The electronic device according to any one of appendices 1 to 5, further comprising: a conductive layer.

(付記7)前記第3の導電層の側面部分に第2の側壁膜が形成されており、
前記第3の導電層は、前記第2の空隙部内において、前記側面部分で前記第2の側壁膜を介して前記第2の絶縁膜と対向することを特徴とする付記6に記載の電子デバイス。
(Appendix 7) A second sidewall film is formed on a side surface portion of the third conductive layer,
The electronic device according to appendix 6, wherein the third conductive layer is opposed to the second insulating film through the second sidewall film in the side surface portion in the second gap portion. .

(付記8)前記第2の絶縁膜の上面を覆う第3の保護膜が形成されており、
前記第3の保護膜及び前記第2の絶縁膜を共に貫通するように前記第2の空隙部が形成されていることを特徴とする付記6又は7に記載の電子デバイス。
(Appendix 8) A third protective film covering the upper surface of the second insulating film is formed,
The electronic device according to appendix 6 or 7, wherein the second gap portion is formed so as to penetrate both the third protective film and the second insulating film.

(付記9)前記第2の導電層と前記第3の導電層とが同一材料からなることを特徴とする付記5〜8のいずれか1項に記載の電子デバイス。   (Appendix 9) The electronic device according to any one of appendices 5 to 8, wherein the second conductive layer and the third conductive layer are made of the same material.

(付記10)前記第2の導電層がCu,Ag,Auから選ばれた少なくとも1種を含む導電材料からなることを特徴とする付記1〜9のいずれか1項に記載の電子デバイス。   (Supplementary note 10) The electronic device according to any one of supplementary notes 1 to 9, wherein the second conductive layer is made of a conductive material containing at least one selected from Cu, Ag, and Au.

(付記11)前記第2の導電層がWを含む導電材料からなることを特徴とする付記1〜5のいずれか1項に記載の電子デバイス。   (Appendix 11) The electronic device according to any one of appendices 1 to 5, wherein the second conductive layer is made of a conductive material containing W.

(付記12)基板上に第1の導電層を形成する工程と、
前記第1の導電層上に、第2の導電層の形状を模した第1の構造物を形成する工程と、
前記第1の構造物の側面のみを覆う第1の側壁膜を形成する工程と、
前記第1の導電層上に、前記第1の構造物の側面を埋め込む第1の絶縁膜を形成する工程と、
前記第1の構造物を除去する工程と、
前記第1の構造物の除去により前記第1の絶縁膜に形成された第1の空隙部を埋め込むように、前記第2の導電層を形成する工程と
を含み、
前記第2の導電層を、前記第1の空隙部内において、前記側面部分で前記第1の絶縁膜と前記第1の側壁膜を介して対向するように形成することを特徴とする電子デバイスの製造方法。
(Supplementary note 12) forming a first conductive layer on a substrate;
Forming a first structure imitating the shape of the second conductive layer on the first conductive layer;
Forming a first sidewall film covering only the side surface of the first structure;
Forming a first insulating film on the first conductive layer to embed a side surface of the first structure;
Removing the first structure;
Forming the second conductive layer so as to bury the first gap formed in the first insulating film by removing the first structure,
In the electronic device, the second conductive layer is formed in the first gap so as to face the first insulating film via the first sidewall film at the side surface portion. Production method.

(付記13)前記第2の導電層を、前記第1の空隙部を埋め込んで前記第1の導電層と直接的に接続されるように形成することを特徴とする付記12に記載の電子デバイスの製造方法。   (Supplementary note 13) The electronic device according to Supplementary note 12, wherein the second conductive layer is formed so as to be buried in the first gap and directly connected to the first conductive layer. Manufacturing method.

(付記14)前記第1の絶縁膜を形成した後、前記第1の構造物上に、配線となる第3の導電層の形状を模した第2の構造物を形成する工程と、
前記第1の絶縁膜上に、前記第2の構造物の側面を埋め込む第2の絶縁膜を形成する工程と
を更に含み、
前記第1の構造物及び前記第2の構造物を共に除去した後、
前記第1の空隙部と共に、前記第2の構造物の除去により前記第2の絶縁膜に形成された第2の空隙部を埋め込むように、前記第2の導電層と一体となる第3の導電層を形成することを特徴とする付記12又は13に記載の電子デバイスの製造方法。
(Supplementary Note 14) After forming the first insulating film, forming a second structure on the first structure that imitates the shape of the third conductive layer to be a wiring;
Forming a second insulating film on the first insulating film to embed a side surface of the second structure; and
After removing both the first structure and the second structure,
A third integral with the second conductive layer so as to embed the second void formed in the second insulating film by removing the second structure together with the first void. 14. The method for manufacturing an electronic device according to appendix 12 or 13, wherein a conductive layer is formed.

(付記15)前記第2の構造物を形成した後、前記第2の絶縁膜を形成する前に、前記第2の構造物の側面のみを覆う第2の側壁膜を形成する工程を更に含み、
前記第3の導電層を、前記第2の空隙部内において、前記側面部分で前記第2の絶縁膜と前記第2の側壁膜を介して対向するように形成することを特徴とする付記14に記載の電子デバイスの製造方法。
(Additional remark 15) After forming the said 2nd structure, before forming the said 2nd insulating film, it further includes the process of forming the 2nd side wall film which covers only the side surface of the said 2nd structure. ,
The supplementary note 14 is characterized in that the third conductive layer is formed so as to face the second insulating film through the second side wall film in the side surface portion in the second gap portion. The manufacturing method of the electronic device of description.

(付記16)前記第2の導電層及び前記第3の導電層を形成する前に、前記第1の空隙部及び前記第2の空隙部の内壁面を連続的に覆うように導電性保護膜を形成する工程を更に含み、
前記導電性保護膜を介して前記第1の空隙部及び前記第2の空隙部を埋め込むように、前記第2の導電層及び前記第3の導電層を形成することを特徴とする付記14又は15に記載の電子デバイスの製造方法。
(Additional remark 16) Before forming the said 2nd conductive layer and the said 3rd conductive layer, it is a conductive protective film so that the inner wall surface of the said 1st space | gap part and the said 2nd space | gap part may be covered continuously. Further comprising the step of:
The supplementary note 14 or the third conductive layer, wherein the second conductive layer and the third conductive layer are formed so as to fill the first gap and the second gap through the conductive protective film. 15. A method for manufacturing an electronic device according to 15.

第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the MOS transistor by 1st Embodiment in order of a process. 図1に引き続き、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。FIG. 2 is a schematic cross-sectional view subsequent to FIG. 1 illustrating the MOS transistor manufacturing method according to the first embodiment in the order of steps. 図2に引き続き、第1の実施形態によるMOSトランジスタの製造方法を工程順に示す概略断面図である。FIG. 3 is a schematic cross-sectional view illustrating the method of manufacturing the MOS transistor according to the first embodiment in order of processes subsequent to FIG. 2. 第2の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the MOS transistor by 2nd Embodiment to process order. 図4に引き続き、第2の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。FIG. 5 is a schematic cross-sectional view subsequent to FIG. 4 showing the main steps of the MOS transistor manufacturing method according to the second embodiment in the order of steps. 図5に引き続き、第2の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。FIG. 6 is a schematic cross-sectional view subsequent to FIG. 5 showing the main steps of the MOS transistor manufacturing method according to the second embodiment in order of steps. 第2の実施形態の変形例によるMOSトランジスタの製造方法の主要工程を示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the MOS transistor by the modification of 2nd Embodiment. 第3の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。It is a schematic sectional drawing which shows the main processes of the manufacturing method of the MOS transistor by 3rd Embodiment in order of a process. 図8に引き続き、第3の実施形態によるMOSトランジスタの製造方法の主要工程を工程順に示す概略断面図である。FIG. 9 is a schematic cross-sectional view showing the main steps of the method of manufacturing the MOS transistor according to the third embodiment in order of steps, following FIG. 8.

符号の説明Explanation of symbols

1 シリコン基板
2 STI素子分離構造
3 ゲート絶縁膜
4 ゲート電極
5 エクステンション領域
6 サイドウォール絶縁膜
7 ソース/ドレイン領域
8,13,18,33,44 層間絶縁膜
9 コンタクト孔
11 下地導電膜
12,45 導電プラグ
13a 配線溝
14 下層Cu配線
14a 導電性下地膜
15,19,23,34,37 絶縁性保護膜
16,31,42 ダミー構造物
17,32,43 側壁膜
18a,19a,21a,33a,34a,35a,44a 開口
21,35 ハードマスク
22 Cu接続部
36 Cu配線構造
36a 配線構造溝
38 導電性保護膜
41 シリサイド層
DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 STI element isolation structure 3 Gate insulating film 4 Gate electrode 5 Extension area | region 6 Side wall insulating film 7 Source / drain area | region 8, 13, 18, 33, 44 Interlayer insulating film 9 Contact hole 11 Base conductive film 12, 45 Conductive plug 13a Wiring groove 14 Lower layer Cu wiring 14a Conductive base film 15, 19, 23, 34, 37 Insulating protective film 16, 31, 42 Dummy structure 17, 32, 43 Side wall films 18a, 19a, 21a, 33a, 34a, 35a, 44a Opening 21, 35 Hard mask 22 Cu connection portion 36 Cu wiring structure 36a Wiring structure groove 38 Conductive protective film 41 Silicide layer

Claims (6)

基板と、
前記基板上に形成された第1の導電層と、
前記第1の導電層を埋め込み、前記第1の導電層の表面の一部を露出させる第1の空隙部を有する第1の絶縁膜と、
前記第1の空隙部を埋め込み、前記第1の導電層と接続されてなる第2の導電層と、
前記第2の導電層の側面部分のみに形成された第1の側壁膜と
を含み、
前記第2の導電層は、前記第1の空隙部内において、前記側面部分で前記第1の側壁膜を介して前記第1の絶縁膜と対向することを特徴とする電子デバイス。
A substrate,
A first conductive layer formed on the substrate;
A first insulating film having a first gap portion embedded in the first conductive layer and exposing a part of the surface of the first conductive layer;
A second conductive layer embedded in the first gap and connected to the first conductive layer;
A first sidewall film formed only on a side surface portion of the second conductive layer,
The electronic device according to claim 1, wherein the second conductive layer is opposed to the first insulating film through the first sidewall film at the side surface portion in the first gap portion.
前記第1の導電層と前記第2の導電層とが直接的に接続されていることを特徴とする請求項1に記載の電子デバイス。   The electronic device according to claim 1, wherein the first conductive layer and the second conductive layer are directly connected. 前記第1の絶縁膜上に形成され、前記第1の絶縁膜の前記第1の空隙部と一体となる配線形状の第2の空隙部を有する第2の絶縁膜と、
第2の導電層と共に、前記第2の構造物の除去により前記第2の絶縁膜に形成された第2の空隙部を埋め込むように、前記第2の導電層と一体形成されてなる第3の導電層と
を更に含むことを特徴とする請求項1又は2に記載の電子デバイス。
A second insulating film formed on the first insulating film and having a wiring-shaped second gap portion integrated with the first gap portion of the first insulating film;
The third conductive layer is integrally formed with the second conductive layer so as to fill the second gap formed in the second insulating film by removing the second structure together with the second conductive layer. The electronic device according to claim 1, further comprising: a conductive layer.
前記第3の導電層の側面部分に第2の側壁膜が形成されており、
前記第3の導電層は、前記第2の空隙部内において、前記側面部分で前記第2の側壁膜を介して前記第2の絶縁膜と対向することを特徴とする請求項3に記載の電子デバイス。
A second sidewall film is formed on a side surface portion of the third conductive layer;
4. The electron according to claim 3, wherein the third conductive layer is opposed to the second insulating film through the second side wall film at the side surface portion in the second gap portion. device.
基板上に第1の導電層を形成する工程と、
前記第1の導電層上に、第2の導電層の形状を模した第1の構造物を形成する工程と、
前記第1の構造物の側面のみを覆う第1の側壁膜を形成する工程と、
前記第1の導電層上に、前記第1の構造物の側面を埋め込む第1の絶縁膜を形成する工程と、
前記第1の構造物を除去する工程と、
前記第1の構造物の除去により前記第1の絶縁膜に形成された第1の空隙部を埋め込むように、前記第2の導電層を形成する工程と
を含み、
前記第2の導電層を、前記第1の空隙部内において、前記側面部分で前記第1の絶縁膜と前記第1の側壁膜を介して対向するように形成することを特徴とする電子デバイスの製造方法。
Forming a first conductive layer on a substrate;
Forming a first structure imitating the shape of the second conductive layer on the first conductive layer;
Forming a first sidewall film covering only the side surface of the first structure;
Forming a first insulating film on the first conductive layer to embed a side surface of the first structure;
Removing the first structure;
Forming the second conductive layer so as to bury the first gap formed in the first insulating film by removing the first structure,
In the electronic device, the second conductive layer is formed in the first gap so as to face the first insulating film via the first sidewall film at the side surface portion. Production method.
前記第2の導電層を、前記第1の空隙部を埋め込んで前記第1の導電層と直接的に接続されるように形成することを特徴とする請求項5に記載の電子デバイスの製造方法。   6. The method of manufacturing an electronic device according to claim 5, wherein the second conductive layer is formed so as to be buried in the first gap and directly connected to the first conductive layer. .
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