KR100640407B1 - A method for forming a damascene structure of semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 다마신 구조에 있어서, 트렌치 형성 후의 장벽금속 증착 및 구리 씨드층 증착을 원활하게 진행시키기 위한 반도체 소자의 다마신 구조 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법은, a) 금속 배선 형성을 위해 금속간 물질 산화막에 트렌치를 형성하는 단계; b) 노출된 전면에 제1 금속장벽을 증착하는 단계: c) 제1 금속장벽에 대해 식각을 진행하여 상기 트렌치의 하단부 코너에 스페이서(Spacer)를 형성하는 단계; d) 노출된 전면에 제2 금속장벽 및 구리 씨드(Cu Seed)층을 증착하는 단계; 및 e) 제2 금속장벽 및 구리 씨드층 상에 구리(Cu)를 증착하고, 이를 평탄화하는 단계를 포함한다. 본 발명에 따르면, 트렌치 식각 후 후속 공정인 장벽금속 및 구리 씨드층 증착 시에, 코너(Corner) 부분에서 발생할 수 있는 미증착 및 얇게 증착되는 문제를 해결할 수 있고, 또한, 텅스텐 위쪽의 보이드 쪽으로 화학물질이 들어가 발생할 수 있는 콘택 저항이 열화되는 문제를 해결할 수 있다.The present invention relates to a method for forming a damascene structure of a semiconductor device for smoothly progressing barrier metal deposition and copper seed layer deposition after trench formation in a damascene structure of a semiconductor device. A method for forming a damascene structure of a semiconductor device according to the present invention comprises the steps of: a) forming a trench in an intermetallic material oxide film for forming metal wiring; b) depositing a first metal barrier on the exposed front surface: c) etching the first metal barrier to form a spacer at a bottom corner of the trench; d) depositing a second metal barrier and a Cu Seed layer on the exposed front surface; And e) depositing copper (Cu) on the second metal barrier and the copper seed layer and planarizing it. According to the present invention, when depositing a barrier metal and a copper seed layer, which is a subsequent process after trench etching, it is possible to solve the problem of undeposition and thin deposition that may occur in the corner portion, and also to improve the chemistry toward the void above the tungsten. This can solve the problem of deterioration of contact resistance which may occur due to the entry of materials.

다마신, 트렌치, 스페이서, 장벽금속, RIE, 보이드Damascene, trench, spacer, barrier metal, RIE, void

Description

반도체 소자의 다마신 구조 형성 방법 {A method for forming a damascene structure of semiconductor device}Method for forming a damascene structure of semiconductor device

도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 다마신 구조 형성시의 문제점을 나타내는 도면이다.1A and 1B illustrate problems in forming a damascene structure of a semiconductor device according to the related art.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법의 공정 흐름도이다.2A to 2F are flowcharts illustrating a method of forming a damascene structure of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 다마신 구조 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 소자의 다마신 구조에 있어서, 트렌치 형성 후의 장벽금속 증착 및 구리 씨드층 증착을 원활하게 진행시키기 위한 반도체 소자의 다마신 구조 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a damascene structure of a semiconductor device. More specifically, in the damascene structure of a semiconductor device, a damascene of a semiconductor device for smoothly proceeding deposition of a barrier metal and a deposition of a copper seed layer after trench formation is performed. It relates to a method for forming a structure.

최근, 동작 스피드가 향상되고 초고집적된 반도체 소자를 제조하는데 있어서 기생 RC가 작은 다층 배선 기술을 개발하는 것이 매우 중요한 문제이다. 기생 RC가 작은 배선을 형성하기 위해서는 비저항이 낮은 금속을 배선 물질로 사용하거나 유전율이 낮은 물질로 절연막을 형성할 필요가 있다.In recent years, it is very important to develop a multi-layered wiring technology in which parasitic RC is small in manufacturing a semiconductor device with improved operation speed and ultra high integration. In order to form a wiring with small parasitic RC, it is necessary to use a metal having a low resistivity as a wiring material or to form an insulating film with a material having a low dielectric constant.

예를 들면 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au) 등의 물질이나 또는 이 들의 합금 등이 배선 물질로 관심의 대상이 되고 있다. 이 중에서 현재는 구리를 사용하여 각종 배선을 형성하는 것에 대한 연구가 활발하게 진행되고 있다.For example, materials such as copper (Cu), aluminum (Al), silver (Ag), gold (Au), or alloys thereof are of interest as wiring materials. Among them, research on forming various wirings using copper is actively underway.

구리는 비저항이 작을 뿐만이 아니라 가격이 싸고 공정의 부담이 적은 장점을 가지고 있다. 또한, 알루미늄과는 달리 일렉트로마이그레이션(electro- migration) 현상에 대한 내성이 큰 것 또한 장점이다.Copper has the advantages of low resistivity, low cost and low process burden. In addition, unlike aluminum, the high resistance to the electro-migration phenomenon is also an advantage.

상기한 장점들로 인하여 구리를 배선 물질로 널리 사용하지만, 최종 배선층의 배선을 구리로 만드는 경우에는 배선의 본딩(bonding)을 위해서 알루미늄 패드(pad)를 추가적으로 만들어야 하는 단점이 있다. 최종 배선층의 배선을 알루미늄을 사용하여 만들게 되면 알루미늄 패드를 추가적으로 만들 필요가 없기 때문에 공정상으로 간단하며 경제적으로도 유리하다.Due to the above advantages, copper is widely used as a wiring material. However, when the wiring of the final wiring layer is made of copper, there is a disadvantage in that an additional aluminum pad is required for bonding of the wiring. If the wiring of the final wiring layer is made of aluminum, it is simple and economically advantageous in the process because there is no need to make additional aluminum pads.

그러나 이 경우에 최종 배선과 그 하부에 형성되어 있는 도전체를 연결하는 비아 콘택은 구리로 만들어진다. 구리로 만들어진 비아 콘택은 일반적으로 싱글 다마신 구조가 널리 사용된다.In this case, however, the via contacts connecting the final wiring and the conductors formed under them are made of copper. Via contacts made of copper generally have a single damascene structure widely used.

이와 같아, 구리를 사용하여 만들어진 싱글 다마신 구조의 비아 콘택은 상기한 경우뿐만이 아니라 상, 하부 도전체를 연결하는 구조에서 널리 이용되고 있다. 또한, 집적도의 진전으로 배선층의 수가 증가하면서 상, 하부 배선을 연결하는 콘택의수도 많아지고 그 깊이도 증가하고 있는 추세이다.As described above, the via contact having a single damascene structure made of copper is widely used not only in the above-described cases but also in a structure connecting upper and lower conductors. In addition, as the number of wiring layers increases as the degree of integration increases, the number of contacts connecting upper and lower wirings increases, and the depth thereof increases.

위와 같이 구리를 비아 콘택이나 기타 배선 물질로 널리 사용하지만 구리는 다음과 같은 특성을 지니고 있다.Copper is widely used as a via contact or other wiring material as above, but copper has the following characteristics.

첫째, 구리는 여러 물질과 화학적 친화도가 크기 때문에 실리콘 기판이나 실리콘 산화막으로 쉽게 확산된다. 구리가 확산되는 것을 방지하는 한편 접착력의 향상을 위하여 티타늄이나 탄탈륨 계열의 금속 합금을 사용한 장벽층을 콘택과 실리콘 산화막 사이에 형성하는 방법이 일반적으로 이용된다.First, copper is easily diffused into a silicon substrate or a silicon oxide film because of its high chemical affinity with various materials. A method of forming a barrier layer using a titanium or tantalum based metal alloy between a contact and a silicon oxide film is generally used to prevent copper from diffusing and to improve adhesion.

또한, 구리는 산화성도 크기 때문에 외부에 노출되면 쉽게 산화된다. 구리가 산화하면 배선의 저항 및 스트레스를 증가시켜 칩의 전기적 특성을 열화시키는 원인이 될 수 있다. 따라서, 구리의 산화를 방지하기 위하여 구리 배선층의 외부에 산화 방지막을 추가적으로 형성하기도 한다.In addition, copper is also highly oxidizable, so it is easily oxidized when exposed to the outside. Oxidation of copper increases the resistance and stress of the wiring, which can cause degradation of the chip's electrical characteristics. Therefore, in order to prevent oxidation of copper, an antioxidant film may be additionally formed outside the copper wiring layer.

그리고, 구리의 배선 패턴을 형성하는 방법으로는 다마신 공정이 일반적으로 사용된다. 구리는 식각 공정을 이용하여 배선 패턴을 형성하기 어렵기 때문이다. 다마신 공정은 그 구조에 따라서 싱글 다마신 공정 또는 듀얼 다마신 공정 등으로 나누어진다. 다마신 공정을 사용하면 불필요하게 증착된 구리막을 제거하기 위하여 평탄화 과정을 실시해야 한다.And a damascene process is generally used as a method of forming the copper wiring pattern. It is because copper is difficult to form a wiring pattern using an etching process. The damascene process is divided into a single damascene process or a dual damascene process according to its structure. The damascene process requires a planarization process to remove unwanted deposited copper films.

한편, 도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 다마신 구조 형성시의 문제점을 나타내는 도면이다.1A and 1B are diagrams showing problems in forming a damascene structure of a semiconductor device according to the related art.

도 1a를 참조하면, 종래의 기술에 따른 구리(Cu) 배선 형성 공정은, 싱글 다마신(D1) 구조를 형성하기 위해, 트렌치(Trench) 형성 → 식각(Etch) → 애셔(Asher) → 습식(Wet) 세정 → 금속장벽(Barrier metal) 형성 → 구리 충진(Cu Filling) → 구리 CMP 평탄화의 공정 순서로 진행된다. 여기서, 도면부호 A는 금속 장벽과 구리 씨드층의 증착이 취약한 코너 부분을 나타낸다.Referring to FIG. 1A, in order to form a single damascene (D1) structure, a process of forming a copper (Cu) wiring according to the related art includes trench formation → etching → asher → wet ( Wet) Cleaning → Barrier metal formation → Copper Filling → Copper CMP planarization. Here, reference numeral A denotes a corner portion where the deposition of the metal barrier and the copper seed layer is weak.

구체적으로, 종래의 기술에 따른 반도체 소자의 다마신 구조 형성 방법은, 소자 분리막(112)이 형성된 반도체 기판(111) 상에 소스/드레인/게이트를 형성한 후, 상기 소스/드레인/게이트 상에 실리사이드(113)를 형성하고, 이후, 도면부호 114 내지 118의 금속간 물질(Inter Metal Dielectric: IMD) 레이어를 형성한다. 이후, 상기 실리사이드(113) 상에 콘택을 형성하기 위해서, IMD(117, 118) 상에 트렌치를 형성하고, 상기 트렌치를 통해 비아홀을 형성한다. 이후, 상기 비아홀에 금속장벽(119)을 형성하고, 텅스텐을 충진하게 된다. 이때, 도면부호 A로 나타낸 부분에 후속적으로 진행될 금속 장벽과 구리 씨드층의 증착 시에 문제가 되는 보이드가 생성될 수 있다.Specifically, in the method for forming a damascene structure of a semiconductor device according to the related art, after the source / drain / gate is formed on the semiconductor substrate 111 on which the device isolation layer 112 is formed, the source / drain / gate may be formed on the source / drain / gate. The silicide 113 is formed, and then an intermetal dielectric (IMD) layer of reference numerals 114 to 118 is formed. Thereafter, in order to form a contact on the silicide 113, a trench is formed on the IMD 117 and 118, and a via hole is formed through the trench. Thereafter, a metal barrier 119 is formed in the via hole and tungsten is filled. At this time, problematic voids may be generated in the deposition of the metal barrier and the copper seed layer which will subsequently proceed to the portion indicated by reference A. FIG.

한편, 도 1b는 종래의 기술에 따른 반도체 소자의 다마신 구조 형성시에 도면부호 B로 도시된 바와 같은 보이드가 생성되는 것을 보여주는 전자현미경 사진이다.On the other hand, Figure 1b is an electron micrograph showing that a void as shown by the reference numeral B is generated when the damascene structure of the semiconductor device according to the prior art is generated.

종래의 기술에 따른 반도체 소자의 다마신 구조 형성 방법은, 트렌치의 하부가 수직(Vertical) 구조이므로, 금속장벽 증착 및 구리 씨드층 증착이 원활하게 이루어지지 않을 수 있다는 문제점이 있다. 또한, 후속적으로 진행될 텅스텐 CMP 평탄화 시에 발생한 보이드(Void)로 들어간 화학물질(Chemical)에 의한 콘택(Contact) 저항이 열화될 수 있다는 문제점이 있다.In the method of forming a damascene structure of a semiconductor device according to the related art, since the lower portion of the trench is a vertical structure, there is a problem that metal barrier deposition and copper seed layer deposition may not be performed smoothly. In addition, there is a problem in that contact resistance due to chemicals entering into a void generated during subsequent tungsten CMP planarization may be degraded.

상기 문제점을 해결하기 위한 본 발명의 목적은, 다마신 구조 형성시, 트렌치 형성 이후의 후속 공정인 금속 장벽(Barrier Metal) 및 구리 씨드층(Cu seed Layer)의 증착 공정을 원활하게 진행시킬 수 있는 반도체 소자의 다마신 구조 형성 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems, when forming the damascene structure, it is possible to smoothly proceed to the deposition process of the barrier metal and copper seed layer, which is a subsequent process after the trench formation It is to provide a method for forming a damascene structure of a semiconductor device.

또한, 본 발명의 다른 목적은 텅스텐(W) CMP 평탄화 후에 상부 쪽에 보이는 심(Seam)의 보이드(Void)를 방지함으로써, 후속 습식(Wet) 세정 공정에서 화학물질(Chemical)이 심(Seam) 내부로 들어가 발생할 수 있는 문제를 제거할 수 있는 반도체 소자의 다마신 구조 형성 방법을 제공하기 위한 것이다.In addition, another object of the present invention is to prevent the void of the seam visible on the upper side after tungsten (W) CMP planarization, so that the chemicals inside the seam in a subsequent wet cleaning process. It is to provide a method for forming a damascene structure of a semiconductor device that can eliminate the problems that may occur.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 다마신 구조 형성 방법은,As a means for achieving the above object, the method for forming a damascene structure of a semiconductor device according to the present invention,

a) 금속 배선 형성을 위해 금속간 물질 산화막에 트렌치를 형성하는 단계;a) forming a trench in the intermetallic material oxide film to form a metal interconnect;

b) 노출된 전면에 제1 금속장벽을 증착하는 단계:b) depositing a first metal barrier on the exposed front surface:

c) 상기 제1 금속장벽에 대해 식각을 진행하여 상기 트렌치의 하단부 코너에 스페이서를 형성하는 단계;c) etching the first metal barrier to form a spacer at a bottom corner of the trench;

d) 노출된 전면에 제2 금속장벽 및 구리 씨드(Cu Seed)층을 증착하는 단계; 및d) depositing a second metal barrier and a Cu Seed layer on the exposed front surface; And

e) 상기 제2 금속장벽 및 구리 씨드층 상에 구리(Cu)를 증착하고, 이를 평탄화하는 단계e) depositing copper (Cu) on the second metal barrier and the copper seed layer and planarizing it

를 포함하는 것을 특징으로 한다.Characterized in that it comprises a.

여기서, 상기 b) 단계의 1차 금속장벽을 형성하는 물질은 질화탄탈륨(TaN), 티타늄(Ti), 산화물(Oxide) 및 질화물(Nitride)을 포함하는 그룹으로부터 선택되는 것을 특징으로 한다.Here, the material forming the primary metal barrier of step b) is characterized in that selected from the group consisting of tantalum nitride (TaN), titanium (Ti), oxide (Oxide) and nitride (Nitride).

여기서, 상기 b) 단계의 1차 금속장벽 두께는 300±100Å 범위인 것을 특징으로 한다.Here, the thickness of the primary metal barrier of step b) is characterized in that 300 ± 100Å range.

여기서, 상기 c) 단계의 식각은 금속 반응성 이온 식각(Reactive Ion Etching: RIE)을 이용하는 것을 특징으로 한다.Here, the etching of step c) is characterized by using a metal reactive ion etching (RIE).

여기서, 상기 c) 단계는 IMD 산화막이 드러나면 EPD(End Point Detect)를 잡는 것을 특징으로 한다.Here, the step c) is characterized in that to catch the end point detect (EPD) when the IMD oxide is exposed.

여기서, 상기 c) 단계는 상기 트렌치 하부에 형성된 텅스텐 충진층 상부 코너 부분에 스페이서를 형성하여 상기 텅스텐 충진층 상에 화학물질(Chemical)이 들어가는 것을 방지하는 것을 특징으로 한다.Here, the step c) is characterized in that to form a spacer on the upper corner portion of the tungsten filling layer formed on the trench to prevent the chemical (chemistry) on the tungsten filling layer.

본 발명에 따르면, 트렌치 식각 후 후속 공정인 장벽금속 및 구리 씨드층 증착 시에, 코너(Corner) 부분에서 발생할 수 있는 미증착 및 얇게 증착되는 문제를 해결할 수 있고, 또한, 텅스텐 위쪽의 보이드 쪽으로 화학물질이 들어가 발생할 수 있는 콘택 저항이 열화되는 문제를 해결할 수 있다.According to the present invention, when depositing a barrier metal and a copper seed layer, which is a subsequent process after trench etching, it is possible to solve the problem of undeposition and thin deposition that may occur in the corner portion, and also to improve the chemistry toward the void above the tungsten. This can solve the problem of deterioration of contact resistance which may occur due to the entry of materials.

이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법을 설명한다.Hereinafter, a method of forming a damascene structure of a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.

본 발명의 실시예는 종래의 싱글(Single) 다마신 구조를 형성한 후, 트렌치 하단부를 질화티타늄(TiN), 산화물(Oxide) 또는 질화물(Nitride)을 이용하여 라운드(Round)지게 만들어서, 후속 공정인 금속 장벽(Barrier Metal) 및 구리 씨드층 (Cu seed Layer)의 증착을 원활하게 진행시킬 수 있는 것을 개시한다. 즉, 장벽금속 증착을 원활히 진행시킬 수 있도록, 트렌치 식각 후에 장벽 금속 증착 전에 1차적으로 장벽금속, 예를 들어, 질화탄탈륨(TaN)을 증착한 후 스페이서(Spacer) 반응성 이온 식각(RIE) 방식으로 식각을 진행시키게 된다.According to an embodiment of the present invention, after forming a conventional single damascene structure, the lower end of the trench is rounded using titanium nitride (TiN), oxide (oxide) or nitride (Nitride), and then a subsequent process. Disclosed is that the deposition of a phosphorus metal barrier (Carrier Metal) and a copper seed layer can proceed smoothly. In other words, after the trench etching, the barrier metal, for example, tantalum nitride (TaN), is first deposited after the trench etching and then the spacer reactive ion etching (RIE) method is used to facilitate the progress of the deposition of the barrier metal. Etching will proceed.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법의 공정 흐름도이다.2A to 2F are flowcharts illustrating a method of forming a damascene structure of a semiconductor device according to an embodiment of the present invention.

본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법은, 먼저, 도 2a를 참조하면, 기존의 방법과 동일하게 싱글 다마신(D1) 구조 형상 단계까지 동일하게 트렌치 식각을 진행한다. 즉, 트렌치 형성 → 식각 → 애셔(Asher) → 습식 세정 공정을 진행하게 된다.In the method for forming a damascene structure of a semiconductor device according to an embodiment of the present invention, first, referring to FIG. 2A, trench etching is performed in the same manner to the shape of the single damascene (D1) structure in the same manner as the conventional method. That is, the trench formation → etching → asher → wet cleaning process is performed.

구체적으로, 소자 분리막(212)이 형성된 반도체 기판(211) 상에 소스/드레인/게이트를 형성한 후, 상기 소스/드레인/게이트 상에 실리사이드(213)를 형성하고, 이후, 도면부호 214 내지 218의 금속간 물질(IMD) 레이어를 형성한다. 이후, 상기 실리사이드(213) 상에 콘택을 형성하기 위해서, IMD(217, 218) 상에 트렌치를 형성하고, 상기 트렌치를 통해 비아홀을 형성한 후 상기 비아홀에 금속장벽(219)을 증착하고, 텅스텐(220)을 충진하게 된다.Specifically, after the source / drain / gate is formed on the semiconductor substrate 211 on which the device isolation layer 212 is formed, the silicide 213 is formed on the source / drain / gate, and then, reference numerals 214 to 218. To form an intermetallic material (IMD) layer. Thereafter, in order to form a contact on the silicide 213, a trench is formed on the IMD 217 and 218, a via hole is formed through the trench, and a metal barrier 219 is deposited on the via hole, and tungsten is formed. 220 is filled.

다음으로, 도 2b를 참조하면, 노출된 전면에 1차 금속장벽(222)으로서 질화탄탈륨(TaN)을 증착한다. 여기서, 상기 금속장벽의 두께는 300±100Å 정도를 형성한다.Next, referring to FIG. 2B, tantalum nitride (TaN) is deposited on the exposed front surface as the primary metal barrier 222. Here, the thickness of the metal barrier is about 300 ± 100Å.

이때, 상기 1차 금속장벽(222)을 형성하기 위해 1차적으로 증착하는 물질로 는 티타늄(Ti), 산화물 또는 질화물 같은 종류의 물질을 사용할 수 있다.In this case, a material of primary deposition to form the primary metal barrier 222 may be a material of a kind such as titanium (Ti), oxide or nitride.

다음으로, 도 2c를 참조하면, 상기 1차 금속장벽(222)에 대해 금속 RIE 식각을 진행하여 스페이서(222a)를 형성한다. 이때, IMD 산화막(216)이 드러나면 EPD를 잡는다. 여기서, 상기 EPD(End Point Detect)는 막질의 식각 시에 식각 상태를 파악하기 위해 식각되는 막질과 다른 막질이 드러나는 지점을 찾아내는 것을 말한다.Next, referring to FIG. 2C, the metal RIE is etched with respect to the primary metal barrier 222 to form the spacer 222a. At this time, if the IMD oxide film 216 is exposed, it catches the EPD. Here, the EPD (End Point Detect) refers to finding a point where the film quality and the other film quality that are etched to identify the etching state when the film quality is etched.

구체적으로, 종래의 기술에서 설명된 보이드가 생기는 것을 방지하기 위해 상기 트렌치의 코너 부분에 스페이서(222a)를 형성하게 된다.Specifically, spacers 222a are formed in corner portions of the trenches to prevent the voids described in the related art.

다음으로, 도 2d를 참조하면, 노출된 전면에 제2 금속장벽 및 Cu 씨드층(223)을 증착한다. 여기서, 상기 제2 금속장벽 및 Cu 씨드층(223)은 질화탄탈륨(TaN)/탄탈륨(Ta)을 사용한다.Next, referring to FIG. 2D, a second metal barrier and a Cu seed layer 223 are deposited on the exposed entire surface. Here, the second metal barrier and the Cu seed layer 223 use tantalum nitride (TaN) / tantalum (Ta).

다음으로, 도 2e를 참조하면, 상기 제2 금속장벽 및 Cu 씨드층(223) 상에 구리(Cu)를 증착하기 위해 ECP(Electro Chemical Plating)을 실시한다.Next, referring to FIG. 2E, electrochemical plating (ECP) is performed to deposit copper (Cu) on the second metal barrier and the Cu seed layer 223.

다음으로, 도 2f를 참조하면, 상기 구리 평탄화를 위해 화학적 기계 연마(CMP) 평탄화를 실시한다.Next, referring to FIG. 2F, chemical mechanical polishing (CMP) planarization is performed for the copper planarization.

결국, 본 발명의 실시예는 장벽금속 증착을 원활히 하도록, 트렌치 식각 후에 장벽 금속 증착 전에 1차적으로 장벽금속, 예를 들어, 질화탄탈륨(TaN)을 증착한 후 스페이서(Spacer) RIE 방식으로 식각을 진행함으로써, 코너(Corner) 부분에서 발생할 수 있는 미증착 및 얇게 증착되는 것을 방지하고, 또한, 화학물질이 텅스텐 보이드 쪽에 들어가는 것을 방지하게 된다.As a result, embodiments of the present invention primarily deposit a barrier metal such as tantalum nitride (TaN) after the trench etching and then deposit the etching using a spacer RIE method to facilitate barrier metal deposition. By proceeding, it is possible to prevent undeposition and thin deposition that may occur in the corner portion, and also to prevent chemicals from entering the tungsten void side.

한편, 본 발명의 실시예에 따른 반도체 소자의 다마신 구조 형성 방법은 전술한 도 2a 내지 도 2f에는 싱글 다마신(D1) 구조를 예로 들었지만, 듀얼 다마신(D2) 공정에도 사용할 수 있다는 점은 자명하다.Meanwhile, in the method of forming a damascene structure of a semiconductor device according to an embodiment of the present invention, the single damascene (D1) structure is exemplified in FIGS. 2A through 2F, but it may be used in a dual damascene (D2) process. Self-explanatory

이상의 설명에서 본 발명은 특정의 실시예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it will be appreciated that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.

본 발명에 따르면, 트렌치 식각 후 후속 공정인 장벽금속 및 구리 씨드층 증착 시에, 코너(Corner) 부분에서 발생할 수 있는 미증착 및 얇게 증착되는 문제를 해결할 수 있다.According to the present invention, in the deposition of the barrier metal and the copper seed layer, which are subsequent processes after the trench etching, the problem of undeposition and thin deposition that may occur in the corner portion may be solved.

또한, 본 발명에 따르면, 텅스텐 위쪽의 보이드 쪽으로 화학물질이 들어가 발생할 수 있는 콘택 저항이 열화되는 문제를 해결할 수 있다.In addition, according to the present invention, it is possible to solve the problem of deterioration of contact resistance that may occur due to chemicals entering into the voids above the tungsten.

Claims (6)

반도체 소자의 다마신 구조 형성 방법에 있어서,In the method for forming a damascene structure of a semiconductor device, a) 전도층을 포함하는 반도체 기판 위에 비아홀을 가지는 층간 절연막을 형성하는 단계,a) forming an interlayer insulating film having via holes on the semiconductor substrate including the conductive layer, b) 상기 층간 절연막 내부를 채우며 공기중에 일부 측벽이 노출된 텅스텐 플러그를 형성하는 단계,b) forming a tungsten plug filling the inside of the interlayer insulating film and exposing some sidewalls in air; c) 상기 층간 절연막 및 상기 텅스텐 플러그 위에 금속간 절연막을 형성하는 단계,c) forming an intermetallic insulating film on the interlayer insulating film and the tungsten plug, d) 상기 금속간 절연막을 식각하여 상기 텅스텐 플러그 및 상기 층간 절연막의 일부를 노출하는 트렌치를 형성하는 단계;d) etching the intermetallic insulating film to form a trench that exposes the tungsten plug and a portion of the interlayer insulating film; e) 상기 금속간 절연막 및 상기 트렌치 내벽에 제1 금속장벽을 증착하는 단계:e) depositing a first metal barrier on the intermetallic insulating film and the inner wall of the trench; f) 상기 제1 금속장벽을 식각하여 상기 트렌치 하단부 코너 및 상기 노출된 텅스텐 플러그의 돌출부 측벽에 스페이서를 형성하는 단계;f) etching the first metal barrier to form spacers in the trench bottom corners and sidewalls of the exposed tungsten plugs; g) 상기 반도체 기판 상부 구조 전면에 제2 금속장벽 및 구리 씨드(Cu Seed)층을 증착하는 단계; 및g) depositing a second metal barrier and a copper seed layer over the semiconductor substrate upper structure; And h) 상기 제2 금속장벽 및 구리 씨드층 상에 구리(Cu)를 증착하고, 이를 평탄화하는 단계h) depositing and planarizing copper (Cu) on the second metal barrier and the copper seed layer 를 포함하는 반도체 소자의 다마신 구조 형성 방법.Method for forming a damascene structure of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 b) 단계의 1차 금속장벽을 형성하는 물질은 질화탄탈륨(TaN), 티타늄(Ti), 산화물(Oxide) 및 질화물(Nitride)을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 소자의 다마신 구조 형성 방법.The material forming the primary metal barrier of step b) is selected from the group consisting of tantalum nitride (TaN), titanium (Ti), oxides (Oxide) and nitrides (Nitride) Structure formation method. 제2항에 있어서,The method of claim 2, 상기 b) 단계의 1차 금속장벽 두께는 300±100Å 범위인 것을 특징으로 하는 반도체 소자의 다마신 구조 형성 방법.The method of forming a damascene structure of the semiconductor device, characterized in that the thickness of the primary metal barrier of step b) is in the range of 300 ± 100Å. 제1항에 있어서,The method of claim 1, 상기 c) 단계의 식각은 금속 반응성 이온 식각(Reactive Ion Etching: RIE)을 이용하는 것을 특징으로 하는 반도체 소자의 다마신 구조 형성 방법.The etching of step c) is a method of forming a damascene structure of a semiconductor device, characterized in that the use of metal reactive ion etching (RIE). 제1항에 있어서,The method of claim 1, 상기 c) 단계는 IMD 산화막이 드러나면 EPD(End Point Detect)를 잡는 것을 특징으로 하는 반도체 소자의 다마신 구조 형성 방법.The c) step of forming a damascene structure of the semiconductor device, characterized in that to catch the end point detect (EPD) when the IMD oxide is exposed. 제1항에 있어서,The method of claim 1, 상기 c) 단계는 상기 트렌치 하부에 형성된 텅스텐 충진층 상부 코너 부분에 스페이서를 형성하여 상기 텅스텐 충진층 상에 화학물질(Chemical)이 들어가는 것을 방지하는 것을 특징으로 하는 반도체 소자의 다마신 구조 형성 방법.The c) step of forming a spacer in the upper corner portion of the tungsten filling layer formed on the trench to prevent the chemical (Chemical) on the tungsten filling layer to form a damascene structure forming method of the semiconductor device.
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