JP2010020553A - 半導体集積回路のマスクレイアウト検証方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000012795 verification Methods 0.000 title claims description 27
- 238000013461 design Methods 0.000 claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000009792 diffusion process Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000011218 segmentation Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Abstract
【解決手段】条件入力工程109では、回路特性を同一に合わせるべき特定のレイアウトパターンが複数含まれるようなレイアウトパターン分割条件108を入力する。データ分割工程103では、入力されたマスクレイアウト設計データを前記レイアウトパターン分割条件に従って複数のレイアウトパターン群に分割する。基準パターン選択工程105では、前記複数に分割されたレイアウトパターン群毎に、パターンマッチングの基準となる基準パターンを選択する。パターンマッチング工程106では、各レイアウトパターン群別に、そのレイアウトパターン群内の各レイアウトパターンと前記基準パターンとを比較する。
【選択図】図1
Description
図1は、本発明の第1の実施形態の半導体集積回路のマスクレイアウト検証方法のフローチャートを示す。
次に、本発明の第2の実施形態を説明する。
続いて、本発明の第2の実施形態を説明する。
102 データ入力工程
103 データ分割工程
104 レイアウトパターン群
105 基準パターン選択工程
106 パターンマッチング工程
107 比較結果
108 レイアウトデータ分割条件
109 条件入力工程
207、208 信号配線
210〜214、
301〜305 レイアウトパターン
220、221、
308、309 レイアウトパターン群
306、307 拡散層
305、501〜508 基準パターン
310〜312、
401、402 レイアウトパターン
405、406 周辺を含めた領域
Claims (9)
- 計算機を使用した半導体集積回路のレイアウト設計において、
マスクレイアウト設計データを前記計算機に読み込むデータ入力工程と、
回路特性を同一に合わせるべき特定のレイアウトパターンが複数含まれるように、レイアウトパターン分割条件を入力する条件入力工程と、
前記条件入力工程で入力したレイアウトパターン分割条件に従って、前記データ入力工程で読み込んだマスクレイアウト設計データを複数のレイアウトパターン群に分割するデータ分割工程と、
前記データ分割工程で分割したレイアウトパターン群毎に、パターンマッチングの基準となる基準パターンを選択する基準パターン選択工程と、
前記データ分割工程で分割したレイアウトパターン群毎に、このレイアウトパターン群に含まれる複数のレイアウトパターンを前記基準パターン選択工程で選択した基準パターンと比較するパターンマッチング工程とを有する
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項1記載の半導体集積回路のマスクレイアウト検証方法において、
前記条件入力工程では、
入力されるレイアウトパターン分割条件は、前記データ入力工程で読み込んだマスクレイアウト設計データのマスク形状である
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項1記載の半導体集積回路のマスクレイアウト検証方法において、
前記条件入力工程では、
入力されるレイアウトパターン分割条件は、前記データ入力工程で読み込んだマスクレイアウト設計データで示される半導体集積回路素子の接続情報である
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項2記載の半導体集積回路のマスクレイアウト検証方法において、
前記データ分割工程では、
前記条件入力工程で入力されたマスクレイアウト設計データのマスク形状で分割されたレイアウトパターン群を出力する
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項3記載の半導体集積回路のマスクレイアウト検証方法において、
前記データ分割工程では、
前記条件入力工程で入力されたマスクレイアウト設計データで示される半導体集積回路素子間の接続情報で分割されたレイアウトパターン群を出力する
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項1〜5の何れか1項に記載の半導体集積回路のマスクレイアウト検証方法において、
前記基準パターン選択工程では、
前記データ分割工程で分割されたレイアウトパターン群毎に、そのレイアウトパターン群の中から、予め定めた選択基準に基づいて、基準パターンを選択する
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項1〜6の何れか1項に記載の半導体集積回路のマスクレイアウト検証方法において、
前記パターンマッチング工程では、
前記基準パターン選択工程で選択した基準パターンを、回転、縦反転、横反転、縦横反転したパターンを含めて比較処理を行う
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項1〜7の何れか1項に記載の半導体集積回路のマスクレイアウト検証方法において、
前記パターンマッチング工程では、
レイアウトパターン群に含まれる複数のレイアウトパターンを前記基準パターン選択工程で選択した基準パターンと比較すると共に、そのレイアウトパターン群を前記基準パターンの予め定めた周囲内に存在するパターンとも比較する
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。 - 前記請求項6記載の半導体集積回路のマスクレイアウト検証方法において、
前記基準パターン選択工程では、
前記予め定めた選択基準は、レイアウトパターン群についてのデータ座標系における原点(0、0)に最も近いレイアウトパターンを基準パターンとして選択する基準である
ことを特徴とする半導体集積回路のマスクレイアウト検証方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008180581A JP4580006B2 (ja) | 2008-07-10 | 2008-07-10 | 半導体集積回路のマスクレイアウト設計データの検証方法 |
US12/594,271 US20100242011A1 (en) | 2008-07-10 | 2009-02-17 | Method for verification of mask layout of semiconductor integrated circuit |
PCT/JP2009/000632 WO2010004666A1 (ja) | 2008-07-10 | 2009-02-17 | 半導体集積回路のマスクレイアウト検証方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008180581A JP4580006B2 (ja) | 2008-07-10 | 2008-07-10 | 半導体集積回路のマスクレイアウト設計データの検証方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010020553A true JP2010020553A (ja) | 2010-01-28 |
JP4580006B2 JP4580006B2 (ja) | 2010-11-10 |
Family
ID=41506794
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008180581A Expired - Fee Related JP4580006B2 (ja) | 2008-07-10 | 2008-07-10 | 半導体集積回路のマスクレイアウト設計データの検証方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20100242011A1 (ja) |
JP (1) | JP4580006B2 (ja) |
WO (1) | WO2010004666A1 (ja) |
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2008
- 2008-07-10 JP JP2008180581A patent/JP4580006B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-17 US US12/594,271 patent/US20100242011A1/en not_active Abandoned
- 2009-02-17 WO PCT/JP2009/000632 patent/WO2010004666A1/ja active Application Filing
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Also Published As
Publication number | Publication date |
---|---|
JP4580006B2 (ja) | 2010-11-10 |
US20100242011A1 (en) | 2010-09-23 |
WO2010004666A1 (ja) | 2010-01-14 |
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Legal Events
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100219 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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