JP5650362B2 - 半導体集積回路の設計方法 - Google Patents
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Description
201,202,203,204,205,206 領域
301,302 スタンダードセル回路情報
401,402,403 スタンダードセルのレイアウトパターン
501,502,503 スタンダードセルの共有化情報
601,602,603 スタンダードセルの共有化データ
701、702,703 スタンダードセル回路情報
801,802,803 スタンダードセルのレイアウトパターン
901,902 スタンダードセルの共有化情報
1001、1002 スタンダードセルのレイアウトパターン
1101,1102 スタンダードセルの共有化情報
1201,1202 スタンダードセルのレイアウトパターン
1301,1302 スタンダードセルのレイアウトパターン
1401,1402,1403 スタンダードセルの共有化情報
1501,1502,1503 スタンダードセルのレイアウトパターン
1601,1602,1603 スタンダードセルのレイアウトパターン
1701,1702 スタンダードセルの自動配置図
1801,1802,1803,1804,1805 スタンダードセルのレイアウトパターン
1901,1902 スタンダードセルの自動配置図
Claims (5)
- 第1、第2のインバータセルを用意し、前記第1のインバータセルは第1、第2のP型領域と、該第1、第2のP型領域の間に形成された第1のゲート電極と、第1、第2のN型領域と、該第1、第2のN型領域の間に形成された第2のゲート電極と、前記第1のP型領域と前記第1のN型領域とを前記第1、第2のゲート電極をクロスオーバーしながら相互に接続している第1の導電ラインを含み、前記第2のインバータセルは第3、第4のP型領域と、該第3、第4のP型領域の間に形成された第3のゲート電極と、第3、第4のN型領域と、該第3、第4のN型領域の間に形成された第4のゲート電極と、前記第3のP型領域と前記第3のN型領域とを前記第1、第2のゲート電極をクロスオーバーせずに相互に接続している第2の導電ラインを含み、
前記第1、第2のインバータセルを、前記第1のインバータセルの前記第2のP型領域と前記第2のN型領域が前記第2のインバータセルの前記第4のP型領域と前記第4のN型領域にそれぞれ隣接するように配置し、
前記第1のインバータセルの前記第2のP型領域と前記第2のN型領域をそれぞれ、共有P型領域と共有N型領域を確保すべく前記第2のインバータセルの前記第4のP型領域と前記第4のN型領域と共有することを特徴とする半導体集積回路の設計方法。 - 請求項1に記載の設計方法において、さらに、前記第1の導電ラインを前記第2のインバータセルの前記第3、第4のゲート電極に接続し、第1の電力供給ラインを前記共有P型領域に接続し、第2の電力供給ラインを前記共有N型領域に接続することを特徴とする半導体集積回路の設計方法。
- 請求項1に記載の設計方法において、さらに、トランスファゲートセルを用意し、該トランスファゲートセルは、第5、第6のP型領域と、該第5、第6のP型領域の間に形成された第5のゲート電極と、第5、第6のN型領域と、該第5、第6のN型領域の間に形成された第6のゲート電極と、前記第5のP型領域と前記第5のN型領域とを相互に接続する第3の導電ラインと、前記第6のP型領域と前記第6のN型領域とを相互に接続する第4の導電ラインとを含み、
前記トランスファゲートセルを、前記第2のインバータセルにおける前記第3のP型領域と前記第3のN型領域が、それぞれ、前記トランスファゲートセルの前記第5のP型領域と前記第5のN型領域に隣接するように配置し、
前記第2のインバータセルの前記第2の導電ラインと前記トランスファゲートセルの前記第3の導電ラインとを接続することを特徴とする半導体集積回路の設計方法。 - 請求項1に記載の設計方法において、さらに、トランスファゲートセルを用意し、該トランスファゲートセルは、第5、第6のP型領域と、該第5、第6のP型領域の間に形成された第5のゲート電極と、第5、第6のN型領域と、該第5、第6のN型領域の間に形成された第6のゲート電極と、前記第5のP型領域と前記第5のN型領域とを相互に接続する第3の導電ラインと、前記第6のP型領域と前記第6のN型領域とを相互に接続する第4の導電ラインとを含み、
前記トランスファゲートセルを、前記第2のインバータセルにおける前記第3のP型領域と前記第3のN型領域が、それぞれ、前記トランスファゲートセルの前記第5のP型領域と前記第5のN型領域に隣接するように配置し、
前記第2のインバータセルの前記第3のP型領域、第3のN型領域をそれぞれ、前記トランスファゲートセルの前記第5のP型領域、第5のN型領域と共有することを特徴とする半導体集積回路の設計方法。 - インバータセルを含むセルライブラリを用意し、前記インバータセルは第1、第2のP型領域と、該第1、第2のP型領域の間に形成された第1のゲート電極と、第1、第2のN型領域と、該第1、第2のN型領域の間に形成された第2のゲート電極とをそれぞれ有する第1、第2のインバータセルを備え、該第1のインバータセルは、前記第1のP型領域と前記第1のN型領域とを前記第1、第2のゲート電極をクロスオーバーしながら相互に接続している第1の導電ラインを含み、該第2のインバータセルは、前記第1のP型領域と前記第1のN型領域とを前記第1、第2のゲート電極をクロスオーバーせずに相互に接続している第2の導電ラインを含み、
前記第1、第2のインバータセルを提供するために前記セルライブラリから2回前記インバータセルを読み出し、
前記第1、第2のインバータセルを、前記第1のインバータセルの前記第2のP型領域と前記第2のN型領域が前記第2のインバータセルの前記第2のP型領域と前記第2のN型領域にそれぞれ隣接するように配置し、
前記第1のインバータセルの前記第2のP型領域と前記第2のN型領域をそれぞれ、第1の共有P型領域と第1の共有N型領域を確保すべく前記第2のインバータセルの前記第2のP型領域と前記第2のN型領域と共有するようにし、
前記セルライブラリはさらに、トランスファゲートセルを含み、該トランスファゲートセルは第3、第4のP型領域と、該第3、第4のP型領域の間に形成された第3のゲート電極と、第3、第4のN型領域と、該第3、第4のN型領域の間に形成された第4のゲート電極と、前記第3のP型領域と前記第3のN型領域とを相互に接続している第3の導電ラインと、前記第4のP型領域と前記第4のN型領域とを相互に接続している第4の導電ラインを含み、
該設計方法はさらに、前記トランスファゲートセルを、該トランスファゲートセルの前記第3のP型領域、第3のN型領域が前記第2のインバータセルの前記第1のP型領域、第1のN型領域にそれぞれ隣接するように配置し、
前記トランスファゲートセルの前記第3のP型領域、第3のN型領域をそれぞれ、第2の共有P型領域と第2の共有N型領域を確保すべく前記第2のインバータセルの前記第1のP型領域、第1のN型領域と共有することによって、前記第3の導電ラインは前記第2の共有P型領域と前記第2の共有N型領域とを相互に接続することを特徴とする半導体集積回路の設計方法。
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