JP2010010611A - プリント回路板及び電子機器 - Google Patents
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Abstract
【課題】プリント回路板において、ペリフェラルタイプのフリップチップの実装を確実に実施させること。
【解決手段】プリント回路板12は、第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板22と、第1の面上に形成された複数の第1の電極と、複数の第1の電極の夫々に対応して近傍に設けられており、第1の面上に形成された複数の第2の電極23bと、複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、第1の電極上と、第1の電極に対応した第2の電極23b上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだ25と、第1の面上に実装され、複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップ30と、を備えた。
【選択図】 図8
【解決手段】プリント回路板12は、第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板22と、第1の面上に形成された複数の第1の電極と、複数の第1の電極の夫々に対応して近傍に設けられており、第1の面上に形成された複数の第2の電極23bと、複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、第1の電極上と、第1の電極に対応した第2の電極23b上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだ25と、第1の面上に実装され、複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップ30と、を備えた。
【選択図】 図8
Description
本発明は、プリント配線板にペリフェラルタイプのフリップチップ実装用の電極が形成されるプリント回路板及び電子機器に関する。
ファインピッチのSoC・フリップチップ実装用の電極本体は、ソルダーレジスト(熱硬化性エポキシ樹脂皮膜)等の絶縁膜をエッチング等の方法で削り取り配線を露わにして形成される。露わとなった電極本体には、必要に応じて、Ni/Auのめっき、又はCuプリフラックス処理が施される。ここで、フリップチップ(例えば、バンプ径:約170[um] バンプ高さ約50[um] パッシベーション開口約φ150[um] バンプピッチ:約500[um])を実装することを想定したプリント配線板では、例えばφ150[um]の電極本体とソルダーレジストの開口φ200[um]によって形成される部分とが電極となる。
なお、本発明に係る技術分野に関連する文献として、次のようなものがある。
特開平8−307050号公報
プリント配線板にはんだ印刷を施す場合、メタルマスク開口径(開口面積)とメタルマスク厚み(マスク開口側面積)から定義されるアスペクト比R(R=r/2t(r:メタルマスク開口半径、t:マスク厚み))が0.7を下回ると、約30[um]粒径のはんだペーストを行なう場合、粘性を有するメタルマスクの抜け性が非常に悪くなることが知られている。例えば、r=75[um]、t=100[um]の場合、R=0.375(<0.7)となってしまい、実質的にはんだ印刷は不可能である。よって、ファインなSoC実装を従来のSMT(surface mount technology)の工法にて行なうことが、現状で困難となっている。
本発明は、このような事情を考慮してなされたもので、ペリフェラルタイプのフリップチップの実装を確実に実施できるプリント回路板及び電子機器を提供することを目的とする。
本発明に係るプリント回路板は、上述した課題を解決するために、第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、前記第1の面上に形成された複数の第1の電極と、前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、前記複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、前記第1の電極上と、前記第1の電極に対応した前記第2の電極上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだと、前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、を備えた。
本発明に係るプリント回路板は、上述した課題を解決するために、第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、前記第1の面上に形成された複数の第1の電極と、前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、前記第1の電極上と、前記第1の電極に対応した前記第2の電極上に跨って夫々塗布されたはんだと、前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、を備えた。
本発明に係る電子機器は、上述した課題を解決するために、第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、前記第1の面上に形成された複数の第1の電極と、前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、前記複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、前記第1の電極上と、前記第1の電極に対応した前記第2の電極上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだと、前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、を備えたプリント回路板を有した。
本発明に係るプリント回路板及び電子機器によると、ペリフェラルタイプのフリップチップの実装を確実に実施できる。
本発明に係るプリント回路板及び電子機器の実施形態について、添付図面を参照して説明する。
図1は、本実施形態の電子機器としてのハードディスクドライブの外観を示す概略図である。
図1は、本実施形態の電子機器としてのHDD(hard disk drive)10を示す。HDD10は後述する種々の部材が収納されたほぼ矩形箱状の筐体11と、筐体11の外面に重ねて設けられ、ペリフェラルタイプのフリップチップを実装するプリント回路板12とを備えている。プリント回路板12には、ペリフェラルタイプのフリップチップが実装される。
図2は、プリント回路板12を構成するプリント配線板の第1例を示す模式図である。図3は、図2に示すプリント配線板の第1例のIII−III断面図である。図4は、プリント回路板12を構成するプリント配線板の第2例を示す模式図である。図5は、図4に示すプリント配線板の第2例のV−V断面図である。図6は、プリント回路板12を構成するプリント配線板の第3例を示す模式図である。
図2及び図3に示すように、プリント回路板12は、対向する第1の面及び第2の面を有するプリント配線板21や、プリント配線板21の第1の面上に形成されるソルダーレジスト22、電極23及び銅箔24によって構成される。プリント回路板12を構成するプリント配線板21の銅箔24上には、一般的なエッチング(又はフィルドビア)を用いた後に外層銅箔が除去され、周囲にソルダーレジスト22が配置される電極23が形成される。
電極23は、フリップチップ実装用の複数の第1の電極23aと、複数の第1の電極23aの夫々に対応して近傍、例えば、第1の電極23aの面方向外側に設けられるフリップチップ非実装用の複数の第2の電極23bと、第1の電極23a及び第2の電極23bを電気的に接続するフリップチップ非実装用の第3の電極23cとによって構成される。第1の電極23aは、例えばφ150[um]の円形状に形成される。また、第2の電極23b及び第3の電極23cについても、プリント回路板12の制作上、第1の電極23aと同一形状である円形状であることが望ましい。なお、外層銅箔を除去する方法は化学エッチング又は、研削等の物理的方法であってもよい。
ここで、第2の電極23b及び第3の電極23cの表面積を調整して、メタルマスク開口径(開口面積)とメタルマスク厚み(マスク開口側面積)から定義されるアスペクト比R(R=r/2t(r:メタルマスク開口半径、t:マスク厚み))が0.7以上となるように、メタルマスク開口径を設定することで、メタルマスクの抜け性が良好となる。
また、図4及び図5に示すプリント回路板12の電極23は、第1の電極23a及び第2の電極23bのみから構成される。ここで、第2の電極23bの表面積を調整してアスペクト比が0.7以上となるように、メタルマスク開口径を設定することで、メタルマスクの抜け性が良好となる。図6に示すプリント回路板12は、実装される矩形のフリップチップの4隅の第2の電極23bが他の第2の電極23bより大きな円形状に形成される。その場合、リフロー中のはんだ溶融時に、4隅の第2の電極23bがフリップチップを放射状に引張る働きにより、セルフアラインメント効果がある。
図7は、図2及び図3に示すプリント配線板21にメタルマスクがはんだ印刷された状態を示す概略的な外観図である。
図2及び図3に示すプリント配線板21の電極23及びソルダーレジスト22上にはんだペースト25を被せるように台形上に開口させるメタルマスクによってはんだ印刷を施す。第1の電極23aの表面積の大きさはそのままで、第1の電極23a、第2の電極23b及び第3の電極23cの全体の表面積が大きくなるので、メタルマスクの開口面積が著しく大きくなる。よって、アスペクト比Rが著しく増大する(0.7以上となる)ので、従来のはんだ印刷の工法にてファインなフリップチップ実装用の印刷を行なうことが可能となる。
図8は、図2に示すプリント配線板の第1例のはんだ印刷後の状態を示す模式図である。図9は、図8に示すプリント配線板の第1例のIX−IX断面図である。図10は、図4に示すプリント配線板の第2例のはんだ印刷後の状態を示す模式図である。図11は、図10に示すプリント配線板の第2例のXI−XI断面図である。図12は、図10に示すXI−XI断面図の変形例を示す図である。
図8及び図9に示すように、はんだ印刷後のリフロー工程において、はんだ25は、ピーク温度付近で溶融し、ソルダーレジスト22又はプリント配線板21上に濡れず第2の電極23bに濡れ拡がるので、第1の電極23a上と、第1の電極23aに対応した第2の電極23b上と、この第1及び第2の電極23a,23bの間を接続した第3の電極23c上に跨って夫々塗布される。よって、第1の電極23aには適切なはんだ25の量にてフリップチップ30のパッシべーション31とプリント配線板21間のはんだ接合が実現され、余剰なはんだ25は第3の電極23cを介して第2の電極23bへ移行する。このように、印刷・マウント・リフローといった従来からあるSMT工法によって、ファインなフリップチップ30は、プリント配線板21の第1の面(電極23の形成面)上に実装され、複数の第1の電極23aの夫々と対向する位置で電気的に接続される。また、第2の電極23bは電気特性の検査にも使用可能であり、デバッグ作業を容易にする。
なお、第2の電極23bが第1の電極23aの面方向外側に形成される場合、第2の電極23bをテストパッドとして使用することが可能である。一方、フリップチップ30の外周に部品が実装されており、第2の電極23bを第1の電極23aの面方向外側に形成できない場合、及び、図10及び図11に示すように電極23に第3の電極23cが含まれない場合、第2の電極23bをテストパッドとして利用することはできない。しかし、図12に示すように、プリント配線板21の内層に導電部材32を配置することも可能である。
図13は、フィルドビアが用いられるプリント配線板21の一例を示す断面図である。
図13に示すように、プリント配線板21のフィルドビアを用いた場合、外層銅箔の除去は一部であっても全部であってもよい。外層銅箔の全部除去の場合は、ソルダーレジストレスの構造とすることも可能で、この場合は安定したはんだ印刷性も確保できる。
本実施形態のHDD10に備えるプリント配線板21の第1の電極23aは、とりわけフィルドビアを電極に用いる場合、フリップチップ30のパッシベーション開口サイズに近い電極サイズとして、約φ150[um]程度とすることができる。さらに、図11及び図12の場合では円形状の電極23が得られるため、ほぼ回転対象なはんだバンプ形状が得られる。これにより、フリップチップ30のパッシベーション31側とプリント配線板21の電極23側へのはんだ濡れ拡がり面積がほぼ等しくなり、熱ストレスに対してフリップチップ30側のパッシベーション31とはんだバンプ接合界面近傍に発生するひずみが従来より減少する。よって、フリップチップ30の半導体部品としての長期接合信頼性が著しく向上される。一般的に貫通基板等の安価なプリント配線板21の場合には、図2及び図3に示すような電極23の形状が好適であり、ビルドアップ基板が利用できる際は、図4及び図5に示すような電極23の形状が好適である。
本実施形態のHDD10によると、プリント配線板21にフリップチップ実装用の第1の電極23aに加え、フリップチップ非実装用の第2の電極23b(及び第3の電極23c)を形成して電極23の表面積を拡げることでメタルマスクの開口部の面積が拡がり(Rが増大し)、ペリフェラルタイプのフリップチップの実装を確実に実施できる。
10 電子機器(HDD)
12 プリント回路板
21 プリント配線板
22 ソルダーレジスト
23 電極
23a 第1の電極
23b 第2の電極
23c 第3の電極
25 はんだ(はんだペースト)
30 フリップチップ
31 パッシベーション
12 プリント回路板
21 プリント配線板
22 ソルダーレジスト
23 電極
23a 第1の電極
23b 第2の電極
23c 第3の電極
25 はんだ(はんだペースト)
30 フリップチップ
31 パッシベーション
Claims (8)
- 第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、
前記第1の面上に形成された複数の第1の電極と、
前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、
前記複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、
前記第1の電極上と、前記第1の電極に対応した前記第2の電極上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだと、
前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、
を備えたことを特徴とするプリント回路板。 - アスペクト比R(マスク開口面積/マスク側面積)が0.7以上となるように、前記複数の第2の電極及び前記複数の第3の電極の表面積を調整したことを特徴とする請求項1に記載のプリント回路板。
- 前記複数の第2の電極は、前記第1の電極と同一形状で夫々形成されたことを特徴とする請求項2に記載のプリント回路板。
- 前記複数の第2の電極は、前記第1の電極の面方向外側に夫々形成されたことを特徴とする請求項3に記載のプリント回路板。
- 前記複数の第2の電極は、前記第1の電極の面方向内側に夫々形成されたことを特徴とする請求項3に記載のプリント回路板。
- 前記複数の第2の電極のうち矩形の前記フリップチップの4隅に相当する電極の表面積が、他の第2の電極の表面積より大きく形成されたことを特徴とする請求項4又は5に記載のプリント回路板。
- 第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、
前記第1の面上に形成された複数の第1の電極と、
前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、
前記第1の電極上と、前記第1の電極に対応した前記第2の電極上に跨って夫々塗布されたはんだと、
前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、
を備えたことを特徴とするプリント回路板。 - 第1の面と、この第1の面と反対側の第2の面とを有したプリント配線板と、
前記第1の面上に形成された複数の第1の電極と、
前記複数の第1の電極の夫々に対応して近傍に設けられており、前記第1の面上に形成された複数の第2の電極と、
前記複数の第1の電極と、この複数の第1の電極の夫々に対応した前記複数の第2の電極との間を夫々電気的に接続した複数の第3の電極と、
前記第1の電極上と、前記第1の電極に対応した前記第2の電極上と、この第1及び第2の電極の間を接続した前記第3の電極上に跨って夫々塗布されたはんだと、
前記第1の面上に実装され、前記複数の第1の電極の夫々と対向する位置で電気的に接続されたフリップチップと、
を備えたプリント回路板を有したことを特徴とする電子機器。
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Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6153934U (ja) * | 1984-09-11 | 1986-04-11 | ||
JPS6265835U (ja) * | 1985-10-14 | 1987-04-23 | ||
JPH0574858A (ja) * | 1991-09-17 | 1993-03-26 | Sharp Corp | フリツプチツプボンデイング用回路基板 |
JPH05121488A (ja) * | 1991-10-25 | 1993-05-18 | Matsushita Electric Ind Co Ltd | ベアチツプ実装基板 |
JPH11150159A (ja) * | 1997-11-19 | 1999-06-02 | Sony Corp | 配線板 |
JP2000077471A (ja) * | 1998-08-31 | 2000-03-14 | Fujitsu Ltd | フリップチップ実装基板及びフリップチップ実装構造 |
JP2001094004A (ja) * | 1999-09-22 | 2001-04-06 | Toshiba Corp | 半導体装置、外部接続端子構造体及び半導体装置の製造方法 |
JP2007019550A (ja) * | 2006-10-06 | 2007-01-25 | Seiko Epson Corp | 電子デバイスの製造方法 |
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Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6153934U (ja) * | 1984-09-11 | 1986-04-11 | ||
JPS6265835U (ja) * | 1985-10-14 | 1987-04-23 | ||
JPH0574858A (ja) * | 1991-09-17 | 1993-03-26 | Sharp Corp | フリツプチツプボンデイング用回路基板 |
JPH05121488A (ja) * | 1991-10-25 | 1993-05-18 | Matsushita Electric Ind Co Ltd | ベアチツプ実装基板 |
JPH11150159A (ja) * | 1997-11-19 | 1999-06-02 | Sony Corp | 配線板 |
JP2000077471A (ja) * | 1998-08-31 | 2000-03-14 | Fujitsu Ltd | フリップチップ実装基板及びフリップチップ実装構造 |
JP2001094004A (ja) * | 1999-09-22 | 2001-04-06 | Toshiba Corp | 半導体装置、外部接続端子構造体及び半導体装置の製造方法 |
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