JP2010003911A

JP2010003911A - トレンチゲート型トランジスタ及びその製造方法

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Publication number: JP2010003911A
Application number: JP2008161935A
Authority: JP
Inventors: Shigenori Aizaki; 重典相崎; Kazunori Fujita; 和範藤田; Satoshi Shimada; 聡嶋田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2008-06-20
Filing date: 2008-06-20
Publication date: 2010-01-07

Abstract

【課題】トレンチゲート型トランジスタ及びその製造方法において、トレンチ内に設けられたゲート電極の抵抗値を小さくする。
【解決手段】半導体層１４に形成されたトレンチ１８内を覆ってノンドープの第１のポリシリコン層２０を形成し、その後、第１のポリシリコン層２０に例えばＮ型の不純物を拡散する。次に、第１のポリシリコン層２０を覆って、ノンドープの第２のポリシリコン層２２を形成し、その後、第２のポリシリコン層２２に、第１のポリシリコン層２０に拡散したものと同じ不純物を、第１のポリシリコン層２０と同じ不純物濃度となるよぅに拡散する。そして、第１のポリシリコン層２０及び第２のポリシリコン層２２をエッチングすることにより、トレンチ１８内に埋め込まれたゲート電極を形成する。
【選択図】図１０

Description

本発明は、半導体装置及びその製造方法に関し、特に、トレンチゲート型トランジスタ及びその製造方法に関する。

ＤＭＯＳトランジスタは、二重拡散されたＭＯＳ電界効果型トランジスタであり、電源回路やドライバー回路等の電力用半導体素子として用いられている。ＤＭＯＳトランジスタの一種として、トレンチゲート型トランジスタが知られている。トレンチゲート型トランジスタは、半導体基板の表面に形成された半導体層に形成される。その半導体層にはトレンチが設けられており、トレンチ内にはゲート絶縁膜を介してポリシリコン等からなるゲート電極が埋め込まれている。

以下に、このゲート電極の形成方法の一例について説明する。図１３に示すように、まず、例えばＮ−型の半導体層１１４の表面にＰ型のボディ層１１６を形成し、ボディ層１１６の表面から半導体層１１４の厚さ方向の途中に至る領域にトレンチ１１８を形成する。そのトレンチ１１８内からその外側には、ゲート絶縁膜となるシリコン酸化膜１１９を形成する。

次に、トレンチ１１８内を含むシリコン酸化膜１１９を覆って、ポリシリコン層１２０を形成し、その後、ポリシリコン層１２０に、その表面から例えばＮ型の不純物を拡散する。その後、ポリシリコン層１２０をエッチングして、これをゲート電極とする。さらに、トレンチ１１８の外側でボディ層１１６の表面にソース層（不図示）を形成する
なお、トレンチゲート型トランジスタについては、特許文献１に記載されている。
特開２００３−１５８０９２号公報

しかしながら、上述の製造方法においては、不純物はトレンチ１１８のポリシリコン層１２０の中に均一には拡散されない。つまり、トレンチ１１８内において、底部のポリシリコン層１２０の不純物濃度は、上部のポリシリコン層１２０の不純物濃度に比べて低くなり、ポリシリコン層１２０からなるゲート電極の抵抗値が所望の値よりも高くなるという問題があった。また、ポリシリコン層１２０の底部の不純物濃度が低くなると、その部分が空乏化して、トランジスタ特性に悪影響を及ぼすおそれもあった。

本発明のトレンチゲート型トランジスタの製造方法は、半導体層の表面にトレンチを形成する工程と、トレンチを覆ってゲート絶縁膜を形成する工程と、ゲート絶縁膜で覆われたトレンチの中に、第１のシリコン層を形成する工程と、第１のシリコン層の中に、その表面から不純物を拡散する工程と、トレンチの中に、第１のシリコン層を覆って、第２のシリコン層を形成する工程と、第２のシリコン層の中に、その表面から不純物を拡散する工程と、第１のシリコン層及び第２のシリコン層をエッチングすることによりトレンチの中に埋め込まれたゲート電極を形成する工程と、を備え、第１のシリコン層の中に拡散された不純物の濃度と第２のシリコン層の中に拡散された不純物の濃度は同じであることを特徴とする。

また、本発明のトレンチゲート型トランジスタは、半導体層と、半導体層の表面に形成されたトレンチと、トレンチを覆うゲート絶縁膜と、トレンチの中にゲート絶縁膜を介して形成され、不純物が拡散された第１のシリコン層と、第１のシリコン層の表面を覆う自然酸化膜と、トレンチの中で自然化膜を介して第１のシリコン層上に積層され、不純物が拡散された第２のシリコン層と、を備え、第１のシリコン層の中に拡散された不純物の濃度と第２のシリコン層の中に拡散された不純物の濃度は同じであり、第１のシリコン層及び第２のシリコン層をゲート電極とすることを特徴とする。

本発明のトレンチゲート型トランジスタ及びその製造方法によれば、トレンチ内に設けられたゲート電極の抵抗値を低くすることができる。また、ゲート電極の底部が空乏化してトランジスタ特性に悪影響を及ぼすことを防止できる。

以下に、本発明の第１の実施形態について図面を参照して説明する。図１乃至図１１は、本実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。図４、図６、図８、及び図１１は、それぞれ、図３、図５、図７、及び図１０のトレンチ１８の近傍を示す部分拡大図である。

図１に示すように、まず、Ｐ−型の単結晶シリコンからなる半導体基板１０の表面であって、トレンチゲート型トレンジスタを形成する領域に、Ｎ型不純物、例えばアンチモン（Ｓｂ）を含む拡散ソースを塗布し、熱拡散処理を行うことにより、Ｎ＋型の埋め込み層１２を形成する。次に、半導体基板１０の表面であって、素子分離層を形成する領域に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入することにより、第１の素子分離層１３Ａを形成する。

次に、埋め込み層１２を含む半導体基板１０の表面に、単結晶シリコンからなるＮ−型の半導体層１４をエピタキシャル成長させる。このとき、第１の素子分離層１３Ａ及び埋め込み層１２は、半導体層１４の中に拡散される。その後、熱酸化処理を行うことによって半導体層１４の表面に、シリコン酸化膜１５を形成する。次に、半導体層１４の表面であって、第２の素子分離層１３Ｂを形成する領域にＰ型不純物、例えばボロン（Ｂ）をイオン注入することにより、第２の素子分離層１３Ｂを形成する。

次に、半導体層１４の表面であって、Ｐ型のボディ層１６を形成する領域に、Ｐ型不純物、例えばボロン（Ｂ）をイオン注入して、かつ拡散することにより、Ｐ型のボディ層１６を形成する。さらに、第２の素子分離層１３Ｂ上にＬＯＣＯＳ層１３Ｃを形成してもよい。これらの第１の素子分離層１３Ａ、第２の素子分離層１３Ｂ、及びＬＯＣＯＳ層１３Ｃは、１つの素子分離層として機能する。

次に、図２に示すように、ボディ層１６の表面から半導体層１４の厚さ方向の途中に到達するトレンチ１８を形成する。トレンチ１８の深さは、好ましくは約１０００ｎｍである。このトレンチ１８は、開口部を有した不図示のレジスト層をマスクとして、ボディ層１６及び半導体層１４の一部をエッチングすることにより形成される。

その後、熱酸化処理を行うことによって、トレンチ１８内を含む半導体層１４及びボディ層１６の各表面に、ゲート絶縁膜となるシリコン酸化膜１９を形成する。以降、これより前の工程で形成されたシリコン酸化膜１５と本工程で形成されたシリコン酸化膜１９を合わせて、１つのシリコン酸化膜１９として図示する。なお、シリコン酸化膜１５はトレンチ１８形成前に除去されることもある。

次に、図３に示すように、ＬＰＣＶＤ法により、トレンチ１８内を含むシリコン酸化膜１９上を覆って、ノンドープの第１のポリシリコン層２０を形成する。このとき形成されるノンドープの第１のポリシリコン層２０の膜厚は、好ましくは約１５０ｎｍ〜２００ｎｍである。また、第１のポリシリコン層２０は、トレンチ１８の側壁から底部を覆っているが、トレンチ１８を完全に埋めるものではなく、トレンチ１８内において窪みを有して形成される。

その後、半導体基板１０及びその上層の各層からなる積層体を拡散炉（不図示）内に載置し、その拡散炉内に、例えば窒素（Ｎ_２）及び酸素（Ｏ_２）をキャリアガスとしてオキシ塩化リン（ＰＯＣｌ_３）を導入し、好ましくは、約８５０℃〜９００℃で３０分程度の拡散処理を行う。

その際、オキシ塩化リンに含まれるリン（Ｐ）と第１のポリシリコン層２０に含まれるシリコン（Ｓｉ）が反応することにより、第１のポリシリコン層２０の表面には、リンガラス膜（不図示）が形成される。そして、そのリンガラス膜に含まれるリン（Ｐ）が、Ｎ型の不純物として、第１のポリシリコン層２０の中に拡散される。

このように、本実施形態においては、まず、ノンドープの第１のポリシリコン層２０をＬＰＣＶＤ法で形成し、その後、不純物を拡散しているので、トレンチ１８の段差による第１のポリシリコン層２０のステップカバレージを良好に保つことができる。

次に、半導体基板１０を含む上記積層体を拡散炉内から取り出し、第１のポリシリコン層２０の表面に形成されたリンガラスをエッチングして除去する。すると、図４に示すように、露出された第１のポリシリコン層２０の表面には、大気と触れ合うことにより、約１ｎｍ〜３ｎｍの膜厚を有した自然酸化膜２１が形成される。なお、説明の便宜上、図３では自然酸化膜２１の図示を省略している。

次に、図５及び図６に示すように、第１のポリシリコン層２０上に、自然酸化膜２１の表面を覆って、ノンドープの第２のポリシリコン層２２を形成する。このとき形成されるノンドープの第２のポリシリコン層２２の膜厚は、好ましくは約１５０ｎｍ〜２００ｎｍである。また、第２のポリシリコン層２２は、トレンチ１８における第１のポリシリコン層２０の窪みを埋めると共に、トレンチ１８の外側に延びて形成される。

その後、半導体基板１０及びその上層の各層からなる積層体を拡散炉（不図示）内に載置し、その拡散炉内に、例えば窒素（Ｎ_２）及び酸素（Ｏ_２）をキャリアガスとしてオキシ塩化リン（ＰＯＣｌ_３）を導入し、好ましくは、約８５０℃〜９００℃で３０分程度の拡散処理を行う。即ち、この拡散処理の条件は、上述した第１のポリシリコン層２０に対する拡散処理の条件と同じである。

これにより、第１のポリシリコン層２０における上記拡散処理と同様に、第２のポリシリコン層２２の表面には、リンガラス膜（不図示）が形成される。そして、そのリンガラス膜に含まれるリン（Ｐ）が、第１のポリシリコン層２０に拡散されたものと同じＮ型の不純物として、第２のポリシリコン層２２の中に拡散される。この拡散処理により、第２のポリシリコン層２２の不純物濃度は、第１のポリシリコン層２０と同じ不純物濃度となる。

なお、上記２つの拡散処理が、第１のポリシリコン層２０の不純物濃度と第２のポリシリコン層２２の不純物濃度が同じになるように行われる限り、第１のポリシリコン層２０の膜厚と第２のポリシリコン層２２の膜厚は、同じであってもよいし、異なるものであってもよい。

次に、半導体基板１０を含む積層体を拡散炉内から取り出し、第２のポリシリコン層２２の表面に形成されたリンガラスをエッチングして除去する。この場合にも、第１のポリシリコン層２０上の自然酸化膜の除去と同様に、露出された第２のポリシリコン層２２の表面には、大気と触れ合うことにより、約１ｎｍ〜３ｎｍの膜厚を有した自然酸化膜が形成される。この第２のポリシリコン層２２の表面に形成される自然酸化膜の図示については省略する。

次に、図７に示すように、第１のポリシリコン層２０、自然酸化膜２１、及び第２のポリシリコン層２２を、シリコン酸化膜１９が残留するように、ボディ層１６の表面近傍までエッチングする。これにより、第１のポリシリコン層２０と第２のポリシリコン層２２の積層体からなり、トレンチ１８の中に埋め込まれたゲート電極を形成する。このとき用いられるエッチングガスは、例えば臭化水素（ＨＢｒ）と酸素（Ｏ_２）の混合ガスである。その他のエッチング条件、例えば圧力やパワー等は、エッチング装置に応じて異なる。

この工程では、まず、第２のポリシリコン層２２がエッチングされ、次に、自然酸化膜２１がエッチングされ、さらに、第１のポリシリコン層２０及び第２のポリシリコン層２２がエッチングされる。その際、自然酸化膜２１は、第２のポリシリコン層２２よりも遅くエッチングされるため、トレンチ１８内で第１のポリシリコン層２０の窪みを覆う第２のポリシリコン層２２は、第１のポリシリコン層２０よりも速くエッチングされる。即ち、図８に示すように、トレンチ１８内において、第１のポリシリコン層２０と第２のポリシリコン層２２の間に若干の段差が生じる。

ただし、この段差は、第１のポリシリコン層２０と第２のポリシリコン層２２の不純物濃度が異なる場合に生じる同様の段差（不図示）と比べると、小さい段差となっている。即ち、第１のポリシリコン層２０と第２のポリシリコン層２２の不純物濃度が異なる場合、同一のエッチング条件でエッチングを行うと、第１のポリシリコン層２０と第２のポリシリコン層２２のいずれか一方が速くエッチングされてしまう。そのため、トレンチ１８内で第１のポリシリコン層２０と第２のポリシリコン層２２に生じる段差が大きくなる。

これに対して本実施形態では、上記のように、第１のポリシリコン層２０と第２のポリシリコン層２２の不純物濃度が同じであることから、同一のエッチング条件によって、第１のポリシリコン層２０と第２のポリシリコン層２２を同じ速さでエッチングすることができ、上記段差を最小限に止めることができる。

なお、上記ゲート電極を形成するエッチングでは、ゲート電極を構成する第２のポリシリコン層２２は、各トレンチ１８の内側から外側に延びて互いに接続されるように、不図示のマスクを介してパターニングされることが好ましい。

ところで、第１のポリシリコン層２０と第２のポリシリコン層２２の間に介在する自然酸化膜２１は、極めて薄いため、僅かな絶縁性を有するものの、実質的には第１のポリシリコン層２０と第２のポリシリコン層２２を絶縁することはない。そのため、トレンチ１８内における第１のポリシリコン層２０、自然酸化膜２１、及び第２のポリシリコン層２２からなる積層体は、ゲート電極として十分に機能する。

次に、図９に示すように、ボディ層１６の表面であって、Ｎ＋型のソース層２３を形成する領域に、ボディ層１６の厚さ方向の途中まで、Ｎ型不純物、例えばヒ素（Ａｓ）をイオン注入することにより、Ｎ＋型のソース層２３を形成する。これにより、ボディ層１６とソース層２３との二重拡散構造が得られる。

次に、図１０及び図１１に示すように、シリコン酸化膜１９、トレンチ１８内の第１のポリシリコン層２０及び第２のポリシリコン層２２、及びトレンチ１８の外側に延びる第２のポリシリコン層２２を覆って、層間絶縁膜２４を形成する。

さらに、好ましくはトレンチ１８の外側で互いに接続された第２のポリシリコン層２２上において、層間絶縁膜２５の表面上に、不図示の開口部を通して第２のポリシリコン層２２と接続する不図示の配線を形成する。

次に、ボディ層１６の形成されていない領域において、層間絶縁膜２４の表面から埋め込み層１２に到達するドレイン引き出し用トレンチ（不図示）を形成する。その後、層間絶縁膜１４の表面上に、ドレイン引き出し用トレンチ内を通して埋め込み層１２と接続するドレイン電極（不図示）を形成する。

なお、トレンチ１８内に埋め込まれた第１のポリシリコン層２０と第２のポリシリコン層２２の積層体からなるゲート電極、及びソース層２３との配置は、図１２の平面図のようになる。図１２のＸ−Ｘ線に沿った断面は、図１乃至図１１の断面図に対応している。

こうして完成したトレンチゲート型トランジスタによれば、トレンチ１８内に設けられたゲート電極の抵抗値を低くすることができる。また、ゲート電極の底部が空乏化してトランジスタ特性に悪影響を及ぼすことを防止できる。

なお、本発明は、上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、本発明は、上記実施形態において、第１のポリシリコン層２０及び第２のポリシリコン層２２に替えて、それ以外の２層のシリコン層、例えば第１のアモルファスシリコン層及び第２のアモルファスシリコン層が形成された場合にも適用可能である。さらに、上記実施形態では、半導体基板１０は単結晶シリコン基板であり、半導体層１４も単結晶シリコンで形成されているが、本発明は、半導体基板１０、半導体層１４が他の半導体材料である場合にも適用可能である。

また、本発明は、上記実施形態において、半導体基板１０、埋め込み層１２、半導体層１４、ボディ層１６、ソース層２３の各導電型を逆導電型に変更した場合についても適用可能である。また、本発明は、トレンチゲート型のＩＧＢＴなどのデバイスにも適用可能である。

さらに、上記実施形態においては、第１のポリシリコン層２０及び第２のポリシリコン層２２に不純物を拡散するにあたって、オキシ塩化リン（ＰＯＣｌ_３）を拡散源として用いているが、その他の拡散方法、イオン注入法、イオン注入と拡散の組合せを用いることもできる。

さらにまた、上記実施形態においては、ポリシリコン層を２回に分けて形成しているが、３回以上に分けて形成しても良い。

本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。図３のトレンチ近傍を示す部分拡大図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。図５のトレンチ近傍を示す部分拡大図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。図７のトレンチ近傍を示す部分拡大図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。図１０のトレンチ近傍を示す部分拡大図である。本発明の実施形態によるトレンチゲート型トランジスタ及びその製造方法を説明する平面図である。従来例によるトレンチゲート型トランジスタ及びその製造方法を説明する断面図である。

符号の説明

１０半導体基板１２埋め込み層
１３Ａ第１の素子分離層１３Ｂ第２の素子分離層
１３ＣＬＯＣＯＳ層１４，１１４半導体層
１５，１９，１１９シリコン酸化膜１６，１１６ボディ層
１８，１１８トレンチ２０第１のポリシリコン層
２１自然酸化膜２２第２のポリシリコン層
２３ソース層２４層間絶縁膜
１２０ポリシリコン層

Claims

半導体層の表面にトレンチを形成する工程と、
前記トレンチを覆ってゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜で覆われた前記トレンチの中に、第１のシリコン層を形成する工程と、
前記第１のシリコン層の中に、その表面から不純物を拡散する工程と、
前記トレンチの中に、前記第１のシリコン層を覆って、第２のシリコン層を形成する工程と、
前記第２のシリコン層の中に、その表面から不純物を拡散する工程と、
前記第１のシリコン層及び前記第２のシリコン層をエッチングすることにより前記トレンチの中に埋め込まれたゲート電極を形成する工程と、を備え、
前記第１のシリコン層の中に拡散された不純物の濃度と前記第２のシリコン層の中に拡散された不純物の濃度は同じであることを特徴とするトレンチゲート型トランジスタの製造方法。
前記第１のシリコン層及び前記第２のシリコン層をエッチングすることにより前記トレンチの中に埋め込まれたゲート電極を形成する工程において、前記第１のシリコン層及び前記第２のシリコン層に対するエッチング条件が同じであることを特徴とする請求項１に記載のトレンチゲート型トランジスタの製造方法。
前記第１のシリコン層及び前記第２のシリコン層の中に各不純物を拡散する工程は、オキシ塩化リンを拡散源とする拡散工程であることを特徴とする請求項１又は請求項２に記載のトレンチゲート型トランジスタの製造方法。
前記第１のシリコン層と前記第２のシリコン層との間に自然酸化膜が形成されており、前記第１のシリコン層、前記第２のシリコン層、及び前記自然酸化膜を連続的にエッチングする工程を含むことを特徴とする請求項１、２、３のいずれかに記載のトレンチゲート型トランジスタの製造方法。
前記第１のシリコン層と前記第２のシリコン層との間に自然酸化膜が形成されており、前記第１のシリコン層、前記第２のシリコン層、及び前記自然酸化膜を同時にエッチングする工程を含むことを特徴とする請求項１、２、３、４のいずれかに記載のトレンチゲート型トランジスタの製造方法。
半導体層と、
前記半導体層の表面に形成されたトレンチと、
前記トレンチを覆うゲート絶縁膜と、
前記トレンチの中に前記ゲート絶縁膜を介して形成され、不純物が拡散された第１のシリコン層と、
前記第１のシリコン層の表面を覆う自然酸化膜と、
前記トレンチの中で前記自然化膜を介して前記第１のシリコン層上に積層され、不純物が拡散された第２のシリコン層と、を備え、
前記第１のシリコン層の中に拡散された不純物の濃度と前記第２のシリコン層の中に拡散された不純物の濃度は同じであり、前記第１のシリコン層及び前記第２のシリコン層をゲート電極とすることを特徴とするトレンチゲート型トランジスタ。
前記不純物は、リンであることを特徴とする請求項６に記載のトレンチゲート型トランジスタ。