JP2009539293A - 位相ずれバイナリ信号生成方法及び装置 - Google Patents
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Abstract
【課題】
車両用電気モータ等の制御に使用される可変周波数の同期信号に対応する位相ずれした同期バイナリ信号を、簡単かつ確実に発生する位相ずれバイナリ信号生成方法及びそれを使用する装置を提供する。
【解決手段】
同じ可変周期を有する1組の同期バイナリ信号(Si1、Si2、Si3)のうちの少なくとも1つの同期バイナリ信号に対して連続的に変化する制御位相角(φ)で、位相ずれしたバイナリ信号(So1、So2、So3)の生成方法であり、少なくとも制御位相角(φ)により、少なくとも同期バイナリ信号(Si1、Si2、Si3)の立ち上がりから、立ち下がりフロントの少なくとも1つのレベルスイッチングタイムを計算することにより、位相ずれバイナリ信号(So1、So2、So3)の立ち上がり、及び立ち下がりフロントを生成する。本発明によると、同期フロントから、少なくとも1つの基準フロントを選択し、時間が最小になるようにする。
【選択図】図1
車両用電気モータ等の制御に使用される可変周波数の同期信号に対応する位相ずれした同期バイナリ信号を、簡単かつ確実に発生する位相ずれバイナリ信号生成方法及びそれを使用する装置を提供する。
【解決手段】
同じ可変周期を有する1組の同期バイナリ信号(Si1、Si2、Si3)のうちの少なくとも1つの同期バイナリ信号に対して連続的に変化する制御位相角(φ)で、位相ずれしたバイナリ信号(So1、So2、So3)の生成方法であり、少なくとも制御位相角(φ)により、少なくとも同期バイナリ信号(Si1、Si2、Si3)の立ち上がりから、立ち下がりフロントの少なくとも1つのレベルスイッチングタイムを計算することにより、位相ずれバイナリ信号(So1、So2、So3)の立ち上がり、及び立ち下がりフロントを生成する。本発明によると、同期フロントから、少なくとも1つの基準フロントを選択し、時間が最小になるようにする。
【選択図】図1
Description
本発明は、位相差を有するバイナリ信号生成方法及び装置に関し、特に、プログラム可能なコンポーネントに基づく位相差を有するバイナリ信号を生成する方法及び装置に関する。
エレクトロニクスの信号処理、及びパワーエレクトロニクスの両方における多くのアプリケーションに、位相シフト回路が使用されている。一般に、所定周波数において所定の位相差を生じるように、回路は設計される。他の位相角又は他の周波数では、この回路の変更が必要である。
特許文献1に開示される回路及び方法は、位相ずれの角度を、周波数に無関係に連続して調節可能であるので、上述した状況を変えている。
しかし、上述した従来の回路には、部分的にアナログコンポーネントを使用しているので、特定のアプリケーションに要求される極めて正確な位相差を保証するものではない。
この特定のアプリケーションは、特に電子点火やブラシレス電気モータ/発電機の制御等の自動車アプリケーションである。
そのため、例えば特許文献2は、位相差回路及びコンピュータにより構成される自動点火検出器を使用する内燃エンジンの点火時点制御装置の改良を提案している。
アナログ方法と比較して実行の柔軟性、及びコストの点でデジタル方法は種々の利点を有するが、より広い分野での完全なデジタル方法は、迅速に変化する信号に追従するために、大きな計算力が必要であるという課題または欠点を有する。
適切にプログラムされ、この課題を克服可能なマルチプロセッサマイクロコントローラコンポネントが、市場に現れ始めている。
特許文献3は、モトローラ社製のマイクロコントローラMC68332が、ポリフェーズ電気マシン用の幅変調した制御パルスを発生するためのプログラミング方法の詳細を開示している。
このマイクロコントローラMC68332は、中央処理装置(又はCPU)及び一時的なイベント専用の計算ユニット(又はTPU)を有する。このTPUは、プログラム可能な遅延回路(当業者は「タイマ」と呼んでいる)、及びプログラム可能なパルス幅変調モジュール(又はPWMモジュール)を有している。
このTPUは、同期信号及びこの信号のエッジを中心とする複数のパルスを発生する。
上述した特許文献3に開示されているアルゴリズムは、トランジットタイム及びジッタの範囲を定めるが、使用される方法は発生される信号がマシンのロータの位置を感知する単一のセンサから来る単一の同期信号のみに対して位相ずれする場合にのみ、応用可能であるように見える。
しかし、ポリフェーズ電気マシンにあっては、フェーズ毎に1個の位置センサを有し、ロータの速度変化を迅速に検出するのが好ましいことが知られている。
本発明は、従来技術の上述した課題に鑑みなされたものであり、1組の同期バイナリ信号のうち少なくとも1つの同期バイナリ信号に対して、位相ずれしたバイナリ信号の発生方法を提供して上述のギャップを埋めることを目的としている。この位相オフセット角の制御は連続的に変化し、同期信号は同じ可変周期を有する。
米国特許第6744296号
米国特許第4788957号
米国特許第5317248号
本発明の位相ずれバイナリ信号生成方法は、同期バイナリ信号の立ち上がり、立ち下がり同期エッジから少なくとも1つのレベルスイッチング遅延を計算することにより、少なくとも制御位相差角により、位相ずれ信号の立ち上がり及び立ち下がりエッジを生成するタイプである。
本発明の方法によると、レベルスイッチング遅延が最少になるように、複数の同期エッジのうち、少なくとも1個の基準エッジを選択することを特徴とする。
位相ずれ信号の数及び同期信号の数は、所定位相数と等しいことが好ましい。同期信号は、ディユティサイクル比が0.5であり、相互の位相差は360°を位相数で除した値と等しい名目位相差角である。従って、本発明による位相ずれバイナリ信号生成方法の付加的な特徴は、連続する立ち上がり、及び立ち下がりである2つの同期エッジ間のタイムインターバルを測定することである。
レベルスイッチング遅延は、複数の同期バイナリ信号のうち、現在の同期バイナリ信号について、関連する現在の位相ずれバイナリ信号に関連する対応するエッジを、好ましくは次式により計算する。
ΔT1=ΔTpn*(Δφref−φ+180)*Np/360
ここで
−ΔTpnは、先に測定したタイムインターバルである。
−φは、度で表す制御位相角である。
−φrefは、現在の同期バイナリ信号の初期角度φ0及び同期信号から選択した基準同期バイナリ信号の基準位相角φr間の位相差φ0−φr(度)である。
−Npは、位相数の2倍である。
ΔT1=ΔTpn*(Δφref−φ+180)*Np/360
ここで
−ΔTpnは、先に測定したタイムインターバルである。
−φは、度で表す制御位相角である。
−φrefは、現在の同期バイナリ信号の初期角度φ0及び同期信号から選択した基準同期バイナリ信号の基準位相角φr間の位相差φ0−φr(度)である。
−Npは、位相数の2倍である。
2つの連続する同期エッジ間のタイムインターバルのインターエッジ値は、所定の測定インクレメント周波数を有し、同期バイナリ信号に関連するプログラム可能な測定遅延回路によるカウントに起因するという事実を活用している。
この場合、レベルスイッチング遅延の現在値は、同期バイナリ信号のうち現在の同期バイナリ信号であり、好ましくは次式により計算される。
VΔT1=VΔTpn*(Δφref−φ+180)*Np/360
ここで、
−VΔTpnは、インターエッジ値である。
−φは、制御位相角度(単位:度)である。
−Δφrefは、現在のバイナリ同期信号の初期位相角φ0の初期エッジ及びバイナリ同期信号から選択された基準バイナリ同期信号の基準位相角φrの基準エッジ間の位相差φ0−φr(単位:度)である。
−Npは、位相数の2倍である。
VΔT1=VΔTpn*(Δφref−φ+180)*Np/360
ここで、
−VΔTpnは、インターエッジ値である。
−φは、制御位相角度(単位:度)である。
−Δφrefは、現在のバイナリ同期信号の初期位相角φ0の初期エッジ及びバイナリ同期信号から選択された基準バイナリ同期信号の基準位相角φrの基準エッジ間の位相差φ0−φr(単位:度)である。
−Npは、位相数の2倍である。
この段階において、本発明による位相ずれバイナリ信号生成方法は、次のステップを備えていることを特徴とする。
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクリメンテーション周波数は、測定インクリメンテーション周波数と等しくされる。
−現在の出力ラインは、現在のプログラム可能遅延回路と関連付けられる。
−現在値VΔT1又はスイッチング遅延は、現在のプログラム可能な遅延回路にロードされる。
−この現在のプログラム可能な遅延回路は、現在のプログラム可能な遅延回路が現在値VΔT1に到達時に、現在の出力ラインがHレベルからLレベルへの第1トランジション、又はLレベルからHレベルへの第2トランジションを生じるように構成される。
−現在の位相ずれバイナリ信号は、現在の出力ラインにより生成される。
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクリメンテーション周波数は、測定インクリメンテーション周波数と等しくされる。
−現在の出力ラインは、現在のプログラム可能遅延回路と関連付けられる。
−現在値VΔT1又はスイッチング遅延は、現在のプログラム可能な遅延回路にロードされる。
−この現在のプログラム可能な遅延回路は、現在のプログラム可能な遅延回路が現在値VΔT1に到達時に、現在の出力ラインがHレベルからLレベルへの第1トランジション、又はLレベルからHレベルへの第2トランジションを生じるように構成される。
−現在の位相ずれバイナリ信号は、現在の出力ラインにより生成される。
上述したステップに代わって、本発明による位相ずれバイナリ信号の生成方法の変形例は、
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクレメンテーション周波数を、測定インクレメンテーション周波数と等しくするステップと、
−スイッチング遅延の現在値VΔT1を、現在のプログラム可能な遅延回路にロードするステップと、
−現在のプログラム可能な遅延回路に関連する現在の割り込みを、現在値VΔT1に到達する毎に作動させるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在のプログラム可能なカウンタの現在のカウンティング周波数を、測定インクレメンテーション周波数を位相数の2倍で除した値と等しくするステップと、
−現在の出力ラインを、現在のプログラム可能なパルス幅変調モジュールに関連付けるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在の周期レジスタ、及び現在のディユティサイクルレジスタに、それぞれインターエッジ値VデルタTpm及びこの値の1/2をロードするステップと、
−現在のプログラム可能なパルス幅変調モジュールを、現在の出力ラインにHレベルからLレベルへの初期トランジションを生じ、次に、現在のプログラム可能なカウンタが、現在のディユティサイクルレジスタに含まれる現在の中間値に到達するときLレベルからHレベルへの第1トランジションを生じ、更に、最後に現在のプログラム可能なカウンタが、現在の割り込みの各トリガリングにおいて、現在の周期レジスタに含まれる現在の最終値に到達するとき、HレベルからLレベルへの第2とランジションを生じるように構成するステップと、
−現在の位相ずれバイナリ信号を、現在の出力ラインにより生成するステップ
とにより構成されている。
−現在のバイナリ同期信号に関連する現在のプログラム可能な遅延回路の現在のインクレメンテーション周波数を、測定インクレメンテーション周波数と等しくするステップと、
−スイッチング遅延の現在値VΔT1を、現在のプログラム可能な遅延回路にロードするステップと、
−現在のプログラム可能な遅延回路に関連する現在の割り込みを、現在値VΔT1に到達する毎に作動させるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在のプログラム可能なカウンタの現在のカウンティング周波数を、測定インクレメンテーション周波数を位相数の2倍で除した値と等しくするステップと、
−現在の出力ラインを、現在のプログラム可能なパルス幅変調モジュールに関連付けるステップと、
−現在のプログラム可能なパルス幅変調モジュールの現在の周期レジスタ、及び現在のディユティサイクルレジスタに、それぞれインターエッジ値VデルタTpm及びこの値の1/2をロードするステップと、
−現在のプログラム可能なパルス幅変調モジュールを、現在の出力ラインにHレベルからLレベルへの初期トランジションを生じ、次に、現在のプログラム可能なカウンタが、現在のディユティサイクルレジスタに含まれる現在の中間値に到達するときLレベルからHレベルへの第1トランジションを生じ、更に、最後に現在のプログラム可能なカウンタが、現在の割り込みの各トリガリングにおいて、現在の周期レジスタに含まれる現在の最終値に到達するとき、HレベルからLレベルへの第2とランジションを生じるように構成するステップと、
−現在の位相ずれバイナリ信号を、現在の出力ラインにより生成するステップ
とにより構成されている。
また、本発明は、1組のバイナリ同期信号のうち、選択された少なくとも1つのバイナリ同期信号に関し、連続的に変化する制御位相差角により位相ずれし、多バイナリ信号を生成し、マイクロプロセッサ又はマイクロコンピュータを備える位相ずれバイナリ信号生成装置であって、
−少なくとも1個の中央処理ユニットと、
−少なくとも1個の揮発性メモリ、及び/又は少なくとも1個の不揮発性メモリと、
−少なくとも1個のプログラム可能な遅延回路と、
−少なくとも1個の入力ポート
とを備えることを特徴としている。
−少なくとも1個の中央処理ユニットと、
−少なくとも1個の揮発性メモリ、及び/又は少なくとも1個の不揮発性メモリと、
−少なくとも1個のプログラム可能な遅延回路と、
−少なくとも1個の入力ポート
とを備えることを特徴としている。
この装置のメモリは、本発明による位相ずれバイナリ信号生成方法を実行するプログラムを格納している点で、従来装置と識別される。
変形例として、本発明の位相ずれバイナリ信号生成装置は、少なくとも1個のプログラム可能なパルス幅変調モジュールを備えている。
また、本発明の位相ずれバイナリ信号生成装置は、制御位相角を表す信号を受けるシリアルインタフェースを備えている。このインタフェースは、好ましくは、CANタイプのエンベッドシステムへの接続を行う。
本発明による位相ずれバイナリ信号生成方法及び/又は装置を、車両、特に自動車のポリフェーズ電気マシンの制御ループに使用するのが有効である。
また、本発明は、上述した装置で実行され、かつ上述した方法を実施するインストラクションシーケンスも包含することは、言うまでもない。
本明細書中の説明から、本発明による位相ずれバイナリ信号生成方法及び装置は、従来技術に対して特有の効果を有することが、当業者には容易に理解できると思う。即ち、電気モータ等の電気マシンの回転速度の変化を迅速に検出し、広範囲に変化する回転速度に対応して、制御可能な位相ずれした同期バイナリ信号を生成する。
また、速度変化の検出は、同期信号の隣接するエッジ間のタイムインターバルを、デジタル的に求めることにより行うので、正確かつ確実であると共に、構成が比較的簡単かつ安価である。
以下、本発明による位相ずれバイナリ信号生成方法の好適な実施の形態について、添付図面を参照して詳細に説明する。
なお、以下の説明から理解されるように、本発明の位相ずれ同期バイナリ信号生成方法により、多数の入力信号(入力信号又は同期信号の数を、以下「N」で表すこととする)から、一定の名目位相差角Φにより、相互に位相がずれており、それらの間に、同じ位相差Φを有するが入力信号に対して、プログラム可能なオフセットφを有する同じ数の信号が生成可能である。
図1は、N=3の場合のタイミングチャートを示す。入力信号Si1、Si2及びSi3は、例えば3相マシン、即ち電気マシンのロータ位置を示す3個のセンサから出力される同期バイナリ信号である。これらの信号Si1、Si2及びSi3は、同じ周波数とディユティサイクル比0.5を有し、相互に120°の位相差を有する。
一方、3個の位相ずれしたバイナリ信号So1、So2及びSo3は、同期信号Si1、Si2及びSi3と同じ周波数、及び同じディユティサイクル比を有し、これらの信号は、位相差Φ=120°を有するが、信号Si1とSo1、Si2とSo2及びSi3とSo3間には、位相差φがある。
これらオフセットした信号の生成は、リコンストラクション及びシフティングの2つの合成サブファンクションに基づいている。これら2つのサブファンクションの詳細について、プログラム可能な遅延回路を使用する場合については図2〜図6を参照し、PWMモジュールを使用する場合については、図7〜図9を参照して後述する。
位相ずれバイナリ信号So1、So2及びSo3の生成は、同期バイナリ信号Si1、Si2及びSi3の周期の精密測定に依存する。
これを行うために、N個の入力信号が0.5のディユティサイクル比を有し、相互にΦ=360/Nの名目位相差を有することを勘案して、2個の連続するエッジ間のタイムインターバルであるΔTpn、即ち立ち下がりの後の立ち上がりエッジ1、2;4、5;7、6、又は立ち上がり及びその後の立ち下がりエッジ3、4を、図2に示す如く、そのメジャメントインクレメンテーション周波数FTIMERMが予め決められているプログラム可能な遅延回路TIMERMにより測定すれば足りる。
タイムインターバルΔTpnのタイマのタイムユニット値、即ちタイマTIMERMによるカウントのVΔTpnは、次の式で与えられる。
VΔTpn=ΔTpn*FTIMER
そこで、同期信号Si1、Si2及びSi3の時点Tnにおける周期ΔTtotalは、次の式で与えられる。
ΔTtotal=Np*ΔTpn
また、タイマTIMERMのタイムユニットでは、次の式で与えられる。
VΔTtotal=Np*VΔTpn
ここで、Npは、信号Si1、Si2及びSi3の1周期当りのエッジの数であり、Np=2*Nである。
VΔTpn=ΔTpn*FTIMER
そこで、同期信号Si1、Si2及びSi3の時点Tnにおける周期ΔTtotalは、次の式で与えられる。
ΔTtotal=Np*ΔTpn
また、タイマTIMERMのタイムユニットでは、次の式で与えられる。
VΔTtotal=Np*VΔTpn
ここで、Npは、信号Si1、Si2及びSi3の1周期当りのエッジの数であり、Np=2*Nである。
この値を、各位相ずれ信号So1、So2及びSo3に関連するプログラム可能な遅延回路のレジスタにロードすると、周知の方法により、入力同期信号Si1、Si2及びSi3と同じ周期を有するパルスの発生が可能になる。
しかし、この初歩的な方法は、著しいトランジット遅延、及び大きなジッタを生じ、低周波数の同期信号Si1、Si2及びSi3のみに、方法の応用は制限されるので、ここでは採用しない。
図3a、図3b及び図3cに関連して後述する如く、位相ずれ設定値φと共に、位相ずれバイナリ信号So1、So2及びSo3の立ち上がり及び立ち下がりエッジの生成に、時点tnにおけるインターエッジ値VΔTpnのみを使用する。
同期信号Si1については、以下の特性を有するプログラム可能な遅延回路TIMER1が関連付けられる。
−遅延回路TIMER1を、「出力比較」モードで物理的出力ラインOUTPIN1に加える(即ち、この回路は、その計数値を基準値と連続的に比較し、その結果に従って、プレプログラムされたインストラクションを実行する)。
−遅延ΔT1後の将来のトランジションH→L又はL→Hのレベルはプログラムされる(ここで、Hはロジック高レベル及びLはロジック低レベルを示す)。
−プログラムされた期間の終了前の任意の時間に、トランジションを生じさせることが可能である。
−遅延回路TIMER1を、「出力比較」モードで物理的出力ラインOUTPIN1に加える(即ち、この回路は、その計数値を基準値と連続的に比較し、その結果に従って、プレプログラムされたインストラクションを実行する)。
−遅延ΔT1後の将来のトランジションH→L又はL→Hのレベルはプログラムされる(ここで、Hはロジック高レベル及びLはロジック低レベルを示す)。
−プログラムされた期間の終了前の任意の時間に、トランジションを生じさせることが可能である。
他の同期信号Si1、Si2及びSi3に関連するプログラム可能な遅延回路に、同じ説明を適用しうる。(以下、信号Si1又はSo1への言及は、「現在の」同期バイナリ信号、又は「現在の」位相ずれバイナリ信号に適用できる。即ち、それぞれ同期バイナリ信号Si1、Si2、Si3、又は位相ずれバイナリ信号So1、So2、So3の何れにも適用できる)。
この構成により、割り込みの使用を回避することができ、従って、CPUの負荷を最適化することが可能である。その理由は、TIMER1のレベルトランジションが、プログラム期間又は周期の最後に、コンポーネントにより管理可能であるからである。
これに代わって、必要に応じ、プログラム可能な遅延回路TIMER1は、「割り込み」モードに構成する。
後者の動作モードでは、TIMER1に関連する割り込みは、遅延ΔT1の後で割り込みルーチンを呼び出し、TIMER1に関連する出力ラインOUTPIN1の状態レジスタにアクセスすることにより、レベルトランジションH→L又はL→Hが直接行われる。OUTPIN1への直接アクセスは、強制的に所望レベルにするため何時でも可能である。
現在のタイマTIMER1の動作モードがプログラムされると、そのタイムベース、即ち時間軸は、現在のインクレメンテーション周波数FTIMER1が、信号Si1、Si2、Si3の周期測定に使用されたタイマの測定インクレメンテーション周波数FTIMERMと等しくなるように構成される。
位相ずれバイナリ信号So1の生成は、次のステップによる。
−インターエッジ値VΔTpnを、時点tnで取得する。
−Si1と生成される信号So1間の遅延を表すφ´がφ´=180°−φとなるように、0°から360°のスケールを考慮する。
−Si1、Si2及びSi3の各エッジ1−7に対して、VΔT1を計算し、遅延ΔT1を、ΔTpn及び遅延φ´の関数としてTIMER1にロードする値とする。
−マクロインストラクションCLEAR_NEXT_T1又はSET_NEXT_T1により、タイマTIMER1は、それぞれ、HレベルからLレベルへのトランジション、又はLレベルからHレベルへのトランジション用に構成される。
−インターエッジ値VΔTpnを、時点tnで取得する。
−Si1と生成される信号So1間の遅延を表すφ´がφ´=180°−φとなるように、0°から360°のスケールを考慮する。
−Si1、Si2及びSi3の各エッジ1−7に対して、VΔT1を計算し、遅延ΔT1を、ΔTpn及び遅延φ´の関数としてTIMER1にロードする値とする。
−マクロインストラクションCLEAR_NEXT_T1又はSET_NEXT_T1により、タイマTIMER1は、それぞれ、HレベルからLレベルへのトランジション、又はLレベルからHレベルへのトランジション用に構成される。
カウンタTIMER1が、比較レジスタにロードした現在値VΔT1に到達するとき、トランジションが生じる。現在値VΔT1は、基準エッジに対して生成される遅延ΔT1に対応し、Δφrefは、初期位相角φ0の初期エッジ5、及び基準位相角φrの基準エッジ4、5、7間の位相角度差である。
遅延ΔT1の現在値VΔT1は、次のように計算される。
Δφref=φ0−φr
φ´=180−φ
φ´´=φ´+Δφref
VΔT1=VΔTpn*(φ´´*Np/360)
Δφref=φ0−φr
φ´=180−φ
φ´´=φ´+Δφref
VΔT1=VΔTpn*(φ´´*Np/360)
図3a、図3b及び図3cは、φ´の値の3レンジのΔφrefの3つの値の計算例である(ここで、信号Si1の初期エッジを、φ=0とする)。
何れの場合も、再現される位相ずれバイナリ信号So1のエッジ8に先行する全ての同期信号Si1、Si2、Si3から選択される基準エッジ4、5、7は、求めるトランジション8に最も近いエッジ4、5、7である。換言すると、レベルスイッチング遅延VΔT1が最小である1つである。
図3aは、0°<φ´<30°の場合であり、基準エッジ4として、同期信号Si2立ち下がりエッジ4をとる。この場合には、
Δref=0−(−60)=60°であり
VΔT1=(VΔTpn*(φ´+60))/60
Δref=0−(−60)=60°であり
VΔT1=(VΔTpn*(φ´+60))/60
図3bは、90°>φ´≧30°の場合であり、基準エッジ5及び初期エッジ6は、同期信号Si1の立ち上がりエッジ5と併合される。この場合には、
Δref=0及び
VΔT1=(VΔTpn*φ´)/60
Δref=0及び
VΔT1=(VΔTpn*φ´)/60
図3cは、150°>φ´≧90°の場合であり、基準エッジ7を同期信号Si3の立ち下がりエッジにとる。この場合には、
Δref=0−60=−60°及び
VΔT1=(VΔTpn*(φ´−60))/60
Δref=0−60=−60°及び
VΔT1=(VΔTpn*(φ´−60))/60
一般論として、基準エッジ4、5、7は、測定値ΔTpnが得られる時間tn、及び出力ラインOUTPIN1のプログラムされたエッジの出現間の遅延が最小になるφ´に応じて選択される。
入力信号Si1、Si2及びSi3の周波数が増加すると、測定した周期ΔTpnは減少し、同期信号Si1、Si2又はSi3の後続エッジ9は時点Tpにおけるエッジ10の前になり、かつ図4に示す如く、既にプログラムされた遅延VΔT1の終了前になる。
何れの場合においても、時点ΔTpnにプログラムされたトランジションは、時点ΔTpn+1とされる。
図4から明らかな如く、同期信号Si1の立ち上がりエッジ9は、期待時間Tp前の時点tn+3の前、かつ時点tn+3で測定しTIMER1にプログラムされた遅延VΔT1nの終了前に起きる。マクロインストラクションFORCE_TIMER1は、時点tnで既にプログラムされたトランジション11を生じさせる。これは、周波数の新しい値を考慮する新しい値VΔT1n+3を再計算する前である。
図5は、本発明により信号So1を、φ´の関数として同期信号Si1、Si2及びSi3の各エッジで生じさせる詳細ステップを示すタイミングダイアグラムである。
慣例として、図5において、特に位相差角φ´が0°及び30°間の場合に確立されるタイミングダイアグラムでは、プログラムされたエッジは、ベクトル12、13で表され、その基準エッジ40、50へのアタッチメントは、他のベクトル16、17で表され、その基点は、ドットで示し、その変化の許容度は両端矢印の濃い実線18、19で示している。
これらのレベルの連結により、図6に示す如く、φでオフセットした同期信号Si1のイメージ信号So1を得ることが可能である(エッジが表す内容は、図5と同じである)。
So1を得るために、同期信号Si1、Si2及びSi3に応用した本発明の方法は、次のように、2つの信号So2及びSo3の生成にも使用される。
−同期信号Si2、Si3及びSi1を、それぞれSo2の生成に使用する。
−同期信号Si3、Si1及びSi2を、それぞれSo3の生成に使用する。
−同期信号Si2、Si3及びSi1を、それぞれSo2の生成に使用する。
−同期信号Si3、Si1及びSi2を、それぞれSo3の生成に使用する。
本発明による方法の変形例によると、位相ずれバイナリ信号So1、So2及びSo3の再現のサブファンクションは、プログラム可能な遅延回路TIMER1のプログラミングのみによるのではなく、PWMモジュールにより行う。
信号So1の再現ステップについて、図7、図8及び図9を参照して、次に説明する(尚、信号So2及びSo3の生成にも、同じステップが適用される)。
−ペリフェラルPWMにより、図7に示す立ち下がり初期エッジ20で信号Spwm1を生成する。
−このモジュールの初期プログラム可能なカウンタTIMERPWM1のタイムベースを、次のように構成する。
FPWM=FTIMERM/Np
ここで、FPWMは、カウンタTIMERpwm1の計数周波数(Hz)であり、FTIMERMは、タイムインターバルΔTpnの測定に使用される測定遅延回路TIMERMの測定インクレメント周波数(Hz)である。
−カウンタTIMERPWM1は、0からディユティサイクル比REGDUTYpwm1のレジスタにプログラムされた中間値VDUTYpwm10まで計数し、この値に到達すると、信号Spwm1は、状態を変化して立ち上がりエッジ21を生成する。
−カウンタが、コンフィギュレーションレジスタの周期REGPERpwm1にプログラムした最終値VPERpwm1に到達すると、信号Spwm1は、再度状態変化して、立ち下がりエッジ22を生成する。
−時点tnにおいて、同期信号Si1、Si2又はSi3の各エッジで得られる最後のインターエッジ値であるVΔTpnを取得して、モジュールPWMレジスタを以下のように構成する。
REGPERpwm1=VΔTpn
REGDUTYpwm1=VΔTpn/2
−ペリフェラルPWMにより、図7に示す立ち下がり初期エッジ20で信号Spwm1を生成する。
−このモジュールの初期プログラム可能なカウンタTIMERPWM1のタイムベースを、次のように構成する。
FPWM=FTIMERM/Np
ここで、FPWMは、カウンタTIMERpwm1の計数周波数(Hz)であり、FTIMERMは、タイムインターバルΔTpnの測定に使用される測定遅延回路TIMERMの測定インクレメント周波数(Hz)である。
−カウンタTIMERPWM1は、0からディユティサイクル比REGDUTYpwm1のレジスタにプログラムされた中間値VDUTYpwm10まで計数し、この値に到達すると、信号Spwm1は、状態を変化して立ち上がりエッジ21を生成する。
−カウンタが、コンフィギュレーションレジスタの周期REGPERpwm1にプログラムした最終値VPERpwm1に到達すると、信号Spwm1は、再度状態変化して、立ち下がりエッジ22を生成する。
−時点tnにおいて、同期信号Si1、Si2又はSi3の各エッジで得られる最後のインターエッジ値であるVΔTpnを取得して、モジュールPWMレジスタを以下のように構成する。
REGPERpwm1=VΔTpn
REGDUTYpwm1=VΔTpn/2
図8に示す如く、その結果は、同期信号Si1と同じ周期PERpwm1、及び同じディユティサイクル比を有するがモジュールPWMの駆動時間23に依存する角度φinitだけ、位相がずれている信号Spwm1となる。
信号So1の再現サブファンクションを、この変形例におけるモジュールPWMにより実行して、信号Spwm1のオフセットの決定は、基本的な方法により行われる。
同期信号Si1、Si2及びSi3の各エッジに対して、現在値VΔT1=VΔTpn*(φ´´*Np/360)を計算し、遅延回路TIMER1のレジスタにロードし、タイムインターバルΔTpn及び制御位相差角φによるレベルスイッチング遅延ΔT1を生成する。
計数値が比較レジスタにロードされた値VΔT1に到達する毎に生じるタイマTIMER1に関連する割り込みIBT1は、次のように、モジュールPWMによる再生ルーチンを呼び出すトリガとなる。
−TIMER1に関連する割り込みINT1を停止させる。
−カウンタTIMERpwm1を、0にリセットする。
−位相ずれバイナリ信号So1の周期PERpwm1を生成する。
−将来の起動に備えて、割り込みINT1をアクノリッジする。
−TIMER1に関連する割り込みINT1を停止させる。
−カウンタTIMERpwm1を、0にリセットする。
−位相ずれバイナリ信号So1の周期PERpwm1を生成する。
−将来の起動に備えて、割り込みINT1をアクノリッジする。
図9は、信号Spwm1を再現及びオフセットして、バイナリ信号Si1を再生する動作シーケンスを明瞭に示すシーケンス図である。
信号Si3に選択した適当な基準23から計算されたスイッチング遅延ΔT1の現在値VΔT1の終わりに、同期信号Si1に関連する遅延回路TIMER1は停止する(参照番号24で示す)。同じ時間25において、このイベン戸で生成された割り込みINT1は、信号Spwm1の再生をトリガする。
本発明による方法は、モトローラ社製の16ビットマイクロコントローラMC9S12DG128で実施された。
このコンポーネント26は、図10及び図11に示す如き一般的なアーキテクチャであり、次の構成要素を備えている。
−内部バスの内部クロック周波数Fbusが、好ましくは20MHzである中央処理ユニット27
−好ましくは、128kBのフラッシュ型不揮発性メモリ28
−好ましくは、8kBの記憶容量を有するRAM(ランダムアクセスメモリ)29
−入力がその構成により、立ち上がり又は立ち下がりエッジ、或いはこれら両エッジで割り込みをトリガ可能であるI/O(入出力)ポート30
−ECT(エンハンスドキャプチャタイマ)ペリフェラル31
−PWMペリフェラル32
−CAN(コントローラエリアネットワーク)インタフェース33
−IEEE1149.1規格によるプログラミング、及びデバッギングするJTAG(ジョイントテストアクショングループ)インタフェース。
−内部バスの内部クロック周波数Fbusが、好ましくは20MHzである中央処理ユニット27
−好ましくは、128kBのフラッシュ型不揮発性メモリ28
−好ましくは、8kBの記憶容量を有するRAM(ランダムアクセスメモリ)29
−入力がその構成により、立ち上がり又は立ち下がりエッジ、或いはこれら両エッジで割り込みをトリガ可能であるI/O(入出力)ポート30
−ECT(エンハンスドキャプチャタイマ)ペリフェラル31
−PWMペリフェラル32
−CAN(コントローラエリアネットワーク)インタフェース33
−IEEE1149.1規格によるプログラミング、及びデバッギングするJTAG(ジョイントテストアクショングループ)インタフェース。
本発明の基本的な方法において、その変形例として、インターエッジ値VΔTpnの決定は、ECTモジュールで利用でき、かつSi1、Si2及びSi3の入力に関連して使用される付属のMDC1ダウンカウンタ(モジュラスダウンカウンタ)34により行われる。
このために、MDC1に関連するプレディバイダを構成し、ECTモジュール31のメインカウンタのダウンカウント周波数FpredPC1と等しいFpredMDC1を有するようにする。
同期信号Si1、Si2又はSi3の各立ち上がり、又は立ち下がりエッジで割り込みが行われる。ダウンカウンタMDC1の最大値0xFFFF及び瞬時値間の差は、ダウンカウンタMDC1を、再度0xFFFFに設定する前に、可変VΔTpnにセーブされる。
本発明の基本バージョンによる方法の次のステップの実行は、ECTペリフェラルの16ビットのメインカウンタPC1、及びクロック周波数から得たインクレメンテーション周波数構成のアップストリームプレディバイダに基づいている。
メインカウンタPC1のCh1、Ch2及びCh3の3チャンネル35、36及び37がそれぞれ信号So1、So2及びSo3の再現に使用される。そして、次の構成が適用される。
−PC1のプレディバイダが、その出力周波数FpredPC1=Fbus/16、即ち好ましくは1.25MHzを有するように構成する。
−Ch1、Ch2及びCh3は、割り込みを禁止した「出力比較」モードに構成される。
−マクロインストラクションCLEAR_NEXT_OUTPUT_Tnは、出力(n)の将来の立ち下がりトランジションに構成する。
−マクロインストラクションSET_NEXT_OUTPUT_Tnは、出力(n)の将来の立ち上がりトランジションに構成する。
−マクロインストラクションFORCE_COMPARE_Tnを使用して、初期プログラムされた期間(周期)の経過前に出力(n)を強制的に立ち上がり、又は立ち下がり非同期トランジションとなるようにする。
−PC1のプレディバイダが、その出力周波数FpredPC1=Fbus/16、即ち好ましくは1.25MHzを有するように構成する。
−Ch1、Ch2及びCh3は、割り込みを禁止した「出力比較」モードに構成される。
−マクロインストラクションCLEAR_NEXT_OUTPUT_Tnは、出力(n)の将来の立ち下がりトランジションに構成する。
−マクロインストラクションSET_NEXT_OUTPUT_Tnは、出力(n)の将来の立ち上がりトランジションに構成する。
−マクロインストラクションFORCE_COMPARE_Tnを使用して、初期プログラムされた期間(周期)の経過前に出力(n)を強制的に立ち上がり、又は立ち下がり非同期トランジションとなるようにする。
同期信号の各立ち上がり、又は立ち下がりエッジで割り込みが生成される。割り込みを生じする信号(同期信号Si1、Si2及びSi3間のSin)、及びトランジション(即ち、立ち上がり又は立ち下がり)の性質は、関連する入力の状態を読むことにより識別され、値VΔTnが、上述した如くオフセット値φにより計算される。
上述した同期信号Sin、及びトランジションの性質により、値VΔTnは、対応するレジスタTCnに割り当てられる。
オフセット値は、好ましくは、CANバス38を介して、マイクロコントローラ26の専用インタフェース33へ送られる。アプリケーションは、変数φ´に対応する0°及び360°間の16ビット情報を受け、−180°及び180°間の実際のオフセットφを適用する。
マイクロコントローラ26のPWMペリフェラル32を使用する本発明による方法の変形実施例の実行は、利用可能な8つのPWMチャンネルのうちの3つ39、40,41の対応するアルゴリズムをプログラミングすることにより、特に困難性を伴うことなく行うことができる。
上述した方法及び装置は、サーマルエンジン付き車両用のオルタネ−タスタータである反転可能なポリフェーズ電気マシン用制御信号の生成に使用しうる。
本発明の方法及び装置から、トランジットタイム及びジッタの低減が得られるとき、他の使用分野は、遅延曲線に追従して、点火パルスを生成する必要がある電子点火分野であり、エンジンの立ち上がり速度を、一層正確かつ迅速にする。
本発明の方法を、3つの信号Si1、Si2及びSi3に限定して、特定タイプのマイクロコントローラ26に実施するのは、単なる例示に過ぎない。当該技術分野において通常の知識を有する者は、メモリ又はFPGA(即ち、フィールドプログラム可能なゲートアレイ)に関連するマイクロプロセッサ等の他のプログラム可能なコンポーネントについて、任意位相数のアルゴリズムに何らの困難性を伴うことなく応用可能である。
また、当然ながら、本発明は、上述した好適な実施の形態に何ら限定されるものではない。特許請求の範囲に基づく本発明の要旨や精神を逸脱することなく、特定用途に応じて、種々の変形変更が可能であることは、容易に理解しうると思う。
Si1〜Si3 同期バイナリ信号
So1〜So3 位相ずれ同期バイナリ信号
2、3、5、6 同期バイナリ信号の立ち上がりエッジ
1、4、7 同期バイナリ信号の立ち下がりエッジ
ΔT1 レベルスイッチング遅延
ΔTpn タイムインターバル
φ 位相差角度
So1〜So3 位相ずれ同期バイナリ信号
2、3、5、6 同期バイナリ信号の立ち上がりエッジ
1、4、7 同期バイナリ信号の立ち下がりエッジ
ΔT1 レベルスイッチング遅延
ΔTpn タイムインターバル
φ 位相差角度
Claims (12)
- 1組の同期バイナリ信号(Si1、Si2、Si3)の少なくとも1つの同期バイナリ信号に関して、連続的に可変する制御位相差角(φ)により位相ずれしたバイナリ信号(So1、So2、So3)の生成方法において、
前記バイナリ信号は、同じ可変周期(ΔTtotal)を有し、少なくとも前記制御位相差角(φ)により、前記同期バイナリ信号(Si1、Si2、Si3)の同期エッジの立ち上がり(2、3、5、6)又は立ち下がり(1、4、7)からの少なくともレベルスイッチング遅延(ΔT1)を計算することにより、前記位相ずれ信号(So1、So2、So3)の立ち上がりエッジ(8)、及び立ち下がりエッジ(12)よりなるタイプであって、
前記同期エッジ(1−7)から、前記遅延(ΔT1)が最少になる少なくとも1つの基準エッジ(4、5、7)を選択することを特徴とする位相ずれバイナリ信号生成方法。 - 前記位相ずれ信号(So1、So2、So3)の数、及び前記同期信号(Si1、Si2、Si3)の数は、所定位相の数と等しく、前記同期信号(Si1、Si2、Si3)は、ディユティサイクル比0.5を有し、360°を前記位相数で除した名目位相差角(φ)で、相互に位相ずれしており、前記同期エッジ(1−7)のうち一方が立ち上がりで、他方が立ち下がりである連続した2つのエッジ間のタイムインターバル(ΔTpn)を測定することを特徴とする請求項1に記載の位相ずれバイナリ信号生成方法。
- 前記遅延(ΔT1)は、前記同期バイナリ信号(Si1、Si2、Si3)間の現在の同期バイナリ信号(Si1、Si2、Si3)について、関連する現在の位相ずれバイナリ信号(So1)の対応するエッジ(8、12)を生成するため、次の数式により計算され、
ΔT1=ΔTpn*(Δφref−φ+180)*Np/360
ここで、
−ΔTpnは、前記時間差、
−φは、−180°及び+180°間の制御位相角、
−Δφrefは、前記現在の同期バイナリ信号の初期位相角φoの初期エッジ、及び同期信号(Si1、Si2、Si3)から選択された基準同期バイナリ信号の基準位相角度φr間の位相差φo−φr(度)、
−Npは、位相数の2倍
であることを特徴とする請求項1又は2に記載の位相ずれバイナリ信号生成方法。 - 前記タイムインターバル(ΔTpn)のインターエッジ値(VΔTpn)は、所定の測定インクリメンテーション周波数(FTIMERM)を有する前記臓器バイナリ信号(Si1、Si2、Si3)に関連するプログラム可能な測定遅延回路(TIMERM、34)による計数の結果であることを特徴とする請求項1又は2に記載の位相ずれバイナリ信号生成方法。
- 前記遅延(ΔT1)の現在値(VΔT1)は、前記同期バイナリ信号(Si1、Si2、Si3)間の現在の同期バイナリ信号(Si1、Si2、Si3)について、関連する現在の位相ずれバイナリ信号(So1)の対応するエッジ(8、12)を生成するために、次の数式により計算され、
VΔT1=VΔTpn*(Δφref−φ+180)*Np/360
ここで、
−VΔTpnは、前記インターエッジ値、
−φは、−180°及び+180°間の前記制御位相角
−Δφrefは、前記現在のバイナリ同期信号(Si1)の初期位相角φoの初期エッジ(5)、及び前記バイナリ同期信号(Si1、Si2、Si3)から選択された基準バイナリ同期信号の基準位相角φrの前記基準エッジ(4、5、7)間の位相差φo−φr(度)、
−Npは、位相数の2倍
であることを特徴とする請求項4に記載の位相ずれバイナリ信号生成方法。 - 現在のバイナリ同期信号(Si1)に関連するプログラム可能遅延回路(TIMER1、35、36、37)のインクレメンテーション周波数(FTIMER1)を、前記測定インクレメンテーション周波数(FTIMERM)と等しくするステップと、
現在の出力ライン(OUTPIN1)を、前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)に関連付けるステップと、
前記遅延(ΔT1)の現在値(VΔT1)を、前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)にロードするステップと、
前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)を、前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)の現在のカウンタが前記現在値(VΔT1)に到達するとき、前記現在の出力ライン(OUTPIN1)が、HレベルからLレベル又はLレベルからHレベルへの最初のトランジションを生じるようにするステップと、
前記現在の位相ずれバイナリ信号(So1)を、前記現在の出力ライン(OUTPIN1)に生じさせるステップ
とを備えることを特徴とする請求項5に記載の位相ずれバイナリ信号(So1、So2、So3)生成方法。 - 前記現在のバイナリ同期信号(Si1)に関連する現在のプログラム可能な遅延回路(TIMER1、35、36、37)のインクレメンテーション周波数(FTIMER1)を、前記測定インクレメンテーション周波数(FTIMERM)と等しくするステップと、
前記スイッチング遅延(ΔT1)の現在値(VΔT1)を、前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)にロードするステップと、
前記現在のプログラム可能な遅延回路(TIMER1、35、36、37)に関連する現在の割り込み(INIT1)を、前記現在値(VΔT1)に到達時に作動させるステップと、
現在のプログラム可能なパルス幅変調モジュール(PWM1、39、40、41)の現在のプログラム可能なカウンタ(TIMERPWM1)の現在のカウント周波数(FPWM)を、前記測定インクレメンテーション周波数(FTIMERM)を位相数の2倍で除した値と等しくするステップと、
現在の出力ライン(Spwm1)を、前記現在のプログラム可能なパルス幅変調モジュール(PWM1、39、40、41)に関連付けるステップと、
前記現在のプログラム可能なパルス幅変調モジュール(PWM1、39、40、41)の現在の周期レジスタ(REGPERpwm1)、及び現在のディユティサイクルレジスタ(REGDUTYpwm1)に、それぞれ前記インターエッジ値(VΔTpm)、及びこのインターエッジ値(VΔTpm)の1/2をロードするステップと、
前記現在のプログラム可能なパルス幅変調モジュール(PWM1、39、40、41)を、前記現在の出力ライン(Spwm1)がHレベルからLレベルへ初期トランジションを行い、その後、前記現在のプログラム可能なカウンタ(TIMERPWM1)が、前記現在のディユティサイクルレジスタ(REGDUTYpwm1)に含まれる現在の中間値(VDUTYpwm1)に到達時に、LレベルからHレベルへ最初のトランジションを生じ、最後に、前記現在のプログラム可能なカウンタ(TIMERPWM1)が前記現在の割り込み(INIT1)の各トリガリングで、前記現在の周期レジスタ(REGPERpwm1)に含まれる現在の最終値(VPERpwm1)への到達時に、HレベルからLレベルへ2回目のトランジションをするように構成するステップと、
前記現在の位相ずれバイナリ信号(So1)を、前記現在の出力ライン(Spwm1)により生成するステップ
とを備えることを特徴とする請求項5に記載の位相ずれバイナリ信号生成方法。 - 1組のバイナリ同期信号(Si1、Si2、Si3)の少なくとも1つのバイナリ同期信号に対して、連続的に変化する制御位相差角(φ)により、位相ずれしたバイナリ信号(So1、So2、So3)を生成するマイクロプロセッサ(26)、又はマイクロコントローラを含む位相ずれバイナリ信号生成装置において、
少なくとも1個の中央処理ユニット(27)と、
少なくとも1個の揮発性メモリ(29)及び/又は少なくとも1個の不揮発性メモリ(28)と、
少なくとも1個のプログラム可能な遅延回路(34、35、36)と、
少なくとも1個の入力ポート(3)とを備え、
前記メモリ(28、29)は、請求項1〜7のいずれかに記載の方法を実施するプログラムを格納していることを特徴とする位相ずれバイナリ信号生成装置。 - 少なくとも1個のプログラム可能なパルス幅変調モジュール(39、40、41)を更に備えることを特徴とする請求項8に記載の位相ずれバイナリ信号生成装置。
- 前記制御位相角(φ)を表す信号が入力され、好ましくはCANタイプのオンボードネットワーク(38)との接続を司るシリアルインタフェース(33)を更に備えることを特徴とする請求項8又は9に記載の位相ずれバイナリ信号生成装置。
- 車両、特に自動車等に搭載されるポリフェーズ電気マシンの制御ループにおける請求項1〜7のいずれかに記載の方法及び/又は請求項8〜10のいずれかに記載の装置の使用。
- 請求項1〜7のいずれかに記載の方法を実施する、請求項8〜10のいずれかに記載の装置により実行可能なインストラクションシーケンス。
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