JP2009539281A - クロック復元装置およびクロック復元方法 - Google Patents

Abstract

本発明は、とりわけ、ディジタルデータ信（ＤＡＴＡ）を供給するためのディジタルデータ信号入力（Ｅ１０）と、復元クロック信号（Ｑ０）を出力するためのクロック出力（Ｔ１０）とを有し、ディジタルデータ信号が予め定められた公称クロック周波数（ｆｎ）を有するクロック復元装置に関する。本発明によれば、クロック復元装置がディジタル回路によって構成されている。

Description

本発明は、予め定められた公称クロック周波数を有するディジタルデータ信号を供給するためのディジタルデータ信号入力と、復元されたクロック信号（復元クロック信号）を出力するためのクロック出力とを有するクロック復元装置に関する。

周知のように、現代の同期通信プロトコルは、物理的な伝送層において、しばしば４Ｂ／５Ｂまたは８Ｂ／１０Ｂコーディングに基づくラインコーディングもしくはデータコーディングを使用する。この場合に、コーディングモジュールにおいて、データおよびクロックが唯一のビットストリームに統合され、しかる後に、例えば無線電信装置または光ファイバのような伝送媒体を介して送出される。コーディングの枠内において、４Ｂもしくは８Ｂのデータ信号が他のビットの付加によって５もしくは１０ビット幅のデータ符号へ拡張される。このような他のビットの付加によって、送出信号の直流分相殺が保証されると共に、付加的にビットストリームにおける十分な回数のビット変化もしくはエッジ変化が保証される。しかる後にデータ符号が公知の方法にしたがって再び元のデータ単位、したがって４ビットもしくは８ビットデータ信号にデコードされる。

受信されたデータビットストリームからのクロック信号の復元は、周知のように、アナログの位相調節回路、一般にはＰＬＬ位相調節回路の助けにより行なわれる。これらのアナログのＰＬＬ位相調節回路の場合には、制御可能なクロック発生器のクロックエッジがデータ信号エッジに一致するまで、クロック発生器の周波数および位相が変化させられる。しかる後に、入力側に印加されるデータビットストリームが、そのようにして発生されたクロックによりサンプリングされ、まさにこのクロックの助けを借りてデコードされる。しかしながら、クロックの発生のために必要な位相調節回路は、高コストの非常に特殊なアナログ回路を必要とする。

そこで、本発明の課題は、従来のクロック復元装置よりも低コストにて実現することができるクロック復元装置を提供することにある。

この課題は、本発明によれば、請求項１による特徴を有するクロック復元装置によって解決される。本発明によるクロック復元装置の有利な構成は従属請求項に示されている。

それにしたがって、本発明によれば、クロック復元装置がディジタル回路によって構成されている。

本発明によるクロック復元装置の主要な利点は、このクロック復元装置がアナログの構成要素の助けを借りることなしに構成可能であり、したがって、例えば専ら、例えばＦＰＧＡモジュール（ＦＰＧＡ：自由にプログラム可能なゲートアレイ）またはＡＳＩＣモジュールのような標準論理モジュールを用いて実現可能であることにある。

クロック復元装置が、データ信号の少なくとも１つの予め定められた信号変化型の信号変化を検出し、かつ各信号変化時にそ都度１つのパルスを発生する信号変化検出装置を有するならば、特に簡単に、したがって有利にこのようなクロック復元装置を構成することができる。信号変化検出装置は、例えば論理「０」から論理「１」への信号変化、またはその代わりの論理「１」から論理「０」への信号変化を検出するとよい。代替として、信号変化検出装置は両種類の信号変化、すなわち０から１への変化およびその逆の変化を検出するように構成することもできる。

クロック復元装置が、更に、データ信号の公称クロック周波数にて補助パルスを発生する補助パルス発生装置を有するとよい。信号変化検出装置および補助パルス発生装置に接続されている出力装置は、パルスの存在時ならびに補助パルスの存在時にその都度１つの出力パルスを形成し、そのように形成された出力パルスにより復元クロック信号を発生するように構成されているとよい。

復元クロック信号の位相位置がディジタルデータ信号の位相位置にできるだけ高速にマッチングすることに関して、補助パルス発生装置は入力側において出力装置の出力に接続され、補助パルスの発生が時間的に復元クロック信号の信号変化によって制御される、特にトリガされるもしくは開始されるように構成されているならば有利である。

補助パルス発生装置が、例えば、復元されたクロック信号（復元クロック信号）の各出力パルスに基づいて、しかも公称クロック周波数に相当する１つの周期の経過後にその都度１つの補助パルスを発生するように構成されているとよい。

クロック復元装置が、データ信号の公称クロック周波数の予め定められた複数倍である発生器周波数を持つ自走クロック発生器を含むとよい。

予め定められた複数倍が、例えば整数複数倍であり、かつ少なくとも３であるとよい。

信号変化検出装置が、クロック発生器の出力信号を与えられ、データ信号の信号変化を発生器周波数によるオーバーサンプリングによって検出すると有利である。

出力装置はフリップフロップ、特にＤフリップフロップによって特に簡単に、したがって有利に構成することができる。

フリップフロップが、補助パルス発生装置と一緒に、２進法により少なくとも予め定められた複数倍まで計数することができる２進カウンタを形成するとよい。予め定められた複数倍が例えば３である場合、２進カウンタは例えば２つのＤフリップフロップと１つのＡＮＤゲートとで構成可能であり、２つのＤフリップフロップのうちの１つが出力装置を構成する。

クロック復元装置のディジタル回路が専らディジタルゲートまたはフリップフロップによって構成されるとよい。なぜならば、この種の構成要素は、標準ＦＰＧＡモジュール内に、またはＡＳＩＣモジュールのような類似の構成要素の中に存在しているからである。

更に、予め定められた公称クロック周波数を有するディジタルデータ信号から復元クロック信号を発生する方法は独立した発明と見なされる。

このような方法を特に簡単にかつ低コストにて実施することができるようにするために、本発明によれば、クロック復元がディジタル手段のみで行なわれる。

この方法の有利な実施態様によれば、公称クロック周波数の整数複数倍に一致する発生器周波数によりデータ信号がサンプリングされ、データ信号の少なくとも１つの予め定められた信号変化型の信号変化が検出される。各検出された信号変化時に１つのパルスが発生される。更に、データ信号の公称クロック周波数にて補助パルスが発生され、パルスの存在時または補助パルスの存在時にそれぞれ１つの出力パルスが形成される。そのように形成された出力パルスにより復元クロック信号が発生される。

以下において実施例に基づいて本発明を更に詳細に説明する。図面において模範的に、
図１は本発明による方法も模範的に説明される本発明によるクロック復元装置の実施例を示し、
図２は復元されたクロック信号が時間的に延長された出力パルスを有する模範例について図１によるクロック復元装置において発生する信号経過を示し、
図３は復元されたクロック信号が時間的に短縮されたパルス間隔を有する模範例について図１によるクロック復元装置において発生する信号経過を示し、
図４は図１によるクロック復元装置のためのデータ信号のデータパケットの構成を模範的に示す。

図１ないし図４においては、同一または同等の構成要素または信号に関して常に同一の参照符号が使用される。更に、個々のケースにおいて異なることが示されていないかぎり、模範的に全てのサンプリングが正のクロックエッジで行なわれることが仮定されている。

図１にはクロック復元装置１０の実施例が示されている。クロック復元装置１０はディジタルデータ信号入力Ｅ１０に信号変化検出装置２０を有する。信号変化検出装置２０にはディジタルの、例えば同期データ信号ＤＡＴＡが供給される。信号変化検出装置２０は入力側にＤフリップフロップ３０を備え、このＤフリップフロップ３０のＤ信号入力にデータ信号ＤＡＴＡが入力される。Ｄフリップフロップ３０のクロック入力Ｔ３０は自走クロック発生器４０に接続されている。自走クロック発生器４０は出力側に発生器周波数ｆｔを有するクロック信号Ｔを発生する。

発生器周波数ｆｔは、例えばデータ信号ＤＡＴＡの公称クロック周波数ｆｎの整数複数倍に一致するように選ばれている。以下においては、模範的にデータ信号ＤＡＴＡの公称クロック周波数ｆｎがｆｎ＝１２５ＭＨｚであることが仮定されているので、発生器周波数ｆｔは３なる倍数の場合にはそれに応じてｆｔ＝３７５ＭＨｚの値を有する。

ｆｎ＝１２５ＭＨｚなる公称クロック周波数は、例えば高速イーサネット１００ＢａｓｅＦＸ規格において伝送されるデータ信号において発生する。高速イーサネット１００ＢａｓｅＦＸ規格は一般に毎秒１００メガビットのデータ転送速度で動作するので、４Ｂ／５Ｂコーディングの場合に、１２５メガボーのラインコーディングもしくは通信速度もしくは１２５ＭＨｚの相応のクロック周波数が発生する。

Ｄフリップフロップ３０の出力側には他のＤフリップフロップ４５が接続され、このＤフリップフロップ４５のクロック入力Ｔ４５が同様に自走クロック発生器４０に接続されている。他のＤフリップフロップ４５の反転出力／Ｑは、ＡＮＤ素子５０の一方の入力Ｅ５０ａに接続されている。このＡＮＤ素子５０の他方の入力Ｅ５０ｂはＤフリップフロップ３０の出力Ｑに接続されている。したがって、ＡＮＤ素子５０の両入力Ｅ５０ａ，Ｅ５０ｂには、他のＤフリップフロップ４５の出力側に形成された信号「Ｄａｔａ Ｄｅｌ．」ならびにＤフリップフロップ３０の出力信号「Ｄａｔａ Ｓｙｎｃ．」が入力される。

ＡＮＤ素子５０の出力信号は図１においては参照符号Ｐ１で示されている。これは信号変化検出装置２０の出力Ａ２０に与えられ、したがってＯＲ素子６０の一方の入力Ｅ６０ａに供給される。ＯＲ素子６０の他方の入力Ｅ６０ｂは補助パルス発生装置７０の補助パルスＰ２を入力される。

補助パルス発生装置７０は入力側にＤフリップフロップ８０を有し、このＤフリップフロップ８０の後にはＡＮＤ素子９０が接続されている。ＡＮＤ素子９０の出力は、ＯＲ素子６０の他方の入力Ｅ６０ｂに達する補助パルスＰ２を発生する。

Ｄフリップフロップ８０のクロック入力Ｔ８０は自走クロック発生器４０に接続されている。Ｄフリップフロップ８０のＤ信号入力Ｄ８０は、出力装置を形成するＤフリップフロップ１００のＱ出力に接続されている。Ｄフリップフロップ１００のクロック入力Ｔ１００は自走クロック発生器４０に接続され、Ｄフリップフロップ１００のＤ入力はＯＲ素子６０の出力Ａ６０に接続されている。

図１においては更に検出されるように、クロック復元装置１０に更にサンプリング装置２００が接続されている。サンプリング装置２００は、信号変化検出装置２０の他のＤフリップフロップ４５によって形成された遅延データ信号「Ｄａｔａ Ｄｅｌ．」を、クロック復元装置１０のクロック出力Ｔ１０に与えられる「復元された」クロック信号Ｑ０により、しかもその立下りエッジにより、サンプリングする。代替として、フリップフロップ１００の反転信号／Ｑ０をサンプリングのために正のエッジを用いて使用することもできる。この場合にフリップフロップ２００のクロック入力の手前におけるインバータ２１０は不要である。

更に、次になおも詳しく説明するように、補助パルス発生装置７０のＤフリップフロップ８０およびＡＮＤ素子９０とＤフリップフロップ１００とが共通の１つのカウンタを構成し、このカウンタは２進法の３つのカウント値をとる。すなわち、両フリップフロップ８０，１００の／Ｑ出力において、２進法のカウント値「１１」，「１０」，「０１」をとり、そして両フリップフロップ８０，１００のＱ出力において、２進法のカウント値「００」、「１０」，「０１」をとる。

以下において、図１によるクロック復元装置１０の動作態様を図２および図３に基づいて詳細に説明する。

図２において、自走クロック発生器４０のクロック信号Ｔが検出され、このクロック信号Ｔはクロック周波数ｆｔ＝３７５ＭＨｚを有する。クロック信号Ｔの下側に、ここでは模範的にのみ理解すべきである経過を有するデータ信号ＤＡＴＡが示されている。データ信号ＤＡＴＡは、例えばイーサネット互換フォーマットにて伝送される４Ｂ／５Ｂコード化信号であってよい。

データ信号ＤＡＴＡは信号変化検出装置２０のＤフリップフロップ３０に到達し、Ｄフリップフロップ３０は出力側にほんの僅かに遅延されたデータ信号「Ｄａｔａ Ｓｙｎｃ」を発生する。信号「Ｄａｔａ Ｓｙｎｃ」は他のＤフリップフロップ４０に供給され、Ｄフリップフロップ４０は出力側に更に遥かに遅延された信号、すなわち信号「Ｄａｔａ Ｄｅｌ．」を形成する（Ｄｅｌは、Ｄｅｌａｙｅｄ、すなわち遅延されていることを意味する）。

両信号「Ｄａｔａ Ｄｅｌ．」および「Ｄａｔａ Ｓｙｎｃ」を用いてＡＮＤ素子５０が出力側にパルスＰ１を形成し、このパルスＰ１は一目瞭然にわかるようにその都度データ信号ＤＡＴＡの信号変化を信号化する。データ信号ＤＡＴＡは、データ信号ＤＡＴＡのクロック周波数ｆｔ＝１２５ＭＨｚよりも頻度の少ない信号変化を有するので、ＡＮＤ素子５０出力信号はそれに応じて同様に、データ信号ＤＡＴＡの公称クロックよりも少ないパルスＰ１を有する。

したがって、復元されたクロック信号（復元クロック信号）Ｑ０を発生するためには、以下において補助パルスと呼ぶ他のパルスが形成されなければならない。補助パルスの発生は補助パルス発生装置７０によって行なわれる。補助パルス発生装置７０は、データ信号ＤＡＴＡの公称クロック周波数でもって補助パルスＰ２を発生し、補助パルスＰ２をＯＲ素子６０へ伝達する。この補助パルスＰ２はデータ信号ＤＡＴＡの公称クロック周波数に一致する周波数を有する。なぜならば、両フリップフロップ８０，１００とＡＮＤ素子９０とによって分周器が形成され、この分周器がクロック発生器４０の発生器クロックｆｔを係数３だけ引き下げるからである。したがって、補助パルスＰ２は位相位置まで既に入力側に印加されるデータ信号ＤＡＴＡのクロックに比較的正確に一致する。

ＯＲ素子６０に補助パルスＰ２またはパルスＰ１が入力されるや否や、そのパルスがフリップフロップ１００のＤ入力に到達するので、クロック発生器４０から相応のトリガ信号が発生されてフリップフロップ１００のクロック入力Ｔ１００に送られるや否や、出力側において論理「１」を有する信号Ｑ０が発生される。

Ｄフリップフロップ１００によって形成された出力パルスは、同時にクロック復元装置１０の復元クロック信号Ｑ０を形成する。この出力パルスの時間的経過が図２のタイムチャートに示されている。パルスＰ１と補助パルスＰ２との重ね合わせに基づいて、例えばパルス延長または間隔短縮が発生することによって、データ信号ＤＡＴＡに対する相対的な復元クロック信号Ｑ０の同期化がもたらされることが検出される。

延長された出力パルスが図２に参照符号Ｖ１で示されている。

パルス延長の代わりに、パルスＰ１と補助パルスＰ２との重ね合わせに基づいて、Ｄフリップフロップ１００の出力パルスＱ０間の時間的間隔の短縮も結果的にもたらされ得る。これが模範的に図３において示されている。短縮された間隔は図３に参照符号Ｖ２で示されている。

復元クロック信号Ｑ０により今や遅延データ信号「Ｄａｔａ Ｄｅｌ．」が負のエッジによりサンプリングされる。このために、図１によるサンプリング装置を構成するＤフリップフロップ２００が使用される。出力側において同期化されたサンプリング信号Ｄｓが形成される。このサンプリング信号Ｄｓは、再び、例えば４Ｂ／５Ｂ方式にしたがって動作する従来技術から公知のでコードユニットにより評価される。相応するデコードユニットは図1に参照符号３００で示されている。

図４には、データ信号ＤＡＴＡをビット的にどのように構成することができるかが模範的に示されている。図４から分かるように、データストリームの開始時にその都度符号組合せＪ／Ｋが同期符号として送出されるので、受信側ではデータパケット伝送の開始を確認することができる。データパケット伝送の終了後に、符号組合せＪ／Ｋの形での次の同期符号が次のデータパケットの開始を表すまで、専ら信号変化が伝送されるとよい。個々のデータパケット間の信号変化は図４に符号「Ｉｄｌｅ」で示されている。

図１によるデコードユニット３００においては、例えばク、ロック復元装置１０の復元クロック信号Ｑ０により作動させられるシフトレジスタが含まれているとよい。シフトレジスタの並列出力において、各クロック変化の際に、特徴的なビットパターンが発見されるかどうかがチェックされる。このような特徴的なビットパターンは、例えば、図４に示されている同期符号Ｊ／Ｋに相当する同期符号によって形成されているとよい。これがそうである場合には、入力側に到来するデータ信号ＤＡＴＡの評価が開始される。

図１による実施例においては、模範的に、データ信号ＤＡＴＡがこのデータ信号の公称クロック周波数の３倍に一致する発生器クロックでサンプリングされることを仮定した。代替としてデータ信号のサンプリングのためにより高いクロック周波数を使用することもできる。クロック発生器４０の発生器周波数ｆｔがデータ信号ＤＡＴＡのボーレート（通信速度）もしくは公称周波数ｆｎのｎ倍である場合、フリップフロップ１００の出力における復元クロックＱ０は、データ信号のクロックに対する時間間隔（ｎ−１）×Ｔａ，ｎ×Ｔａ，（ｎ＋１）×Ｔａを有する。ただし、Ｔａはクロック信号Ｔの周期である。

上記のクロック復元方法はディジタル回路、例えばＡＳＩＣまたはＦＰＧＡモジュールにより実施可能である。なぜならば、ゲートおよびフリップフロップのみが必要とされ、時間遅延要素などのアナログ要素が必要とされないからである。方法は、例えば４Ｂ／５Ｂまたは８Ｂ／１０Ｂのラインコーディングにしたがって動作する送信器および受信器において実現可能である。

更に、上記の方法は、あらゆる通信プロトコルと、例えば高速イーサネット１００ＢａｓｅＦＸプロトコルと互換性がある。データ転送速度が、例えば毎秒１００メガビット（＝１２５メガボー）である場合に、既に３７５ＭＨｚの発生器クロックを用いて純粋にディジタル式にクロック信号を復元することができ、復元したクロック信号により、入力側に現われるディジタルデータ信号の評価を実施することができる。

上述のクロック復元は、多くの技術分野において利用することができ、特に磁気浮上鉄道分野においても適用することができる。

本発明による方法も模範的に説明される本発明によるクロック復元装置の実施例を示す回路図 復元されたクロック信号が時間的に延長された出力パルスを有する模範例について図１によるクロック復元装置において発生する信号経過を示すタイムチャート 復元されたクロック信号が時間的に短縮されたパルス間隔を有する模範例について図１によるクロック復元装置において発生する信号経過を示すタイムチャート 図１によるクロック復元装置のためのデータ信号のデータパケットの構成を模範的に示す概略図

符号の説明

１０ クロック復元装置
２０ 信号変化検出装置
３０ Ｄフリップフロップ
４０ クロック発生器
４５ 他のＤフリップフロップ
５０ ＡＮＤ素子
６０ ＯＲ素子
７０ 補助パルス発生装置
８０ Ｄフリップフロップ
９０ ＡＮＤ素子
１００ Ｄフリップフロップ
２００ サンプリング装置
２１０ インバータ
３００ デコードユニット
Ｅ５０ａ，Ｅ５０ｂ 入力
Ｅ６０ａ，Ｅ６０ｂ 入力
Ｔ８０ クロック入力
Ｔ１００ クロック入力
Ｄ８０ データ入力
ＤＡＴＡ データ信号
Ｄａｔａ Ｓｙｎ． データ信号
Ｄａｔａ Ｄｅｌ． 遅延信号
ｆｎ 公称クロック周波数
ｆｔ 発生器周波数
Ｉｄｌｅ 信号変化
Ｊ／Ｋ 同期符号
Ｐ１ パルス
Ｐ２ 補助パルス
Ｑ０ 復元クロック信号
Ｔ 発生器クロック
Ｔａ 周期
Ｖ 延長出力信号
Ｖ２ 短縮パルス間隔

Claims (13)

1. ディジタルデータ信号（ＤＡＴＡ）を供給するためのディジタルデータ信号入力（Ｅ１０）と、復元されたクロック信号（Ｑ０）を出力するためのクロック出力（Ｔ１０）とを有するクロック復元装置であって、クロック復元装置がディジタル回路によって構成されていることを特徴とするクロック復元装置。
2. クロック復元装置が、
   データ信号の少なくとも１つの予め定められた信号変化型の信号変化を検出し、各信号変化時に１つのパルス（Ｐ１）を発生する信号変化検出装置（２０）と、
   データ信号の公称クロック周波数（ｆｎ）にて補助パルス（Ｐ２）を発生する補助パルス発生装置（７０）と、
   信号変化検出装置（２０）および補助パルス発生装置（７０）に接続され、パルス（Ｐ１）の存在時および補助パルス（Ｐ２）の存在時にその都度１つの出力パルスを形成し、そのように形成された出力パルスにより復元クロック信号（Ｑ０）を発生する出力装置（１００）と、
   を有することを特徴とする請求項１記載のクロック復元装置。
3. 補助パルス発生装置が、入力側において出力装置（１００）の出力（Ａ１００）に接続され、補助パルス（Ｐ２）の発生が時間的に復元クロック信号（Ｑ０）の出力パルスによって制御されるように構成されていることを特徴とする請求項２記載のクロック復元装置。
4. 補助パルス発生装置が、復元クロック信号（Ｑ０）の１つの出力パルスに基づいて、公称クロック周波数に相当する１つの周期またはその周期の複数倍の期間の経過後にその都度１つの補助パルス（Ｐ２）を発生するように構成されていることを特徴とする請求項２又は３記載のクロック復元装置。
5. クロック復元装置が、データ信号の公称クロック周波数（ｆｎ）の予め定められた複数倍である発生器周波数（ｆｔ）を持つ自走クロック発生器（４０）を含むことを特徴とする請求項１乃至４の１つに記載のクロック復元装置。
6. 予め定められた複数倍が整数複数倍であり、かつ少なくとも３であることを特徴とする請求項５記載のクロック復元装置。
7. 信号変化検出装置が、クロック発生器の出力信号（Ｔ）を与えられ、データ信号の信号変化を発生器周波数によるオーバーサンプリングによって検出することを特徴とする請求項５又は６記載のクロック復元装置。
8. 出力装置がフリップフロップ（１００）によって構成されていることを特徴とする請求項２乃至７の１つに記載のクロック復元装置。
9. フリップフロップ（１００）が、補助パルス発生装置と一緒に、２進法により少なくとも予め定められた複数倍の数まで計数することができる２進カウンタを形成することを特徴とする請求項８記載のクロック復元装置。
10. ディジタル回路が専らディジタルゲートまたはフリップフロップによって構成されていることを特徴とする請求項１乃至９の１つに記載のクロック復元装置。
11. ディジタル回路がＦＰＧＡモジュールまたはＡＳＩＣモジュールにおいて実現されていることを特徴とする請求項１乃至１０の１つに記載のクロック復元装置。
12. 予め定められた公称クロック周波数（ｆｎ）を有するディジタルデータ信号（ＤＡＴＡ）から、復元されたクロック信号（Ｑ０）を発生する方法であって、クロック復元がディジタル手段のみで行なわれることを特徴とするクロック復元方法。
13. 公称クロック周波数（ｆｎ）の整数複数倍に一致する発生器周波数（ｆｔ）によりデータ信号がサンプリングされ、データ信号の少なくとも１つの予め定められた信号変化型の信号変化が検出され、各信号変化時に１つのパルス（Ｐ１）が発生され、
    更にデータ信号の公称クロック周波数にて補助パルス（Ｐ２）が発生され、
    パルス（Ｐ１）の存在時または補助パルスの存在時にその都度１つの出力パルスが形成され、そのように形成された出力パルスにより復元クロック信号（Ｑ０）が発生されることを特徴とする請求項１２記載の方法。

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