JP2009302545A - パターン形成キャップを用いるエアギャップ形成と一体化 - Google Patents

パターン形成キャップを用いるエアギャップ形成と一体化 Download PDF

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Abstract

【課題】 膜をパターン形成する方法及びこれらの得られた構造を提供する。
【解決手段】 実施形態において、基板、例えば、ダマシン層の上にアモルファス炭素マスクを形成する。アモルファス炭素マスクの上にスペーサ層を堆積させ、スペーサ層をエッチングして、スペーサを形成するとともにアモルファス炭素マスクをさらす。アモルファス炭素マスクを選択的にスペーサまで除去して、基板層をさらす。ギャップ充填層がスペーサの周りに堆積されて、基板層を覆うがスペーサをさらす。スペーサを除去して、選択的に基板の上にギャップ充填マスクを形成する。ギャップ充填マスクのパターンは、一実施態様においては、ダマシン層に転写されて、ＩＭＤの少なくとも一部を除去するとともにエアギャップを形成する。
【選択図】 図１０Ａ

Description

背景
１）分野
[0001]本発明の実施形態は、一般的には、超小型電子加工技術、より具体的には、膜をパターン形成する方法に関する。
２）関連技術の説明
[0002]集積回路における特徴部縮小化は、より有能な電子デバイスを可能にする。より小さな特徴部への縮小化は、所定の形状因子の機能ユニットデバイスの密度を上げるだけでなくデバイス処理速度を増加させる。しかしながら、デバイス縮小化に問題がない訳ではない。例えば、より小さなデバイスの性能を最適化することはますます難しくなっている。これは、デバイスが３２ｎｍ技術ノード以上に縮小するにつれて性能限界になる相互接続寄生の縮小化について特に言えることである。
[0003]寄生容量は、相互接続技術の継続世代と共に低誘電率材料の採用によって昔から減少している。誘電率が約３.９の二酸化シリコンを発端に、フッ素ドープガラスが採用され、様々なスピンオン誘電体の後に炭素ドープシリコンガラスが続き、最後に大量生産において技術の現在の状態である多孔質炭素ドープシリコンガラスに到達した。しかしながら、もっとも進歩した多孔質でさえ、ドープガラスの誘電率は少なくとも２.３であり、相互接続寄生容量は未だ今日の回路の構造の多くにおいて性能を制限し、将来の構造においてはより性能を制限する見込みである。
[0004]それに応じて、産業は、ライン間容量とクロストークを減少させて３２ｎｍ以下の縮小化を可能にする方法として、エアギャップと呼ばれるマクロスケールボイド（いわゆる多孔質膜におけるボイドよりも著しく大きいもの）を形成することをますます考えている。相互接続層の中のエアギャップは長年にわたり実験されてきたが、これらは主流の相互接続技術へやがて採用されなければならない。これは、信頼性の問題に悩まされている一部の方法、また、低い再現性や歩留まりの問題に悩まされている他の方法によるものであり、更に他の方法は、単にコストが高い。
[0005]ほとんどのいかなるエアギャップ相互接続技術も直面している問題の一つは、どのように犠牲金属間誘電体（ＩＭＤ）を除去し封止されたボイドを形成するかである。本明細書に記載される方法の実施態様は、このようなために使用されることになる。
概要
[0006]膜をパターン形成する方法及びこれらの得られた構造を本明細書に記載する。実施形態において、方法は、基板の上にアモルファス炭素マスクを形成するステップと；アモルファス炭素マスクの上にスペーサ層を堆積させるステップと；スペーサ層をエッチングして、スペーサを形成するとともにアモルファス炭素マスクをさらすステップと；アモルファス炭素マスクを選択的にスペーサまで除去して、基板層をさらすステップと；スペーサの周りにギャップ充填層の堆積させて、基板層を覆うがスペーサをさらすステップと；スペーサを選択的にギャップ充填層まで除去して、基板の上にギャップ充填マスクを形成するステップと；ギャップ充填マスクのパターンを基板へ転写するステップと；を含む。
[0007]一実施形態において、この方法は、１０ｎｍほどの限界寸法を持つ基板膜内に開口を形成するように実施されてもよい。
[0008]実施形態において、この方法は、基板が金属間誘電体（ＩＭＤ）と金属相互接続部を交互に持つダマシン層の上の不動態層或いは“キャップ”層を含むエアギャップ相互接続構造を形成するように実施されてもよい。このような実施形態において、アモルファス炭素マスクは、キャップ層の上に形成される。ギャップ充填層のパターンは、キャップ層を選択的にギャップ充填マスクまでエッチングし、その後、ダマシン層から選択的にパターン形成キャップ層までＩＭＤの少なくとも一部をエッチングして、パターン形成キャップ層をアンダカットすることによって基板へ転写される。方法によって可能になる小さな形状は、その後、封止されてもよい。一実施形態において、キャップ層内の開口は、誘電体を等角的に堆積させることによって閉鎖されて、ＩＭＤが除去されたボイドを封止する。更なる実施形態において、パターン形成キャップ層は、ケイ素炭素窒化物を含む層で封止される。
[0009]具体的な実施形態において、スペーサ層は、窒化シリコン、アモルファスシリコン又は多結晶シリコンであり、ギャップ充填層は、二酸化シリコン又は炭素ドープ酸化シリコンであり、キャップ層は、シリコン炭素窒化物であり、ＩＭＤはアモルファス炭素、炭素ドープ二酸化シリコン、又はポリマー誘電体である。
[0010]具体的な実施形態において、キャップ層は、使用した実質的に同一のエッチングプロセスによってエッチングされて、スペーサを選択的にギャップ充填層まで除去する。
[0011]実施形態において、ＩＭＤをエッチングすることは、水素（Ｈ２）、アンモニア（ＮＨ３）又はフォーミングガス（Ｈ２／Ｎ２）のような還元ガス、四フッ化炭素（ＣＦ４）のような水素化フッ化炭素、酸素（Ｏ２）のような酸化剤のようなこれらに限定されないガスを使用するドライエッチングプロセスを含む。別の実施形態において、ＩＭＤをエッチングすることは、フッ化水素酸（ＨＦ）又はイソプロピルアルコール（ＩＰＡ）のようなこれらに限定されない化学を使用するウエットエッチングプロセスを含む。
[0012]一実施態様において、ＩＭＤを除去することは、ギャップ充填マスクを除去して、キャップ層をさらすことも含まれる。
[0013]一実施態様において、ボイドを封止してエアギャップ相互接続構造を形成する前に、ＩＭＤを除去する際にさらされた金属相互接続部の側面上にキャップ層が等角的に堆積される。キャップ層は、シリコン炭素窒化物、窒化シリコン、炭化シリコン、窒化チタンのようなこれらに限定されない材料を含んでもよい。
[0014]別の実施態様において、ダマシン層を形成する際に、金属相互接続部に窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）のようなバリヤ層が堆積される前に、等角誘電性ライナ層がＩＭＤの側壁上に堆積されて、その後、ＩＭＤが除去されてエアギャップを形成する際に、相互接続部に保護層を与える。保護誘電体は、シリコン炭素窒化物、窒化シリコン、炭化シリコン、窒化チタンのようなこれらに限定されない材料を含んでもよい。このような実施形態において、ＩＭＤの少なくとも一部がダマシン層から除去されて、パターン形成キャップ層をアンダカットし、ＩＭＤが選択的に不動態誘電体までエッチングされ、ダマシン層の金属相互接続部に隣接した保護側壁層を形成する。
[0015]他の実施形態は、それぞれのラインの長さがライン幅より著しく長く且つ約６５ｎｍ以下だけ隔置された、二つの金属相互接続ライン間の金属間誘電体（ＩＭＤ）を含むダマシン層内にエアギャップを形成する方法を提供する。ダマシン層の上にキャップ層を形成して金属相互接続ラインを不動態化した後、アモルファス炭素マスクがキャップ層の上に形成される。アモルファス炭素マスクは、ラインを二つの金属相互接続ラインの幅より著しく長く且つその長さにほぼ直交する長さで画成する。その後、スペーサは、アモルファス炭素マスクラインの対向する側面に形成される。アモルファス炭素マスクラインは、選択的にスペーサまで除去されて、それぞれのスペーサが二つの金属相互接続ラインの幅より著しく長い長さとその長さにほぼ直交する長さを持つ、一組のスペーサを形成する。その後、ギャップ充填層が一組のスペーサの周りに堆積され、キャップ層を覆うがスペーサをさらし、一組のスペーサを選択的にギャップ充填層まで除去し、長さがチャネル幅より著しく長いチャネル或いはトレンチを持つギャップ充填層マスクを形成する。基板の上の二つの金属相互接続ラインにほぼ直交しているチャネルの長さは、別の方法で必要とされる非常に強固なオーバーレイ許容量に頼らずにチャネルはＩＭＤの上にチャネルが伸張することを確実にする。チャネルは、キャップ層内にエッチングされて、二つの相互接続ラインの間にＩＭＤをさらし、二つの相互接続ラインの間からＩＭＤの少なくとも一部を除去し、キャップ層をアンダカットする。
[0016]次の図面の図において、本発明の実施形態を一例として限定せずに示す。
図１は、本発明の実施形態による、ダマシン構造を示す断面図である。 図２は、本発明の実施形態による、アモルファス炭素層がダマシン構造のキャップ層の上に堆積されている半導体構造の形成における操作を示す断面図である。 図３Ａは、本発明の実施形態による、パターン形成フォトレジストマスクがアモルファス炭素層の上に形成されている半導体構造の形成における操作を示す断面図である。 図３Ｂは、本発明の実施形態による、パターン形成フォトレジストマスクがダマシン構造の金属相互接続ラインと重なるアモルファス炭素層の上にラインを与えることを示す平面図である。 図４は、本発明の実施形態による、パターン形成アモルファス炭素マスクが形成されている半導体構造の形成における操作を示す断面図である。 図５は、本発明の実施形態による、スペーサがパターン形成アモルファス炭素マスクの側壁に隣接して形成されている半導体構造の形成における操作を示す断面図である。 図６は、本発明の実施形態による、パターン形成アモルファス炭素マスクが除去されている半導体構造の形成における操作を示す断面図である。 図７は、本発明の実施形態による、ギャップ充填誘電体がスペーサの周りに堆積されている半導体構造の形成における操作を示す断面図である。 図８は、本発明の実施形態による、スペーサとキャップ層がエッチングされている半導体構造の形成における操作を示す断面図である。 図９は、本発明の実施形態による、金属間誘電体（ＩＭＤ）が選択的にキャップ層までエッチングされている半導体構造の形成における操作を示す断面図である。 図１０Ａは、本発明の実施形態による、キャップ層が封止されている半導体構造の形成における操作を示す断面図である。 図１０Ｂは、本発明の実施形態による、キャップ層が封止される前にＩＭＤの除去によってさらされる金属相互接続部が不動態化されている半導体構造の形成における操作を示す断面図である。 図１１は、本発明の実施形態による、ダマシン金属相互接続部のバリヤ層が形成される前に誘電体ライナが堆積されている半導体構造の形成における操作を示す断面図である。 図１２は、本発明の実施形態による、誘電体ライナがダマシン金属相互接続部のバリヤ層に隣接してスペーサ側壁を形成している半導体構造の形成における操作を示す断面図である。 図１３は、本発明の実施形態による、金属間誘電体（ＩＭＤ）が選択的にキャップ層と保護側壁までエッチングされている半導体構造の形成における操作を示す断面図である。 図１４は、本発明の実施形態による、キャップ層が封止されている半導体構造の形成における操作を示す断面図である。
詳細な説明
[0033]以下の説明において、操作順序のような多くの個々の詳細が示されて、本発明の徹底した理解を与える。本発明がこれらの個々の詳細を含まずに実施されてもよいことは当業者に明らかである。他の場合には、個々の堆積とエッチング技術のような周知の特徴は、本発明を不必要に分かりにくくしないように詳細に記載しない。“実施形態”について本明細書全体に述べることは、実施形態と共に記載される具体的な特徴部、構造、材料、又は特性が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書全体に様々な場所での“実施形態において”の語句が出てくることは、本発明の同一実施形態を必ずしも意味しない。更に、具体的な特徴部、構造、材料、又は特性は、一つ以上の実施形態において適切ないかなる方法においても組み合わせることができる。更に、図に示される様々な例示的実施形態が単に説明的な表現であり、必ずしも一定の比率で書かれたものではないことは理解されるべきである。
[0034]本明細書に用いられる“の上に”、“下に”、“間に”、“上に”の用語は、一方の層の他の層に対する相対位置を意味する。そのようなものとして、例えば、他の層の上に又は下に堆積された或いは配置された一方の層は、直接その他の層と接触していてもよく、一つ以上の介入層を有してもよい。更に、層の間に堆積された或いは配置された一方の層は、層と直接接触していてもよく、一つ以上の介入層を有してもよい。対照的に、第二層“上の”第一層は、第二層と接触している。更に、一方の層の他の層に対する相対位置は、基板の絶対的向きを考慮せずに開始基板と相対して堆積、修飾、除去する操作を前提に示されている。
[0035]図１は、本発明の実施形態による、ダマシン構造１００を示す断面図である。ダマシン構造１００は、当該技術において既知のいかなるダマシン構造であってもよく、このようなものは、ダマシン層を含み、そのダマシン層は、金属間誘電（ＩＭＤ）と金属相互接続部を交互に含み、ここで、誘電体スタックが堆積され、続いてバイアとラインでパターン形成され、エッチングされてトレンチとバイアを形成し、金属相互接続バイアとワイヤ或いはラインで充填され、平坦化され、その後キャップ層で封止される。
[0036]図示されるように、層間誘電体（ＩＬＤ）１０５は、下層１０１の上に形成される。下層１０１は、下に横たわる半導体基板或いは下に横たわる相互接続層であってもよい。ＩＬＤ１０５は、二酸化シリコン、アモルファス炭素、例えば、米国カリフォルニア州ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ社から商標名Ａｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ ＦｉｌｍＴＭ（ＡＰＦ）として市販されているがこれに限定されないもの、炭素ドープ酸化物、例えば、どちらもＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓから市販されているＢｌａｃｋ Ｄｉａｍｏｎｄ ＩやＢｌａｃｋＤｉａｍｏｎｄ ＩＩ、スピンオンポリマー誘電体、例えば、米国ミシガン州ＤｏｗＣｈｅｍｉｃａｌから市販されているＳｉＬＫ（登録商標）のこれらに限定されないような従来のいかなる誘電体であってもよい。
[0037]ＩＬＤ１０５の上は金属間誘電体（ＩＭＤ）１１０である。ＩＭＤ１１０は、ＩＬＤ１０５に記載したもののような従来のいかなる誘電体であってもよい。ＩＭＤ１１０とＩＬＤ１０５の間には、ダマシン構造１００の形成に有用な一つ以上のエッチング停止層（図示せず）があってもよい。金属バイア１１５は、ＩＬＤ１０５を通って伸長し、下層１０１に接触している。金属相互接続ライン１２０はＩＭＤ１１０を通って伸長し、ＩＬＤ１０５（或いは間に置かれたエッチング停止層）上で停止する。
[0038]金属相互接続ライン１２０と金属バイア１１５は共に、当該技術において既知であるように様々な材料を含んでもよい。示された例において、窒化タンタル（ＴａＮ）のようなバリヤ層１２１が充填金属１２３を囲んでいる。充填金属１２３は、銅のような当該技術において一般に使用されるものであってもよい。シード層のような他の様々な層がダマシン層に含まれてもよい。
[0039]金属相互接続ライン１２０の最上部にさらされた充填金属１２３は、典型的には、キャップ層１２５で覆われて、金属相互接続部のエレクトロマイグレーションを改善する。具体的な実施形態において、キャップ層１２５は、シリコン炭素窒化物、例えば、ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓから市販されている商標名ＢＬＯｋ（登録商標）として入手できるものである。このような実施形態において、シリコン炭素窒化物キャップ層は、プラズマ増強型化学気相堆積（ＰＥＣＶＤ）によって約５ｎｍ〜約５０ｎｍ、好ましくは約１０ｎｍ〜約２０ｎｍの厚さに堆積されてもよい。別の実施形態において、キャップ層１２５は、ＩＬＤ１０５に記載された材料のいずれでもよく、従来の方法によって約１０ｎｍ〜約５０ｎｍの厚さまで堆積されてもよい。
[0040]図２は、本発明の実施形態による、アモルファス炭素層２３０がダマシン構造１００のキャップ層１２５の上に堆積されている半導体構造の形成における操作を示す断面図である。本明細書に用いられるアモルファス炭素は、堆積されると、２５０℃を超える温度、好ましくは３００℃を超える温度で安定なままである炭素が５０原子％を超える材料である。高温に対する耐性は、続いてのキャップ層が少なくとも２５０℃の温度の有利な誘電体堆積温度でアモルファス炭素層２３０上に堆積されることを可能にし、以下に述べる。
[0041]具体的な一実施形態において、アモルファス炭素層２３０は、熱プロセス或いはプラズマ増強型プロセス、即ち、ＰＥＣＶＤによって形成されてもよい。一般に、ＣＶＤ炭素材料は、熱分解炭素、黒鉛状炭素、ダイヤモンド状炭素の典型的なもののハイブリッドである膜特性を示すｓｐ１、ｓｐ２、ｓｐ３の結合状態を有する炭素である。ＣＶＤ炭素材料は、種々の割合で複数の結合状態を含有することができることから、長距離秩序に欠けるので、一般に“アモルファス炭素”と呼ばれる。
[0042]アモルファス炭素層２３０は、続いてのパターンキャップ層１２５に用いられるプロセスと炭素材料の構造的完全性（アモルファス炭素層のアスペクト比を制限する）に対する材料の耐性に依存する厚さで形成される。一実施形態において、アモルファス炭素層は、５：１のアスペクト比の層に引き続きエッチングされる特徴部の臨界寸法より約５倍の厚さまでＣＶＤによって堆積される。実施形態において、更に、ＣＶＤ炭素層の厚さと特徴部寸法との比は１：１〜５：１である。このような比の範囲は、充分な構造的完全性を与えるので、パターン形成アモルファス炭素特徴部は続いての処理中に壊れない。このような一実施形態において、最小アモルファス炭素特徴部寸法が約５０ｎｍである場合、アモルファス炭素層２３０の厚さは、約１００ｎｍ〜約５００ｎｍである。他の実施形態において、特徴部寸法が約２５ｎｍである場合、アモルファス炭素層の厚さは、炭化水素前駆物質、例えば、メタン（ＣＨ４）、プロピレン（Ｃ３Ｈ６）、プロピン（Ｃ３Ｈ４）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、ブチレン（Ｃ４Ｈ８）、ブタジエン（Ｃ４Ｈ６）、アセチレン（Ｃ２Ｈ２）、トルエン（Ｃ７Ｈ８）及びこれらの混合物のこれらに限定されないものを用いてＰＥＣＶＤプロセスによって形成された約５０ｎｍ〜約２５０ｎｍである。ＣＶＤ炭素材料は、また、窒素又は他の添加物を含んでもよい。
[0043]別の実施形態において、従来の誘電体層、例えば、窒化シリコン、酸窒化シリコンのこれらに限定されないものは、アモルファス炭素層２３０の代わりにハードマスクとして使用される。
[0044]図３Ａは、本発明の実施形態による、パターン形成フォトレジストマスクがアモルファス炭素層２３０の上に形成されている半導体構造の形成における操作を示す断面図である。レジストコートと露光と現像を含む従来のフォトリソグラフィープロセスが使用されてもよい。底面反射防止コーティング（ＢＡＲＣ）もまた、コーティングプロセスの一部としてフォトレジストの前にアモルファス炭素層２３０に適用されてもよい。本発明の一実施形態によれば、フォトレジストは、パターン形成されて、リソグラフィー／現像プロセス、例えば、２４８ｎｍリソグラフィー／現像、１９３ｎｍリソグラフィー／現像、１５７ｎｍリソグラフィー／現像、極紫外線（ＥＵＶ）リソグラフィー／現像、直接描画リソグラフィー／現像のようなこれらに限定されないものによってフォトレジストマスク３３２を形成する。
[0045]図３Ｂは、本発明の実施形態による、ダマシン構造１００の金属相互接続ライン１２０に重なるアモルファス炭素層２３０の上にラインを与えるパターン形成フォトレジストマスク３３２を示す平面図である。線ａ−ａ’は、図３Ａに示した断面図について述べたことを示している。図３Ｂに示した実施形態において、金属相互接続ライン１２０の幅ＷＩは、線の長さよりかなり狭い。同様に、フォトレジストマスク３３２は、マスクラインの長さよりかなり狭い幅ＷＭを持つラインを形成する。フォトレジストマスク３３２のラインの長さは、金属相互接続ライン１２０の長さにほぼ直交する。フォトレジストマスク３３２のラインと金属相互接続ライン１２０の間のこのような平行でない配置は、別の方法で必要とされる非常に小さなオーバーレイ許容量を必要とせずにフォトレジストラインの端部がアモルファス炭素層２３０の上に伸長することを確実にすることを援助することができる。例えば、このような平行でない実施形態は、金属相互接続ライン１２０がそれらの間の距離Ｓで近接して隔置される場合に有利である。空間Ｓ内にアモルファス炭素層２３０の上に端部３３３を与えるためにレジストマスク３３２を上に置くことは、レジストマスク３３２が金属相互接続ライン１２０の長さに平行でない長さを持つラインを含まない限り実際的でない場合がある。具体的な例において、隣接した金属相互接続ライン間の空間Ｓは、約６５ｎｍ以下であり、レジストマスク３３２は、間隔Ｓより上のアモルファス炭素層２３０の上の端部を形成する。しかしながら、他の実施形態において、従来のいかなるポジティブ或いはネガティブトーンマスクも、ポスト或いは開口の中にレジストマスク３３２を形成するために使用することができる。
[0046]図３Ｂに更に示されるように、領域３３４は、デバイス歩留まり或いは信頼性の低下を引き起こす場合があるアーチファクトの続いての形成を避けるためにフォトレジストマスク３３２を含まない。例えば、バイア不整合に感受性のある領域或いはダマシン層からＩＭＤの一部が続いて除去される領域は、機械的故障を引き起こす場合がある。このような機械的故障は、金属相互接続ライン１２０を欠く大面積を持つ領域３３４に生じる場合がある。
[0047]図４は、本発明の実施形態による、アモルファス炭素層２３０がアモルファス炭素マスク４３５の中にパターン形成されている半導体構造の形成における操作を示す断面図である。アモルファス炭素マスク４３５を異方性エッチングで画成して、上に横たわるフォトレジストマスク３３２のパターンを高い忠実性で複製することができる。具体的な実施形態は、Ｏ２やＮ２、他の窒素酸化物やＣＨ４のようなこれらに限定されないガスを使用するプラズマエッチングプロセスを示す。このような一実施形態において、アモルファス炭素マスク４３５を形成するアモルファス炭素層２３０のエッチングは、フォトレジストマスク３３２を同時に除去する。このような一実施形態において、アモルファス炭素層２３０の厚さは、アモルファス炭素マスク４３５の形成中に堆積されたままの厚さの少なくとも１５％だけ減少する。例えば、約２００ｎｍ厚アモルファス炭素層２３０が堆積される実施形態において、Ｏ２ベースのプラズマエッチングは、フォトレジストマスク３３２を通ってアモルファス炭素層２３０の中に少なくとも３０ｎｍだけエッチングして、キャップ層１２５の上に約１７０ｎｍの厚さでアモルファス炭素マスク４３５を与えつつアモルファス炭素マスク４３５を形成する。
[0048]図５は、本発明の実施形態による、スペーサ５４０がパターン形成アモルファス炭素マスク４３５の側壁に隣接して形成されている半導体構造の形成における操作を示す断面図である。最初に、スペーサ材料層（図示せず）は、アモルファス炭素マスク４３５の上に等角に堆積される。スペーサ形成材料は、アモルファス炭素マスク４３５とキャップ層１２５双方が許容しうる選択性で除去することができるいかなる材料であってもよい。選択性の必要量は、アモルファス炭素マスク４３５の厚さとキャップ層１２５の厚さに依存する。一般に、アモルファス炭素マスク４３５が厚いほど、スペーサ５４０は高くなる可能性があり、キャップ層１２５とスペーサ５４０の間の選択性要求が減少する。アモルファス炭素マスク４３５は、酸化環境において容易に除去されることから、従来のほとんどのいずれのスペーサ層材料、例えば、多結晶シリコン、アモルファスシリコン、多結晶シリコンゲルマニウム、二酸化シリコン、シリコン炭素窒化物、窒化シリコンのこれらに限定されないものが用いられてもよい。スペーサ層は、約３００℃を超える温度で従来のＣＶＤ或いはＰＥＣＶＤによって堆積されて、かなりの速度で高度に等角で一様な堆積を達成することができる。
[0049]スペーサ層堆積の厚さは、アモルファス炭素マスク４３５の側壁上に形成されるスペーサ５４０の側面の厚さを最終的に決定し、この厚さは、スペーサ５４０の能力によって制限され、アモルファス炭素マスク４３５を引き続き除去する際に自由である。自由であるための能力は、材料の機械的強度と膜のストレスに依存する。実施形態において、アモルファス炭素マスク４３５の厚さとスペーサ層堆積の厚さとの比は、１０：１未満である。具体的な実施形態において、窒化シリコンを含むスペーサ層は、厚さが１００ｎｍ〜５００ｎｍであるアモルファス炭素マスク４３５の上に１０ｎｍ〜５０ｎｍの厚さまで堆積される。
[0050]スペーサ層が形成された後、異方性エッチングされて、図５に示されるスペーサ５４０を形成する。選ばれるスペーサ材料に依存する化学によって従来のプラズマドライエッチングプロセスを使用してもよい。ある実施形態において、Ｃ４Ｈ８、ＣＨ２Ｆ２、ＣＨＦ３のようなこれらに限定されないガスによるドライエッチングプロセスを用いることができる。
[0051]図６は、本発明の実施形態による、アモルファス炭素マスク４３５がスペーサ５４０から除去されてキャップ層１２５をさらしている半導体構造の形成における操作を示す断面図である。アモルファス炭素マスク４３５は、炭素マスク層をパターン形成するために以前に記載したドライエッチングプロセスで、例えば、酸化剤及び／又は還元剤を含むプラズマエッチングプロセスで有利に除去してもよい。追加のマスク除去操作を必要としないことから、従来のハードマスクプロセスに相対してプロセスの複雑性が減少する。また、スペーサ５４０の機械的脆弱性のために、ドライエッチングプロセスの実施形態がスペーサ５４０の形成に続く高表面張力ウエット処理を避けることは有利なことである。
[0052]図７は、本発明の実施形態による、ギャップ充填層７５０がスペーサ５４０の周りに堆積されている半導体構造の形成における操作を示す断面図である。キャップ層１２５の上とスペーサ５４０の周りに材料を堆積するために従来のいかなるギャップ充填堆積プロセスも使用することができる。このようなプロセスは、典型的には、堆積プロセスがギャップを充填するとともにマイクロ長スケールトポグラフィをスパッタする傾向があるように調節された堆積とスパッタ速度を持つ高密度プラズマ（ＨＤＰ）を用いる。材料のＨＤＰプロセスは、スペーサ５４０のトポグラフィを平坦化し、そうする際にスペーサをさらす傾向がある。スペーサ５４０をスパッタしてギャップ充填層７５０で平坦化する前に堆積プロセスが中断する限り、ギャップ充填層７５０はスペーサ５４０の周りに形成され、上には形成されない。ギャップ充填層７５０には、その後のスペーサ５４０とキャップ層１２５のエッチングに耐え得る従来のいかなる誘電材料が含まれてもよい。従って、スペーサ５４０とキャップ層１２５の組成によっては、ギャップ充填層７５０は、二酸化シリコン、窒化シリコン、シリコン炭素窒化物、ポリシリコン、アモルファスシリコン又は低ｋ誘電体を含んでもよい。窒化シリコンスペーサ５４０とシリコン炭素窒化物キャップ層１２５を使用する具体的な実施態様において、ギャップ充填層７５０は、二酸化シリコンである。窒化シリコンスペーサ５４０とシリコン炭素窒化物キャップ層１２５が選択的に二酸化シリコンギャップ充填層７５０までエッチングされてもよいことからと二酸化シリコンのＨＤＰプロセスがよく確認されていることからの双方から二酸化シリコンが有利である。
[0053]別の実施態様において、非ギャップ充填堆積（例えば、ＨＤＰでない）又はギャップ充填堆積は、ダマシン相互接続部に使用された従来の平坦化プロセスのような化学機械的研磨（ＣＭＰ）操作と組み合わせる。ギャップ充填プロセスを補足或いは置換するために研磨操作を用いて、スペーサ５４０をさらしつつギャップ充填層７５０の形成を形成してもよい。しかしながら、このような研磨プロセスは、コストを上げることからＨＤＰギャップ充填技術のみを使用する実施形態よりも有利でないことになる。
[0054]図８は、本発明の実施形態による、スペーサ５４０が除去され、キャップ層１２５をエッチングしてＩＭＤ１１０をさらし、ギャップ充填層７５０がエッチングマスクである、半導体構造の形成における操作を示す断面図である。スペーサ５４０が金属相互接続ライン１２０に平行でない長さを持つラインを形成するこのような実施形態において、キャップ層１２５をエッチングすると、ＩＭＤ１１０がチャネル８５１の下にさらされたキャップ層１２５内にチャネル８５1が形成される。それ故、チャネル８５１は、ある実施形態においても金属相互接続ライン１２０に平行でない。スペーサ５４０の除去は、スペーサ５４０を選択的にギャップ充填層７５０までエッチングすることによって行われてもよい。スペーサ５４０、キャップ層１２５、ギャップ充填層７５０の材料の適切な選択によって、スペーサ５４０とキャップ層１２５のいずれも、スペーサ５４０の下のキャップ層１２５を洗浄した後にギャップ充填層７５０厚さの少なくともの一部が残るギャップ充填層７５０まで充分な選択性でエッチングすることができる。具体的な実施形態において、連続製法ステップでスペーサ５４０とキャップ層１２５をエッチングするためにドライエッチングプロセスが使用される。キャップ層１２５が炭化シリコンを含み、スペーサ５４０が窒化シリコンを含む、このような一実施形態において、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３のようなこれらに限定されないガスによるドライエッチングプロセスが用いられてもよい。実施形態によっては、キャップ層１２５のエッチングのエッチング停止としてＩＭＤ１１０が働いても働かなくてもよい。
[0055]ＩＭＤ１１０は、紫外線（ＵＶ）又は電子ビーム処理を必要とする場合がある。ある実施形態において、ＩＭＤ１１０のこれらの処理は、キャップ層１２５をエッチングする前に行われる。他の実施形態において、このような処理は、キャップ層１２５がエッチングされた後に行われてもよい。
[0056]図９は、本発明の実施形態による、ＩＭＤ１１０の一部が選択的にキャップ層１２５までエッチングされている半導体構造の形成における操作を示す断面図である。ＩＭＤ１１０の一部の除去は、金属相互接続ライン１２０の間にエアギャップ９５５を形成し、ＩＭＤ１１０からボイドが引き続き封止される場合に達成される真空レベルまで誘電率の低下を可能にする。具体的な実施形態において、ＩＭＤ１１０を等方的に除去して、キャップ層１２５をアンダカットする。
[0057]具体的な実施形態において、ＩＭＤ１１０の一部は、ＩＭＤ１１０の具体的な材料組成の等方性エッチングに従来使用されたいかなるガス化学も含むドライプラズマエッチングによって除去される。ＩＭＤが炭素ドープ二酸化シリコン（ＳｉＣＯＨ）、アモルファス炭素、又はスピンオンポリマー誘電体を含む例示的実施態様において、ガス化学はＯ２、Ｈ２、ＮＨ３、又はフォーミングガス（Ｈ２／Ｎ２）を含んでもよいが、これらに限定されない。他のプラズマエッチングの実施形態は、従来の水素化ハロゲンガスを使用してもよい。更に他の実施形態において、ＩＭＤ１１０の一部を除去して、エアギャップ９５５を形成するために、ウエット化学エッチングプロセスが使用されてもよい。ウエット化学は、フッ化水素酸（ＨＦ）ベースのエッチング化学、フッ化アンモニウム（ＮＨ４ＯＨ）ベースの化学、又はイソプロピルアルコール（ＩＰＡ）やアセトン或いはＮ-メチルピロリドン（ＮＭＰ）のような溶媒化学を含んでもよいが、これらに限定されない。
[0058]図９に示される例示的実施態様において、ギャップ充填層７５０もまた、ＩＭＤ１１０の一部をエッチングするプロセスによって除去される。このような実施形態において、ギャップ充填層は、犠牲マスキング層としてのみ働き、ＩＭＤ１１０のエッチングは、キャップ層１２５によってのみマスクされる。ギャップ充填層７５０とＩＭＤ１１０との除去は、ギャップ充填層７５０が望ましくない高誘電率を持つ場合には有利である。ギャップ充填層７５０が二酸化シリコンであり、ＩＭＤ１１０が炭素ドープ二酸化シリコンである、具体的な実施態様において、ギャップ充填層７５０とＩＭＤ１１０の一部の双方を選択的にシリコン炭素窒化物キャップ層１２５まで除去するために、フッ化炭素ベースのドライプラズマエッチングがＯ２のような酸化剤を含み或いは含まずに使用される。この実施態様において、キャップ層１２５の上面はさらされ、キャップ層１２５の下面もアンダカットされる。
[0059]図９に示される具体的な実施形態において、ＩＭＤ１１０の除去は、ＩＬＤ１０５に選択的か或いはＩＭＤ１１０とＬＩＤ１０５の間の停止層に選択的である。例えば、窒化シリコン或いはシリコン炭素窒化物の停止層を用いて、ドープされた酸化シリコンＩＭＤ１１０のエッチングを停止させることができる。ＩＭＤ１１０が選択的にＩＬＤ１０５までエッチングされる実施形態は、バイア１１５が不整合であるか又は下層１０１がプロセスエッチングＩＬＤ１０５に感受性である場合には有利である。図９に示されるように、金属相互接続ライン１２０の間のＩＭＤ１１０を選択的にＩＬＤ１０５まで除去することは、ラインの長さがバイア１１５によって進行する垂直距離より非常に長いことから、容量と相互接続部のクロストークを大幅に減少させることができる。しかしながら、別の実施において、ＩＬＤ１０５の少なくとも一部は、ＩＬＤ１０５に選択的でないエッチングプロセスによってＩＭＤ１１０と共にエッチングされる場合がある。更なる実施形態において、スペーサ５４０とギャップ充填層７５０とＩＭＤ１１０のエッチングは、単一チャンバ内のエッチング法（recipe）の連続ステップ或いは単一エッチングプラットフォームにおけるチャンバシーケンスとして、その場で（in-situ）行われる。
[0060]図１０Ａは、本発明の実施形態による、キャップ層１２５内の開口或いはチャネルが封止されている半導体構造の形成における操作を示す断面図である。一般に、封止キャップ層１０６０を等角的に堆積させて、チャネル１０６１のような金属相互接続ライン１２０の上のキャップ層開口にボイドを形成する可能性を減少させなければならない。さらされた金属相互接続ライン１２０は、キャップ層１２５が金属相互接続ライン１２０の他の表面を保護すると同時に封止キャップ層１０６０によって保護されなければならない。これを目的として、封止キャップ層１０６０の堆積方法は、更に、洗浄ステップを含み、それによって、チャネル１０６１によってさらされた金属相互接続ライン１２０上のいかなる酸化等も除去される。封止キャップ層１０６０は、キャップ層１２５、ＩＭＤ１１０又はＩＬＤ１０５に以前に記載したような従来のいかなる誘電材料を含んでもよい。キャップ層１２５がシリコン炭素窒化物を含む具体的な一実施形態において、シリコン炭素窒化物封止キャップ層１０６０を堆積させて、ダマシン層の上に伸長し、金属相互接続ライン１２０を保護し、且つＩＭＤ１１０が除去されるキャップ層１２５内の開口を封止する連続キャップ層を改善する。
[0061]図１０Ｂは、本発明の実施形態による、ＩＭＤ１１０を除去する際にさらされた金属相互接続ライン１２０がキャップ層１２５が封止される前に不動態化されている半導体構造の形成における操作を示す断面図である。示されるように、金属相互接続ライン１２０は、ＩＭＤ１１０が除去された（図９に示す）後にさらされたバリヤ層１０７０を持つ。実施形態において、さらされたバリヤ層１０７０は、従来の材料、例えば、ＴａＮ、又はルテニウム（Ｒｕ）、コバルト（Ｃｏ）等に基づく金属間化合物を含んでもよい。このようなバリヤ層１０７０は、相互接続不動態層１０７５から恩恵を受ける場合がある。一実施形態において、相互接続不動態層１０７５は、キャップ層１２５を封止する前にバリヤ層１０７０の上に形成される。このような一実施形態において、相互接続不動態層１０７５は、原子層堆積（ＡＬＤ）又はＣＶＤのような等角性堆積によって堆積される。相互接続不動態層１０７５は、キャップ層１２５、ＩＭＤ１１０又はＩＬＤ１０５のために以前に記載した材料のいずれも含んでもよい。具体的な一実施形態において、相互接続不動態層１０７５は、シリコン炭素窒化物を含み、厚さが５ｎｍ〜２０ｎｍである。
[0062]別の実施形態において、ＩＭＤ１１０を除去した後に相互接続ラインを不動態化するよりはむしろ、金属相互接続ライン１２０の形成とＩＭＤ１１０の除去が上記キャップ層に選択的である前にライナ層が形成される。図１１は、本方法が組み込まれてもよいダマシン層を形成する別の方法である。例えば、図１１は、本発明の実施形態による、保護誘電体ラインがダマシン金属相互接続部のバリヤ層が形成される前に堆積されている半導体構造の形成における操作を示す断面図である。ライナ層１１８０は、ダマシン層のトレンチやバイア開口部が形成された後にＭＤ１１０の上に堆積される。ライナ層１１８０は、キャップ層１２５、相互接続不動態層１０７５、ＩＭＤ１１０又はＩＬＤ１０５のために記載したこれらの材料のいずれから構成されてもよい。
[0063]ライナ層１１８０が堆積された後、異方性エッチングは、ドライプラズマエッチングで行われて、ライナスペーサ１１８５を形成することができる。ドライエッチングは、ライナスペーサ１１８５を選択的にＩＭＤ１１０まで形成させることができる。例えば、シリコン炭素窒化物ライナスペーサ１１８０による実施形態において、スペーサ５４０を形成するために記載したもののようなエッチングプロセスが使用されてもよい。形成されたライナスペーサ１１８５によって、図１２に示されるようにダマシン層は完了してもよい。バリヤ層１２１と充填金属１２３は、ライナスペーサ１１８５に隣接して形成されて、金属相互接続ライン１２０を完成させ、図１に示された別のダマシン構造を形成する。図２−図９を参照して記載した操作を適用すると、図１３に示されるようにエアギャップ構造が形成される。
[0064]図１３は、本発明の実施形態による、ＩＭＤ１１０が選択的にキャップ層１２５とライナスペーサ１１８５までエッチングされて、エアギャップ１３９０を形成している、半導体構造の形成における操作を示す断面図である。ダマシン相互接続部の一部として形成されるライナスペーサ１１８５は、その後、ＩＭＤ１１０の除去中にエッチング停止として働く。具体的な実施形態において、ライナスペーサ１１８５とキャップ層１２５の双方が同一材料を含み、金属相互接続ライン１２０の三つの側面を封入する。実施形態において、更に、ＩＭＤ１１０とＩＬＤ１０５（図示せず）の間のエッチング停止層は、ライナスペーサ１１８５とキャップ層１２５と同一材料を含み、金属相互接続ライン１２０の四つの側面を封入する。このような一実施形態において、ＩＭＤ１１０とＩＬＤ１０５の間のエッチング停止層、キャップ層１２５、ライナスペーサ１１８５は、全てシリコン炭素窒化物を含む。
[0065]ダマシン相互接続プロセスの一部として保護誘電体ライナを組み込んでいる別の実施形態は、その後、キャップ層１２５内に形成されるチャネルの封止することによって完了する。図１４は、本発明の実施形態による、キャップ層１２５が不動態封止層１４９５で封止されている半導体構造の形成における操作を示す断面図である。図１０Ａを参照して記載したプロセス或いは材料のいずれも使用してもよい。
[0066]図１０Ａと図１４は、パターン形成膜のある例示的相互接続エアギャップ実施形態の完成を示す図である。これらの示された構造は、その後、当該技術において既知のように、更に処理にかけられてもよい。
[0067]本発明は、構造的特徴及び／又は方法論的な動作に特有の言語で記載してきたが、添付の特許請求の範囲において定義される本発明が記載した個々の特徴或いは動作に必ずしも限定されないことは理解されるべきである。開示した個々の特徴と動作は、本発明を限定するよりむしろ具体的に説明するために請求の範囲に記載されている発明の特に率直な実施態様として理解されるべきである。
１００…ダマシン構造、１０１…下層、１０５…層間誘電体、１１０…金属間誘電体、１１５…バイア、１２０…金属相互接続ライン、１２３…充填金属、１２５…キャップ層、２３０…アモルファス炭素層、３３２…フォトレジストマスク、３３３…端部、３３４…領域、４３５…アモルファス炭素マスク、５４０…スペーサ、７５０…ギャップ充填層、９５５…エアギャップ、１０６０…封止キャップ層、１０６１…チャネル、１０７０…バリヤ層、１０７５…相互接続不動態層、１１８０…ライナ層、１１８５…ライナスペーサ、１３９０…エアギャップ、１４９５…不動態封止層。

Claims (15)

  1. 膜をパターン形成する方法であって：
    基板の上にアモルファス炭素マスクを形成するステップと；
    該アモルファス炭素マスクの上にスペーサ層を堆積させるステップと；
    該スペーサ層をエッチングして、スペーサを形成するとともに該アモルファス炭素マスクをさらすステップと；
    該アモルファス炭素マスクを選択的に該スペーサまで除去して、該基板層をさらすステップと；
    該スペーサの周りに該ギャップ充填層を堆積させて、該基板層を覆うが該スペーサをさらすステップと；
    該スペーサを選択的に該ギャップ充填層まで除去して、該基板の上にギャップ充填マスクを形成するステップと；
    該ギャップ充填マスクのパターンを該基板に転写するステップと；
    を含む、前記方法。
  2. 該基板が：
    金属間誘電体（ＩＭＤ）と金属相互接続部を交互に含むダマシン層と；
    該ダマシン層の上で且つ該アモルファス炭素マスクの下のキャップ層と；
    を備える、請求項１に記載の方法。
  3. 該スペーサ層が、窒化シリコンを含み；
    該ギャップ充填層が、二酸化シリコンを含み；
    該キャップ層が、シリコン炭素窒化物を含み；
    該ＩＭＤが、アモルファス炭素、炭素ドープ二酸化シリコン、又はポリマー誘電体の少なくとも一つを含む；
    請求項２に記載の方法。
  4. 該ギャップ充填マスクのパターンを該基板に転写するステップが：
    該キャップ層を選択的に該ギャップ充填マスクまでエッチングすることにより該キャップ層をパターン形成する工程と；
    該ダマシン層から該ＩＭＤの少なくとも一部を選択的に該パターン形成キャップ層までエッチングして、該パターン形成キャップ層をアンダカットする工程と；
    を更に含む、請求項２に記載の方法。
  5. ほぼ同じエッチングプロセスを使用して該キャップ層をエッチングして、該スペーサを選択的に該ギャップ充填層まで除去する、請求項４に記載の方法。
  6. 該ＩＭＤをエッチングすると該ギャップ充填マスクも除去されて、該キャップ層をさらす、請求項４に記載の方法。
  7. 誘電体を等角的に堆積させて、該パターン形成キャップ層の開口を閉鎖するとともに該ＩＭＤを除去したエアギャップを封止する工程、
    を更に含む、請求項４に記載の方法。
  8. 該パターン形成キャップ層が、シリコン炭素窒化物を含む層で封止される、請求項７に記載の方法。
  9. 該エアギャップを封止する前に、該ＩＭＤの除去によってさらされる該金属相互接続部の側壁上に不動態層を等角的に（conformally）堆積させる工程であって、該キャップ層が、シリコン炭素窒化物、窒化シリコン、炭化シリコン及び窒化チタンからなる群より選ばれる少なくとも一つの材料を含む、前記工程を更に含む、請求項７に記載の方法。
  10. 該ダマシン層から該ＩＭＤの少なくとも一部をエッチングして、該パターン形成キャップ層をアンダカットするステップが：
    該ＩＭＤを選択的に該ダマシン層の該金属相互接続部の側壁に隣接した誘電体ライナまでエッチングする工程であって、該誘電体ライナが、シリコン炭素窒化物、窒化シリコン、炭化シリコン及び窒化チタンからなる群より選ばれる少なくとも一つの材料を含む、前記工程を更に含む、請求項４に記載の方法。
  11. 該ＩＭＤをエッチングするステップが、Ｈ２、ＮＨ３又はフォーミングガスの少なくとも一つを使用するドライエッチングプロセスを含む、請求項１に記載の方法。
  12. 該ＩＭＤをエッチングするステップが、ＨＦ又はＩＰＡを含むウェットエッチングプロセスを含む、請求項１に記載の方法。
  13. ダマシン構造においてエアギャップを形成する方法であって：
    二つの金属相互接続ラインの間に金属間誘電体（ＩＭＤ）を含むダマシン層を形成するステップであって、各々がライン幅より著しく長いラインの長さを持つ、前記ステップと；
    該ダマシン層の上にキャップ層を形成するステップと；
    該キャップ層の上にラインを画成するアモルファス炭素マスクを形成するステップであって、該アモルファス炭素マスクラインが、二つの金属相互接続ラインの幅より著しく長い長さと該長さに平行でないと長さを持つ、前記ステップと；
    該アモルファスマスクラインの対向する側壁上にスペーサを形成するステップと；
    該アモルファス炭素マスクラインを選択的に該スペーサまで除去して、一組のスペーサを形成するステップであって、各々が該二つの金属相互接続ラインの幅より著しく長い長さと該長さに平行でない長さを持つ、前記ステップと；
    該一組のスペーサの周りにギャップ充填層を堆積させて、該キャップ層を覆うが該スペーサをさらすステップと；
    該一組のスペーサを選択的に該ギャップ充填層まで除去して、長さがチャネル幅より著しく長いチャネルを持つギャップ充填マスクを形成するステップであって、該チャネルの長さが該基板の上に該二つの金属相互接続ラインに平行でない、前記ステップと；
    該チャネルを該キャップ層に転写して、該二つの相互接続ラインの間に該ＩＭＤをさらすステップと；
    該二つの相互接続ラインの間から該ＩＭＤの少なくとも一部を除去し、該キャップ層をアンダカットして、該エアギャップを形成するステップと；
    を含む、前記方法。
  14. 該二つの相互接続ラインが、６５ｎｍ以下だけ隔置され、該チャネルが、この空間の長さにほぼ直交して該キャップ層に転写され、該チャネルの幅が約１０ｎｍ〜約２０ｎｍである、請求項１３に記載の方法。
  15. 該キャップ層が、約５ｎｍ〜約５０ｎｍの厚さを持つシリコン炭素窒化物を含み；
    該スペーサ層が、１０ｎｍ〜５０ｎｍの厚さを持ち、窒化シリコン、アモルファスシリコン又は多結晶シリコンの少なくとも一つを含み；
    該ギャップ充填層が、二酸化シリコン、又は炭素ドープ酸化シリコンの少なくとも一つを含む、請求項１３に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134994A (ja) * 2009-12-25 2011-07-07 Elpida Memory Inc マスクの製造方法、及び半導体装置の製造方法
WO2019138924A1 (ja) * 2018-01-11 2019-07-18 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782487B1 (ko) * 2006-08-21 2007-12-05 삼성전자주식회사 보이드 한정 구조체들, 상기 보이드 한정 구조체들을가지는 반도체 장치들 및 그들의 형성방법들
US7973409B2 (en) 2007-01-22 2011-07-05 International Business Machines Corporation Hybrid interconnect structure for performance improvement and reliability enhancement
TW201011861A (en) * 2008-09-04 2010-03-16 Nanya Technology Corp Method for fabricating integrated circuit
US20100051578A1 (en) * 2008-09-04 2010-03-04 Shuo-Che Chang Method for fabricating an integrated circuit
KR101085721B1 (ko) * 2009-02-10 2011-11-21 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US8399350B2 (en) * 2010-02-05 2013-03-19 International Business Machines Corporation Formation of air gap with protection of metal lines
US8241992B2 (en) 2010-05-10 2012-08-14 International Business Machines Corporation Method for air gap interconnect integration using photo-patternable low k material
DE102010029760B4 (de) * 2010-06-07 2019-02-21 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung und Verfahren zu seiner Herstellung
US8030202B1 (en) 2010-12-10 2011-10-04 International Business Machines Corporation Temporary etchable liner for forming air gap
US8815102B2 (en) * 2012-03-23 2014-08-26 United Microelectronics Corporation Method for fabricating patterned dichroic film
US8603889B2 (en) 2012-03-30 2013-12-10 International Business Machines Corporation Integrated circuit structure having air-gap trench isolation and related design structure
US9711392B2 (en) 2012-07-25 2017-07-18 Infineon Technologies Ag Field emission devices and methods of making thereof
US9082770B2 (en) 2012-10-24 2015-07-14 Taiwan Semiconductor Manufacturing Company Limited Damascene gap structure
US9337314B2 (en) * 2012-12-12 2016-05-10 Varian Semiconductor Equipment Associates, Inc. Technique for selectively processing three dimensional device
US9054164B1 (en) 2013-12-23 2015-06-09 Intel Corporation Method of forming high density, high shorting margin, and low capacitance interconnects by alternating recessed trenches
US9305835B2 (en) 2014-02-26 2016-04-05 International Business Machines Corporation Formation of air-gap spacer in transistor
KR102414130B1 (ko) * 2014-04-01 2022-06-27 어플라이드 머티어리얼스, 인코포레이티드 집적된 금속 스페이서 및 에어 갭 인터커넥트
KR102168172B1 (ko) 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
US9679852B2 (en) * 2014-07-01 2017-06-13 Micron Technology, Inc. Semiconductor constructions
US9484250B2 (en) 2015-03-10 2016-11-01 International Business Machines Corporation Air gap contact formation for reducing parasitic capacitance
CN106033741B (zh) 2015-03-20 2020-09-15 联华电子股份有限公司 金属内连线结构及其制作方法
US9567207B2 (en) * 2015-05-15 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Recess with tapered sidewalls for hermetic seal in MEMS devices
CN108369923B (zh) 2015-09-23 2023-03-14 英特尔公司 防止过孔穿通的无掩模气隙
KR102334736B1 (ko) * 2015-12-03 2021-12-03 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9553019B1 (en) * 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
KR102482369B1 (ko) 2016-07-06 2022-12-29 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102655189B1 (ko) 2016-09-30 2024-04-04 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN107680953B (zh) * 2017-11-09 2023-12-08 长鑫存储技术有限公司 金属内连线的互连结构及其形成方法、半导体器件
US10903109B2 (en) 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US11469189B2 (en) * 2018-06-29 2022-10-11 Intel Corporation Inductor and transmission line with air gap
US11315787B2 (en) 2019-04-17 2022-04-26 Applied Materials, Inc. Multiple spacer patterning schemes
CN110391179A (zh) * 2019-08-07 2019-10-29 德淮半导体有限公司 半导体结构及其形成方法
US11145540B2 (en) * 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US10957760B2 (en) 2019-08-14 2021-03-23 Nanya Technology Corporation Semiconductor structure having air gap dielectric and method of preparing the same
CN113013141A (zh) * 2019-12-18 2021-06-22 台湾积体电路制造股份有限公司 半导体结构
US11882770B2 (en) * 2020-12-10 2024-01-23 International Business Machines Corporation Area-selective deposition of metal nitride to fabricate devices
US11521926B2 (en) 2021-03-10 2022-12-06 Nanya Technology Corporation Semiconductor device structure with serpentine conductive feature and method for forming the same
CN113611655A (zh) * 2021-06-11 2021-11-05 联芯集成电路制造(厦门)有限公司 半导体结构及其制作方法
US20230068892A1 (en) * 2021-08-26 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier & air-gap scheme for high performance interconnects
US11923306B2 (en) * 2021-08-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having air gaps and method for manufacturing the same
US11923243B2 (en) * 2021-08-30 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having air gaps and method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294316A (ja) * 1997-04-18 1998-11-04 Nec Corp 半導体装置及びその製造方法
JP2006019401A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2007081403A (ja) * 2005-09-14 2007-03-29 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2008108788A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5328810A (en) * 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2971454B2 (ja) * 1997-08-21 1999-11-08 松下電子工業株式会社 半導体装置とその製造方法
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
KR20070106277A (ko) * 2006-04-28 2007-11-01 삼성전자주식회사 피치 감소 방법
US20090001045A1 (en) * 2007-06-27 2009-01-01 International Business Machines Corporation Methods of patterning self-assembly nano-structure and forming porous dielectric
US7943480B2 (en) * 2008-02-12 2011-05-17 International Business Machines Corporation Sub-lithographic dimensioned air gap formation and related structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294316A (ja) * 1997-04-18 1998-11-04 Nec Corp 半導体装置及びその製造方法
JP2006019401A (ja) * 2004-06-30 2006-01-19 Renesas Technology Corp 半導体装置及びその製造方法
JP2007081403A (ja) * 2005-09-14 2007-03-29 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2009543378A (ja) * 2006-07-10 2009-12-03 マイクロン テクノロジー， インク． 半導体デバイス製造中の交互に行うスペーサ堆積を用いたピッチ縮小技術およびそれを含むシステム
JP2008108788A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011134994A (ja) * 2009-12-25 2011-07-07 Elpida Memory Inc マスクの製造方法、及び半導体装置の製造方法
WO2019138924A1 (ja) * 2018-01-11 2019-07-18 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
JPWO2019138924A1 (ja) * 2018-01-11 2021-01-07 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
US11264272B2 (en) 2018-01-11 2022-03-01 Sony Semiconductor Solutions Corporation Semiconductor device and method for manufacturing the same, and electronic apparatus
JP7158415B2 (ja) 2018-01-11 2022-10-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器
JP7419476B2 (ja) 2018-01-11 2024-01-22 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

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