KR20070106277A - 피치 감소 방법 - Google Patents

피치 감소 방법 Download PDF

Info

Publication number
KR20070106277A
KR20070106277A KR1020060038955A KR20060038955A KR20070106277A KR 20070106277 A KR20070106277 A KR 20070106277A KR 1020060038955 A KR1020060038955 A KR 1020060038955A KR 20060038955 A KR20060038955 A KR 20060038955A KR 20070106277 A KR20070106277 A KR 20070106277A
Authority
KR
South Korea
Prior art keywords
patterns
sacrificial
forming
material layer
spacers
Prior art date
Application number
KR1020060038955A
Other languages
English (en)
Inventor
오정민
한정남
홍창기
심우관
한동균
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060038955A priority Critical patent/KR20070106277A/ko
Publication of KR20070106277A publication Critical patent/KR20070106277A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70433—Layout for increasing efficiency or for compensating imaging errors, e.g. layout of exposure fields for reducing focus errors; Use of mask features for increasing efficiency or for compensating imaging errors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

피치 감소 방법을 제공한다. 이 방법은 기판 상에 서로 이격된 희생 패턴들을 형성하는 것을 포함한다. 상기 희생 패턴들의 측벽들을 덮는 희생 스페이서들을 형성한다. 상기 희생 스페이서들에 의해 측벽들이 덮인 상기 희생 패턴들 사이를 채우는 제1 물질 패턴들을 형성한다. 상기 희생 패턴들을 선택적으로 제거하여 그루브들을 형성한다. 상기 그루브들을 채우는 제2 물질 패턴들을 형성한다. 상기 희생 스페이서들을 제거한다.

Description

피치 감소 방법{Mehtod for pitch reduction}
도 1 내지 도 7은 본 발명의 실시예들에 따른 피치 감소 방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 피치 감소 방법에 관한 것이다.
최근, 반도체소자의 고집적화 경향에 따라, 포토레지스트 패턴들의 피치를 감소시키기 위하여 노광 시 패턴 분해능(pattern resolution)을 증대시키는 방법이 요구되고 있다. 통상 알려진 레일레이 공식(rayleigh' equation)에 따라 분해능(Resolution)이 결정될 수 있다. 상기 분해능을 높이기 위하여 짧은 파장을 갖는 광원을 끊임없이 개발하고 있다. 예를 들면, 436nm 파장의 G-라인, 365nm 파장의 I-라인, 248nm 파장의 KrF 레이저, 193nm 파장의 ArF 레이저 및 157 nm의 F2 레이저를 광원으로서 사용하게 되는 순으로 포토 공정을 개발하고 있다. 또한, X-선 및 전자빔을 광원으로서 이용하게 되는 공정이 개발되고 있다. 이와 같이, 광원의 단 파장에 따른 광원의 개발과 더불어, 그에 상응하는 포토레지스트를 개발하는 것은 필수적이다. 그러나, 새로운 광원의 개발 및 그에 상응하는 포토레지스트를 개발하는 것은 많은 개발비용이 소요된다.
반도체소자의 피치를 감소시키는 방법이 미국특허 제 5,686,223호에 "리소그래피 피치를 감소시키는 방법{Method for reduced pitch lithography}" 이라는 제목으로 클리브(Cleeves)에 의하여 개시된 바 있다. 클리브(Cleeves)에 의하면, 두 번의 포토공정을 진행하여 제1 및 제2 포토레지스트 패턴들을 형성한다. 구체적으로, 제1 포토 공정을 진행하여 기판 상에 제1 포토레지스트 패턴을 형성하고, 상기 제1 포토레지스트 패턴을 안정화시킨 후, 상기 제1 포토레지스트 패턴을 갖는 기판 상에 제2 포토레지스트 패턴을 형성한다. 이와 같이, 두 번의 포토 공정에 의하여 형성된 포토레지스트 패턴들은 감소된 피치를 갖는다. 그 결과, 두 번의 포토 공정에 의하여 형성된 포토레지스트 패턴들 사이의 스페이스(space)는 최소화될 수 있다. 그런데, 상기 제2 포토레지스트 패턴을 원하는 위치에 정확히 형성하는데 어려움이 있다. 다시 말하면, 포토 공정시 미스 얼라인 마진을 확보하기 위하여 포토레지스트 패턴들 사이의 이격거리를 충분히 확보하여야 한다. 따라서, 두 번의 포토 공정을 사용하여 형성하는 포토레지스트 패턴들의 피치를 감소시키는데 한계가 있다. 또한, 포토레지스트 패턴들 사이의 이격거리를 균일하게 형성하는데 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는 패턴들 사이의 이격거리를 균일하게 할 수 있는 피치 감소 방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 피치 감소 방법을 제공한다. 이 방법은 기판 상에 서로 이격된 희생 패턴들을 형성하는 것을 포함한다. 상기 희생 패턴들의 측벽들을 덮는 희생 스페이서들을 형성한다. 상기 희생 스페이서들에 의해 측벽들이 덮인 상기 희생 패턴들 사이를 채우는 제1 물질 패턴들을 형성한다. 상기 희생 패턴들을 선택적으로 제거하여 그루브들을 형성한다. 상기 그루브들을 채우는 제2 물질 패턴들을 형성한다. 상기 희생 스페이서들을 제거한다.
본 발명의 몇몇 실시예에서, 상기 희생 패턴들을 형성하는 것은 기판 상에 카본 원소를 포함하는 희생막을 형성하고, 상기 희생막 상에 마스크 물질막을 형성하고, 상기 마스크 물질막 상에 포토레지스트 패턴들을 형성하고, 상기 포토레지스트 패턴들을 식각마스크로 하여 상기 희생막 및 상기 마스크 물질막을 차례로 식각하고, 상기 포토레지스트 패턴들 및 상기 식각된 마스크 물질막을 제거하는 것을 포함할 수 있다.
다른 실시예에서, 상기 제1 물질 패턴들을 형성하는 것은 상기 희생 스페이서들을 갖는 기판 상에 상기 희생 스페이서들 및 상기 희생 패턴들에 대해 식각 선택비를 갖는 제1 물질막을 형성하고, 상기 희생 패턴들을 평탄화저지막으로 하여 상기 제1 물질막을 평탄화하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 희생 패턴들을 선택적으로 제거하는 것은 애싱(ashing) 공정을 이용하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 제2 물질 패턴들을 형성하는 것은 상기 그루브들을 갖는 기판 상에 상기 희생 스페이서들에 대해 식각선택비를 갖는 제2 물질막을 형성하고, 상기 제1 물질 패턴들 및 상기 희생 스페이서들의 상부면들이 노출될 때까지 상기 제2 물질막을 평탄화하는 것을 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7은 본 발명의 실시예들에 따른 피치 감소 방법을 설명하기 위해 나타낸 단면도들이다.
도 1을 참조하면, 기판(1) 상에 희생막(3)을 형성할 수 있다. 상기 희생막(3)은 화학 기상 증착법을 이용하여 비결정질 카본막(amorphous carbon layer)과 같은 카본 원소(carbon element)를 포함하는 막으로 형성할 수 있다.
상기 희생막(3) 상에 마스크 물질막(6)을 형성할 수 있다. 상기 마스크 물질막(6)은 실리콘산질화막(SiON layer)으로 형성할 수 있다. 상기 마스크 물질막(6) 상에 포토레지스트 패턴들(9)을 형성할 수 있다.
도 2를 참조하면, 상기 포토레지스트 패턴들(9)을 식각마스크로 하여 상기 마스크 물질막(6) 및 상기 희생막(3)을 차례로 식각하여 상기 기판(1) 상에 차례로 적층된 희생 패턴들(3a) 및 마스크들(6a)을 형성할 수 있다.
도 3을 참조하면, 상기 포토레지스트 패턴들(9) 및 상기 마스크들(6a)을 차례로 제거할 수 있다. 그 결과, 상기 기판(1) 상에 서로 이격된 복수개의 상기 희생 패턴들(3a)이 잔존할 수 있다.
이어서, 상기 희생 패턴들(3a)의 측벽들을 덮는 희생 스페이서들(12)을 형성한다. 구체적으로, 상기 희생 패턴들(3a)을 갖는 기판 상에 균일한 두께를 갖는 스페이서 물질막을 형성하고, 상기 스페이서 물질막을 이방성 식각하여 상기 희생 패턴들(3a)의 측벽들 상에 잔존하는 상기 희생 스페이서들(12)을 형성할 수 있다.
상기 희생 스페이서들(12)은 상기 희생 패턴들(3a)에 대해 식각선택비를 갖는 물질로 이루어질 수 있다. 예를 들어, 상기 희생 패턴들(3a)이 비결정질 카본막으로 형성되는 경우에, 상기 희생 스페이서들(12)은 실리콘 질화막과 같은 질화막 계열의 절연막으로 형성될 수 있다.
도 4를 참조하면, 상기 희생 스페이서들(12)에 의해 측벽들이 덮인 상기 희생 패턴들(3a) 사이를 채우는 제1 물질 패턴들(15)을 형성한다. 구체적으로, 상기 희생 스페이서들(12)을 갖는 기판 상에 상기 희생 스페이서들(12) 및 상기 희생 패턴들(3a)에 대해 식각 선택비를 갖는 제1 물질막을 형성하고, 상기 희생 패턴들(3a)의 상부면들이 노출될때까지 상기 제1 물질막을 평탄화하는 것을 포함할 수 있다. 상기 제1 물질막은 상기 희생 패턴들(3a)을 평탄화저지막으로 이용하는 화학기계적 연마 공정(chemical mechanical polishing process)에 의해 평탄화될 수 있다. 여기서, 상기 제1 물질막은 절연막 또는 도전막으로 형성될 수 있다. 예를 들어, 상기 제1 물질막은 실리콘 산화막과 같은 산화막 계열의 절연막으로 형성되거나, 폴리실리콘막과 같은 도전막으로 형성될 수 있다.
도 5를 참조하면, 상기 희생 패턴들(도 4의 3a)을 선택적으로 제거하여 그루브들(18)을 형성한다. 상기 희생 패턴들(3a)은 애싱 공정(ashing process)을 이용하여 제거할 수 있다. 여기서, 상기 애싱 공정은 산소 플라즈마 분위기에서 진행할 수 있다.
도 6을 참조하면, 상기 그루브들(18)을 갖는 기판 상에 제2 물질막을 형성할 수 있다. 상기 제2 물질막은 상기 희생 스페이서들(12)에 대해 식각 선택비를 갖는 막으로 형성할 수 있다.
이어서, 상기 희생 스페이서들(12) 및 상기 제1 물질 패턴들(15)의 상부면들이 노출될 때까지 상기 제2 물질막을 평탄화할 수 있다. 그 결과, 상기 그루브들(18)을 채우는 제2 물질 패턴들(21)이 형성될 수 있다.
한편, 상기 제2 물질 패턴들(21) 및 상기 제1 물질 패턴들(15)은 실질적으로 동일한 물질막으로 형성될 수 있다.
도 7을 참조하면, 상기 희생 스페이서들(12)을 선택적으로 제거한다. 상기 희생 스페이서들(12)이 실리콘 질화막으로 형성되는 경우에, 상기 희생 스페이서들(12)은 인산을 포함하는 식각 용액을 이용하는 습식 식각 공정으로 제거될 수 있 다. 그 결과, 상기 기판(1) 상에 제1 및 제2 물질 패턴들(15, 21)이 잔존한다. 따라서, 상기 제1 및 제2 물질 패턴들(15, 21)은 상기 희생 스페이서들(12)의 폭 만큼 이격되도록 형성될 수 있다.
본 발명에서, 상기 제1 및 제2 물질 패턴들(15, 21) 사이의 이격 거리는 상기 희생 스페이서들(12)의 폭들에 의해 결정된다. 상기 희생 스페이서들(12)은 균일한 폭들을 갖도록 형성되므로, 상기 제1 및 제2 물질 패턴들(15, 21)은 균일한 간격으로 이격될 수 있다. 또한, 포토 공정 장비로 구현할 수 있는 포토레지스트 패턴들의 피치보다 감소된 피치를 갖는 패턴들을 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면, 패턴들의 피치를 감소시킬 수 있는 방법을 제공한다. 또한, 본 발명의 피치 감소 방법을 이용하면 균일한 간격으로 이격된 패턴들을 형성할 수 있다.

Claims (5)

  1. 기판 상에 서로 이격된 희생 패턴들을 형성하고,
    상기 희생 패턴들의 측벽들을 덮는 희생 스페이서들을 형성하고,
    상기 희생 스페이서들에 의해 측벽들이 덮인 상기 희생 패턴들 사이를 채우는 제1 물질 패턴들을 형성하고,
    상기 희생 패턴들을 선택적으로 제거하여 그루브들을 형성하고,
    상기 그루브들을 채우는 제2 물질 패턴들을 형성하고,
    상기 희생 스페이서들을 제거하는 것을 포함하는 피치 감소 방법.
  2. 제 1 항에 있어서,
    상기 희생 패턴들을 형성하는 것은
    기판 상에 카본 원소를 포함하는 희생막을 형성하고,
    상기 희생막 상에 마스크 물질막을 형성하고,
    상기 마스크 물질막 상에 포토레지스트 패턴들을 형성하고,
    상기 포토레지스트 패턴들을 식각마스크로 하여 상기 희생막 및 상기 마스크 물질막을 차례로 식각하고,
    상기 포토레지스트 패턴들 및 상기 식각된 마스크 물질막을 제거하는 것을 포함하는 피치 감소 방법.
  3. 제 1 항에 있어서,
    상기 제1 물질 패턴들을 형성하는 것은
    상기 희생 스페이서들을 갖는 기판 상에 상기 희생 스페이서들 및 상기 희생 패턴들에 대해 식각 선택비를 갖는 제1 물질막을 형성하고,
    상기 희생 패턴들을 평탄화저지막으로 하여 상기 제1 물질막을 평탄화하는 것을 포함하는 피치 감소 방법.
  4. 제 1 항에 있어서,
    상기 희생 패턴들을 선택적으로 제거하는 것은
    애싱(ashing) 공정을 이용하는 것을 포함하는 피치 감소 방법.
  5. 제 1 항에 있어서,
    상기 제2 물질 패턴들을 형성하는 것은
    상기 그루브들을 갖는 기판 상에 상기 희생 스페이서들에 대해 식각선택비를 갖는 제2 물질막을 형성하고,
    상기 제1 물질 패턴들 및 상기 희생 스페이서들의 상부면들이 노출될 때까지 상기 제2 물질막을 평탄화하는 것을 포함하는 피치 감소 방법.
KR1020060038955A 2006-04-28 2006-04-28 피치 감소 방법 KR20070106277A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060038955A KR20070106277A (ko) 2006-04-28 2006-04-28 피치 감소 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060038955A KR20070106277A (ko) 2006-04-28 2006-04-28 피치 감소 방법

Publications (1)

Publication Number Publication Date
KR20070106277A true KR20070106277A (ko) 2007-11-01

Family

ID=39062286

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060038955A KR20070106277A (ko) 2006-04-28 2006-04-28 피치 감소 방법

Country Status (1)

Country Link
KR (1) KR20070106277A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811443B1 (ko) * 2007-02-15 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR20090130836A (ko) * 2008-06-16 2009-12-24 어플라이드 머티어리얼스, 인코포레이티드 패터닝 캡을 이용한 에어 갭 형성 및 집적

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811443B1 (ko) * 2007-02-15 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
US7595267B2 (en) 2007-02-15 2009-09-29 Hynix Semiconductor Inc. Method of forming contact hole of semiconductor device
KR20090130836A (ko) * 2008-06-16 2009-12-24 어플라이드 머티어리얼스, 인코포레이티드 패터닝 캡을 이용한 에어 갭 형성 및 집적

Similar Documents

Publication Publication Date Title
US7709275B2 (en) Method of forming a pattern for a semiconductor device and method of forming the related MOS transistor
US7846843B2 (en) Method for manufacturing a semiconductor device using a spacer as an etch mask for forming a fine pattern
JP4619839B2 (ja) パターン形成方法
KR100675282B1 (ko) 미세 패턴 형성 방법, 및 이를 이용한 트렌치 소자분리막형성 방법
US20110124196A1 (en) Method for forming fine pattern in semiconductor device
US20060292497A1 (en) Method of forming minute pattern of semiconductor device
JP2009071306A (ja) 半導体素子の微細パターン形成方法
JP2008166693A (ja) 半導体素子のパターン形成方法
KR20100104861A (ko) 반도체 소자의 패턴 형성 방법
KR100835486B1 (ko) 반도체 소자의 미세패턴 형성방법
US7687403B2 (en) Method of manufacturing flash memory device
JP4956370B2 (ja) 半導体素子のパターン形成方法
US20110254142A1 (en) Stacked structure
KR20110119896A (ko) 비휘발성 메모리 장치 제조 방법
KR20070106277A (ko) 피치 감소 방법
KR20080026832A (ko) 반도체소자의 미세패턴 형성방법
JP3585039B2 (ja) ホール形成方法
CN111640657B (zh) 半导体器件及其形成方法
KR101033354B1 (ko) 반도체 소자의 미세패턴 형성방법
US6686129B2 (en) Partial photoresist etching
KR100807074B1 (ko) 반도체 소자의 제조 방법
US7387869B2 (en) Method of forming pattern for semiconductor device
KR100816210B1 (ko) 반도체 장치 형성 방법
KR20090067369A (ko) 반도체 소자의 미세패턴 형성방법
KR100833598B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination