JP2009302545A - Air gap formation and integration using pattern formation gaps - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of forming a film into a pattern and a structure obtained by the method. <P>SOLUTION: An amorphous carbon mask is formed on a substrate such as a damascene layer. A spacer layer is deposited on the amorphous carbon mask, a spacer is formed by etching the spacer layer, and the amorphous carbon mask is exposed. The amorphous carbon mask is selectively removed as far as the spacer to expose the substrate layer. A gap filling layer is deposited around the spacer to cover the substrate layer but to expose the spacer. The spacer is removed to selectively form a gap filling mask on the substrate. A pattern of the gap filling mask is transferred onto the damascene layer to remove IMD at least partially and to form an air gap. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

背景background

１）分野
[0001]本発明の実施形態は、一般的には、超小型電子加工技術、より具体的には、膜をパターン形成する方法に関する。 1) Field
[0001] Embodiments of the present invention generally relate to microelectronic processing techniques, and more specifically to a method of patterning a film.

２）関連技術の説明
[0002]集積回路における特徴部縮小化は、より有能な電子デバイスを可能にする。より小さな特徴部への縮小化は、所定の形状因子の機能ユニットデバイスの密度を上げるだけでなくデバイス処理速度を増加させる。しかしながら、デバイス縮小化に問題がない訳ではない。例えば、より小さなデバイスの性能を最適化することはますます難しくなっている。これは、デバイスが３２ｎｍ技術ノード以上に縮小するにつれて性能限界になる相互接続寄生の縮小化について特に言えることである。 2) Explanation of related technology
[0002] Feature reduction in integrated circuits enables more capable electronic devices. The reduction to smaller features not only increases the density of functional unit devices of a given form factor, but also increases device processing speed. However, there is no problem in reducing the device size. For example, optimizing the performance of smaller devices is becoming increasingly difficult. This is especially true for the reduction of interconnect parasitics, which becomes a performance limit as devices shrink beyond 32 nm technology nodes.

[0003]寄生容量は、相互接続技術の継続世代と共に低誘電率材料の採用によって昔から減少している。誘電率が約３.９の二酸化シリコンを発端に、フッ素ドープガラスが採用され、様々なスピンオン誘電体の後に炭素ドープシリコンガラスが続き、最後に大量生産において技術の現在の状態である多孔質炭素ドープシリコンガラスに到達した。しかしながら、もっとも進歩した多孔質でさえ、ドープガラスの誘電率は少なくとも２.３であり、相互接続寄生容量は未だ今日の回路の構造の多くにおいて性能を制限し、将来の構造においてはより性能を制限する見込みである。   [0003] Parasitic capacitance has traditionally decreased with the adoption of low dielectric constant materials with continued generations of interconnect technology. Starting with silicon dioxide with a dielectric constant of about 3.9, fluorine-doped glass was adopted, followed by various spin-on dielectrics followed by carbon-doped silicon glass, and finally porous carbon, which is the current state of the art in mass production. Reached doped glass. However, even the most advanced porous, the dielectric constant of doped glass is at least 2.3, and the interconnect parasitic capacitance still limits performance in many of today's circuit structures, and more in future structures. Expect to limit.

[0004]それに応じて、産業は、ライン間容量とクロストークを減少させて３２ｎｍ以下の縮小化を可能にする方法として、エアギャップと呼ばれるマクロスケールボイド（いわゆる多孔質膜におけるボイドよりも著しく大きいもの）を形成することをますます考えている。相互接続層の中のエアギャップは長年にわたり実験されてきたが、これらは主流の相互接続技術へやがて採用されなければならない。これは、信頼性の問題に悩まされている一部の方法、また、低い再現性や歩留まりの問題に悩まされている他の方法によるものであり、更に他の方法は、単にコストが高い。   [0004] Accordingly, the industry is significantly larger than macro-scale voids (called voids in so-called porous membranes), called air gaps, as a way to reduce line-to-line capacitance and crosstalk and allow for sub-32 nm reduction. Are thinking more and more. Although air gaps in the interconnect layer have been tested for many years, these must eventually be adopted in mainstream interconnect technologies. This is due to some methods suffering from reliability problems and other methods suffering from low reproducibility and yield problems, and yet other methods are simply expensive.

[0005]ほとんどのいかなるエアギャップ相互接続技術も直面している問題の一つは、どのように犠牲金属間誘電体（ＩＭＤ）を除去し封止されたボイドを形成するかである。本明細書に記載される方法の実施態様は、このようなために使用されることになる。   [0005] One of the problems facing most any air gap interconnect technology is how to remove the sacrificial intermetal dielectric (IMD) to form a sealed void. The method embodiments described herein will be used for such purposes.

概要Overview

[0006]膜をパターン形成する方法及びこれらの得られた構造を本明細書に記載する。実施形態において、方法は、基板の上にアモルファス炭素マスクを形成するステップと；アモルファス炭素マスクの上にスペーサ層を堆積させるステップと；スペーサ層をエッチングして、スペーサを形成するとともにアモルファス炭素マスクをさらすステップと；アモルファス炭素マスクを選択的にスペーサまで除去して、基板層をさらすステップと；スペーサの周りにギャップ充填層の堆積させて、基板層を覆うがスペーサをさらすステップと；スペーサを選択的にギャップ充填層まで除去して、基板の上にギャップ充填マスクを形成するステップと；ギャップ充填マスクのパターンを基板へ転写するステップと；を含む。   [0006] Methods for patterning films and their resulting structures are described herein. In embodiments, the method includes forming an amorphous carbon mask on the substrate; depositing a spacer layer on the amorphous carbon mask; etching the spacer layer to form a spacer and forming the amorphous carbon mask. Exposing; selectively removing the amorphous carbon mask to the spacer to expose the substrate layer; depositing a gap filling layer around the spacer to cover the substrate layer but exposing the spacer; and selecting the spacer And removing the gap filling layer to form a gap filling mask on the substrate; and transferring the pattern of the gap filling mask to the substrate.

[0007]一実施形態において、この方法は、１０ｎｍほどの限界寸法を持つ基板膜内に開口を形成するように実施されてもよい。   [0007] In one embodiment, the method may be performed to form an opening in a substrate film having a critical dimension on the order of 10 nm.

[0008]実施形態において、この方法は、基板が金属間誘電体（ＩＭＤ）と金属相互接続部を交互に持つダマシン層の上の不動態層或いは“キャップ”層を含むエアギャップ相互接続構造を形成するように実施されてもよい。このような実施形態において、アモルファス炭素マスクは、キャップ層の上に形成される。ギャップ充填層のパターンは、キャップ層を選択的にギャップ充填マスクまでエッチングし、その後、ダマシン層から選択的にパターン形成キャップ層までＩＭＤの少なくとも一部をエッチングして、パターン形成キャップ層をアンダカットすることによって基板へ転写される。方法によって可能になる小さな形状は、その後、封止されてもよい。一実施形態において、キャップ層内の開口は、誘電体を等角的に堆積させることによって閉鎖されて、ＩＭＤが除去されたボイドを封止する。更なる実施形態において、パターン形成キャップ層は、ケイ素炭素窒化物を含む層で封止される。   [0008] In an embodiment, the method includes an air gap interconnect structure that includes a passivation layer or "cap" layer over a damascene layer in which the substrate has alternating intermetal dielectric (IMD) and metal interconnects. It may be implemented to form. In such an embodiment, an amorphous carbon mask is formed on the cap layer. The gap fill layer pattern is undercut to the patterned cap layer by selectively etching the cap layer to the gap fill mask and then selectively etching at least a portion of the IMD from the damascene layer to the patterned cap layer. Is transferred to the substrate. Small shapes made possible by the method may then be sealed. In one embodiment, the opening in the cap layer is closed by conformally depositing dielectric to seal the void from which the IMD has been removed. In a further embodiment, the patterned cap layer is encapsulated with a layer comprising silicon carbon nitride.

[0009]具体的な実施形態において、スペーサ層は、窒化シリコン、アモルファスシリコン又は多結晶シリコンであり、ギャップ充填層は、二酸化シリコン又は炭素ドープ酸化シリコンであり、キャップ層は、シリコン炭素窒化物であり、ＩＭＤはアモルファス炭素、炭素ドープ二酸化シリコン、又はポリマー誘電体である。   [0009] In a specific embodiment, the spacer layer is silicon nitride, amorphous silicon or polycrystalline silicon, the gap filling layer is silicon dioxide or carbon-doped silicon oxide, and the cap layer is silicon carbon nitride. Yes, the IMD is amorphous carbon, carbon doped silicon dioxide, or a polymer dielectric.

[0010]具体的な実施形態において、キャップ層は、使用した実質的に同一のエッチングプロセスによってエッチングされて、スペーサを選択的にギャップ充填層まで除去する。   [0010] In a specific embodiment, the cap layer is etched by substantially the same etching process used to selectively remove the spacers up to the gap fill layer.

[0011]実施形態において、ＩＭＤをエッチングすることは、水素（Ｈ２）、アンモニア（ＮＨ３）又はフォーミングガス（Ｈ２／Ｎ２）のような還元ガス、四フッ化炭素（ＣＦ４）のような水素化フッ化炭素、酸素（Ｏ２）のような酸化剤のようなこれらに限定されないガスを使用するドライエッチングプロセスを含む。別の実施形態において、ＩＭＤをエッチングすることは、フッ化水素酸（ＨＦ）又はイソプロピルアルコール（ＩＰＡ）のようなこれらに限定されない化学を使用するウエットエッチングプロセスを含む。 [0011] In an embodiment, etching the IMD comprises reducing gas, such as hydrogen (H 2 ), ammonia (NH 3 ) or forming gas (H 2 / N 2 ), carbon tetrafluoride (CF 4 ). Including dry etching processes using gases such as, but not limited to, hydrogenated fluorocarbons, oxidants such as oxygen (O 2 ). In another embodiment, etching the IMD includes a wet etch process using chemistry such as, but not limited to, hydrofluoric acid (HF) or isopropyl alcohol (IPA).

[0012]一実施態様において、ＩＭＤを除去することは、ギャップ充填マスクを除去して、キャップ層をさらすことも含まれる。   [0012] In one embodiment, removing the IMD also includes removing the gap fill mask and exposing the cap layer.

[0013]一実施態様において、ボイドを封止してエアギャップ相互接続構造を形成する前に、ＩＭＤを除去する際にさらされた金属相互接続部の側面上にキャップ層が等角的に堆積される。キャップ層は、シリコン炭素窒化物、窒化シリコン、炭化シリコン、窒化チタンのようなこれらに限定されない材料を含んでもよい。   [0013] In one embodiment, a cap layer is conformally deposited on the side of the metal interconnect exposed in removing the IMD prior to sealing the void to form the air gap interconnect structure. Is done. The cap layer may include materials such as, but not limited to, silicon carbon nitride, silicon nitride, silicon carbide, titanium nitride.

[0014]別の実施態様において、ダマシン層を形成する際に、金属相互接続部に窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）のようなバリヤ層が堆積される前に、等角誘電性ライナ層がＩＭＤの側壁上に堆積されて、その後、ＩＭＤが除去されてエアギャップを形成する際に、相互接続部に保護層を与える。保護誘電体は、シリコン炭素窒化物、窒化シリコン、炭化シリコン、窒化チタンのようなこれらに限定されない材料を含んでもよい。このような実施形態において、ＩＭＤの少なくとも一部がダマシン層から除去されて、パターン形成キャップ層をアンダカットし、ＩＭＤが選択的に不動態誘電体までエッチングされ、ダマシン層の金属相互接続部に隣接した保護側壁層を形成する。   [0014] In another embodiment, when forming a damascene layer, before a barrier layer such as tantalum nitride (TaN), ruthenium (Ru), cobalt (Co) is deposited on the metal interconnect, etc. An angular dielectric liner layer is deposited on the sidewalls of the IMD to provide a protective layer for the interconnect as the IMD is subsequently removed to form an air gap. The protective dielectric may include materials such as, but not limited to, silicon carbon nitride, silicon nitride, silicon carbide, titanium nitride. In such an embodiment, at least a portion of the IMD is removed from the damascene layer, undercutting the patterned cap layer, and the IMD is selectively etched to the passive dielectric to the damascene layer metal interconnect. An adjacent protective sidewall layer is formed.

[0015]他の実施形態は、それぞれのラインの長さがライン幅より著しく長く且つ約６５ｎｍ以下だけ隔置された、二つの金属相互接続ライン間の金属間誘電体（ＩＭＤ）を含むダマシン層内にエアギャップを形成する方法を提供する。ダマシン層の上にキャップ層を形成して金属相互接続ラインを不動態化した後、アモルファス炭素マスクがキャップ層の上に形成される。アモルファス炭素マスクは、ラインを二つの金属相互接続ラインの幅より著しく長く且つその長さにほぼ直交する長さで画成する。その後、スペーサは、アモルファス炭素マスクラインの対向する側面に形成される。アモルファス炭素マスクラインは、選択的にスペーサまで除去されて、それぞれのスペーサが二つの金属相互接続ラインの幅より著しく長い長さとその長さにほぼ直交する長さを持つ、一組のスペーサを形成する。その後、ギャップ充填層が一組のスペーサの周りに堆積され、キャップ層を覆うがスペーサをさらし、一組のスペーサを選択的にギャップ充填層まで除去し、長さがチャネル幅より著しく長いチャネル或いはトレンチを持つギャップ充填層マスクを形成する。基板の上の二つの金属相互接続ラインにほぼ直交しているチャネルの長さは、別の方法で必要とされる非常に強固なオーバーレイ許容量に頼らずにチャネルはＩＭＤの上にチャネルが伸張することを確実にする。チャネルは、キャップ層内にエッチングされて、二つの相互接続ラインの間にＩＭＤをさらし、二つの相互接続ラインの間からＩＭＤの少なくとも一部を除去し、キャップ層をアンダカットする。   [0015] Another embodiment is a damascene layer that includes an intermetal dielectric (IMD) between two metal interconnect lines, wherein the length of each line is significantly longer than the line width and separated by no more than about 65 nm. A method is provided for forming an air gap therein. After forming a cap layer over the damascene layer to passivate the metal interconnect lines, an amorphous carbon mask is formed over the cap layer. The amorphous carbon mask defines the line with a length that is significantly longer than the width of the two metal interconnect lines and approximately perpendicular to the length. Thereafter, spacers are formed on opposite sides of the amorphous carbon mask line. The amorphous carbon mask lines are selectively removed up to the spacers to form a set of spacers, each spacer having a length significantly longer than the width of the two metal interconnect lines and a length approximately perpendicular to the length. To do. A gap fill layer is then deposited around the set of spacers, covering the cap layer but exposing the spacers, selectively removing the set of spacers to the gap fill layer, and a channel or length that is significantly longer than the channel width. A gap filling layer mask having a trench is formed. The length of the channel that is approximately orthogonal to the two metal interconnect lines on the substrate allows the channel to stretch over the IMD without resorting to the very strong overlay tolerances required otherwise. Make sure you do. The channel is etched into the cap layer to expose the IMD between the two interconnect lines, remove at least a portion of the IMD from between the two interconnect lines, and undercut the cap layer.

[0016]次の図面の図において、本発明の実施形態を一例として限定せずに示す。
図１は、本発明の実施形態による、ダマシン構造を示す断面図である。 図２は、本発明の実施形態による、アモルファス炭素層がダマシン構造のキャップ層の上に堆積されている半導体構造の形成における操作を示す断面図である。 図３Ａは、本発明の実施形態による、パターン形成フォトレジストマスクがアモルファス炭素層の上に形成されている半導体構造の形成における操作を示す断面図である。 図３Ｂは、本発明の実施形態による、パターン形成フォトレジストマスクがダマシン構造の金属相互接続ラインと重なるアモルファス炭素層の上にラインを与えることを示す平面図である。 図４は、本発明の実施形態による、パターン形成アモルファス炭素マスクが形成されている半導体構造の形成における操作を示す断面図である。 図５は、本発明の実施形態による、スペーサがパターン形成アモルファス炭素マスクの側壁に隣接して形成されている半導体構造の形成における操作を示す断面図である。 図６は、本発明の実施形態による、パターン形成アモルファス炭素マスクが除去されている半導体構造の形成における操作を示す断面図である。 図７は、本発明の実施形態による、ギャップ充填誘電体がスペーサの周りに堆積されている半導体構造の形成における操作を示す断面図である。 図８は、本発明の実施形態による、スペーサとキャップ層がエッチングされている半導体構造の形成における操作を示す断面図である。 図９は、本発明の実施形態による、金属間誘電体（ＩＭＤ）が選択的にキャップ層までエッチングされている半導体構造の形成における操作を示す断面図である。 図１０Ａは、本発明の実施形態による、キャップ層が封止されている半導体構造の形成における操作を示す断面図である。 図１０Ｂは、本発明の実施形態による、キャップ層が封止される前にＩＭＤの除去によってさらされる金属相互接続部が不動態化されている半導体構造の形成における操作を示す断面図である。 図１１は、本発明の実施形態による、ダマシン金属相互接続部のバリヤ層が形成される前に誘電体ライナが堆積されている半導体構造の形成における操作を示す断面図である。 図１２は、本発明の実施形態による、誘電体ライナがダマシン金属相互接続部のバリヤ層に隣接してスペーサ側壁を形成している半導体構造の形成における操作を示す断面図である。 図１３は、本発明の実施形態による、金属間誘電体（ＩＭＤ）が選択的にキャップ層と保護側壁までエッチングされている半導体構造の形成における操作を示す断面図である。 図１４は、本発明の実施形態による、キャップ層が封止されている半導体構造の形成における操作を示す断面図である。 [0016] In the figures of the following drawings, embodiments of the invention are shown by way of example and not limitation.
FIG. 1 is a cross-sectional view illustrating a damascene structure according to an embodiment of the present invention. FIG. 2 is a cross-sectional view illustrating operations in forming a semiconductor structure in which an amorphous carbon layer is deposited on a damascene cap layer according to an embodiment of the present invention. FIG. 3A is a cross-sectional view illustrating operations in forming a semiconductor structure in which a patterned photoresist mask is formed on an amorphous carbon layer according to an embodiment of the present invention. FIG. 3B is a plan view illustrating that a patterned photoresist mask provides a line on an amorphous carbon layer that overlaps a damascene metal interconnect line according to an embodiment of the present invention. FIG. 4 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a patterned amorphous carbon mask is formed, according to an embodiment of the present invention. FIG. 5 is a cross-sectional view illustrating operations in forming a semiconductor structure in which spacers are formed adjacent to sidewalls of a patterned amorphous carbon mask, in accordance with an embodiment of the present invention. FIG. 6 is a cross-sectional view illustrating operations in forming a semiconductor structure from which a patterned amorphous carbon mask has been removed, in accordance with an embodiment of the present invention. FIG. 7 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a gap-filling dielectric is deposited around a spacer, in accordance with an embodiment of the present invention. FIG. 8 is a cross-sectional view illustrating operations in forming a semiconductor structure in which spacers and cap layers are etched, according to an embodiment of the present invention. FIG. 9 is a cross-sectional view illustrating operations in forming a semiconductor structure in which an intermetal dielectric (IMD) is selectively etched to the cap layer, in accordance with an embodiment of the present invention. FIG. 10A is a cross-sectional view illustrating operations in forming a semiconductor structure in which a cap layer is sealed, according to an embodiment of the present invention. FIG. 10B is a cross-sectional view illustrating operations in forming a semiconductor structure in which the metal interconnect exposed by removal of the IMD is passivated before the cap layer is sealed, in accordance with an embodiment of the present invention. FIG. 11 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a dielectric liner is deposited before a barrier layer of a damascene metal interconnect is formed, according to an embodiment of the present invention. FIG. 12 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a dielectric liner forms spacer sidewalls adjacent to a barrier layer of a damascene metal interconnect, according to an embodiment of the present invention. FIG. 13 is a cross-sectional view illustrating operations in forming a semiconductor structure in which an intermetal dielectric (IMD) is selectively etched to the cap layer and the protective sidewall, according to an embodiment of the present invention. FIG. 14 is a cross-sectional view illustrating operations in forming a semiconductor structure with a cap layer sealed according to an embodiment of the present invention.

詳細な説明Detailed description

[0033]以下の説明において、操作順序のような多くの個々の詳細が示されて、本発明の徹底した理解を与える。本発明がこれらの個々の詳細を含まずに実施されてもよいことは当業者に明らかである。他の場合には、個々の堆積とエッチング技術のような周知の特徴は、本発明を不必要に分かりにくくしないように詳細に記載しない。“実施形態”について本明細書全体に述べることは、実施形態と共に記載される具体的な特徴部、構造、材料、又は特性が本発明の少なくとも一つの実施形態に含まれることを意味する。従って、本明細書全体に様々な場所での“実施形態において”の語句が出てくることは、本発明の同一実施形態を必ずしも意味しない。更に、具体的な特徴部、構造、材料、又は特性は、一つ以上の実施形態において適切ないかなる方法においても組み合わせることができる。更に、図に示される様々な例示的実施形態が単に説明的な表現であり、必ずしも一定の比率で書かれたものではないことは理解されるべきである。   [0033] In the following description, numerous specific details are set forth, such as operating sequences, to provide a thorough understanding of the present invention. It will be apparent to those skilled in the art that the present invention may be practiced without these specific details. In other instances, well-known features such as individual deposition and etching techniques have not been described in detail so as not to unnecessarily obscure the present invention. Reference throughout this specification to “embodiments” means that a particular feature, structure, material, or characteristic described with an embodiment is included in at least one embodiment of the invention. Thus, the appearances of the phrase “in an embodiment” in various places throughout this specification are not necessarily referring to the same embodiment of the invention. Furthermore, the particular features, structures, materials, or characteristics can be combined in any suitable manner in one or more embodiments. Further, it is to be understood that the various exemplary embodiments shown in the figures are merely illustrative and are not necessarily drawn to scale.

[0034]本明細書に用いられる“の上に”、“下に”、“間に”、“上に”の用語は、一方の層の他の層に対する相対位置を意味する。そのようなものとして、例えば、他の層の上に又は下に堆積された或いは配置された一方の層は、直接その他の層と接触していてもよく、一つ以上の介入層を有してもよい。更に、層の間に堆積された或いは配置された一方の層は、層と直接接触していてもよく、一つ以上の介入層を有してもよい。対照的に、第二層“上の”第一層は、第二層と接触している。更に、一方の層の他の層に対する相対位置は、基板の絶対的向きを考慮せずに開始基板と相対して堆積、修飾、除去する操作を前提に示されている。   [0034] As used herein, the terms "above", "below", "between", and "on" refer to the relative position of one layer relative to the other. As such, for example, one layer deposited or placed on top of or below another layer may be in direct contact with the other layer and has one or more intervening layers. May be. In addition, one layer deposited or disposed between the layers may be in direct contact with the layer and may have one or more intervening layers. In contrast, the first layer “on” the second layer is in contact with the second layer. Furthermore, the relative position of one layer with respect to the other is shown on the premise of deposition, modification, and removal relative to the starting substrate without considering the absolute orientation of the substrate.

[0035]図１は、本発明の実施形態による、ダマシン構造１００を示す断面図である。ダマシン構造１００は、当該技術において既知のいかなるダマシン構造であってもよく、このようなものは、ダマシン層を含み、そのダマシン層は、金属間誘電（ＩＭＤ）と金属相互接続部を交互に含み、ここで、誘電体スタックが堆積され、続いてバイアとラインでパターン形成され、エッチングされてトレンチとバイアを形成し、金属相互接続バイアとワイヤ或いはラインで充填され、平坦化され、その後キャップ層で封止される。   [0035] FIG. 1 is a cross-sectional view illustrating a damascene structure 100, according to an embodiment of the present invention. Damascene structure 100 may be any damascene structure known in the art, such as including a damascene layer that includes alternating intermetal dielectric (IMD) and metal interconnects. Where a dielectric stack is deposited and subsequently patterned with vias and lines, etched to form trenches and vias, filled with metal interconnect vias and wires or lines, planarized, and then capped layer It is sealed with.

[0036]図示されるように、層間誘電体（ＩＬＤ）１０５は、下層１０１の上に形成される。下層１０１は、下に横たわる半導体基板或いは下に横たわる相互接続層であってもよい。ＩＬＤ１０５は、二酸化シリコン、アモルファス炭素、例えば、米国カリフォルニア州ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓ社から商標名Ａｄｖａｎｃｅｄ Ｐａｔｔｅｒｎｉｎｇ ＦｉｌｍＴＭ（ＡＰＦ）として市販されているがこれに限定されないもの、炭素ドープ酸化物、例えば、どちらもＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓから市販されているＢｌａｃｋ Ｄｉａｍｏｎｄ ＩやＢｌａｃｋＤｉａｍｏｎｄ ＩＩ、スピンオンポリマー誘電体、例えば、米国ミシガン州ＤｏｗＣｈｅｍｉｃａｌから市販されているＳｉＬＫ（登録商標）のこれらに限定されないような従来のいかなる誘電体であってもよい。 As shown, an interlayer dielectric (ILD) 105 is formed on the lower layer 101. Lower layer 101 may be an underlying semiconductor substrate or an underlying interconnect layer. ILD105 is silicon dioxide, amorphous carbon, such as, but not limited to, Applied Patterning Film ™ (APF), available from Applied Materials, California, USA, carbon-doped oxides, both commercially available from Applied Materials, for example. Any conventional dielectric such as, but not limited to, Black Diamond I, Black Diamond II, spin-on polymer dielectrics such as SiLK® commercially available from Dow Chemical, Michigan, USA.

[0037]ＩＬＤ１０５の上は金属間誘電体（ＩＭＤ）１１０である。ＩＭＤ１１０は、ＩＬＤ１０５に記載したもののような従来のいかなる誘電体であってもよい。ＩＭＤ１１０とＩＬＤ１０５の間には、ダマシン構造１００の形成に有用な一つ以上のエッチング停止層（図示せず）があってもよい。金属バイア１１５は、ＩＬＤ１０５を通って伸長し、下層１０１に接触している。金属相互接続ライン１２０はＩＭＤ１１０を通って伸長し、ＩＬＤ１０５（或いは間に置かれたエッチング停止層）上で停止する。   [0037] Above the ILD 105 is an intermetal dielectric (IMD) 110. The IMD 110 may be any conventional dielectric such as that described in the ILD 105. There may be one or more etch stop layers (not shown) useful for forming the damascene structure 100 between the IMD 110 and the ILD 105. Metal via 115 extends through ILD 105 and is in contact with lower layer 101. Metal interconnect line 120 extends through IMD 110 and stops on ILD 105 (or an etch stop layer interposed therebetween).

[0038]金属相互接続ライン１２０と金属バイア１１５は共に、当該技術において既知であるように様々な材料を含んでもよい。示された例において、窒化タンタル（ＴａＮ）のようなバリヤ層１２１が充填金属１２３を囲んでいる。充填金属１２３は、銅のような当該技術において一般に使用されるものであってもよい。シード層のような他の様々な層がダマシン層に含まれてもよい。   [0038] Both the metal interconnect lines 120 and the metal vias 115 may comprise various materials as is known in the art. In the example shown, a barrier layer 121 such as tantalum nitride (TaN) surrounds the fill metal 123. Filler metal 123 may be one commonly used in the art, such as copper. Various other layers, such as a seed layer, may be included in the damascene layer.

[0039]金属相互接続ライン１２０の最上部にさらされた充填金属１２３は、典型的には、キャップ層１２５で覆われて、金属相互接続部のエレクトロマイグレーションを改善する。具体的な実施形態において、キャップ層１２５は、シリコン炭素窒化物、例えば、ＡｐｐｌｉｅｄＭａｔｅｒｉａｌｓから市販されている商標名ＢＬＯｋ（登録商標）として入手できるものである。このような実施形態において、シリコン炭素窒化物キャップ層は、プラズマ増強型化学気相堆積（ＰＥＣＶＤ）によって約５ｎｍ〜約５０ｎｍ、好ましくは約１０ｎｍ〜約２０ｎｍの厚さに堆積されてもよい。別の実施形態において、キャップ層１２５は、ＩＬＤ１０５に記載された材料のいずれでもよく、従来の方法によって約１０ｎｍ〜約５０ｎｍの厚さまで堆積されてもよい。   [0039] Fill metal 123 exposed at the top of metal interconnect line 120 is typically covered with a cap layer 125 to improve electromigration of the metal interconnect. In a specific embodiment, cap layer 125 is silicon carbon nitride, such as that available from Applied Materials under the trade name BLOk®. In such embodiments, the silicon carbon nitride cap layer may be deposited by plasma enhanced chemical vapor deposition (PECVD) to a thickness of about 5 nm to about 50 nm, preferably about 10 nm to about 20 nm. In another embodiment, cap layer 125 can be any of the materials described in ILD 105 and can be deposited to a thickness of about 10 nm to about 50 nm by conventional methods.

[0040]図２は、本発明の実施形態による、アモルファス炭素層２３０がダマシン構造１００のキャップ層１２５の上に堆積されている半導体構造の形成における操作を示す断面図である。本明細書に用いられるアモルファス炭素は、堆積されると、２５０℃を超える温度、好ましくは３００℃を超える温度で安定なままである炭素が５０原子％を超える材料である。高温に対する耐性は、続いてのキャップ層が少なくとも２５０℃の温度の有利な誘電体堆積温度でアモルファス炭素層２３０上に堆積されることを可能にし、以下に述べる。   [0040] FIG. 2 is a cross-sectional view illustrating operations in the formation of a semiconductor structure in which an amorphous carbon layer 230 is deposited on the cap layer 125 of the damascene structure 100, in accordance with an embodiment of the present invention. As used herein, amorphous carbon is a material that, when deposited, has more than 50 atomic percent carbon that remains stable at temperatures above 250 ° C, preferably above 300 ° C. The resistance to high temperatures allows a subsequent cap layer to be deposited on the amorphous carbon layer 230 at an advantageous dielectric deposition temperature of a temperature of at least 250 ° C. and is described below.

[0041]具体的な一実施形態において、アモルファス炭素層２３０は、熱プロセス或いはプラズマ増強型プロセス、即ち、ＰＥＣＶＤによって形成されてもよい。一般に、ＣＶＤ炭素材料は、熱分解炭素、黒鉛状炭素、ダイヤモンド状炭素の典型的なもののハイブリッドである膜特性を示すｓｐ１、ｓｐ２、ｓｐ３の結合状態を有する炭素である。ＣＶＤ炭素材料は、種々の割合で複数の結合状態を含有することができることから、長距離秩序に欠けるので、一般に“アモルファス炭素”と呼ばれる。   [0041] In one specific embodiment, the amorphous carbon layer 230 may be formed by a thermal process or a plasma enhanced process, ie, PECVD. In general, a CVD carbon material is carbon having sp1, sp2, and sp3 bonding states that exhibit film properties that are hybrids of typical pyrolytic carbon, graphitic carbon, and diamond-like carbon. CVD carbon materials are generally referred to as “amorphous carbon” because they can contain multiple bonding states in various proportions and thus lack long-range order.

[0042]アモルファス炭素層２３０は、続いてのパターンキャップ層１２５に用いられるプロセスと炭素材料の構造的完全性（アモルファス炭素層のアスペクト比を制限する）に対する材料の耐性に依存する厚さで形成される。一実施形態において、アモルファス炭素層は、５：１のアスペクト比の層に引き続きエッチングされる特徴部の臨界寸法より約５倍の厚さまでＣＶＤによって堆積される。実施形態において、更に、ＣＶＤ炭素層の厚さと特徴部寸法との比は１：１〜５：１である。このような比の範囲は、充分な構造的完全性を与えるので、パターン形成アモルファス炭素特徴部は続いての処理中に壊れない。このような一実施形態において、最小アモルファス炭素特徴部寸法が約５０ｎｍである場合、アモルファス炭素層２３０の厚さは、約１００ｎｍ〜約５００ｎｍである。他の実施形態において、特徴部寸法が約２５ｎｍである場合、アモルファス炭素層の厚さは、炭化水素前駆物質、例えば、メタン（ＣＨ４）、プロピレン（Ｃ３Ｈ６）、プロピン（Ｃ３Ｈ４）、プロパン（Ｃ３Ｈ８）、ブタン（Ｃ４Ｈ１０）、ブチレン（Ｃ４Ｈ８）、ブタジエン（Ｃ４Ｈ６）、アセチレン（Ｃ２Ｈ２）、トルエン（Ｃ７Ｈ８）及びこれらの混合物のこれらに限定されないものを用いてＰＥＣＶＤプロセスによって形成された約５０ｎｍ〜約２５０ｎｍである。ＣＶＤ炭素材料は、また、窒素又は他の添加物を含んでもよい。 [0042] The amorphous carbon layer 230 is formed with a thickness that depends on the process used for the subsequent pattern cap layer 125 and the material's resistance to the structural integrity of the carbon material (which limits the aspect ratio of the amorphous carbon layer). Is done. In one embodiment, the amorphous carbon layer is deposited by CVD to a thickness of about 5 times the critical dimension of the feature that is subsequently etched into a 5: 1 aspect ratio layer. In an embodiment, the ratio between the thickness of the CVD carbon layer and the feature size is 1: 1 to 5: 1. Such a range of ratios provides sufficient structural integrity so that the patterned amorphous carbon feature does not break during subsequent processing. In one such embodiment, when the minimum amorphous carbon feature dimension is about 50 nm, the thickness of the amorphous carbon layer 230 is about 100 nm to about 500 nm. In other embodiments, when the feature dimension is about 25 nm, the thickness of the amorphous carbon layer can be a hydrocarbon precursor, such as methane (CH 4 ), propylene (C 3 H 6 ), propyne (C 3 H). 4 ), propane (C 3 H 8 ), butane (C 4 H 10 ), butylene (C 4 H 8 ), butadiene (C 4 H 6 ), acetylene (C 2 H 2 ), toluene (C 7 H 8 ) And about 50 nm to about 250 nm formed by a PECVD process using, but not limited to, mixtures of these. The CVD carbon material may also contain nitrogen or other additives.

[0043]別の実施形態において、従来の誘電体層、例えば、窒化シリコン、酸窒化シリコンのこれらに限定されないものは、アモルファス炭素層２３０の代わりにハードマスクとして使用される。   [0043] In another embodiment, a conventional dielectric layer, such as, but not limited to, silicon nitride, silicon oxynitride, is used as a hard mask instead of the amorphous carbon layer 230.

[0044]図３Ａは、本発明の実施形態による、パターン形成フォトレジストマスクがアモルファス炭素層２３０の上に形成されている半導体構造の形成における操作を示す断面図である。レジストコートと露光と現像を含む従来のフォトリソグラフィープロセスが使用されてもよい。底面反射防止コーティング（ＢＡＲＣ）もまた、コーティングプロセスの一部としてフォトレジストの前にアモルファス炭素層２３０に適用されてもよい。本発明の一実施形態によれば、フォトレジストは、パターン形成されて、リソグラフィー／現像プロセス、例えば、２４８ｎｍリソグラフィー／現像、１９３ｎｍリソグラフィー／現像、１５７ｎｍリソグラフィー／現像、極紫外線（ＥＵＶ）リソグラフィー／現像、直接描画リソグラフィー／現像のようなこれらに限定されないものによってフォトレジストマスク３３２を形成する。   [0044] FIG. 3A is a cross-sectional view illustrating operations in forming a semiconductor structure in which a patterned photoresist mask is formed on an amorphous carbon layer 230, in accordance with an embodiment of the present invention. Conventional photolithographic processes including resist coating, exposure and development may be used. A bottom antireflective coating (BARC) may also be applied to the amorphous carbon layer 230 prior to the photoresist as part of the coating process. According to one embodiment of the present invention, the photoresist is patterned to a lithography / development process, such as 248 nm lithography / development, 193 nm lithography / development, 157 nm lithography / development, extreme ultraviolet (EUV) lithography / development, Photoresist mask 332 is formed by means such as, but not limited to, direct writing lithography / development.

[0045]図３Ｂは、本発明の実施形態による、ダマシン構造１００の金属相互接続ライン１２０に重なるアモルファス炭素層２３０の上にラインを与えるパターン形成フォトレジストマスク３３２を示す平面図である。線ａ−ａ’は、図３Ａに示した断面図について述べたことを示している。図３Ｂに示した実施形態において、金属相互接続ライン１２０の幅ＷＩは、線の長さよりかなり狭い。同様に、フォトレジストマスク３３２は、マスクラインの長さよりかなり狭い幅ＷＭを持つラインを形成する。フォトレジストマスク３３２のラインの長さは、金属相互接続ライン１２０の長さにほぼ直交する。フォトレジストマスク３３２のラインと金属相互接続ライン１２０の間のこのような平行でない配置は、別の方法で必要とされる非常に小さなオーバーレイ許容量を必要とせずにフォトレジストラインの端部がアモルファス炭素層２３０の上に伸長することを確実にすることを援助することができる。例えば、このような平行でない実施形態は、金属相互接続ライン１２０がそれらの間の距離Ｓで近接して隔置される場合に有利である。空間Ｓ内にアモルファス炭素層２３０の上に端部３３３を与えるためにレジストマスク３３２を上に置くことは、レジストマスク３３２が金属相互接続ライン１２０の長さに平行でない長さを持つラインを含まない限り実際的でない場合がある。具体的な例において、隣接した金属相互接続ライン間の空間Ｓは、約６５ｎｍ以下であり、レジストマスク３３２は、間隔Ｓより上のアモルファス炭素層２３０の上の端部を形成する。しかしながら、他の実施形態において、従来のいかなるポジティブ或いはネガティブトーンマスクも、ポスト或いは開口の中にレジストマスク３３２を形成するために使用することができる。 [0045] FIG. 3B is a plan view illustrating a patterned photoresist mask 332 that provides a line on an amorphous carbon layer 230 that overlies the metal interconnect line 120 of the damascene structure 100, in accordance with an embodiment of the present invention. Line aa ′ indicates that the cross-sectional view shown in FIG. 3A has been described. In the embodiment shown in FIG. 3B, the width W I of the metal interconnect lines 120 is much narrower than the length of the line. Likewise, the photoresist mask 332 forms a line having a fairly narrow width W M than the length of the mask lines. The length of the photoresist mask 332 line is approximately orthogonal to the length of the metal interconnect line 120. Such non-parallel placement between the lines of the photoresist mask 332 and the metal interconnect lines 120 is such that the ends of the photoresist lines are amorphous without the very small overlay tolerances required otherwise. It can help ensure that it extends over the carbon layer 230. For example, such non-parallel embodiments are advantageous when the metal interconnect lines 120 are closely spaced by a distance S between them. Placing the resist mask 332 on top to provide the end 333 on the amorphous carbon layer 230 in the space S includes a line with a length that the resist mask 332 is not parallel to the length of the metal interconnect line 120. It may not be practical unless it is. In a specific example, the space S between adjacent metal interconnect lines is about 65 nm or less, and the resist mask 332 forms an upper end of the amorphous carbon layer 230 above the spacing S. However, in other embodiments, any conventional positive or negative tone mask can be used to form the resist mask 332 in the post or opening.

[0046]図３Ｂに更に示されるように、領域３３４は、デバイス歩留まり或いは信頼性の低下を引き起こす場合があるアーチファクトの続いての形成を避けるためにフォトレジストマスク３３２を含まない。例えば、バイア不整合に感受性のある領域或いはダマシン層からＩＭＤの一部が続いて除去される領域は、機械的故障を引き起こす場合がある。このような機械的故障は、金属相互接続ライン１２０を欠く大面積を持つ領域３３４に生じる場合がある。   [0046] As further shown in FIG. 3B, region 334 does not include a photoresist mask 332 to avoid subsequent formation of artifacts that may cause device yield or reduced reliability. For example, areas that are sensitive to via misalignment or areas where a portion of the IMD is subsequently removed from the damascene layer may cause mechanical failure. Such mechanical failure may occur in a large area 334 that lacks the metal interconnect line 120.

[0047]図４は、本発明の実施形態による、アモルファス炭素層２３０がアモルファス炭素マスク４３５の中にパターン形成されている半導体構造の形成における操作を示す断面図である。アモルファス炭素マスク４３５を異方性エッチングで画成して、上に横たわるフォトレジストマスク３３２のパターンを高い忠実性で複製することができる。具体的な実施形態は、Ｏ２やＮ２、他の窒素酸化物やＣＨ４のようなこれらに限定されないガスを使用するプラズマエッチングプロセスを示す。このような一実施形態において、アモルファス炭素マスク４３５を形成するアモルファス炭素層２３０のエッチングは、フォトレジストマスク３３２を同時に除去する。このような一実施形態において、アモルファス炭素層２３０の厚さは、アモルファス炭素マスク４３５の形成中に堆積されたままの厚さの少なくとも１５％だけ減少する。例えば、約２００ｎｍ厚アモルファス炭素層２３０が堆積される実施形態において、Ｏ２ベースのプラズマエッチングは、フォトレジストマスク３３２を通ってアモルファス炭素層２３０の中に少なくとも３０ｎｍだけエッチングして、キャップ層１２５の上に約１７０ｎｍの厚さでアモルファス炭素マスク４３５を与えつつアモルファス炭素マスク４３５を形成する。 [0047] FIG. 4 is a cross-sectional view illustrating operations in forming a semiconductor structure in which an amorphous carbon layer 230 is patterned in an amorphous carbon mask 435, according to an embodiment of the invention. The amorphous carbon mask 435 can be defined by anisotropic etching to replicate the pattern of the overlying photoresist mask 332 with high fidelity. Specific embodiments illustrate plasma etching processes using gases such as, but not limited to, O 2 and N 2 , other nitrogen oxides and CH 4 . In one such embodiment, the etching of the amorphous carbon layer 230 that forms the amorphous carbon mask 435 simultaneously removes the photoresist mask 332. In one such embodiment, the thickness of the amorphous carbon layer 230 is reduced by at least 15% of the thickness as deposited during formation of the amorphous carbon mask 435. For example, in an embodiment in which an approximately 200 nm thick amorphous carbon layer 230 is deposited, an O 2 based plasma etch etches at least 30 nm into the amorphous carbon layer 230 through the photoresist mask 332, resulting in the cap layer 125. An amorphous carbon mask 435 is formed while providing an amorphous carbon mask 435 with a thickness of about 170 nm thereon.

[0048]図５は、本発明の実施形態による、スペーサ５４０がパターン形成アモルファス炭素マスク４３５の側壁に隣接して形成されている半導体構造の形成における操作を示す断面図である。最初に、スペーサ材料層（図示せず）は、アモルファス炭素マスク４３５の上に等角に堆積される。スペーサ形成材料は、アモルファス炭素マスク４３５とキャップ層１２５双方が許容しうる選択性で除去することができるいかなる材料であってもよい。選択性の必要量は、アモルファス炭素マスク４３５の厚さとキャップ層１２５の厚さに依存する。一般に、アモルファス炭素マスク４３５が厚いほど、スペーサ５４０は高くなる可能性があり、キャップ層１２５とスペーサ５４０の間の選択性要求が減少する。アモルファス炭素マスク４３５は、酸化環境において容易に除去されることから、従来のほとんどのいずれのスペーサ層材料、例えば、多結晶シリコン、アモルファスシリコン、多結晶シリコンゲルマニウム、二酸化シリコン、シリコン炭素窒化物、窒化シリコンのこれらに限定されないものが用いられてもよい。スペーサ層は、約３００℃を超える温度で従来のＣＶＤ或いはＰＥＣＶＤによって堆積されて、かなりの速度で高度に等角で一様な堆積を達成することができる。   [0048] FIG. 5 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a spacer 540 is formed adjacent to a sidewall of a patterned amorphous carbon mask 435, in accordance with an embodiment of the present invention. Initially, a spacer material layer (not shown) is deposited conformally over the amorphous carbon mask 435. The spacer forming material may be any material that can be removed with acceptable selectivity for both the amorphous carbon mask 435 and the cap layer 125. The required amount of selectivity depends on the thickness of the amorphous carbon mask 435 and the thickness of the cap layer 125. In general, the thicker the amorphous carbon mask 435, the higher the spacer 540 can be, reducing the selectivity requirement between the cap layer 125 and the spacer 540. Since the amorphous carbon mask 435 is easily removed in an oxidizing environment, most conventional spacer layer materials such as polycrystalline silicon, amorphous silicon, polycrystalline silicon germanium, silicon dioxide, silicon carbon nitride, nitride A silicon not limited to these may be used. The spacer layer can be deposited by conventional CVD or PECVD at temperatures above about 300 ° C. to achieve highly equiangular and uniform deposition at a significant rate.

[0049]スペーサ層堆積の厚さは、アモルファス炭素マスク４３５の側壁上に形成されるスペーサ５４０の側面の厚さを最終的に決定し、この厚さは、スペーサ５４０の能力によって制限され、アモルファス炭素マスク４３５を引き続き除去する際に自由である。自由であるための能力は、材料の機械的強度と膜のストレスに依存する。実施形態において、アモルファス炭素マスク４３５の厚さとスペーサ層堆積の厚さとの比は、１０：１未満である。具体的な実施形態において、窒化シリコンを含むスペーサ層は、厚さが１００ｎｍ〜５００ｎｍであるアモルファス炭素マスク４３５の上に１０ｎｍ〜５０ｎｍの厚さまで堆積される。   [0049] The thickness of the spacer layer deposition ultimately determines the thickness of the side surfaces of the spacer 540 that are formed on the sidewalls of the amorphous carbon mask 435, and this thickness is limited by the ability of the spacer 540 to be amorphous. You are free to continue removing the carbon mask 435. The ability to be free depends on the mechanical strength of the material and the stress of the film. In an embodiment, the ratio of amorphous carbon mask 435 thickness to spacer layer deposition thickness is less than 10: 1. In a specific embodiment, a spacer layer comprising silicon nitride is deposited to a thickness of 10 nm to 50 nm on an amorphous carbon mask 435 having a thickness of 100 nm to 500 nm.

[0050]スペーサ層が形成された後、異方性エッチングされて、図５に示されるスペーサ５４０を形成する。選ばれるスペーサ材料に依存する化学によって従来のプラズマドライエッチングプロセスを使用してもよい。ある実施形態において、Ｃ４Ｈ８、ＣＨ２Ｆ２、ＣＨＦ３のようなこれらに限定されないガスによるドライエッチングプロセスを用いることができる。 [0050] After the spacer layer is formed, it is anisotropically etched to form the spacer 540 shown in FIG. Conventional plasma dry etching processes may be used depending on the chemistry depending on the spacer material chosen. In some embodiments, a dry etching process with a gas such as, but not limited to, C 4 H 8 , CH 2 F 2 , CHF 3 can be used.

[0051]図６は、本発明の実施形態による、アモルファス炭素マスク４３５がスペーサ５４０から除去されてキャップ層１２５をさらしている半導体構造の形成における操作を示す断面図である。アモルファス炭素マスク４３５は、炭素マスク層をパターン形成するために以前に記載したドライエッチングプロセスで、例えば、酸化剤及び／又は還元剤を含むプラズマエッチングプロセスで有利に除去してもよい。追加のマスク除去操作を必要としないことから、従来のハードマスクプロセスに相対してプロセスの複雑性が減少する。また、スペーサ５４０の機械的脆弱性のために、ドライエッチングプロセスの実施形態がスペーサ５４０の形成に続く高表面張力ウエット処理を避けることは有利なことである。   [0051] FIG. 6 is a cross-sectional view illustrating operations in forming a semiconductor structure in which the amorphous carbon mask 435 has been removed from the spacer 540 and exposed the cap layer 125, in accordance with an embodiment of the present invention. The amorphous carbon mask 435 may be advantageously removed with a dry etching process previously described for patterning the carbon mask layer, for example, with a plasma etching process that includes an oxidizing agent and / or a reducing agent. Since no additional mask removal operations are required, process complexity is reduced relative to conventional hard mask processes. Also, because of the mechanical fragility of the spacer 540, it is advantageous that embodiments of the dry etching process avoid high surface tension wet processing following the formation of the spacer 540.

[0052]図７は、本発明の実施形態による、ギャップ充填層７５０がスペーサ５４０の周りに堆積されている半導体構造の形成における操作を示す断面図である。キャップ層１２５の上とスペーサ５４０の周りに材料を堆積するために従来のいかなるギャップ充填堆積プロセスも使用することができる。このようなプロセスは、典型的には、堆積プロセスがギャップを充填するとともにマイクロ長スケールトポグラフィをスパッタする傾向があるように調節された堆積とスパッタ速度を持つ高密度プラズマ（ＨＤＰ）を用いる。材料のＨＤＰプロセスは、スペーサ５４０のトポグラフィを平坦化し、そうする際にスペーサをさらす傾向がある。スペーサ５４０をスパッタしてギャップ充填層７５０で平坦化する前に堆積プロセスが中断する限り、ギャップ充填層７５０はスペーサ５４０の周りに形成され、上には形成されない。ギャップ充填層７５０には、その後のスペーサ５４０とキャップ層１２５のエッチングに耐え得る従来のいかなる誘電材料が含まれてもよい。従って、スペーサ５４０とキャップ層１２５の組成によっては、ギャップ充填層７５０は、二酸化シリコン、窒化シリコン、シリコン炭素窒化物、ポリシリコン、アモルファスシリコン又は低ｋ誘電体を含んでもよい。窒化シリコンスペーサ５４０とシリコン炭素窒化物キャップ層１２５を使用する具体的な実施態様において、ギャップ充填層７５０は、二酸化シリコンである。窒化シリコンスペーサ５４０とシリコン炭素窒化物キャップ層１２５が選択的に二酸化シリコンギャップ充填層７５０までエッチングされてもよいことからと二酸化シリコンのＨＤＰプロセスがよく確認されていることからの双方から二酸化シリコンが有利である。   [0052] FIG. 7 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a gap fill layer 750 is deposited around a spacer 540, according to an embodiment of the present invention. Any conventional gap fill deposition process can be used to deposit material on the cap layer 125 and around the spacer 540. Such a process typically uses a high density plasma (HDP) with deposition and sputtering rate adjusted so that the deposition process tends to fill the gap and sputter micro-long scale topography. The HDP process of the material tends to flatten the topography of the spacer 540 and expose the spacer in doing so. As long as the deposition process is interrupted before the spacer 540 is sputtered and planarized with the gap fill layer 750, the gap fill layer 750 is formed around the spacer 540 and not over it. The gap fill layer 750 may include any conventional dielectric material that can withstand subsequent etching of the spacer 540 and the cap layer 125. Thus, depending on the composition of the spacer 540 and the cap layer 125, the gap fill layer 750 may include silicon dioxide, silicon nitride, silicon carbon nitride, polysilicon, amorphous silicon, or a low-k dielectric. In a specific embodiment using silicon nitride spacers 540 and silicon carbon nitride cap layer 125, gap fill layer 750 is silicon dioxide. Both silicon nitride spacer 540 and silicon carbon nitride cap layer 125 may be selectively etched down to silicon dioxide gap fill layer 750 and silicon dioxide HDP process is well documented. It is advantageous.

[0053]別の実施態様において、非ギャップ充填堆積（例えば、ＨＤＰでない）又はギャップ充填堆積は、ダマシン相互接続部に使用された従来の平坦化プロセスのような化学機械的研磨（ＣＭＰ）操作と組み合わせる。ギャップ充填プロセスを補足或いは置換するために研磨操作を用いて、スペーサ５４０をさらしつつギャップ充填層７５０の形成を形成してもよい。しかしながら、このような研磨プロセスは、コストを上げることからＨＤＰギャップ充填技術のみを使用する実施形態よりも有利でないことになる。   [0053] In another embodiment, non-gap fill deposition (eg, not HDP) or gap fill deposition is performed with a chemical mechanical polishing (CMP) operation such as a conventional planarization process used for damascene interconnects. combine. A polishing operation may be used to supplement or replace the gap filling process to form the formation of the gap filling layer 750 while exposing the spacers 540. However, such a polishing process would be less advantageous than embodiments using only the HDP gap filling technique because of the increased cost.

[0054]図８は、本発明の実施形態による、スペーサ５４０が除去され、キャップ層１２５をエッチングしてＩＭＤ１１０をさらし、ギャップ充填層７５０がエッチングマスクである、半導体構造の形成における操作を示す断面図である。スペーサ５４０が金属相互接続ライン１２０に平行でない長さを持つラインを形成するこのような実施形態において、キャップ層１２５をエッチングすると、ＩＭＤ１１０がチャネル８５１の下にさらされたキャップ層１２５内にチャネル８５1が形成される。それ故、チャネル８５１は、ある実施形態においても金属相互接続ライン１２０に平行でない。スペーサ５４０の除去は、スペーサ５４０を選択的にギャップ充填層７５０までエッチングすることによって行われてもよい。スペーサ５４０、キャップ層１２５、ギャップ充填層７５０の材料の適切な選択によって、スペーサ５４０とキャップ層１２５のいずれも、スペーサ５４０の下のキャップ層１２５を洗浄した後にギャップ充填層７５０厚さの少なくともの一部が残るギャップ充填層７５０まで充分な選択性でエッチングすることができる。具体的な実施形態において、連続製法ステップでスペーサ５４０とキャップ層１２５をエッチングするためにドライエッチングプロセスが使用される。キャップ層１２５が炭化シリコンを含み、スペーサ５４０が窒化シリコンを含む、このような一実施形態において、Ｃ４Ｆ８、ＣＨ２Ｆ２、ＣＨＦ３のようなこれらに限定されないガスによるドライエッチングプロセスが用いられてもよい。実施形態によっては、キャップ層１２５のエッチングのエッチング停止としてＩＭＤ１１０が働いても働かなくてもよい。 [0054] FIG. 8 is a cross section illustrating operations in the formation of a semiconductor structure in which the spacer 540 is removed, the cap layer 125 is etched to expose the IMD 110, and the gap fill layer 750 is an etch mask, according to an embodiment of the invention. FIG. In such an embodiment where the spacer 540 forms a line with a length that is not parallel to the metal interconnect line 120, etching the cap layer 125 causes the IMD 110 to be channel 851 in the cap layer 125 exposed under the channel 851. Is formed. Therefore, the channel 851 is not parallel to the metal interconnect line 120 in some embodiments. The removal of the spacer 540 may be performed by selectively etching the spacer 540 to the gap filling layer 750. By appropriate selection of materials for the spacer 540, cap layer 125, and gap fill layer 750, both the spacer 540 and cap layer 125 have at least the gap fill layer 750 thickness after cleaning the cap layer 125 under the spacer 540. Etching can be performed with sufficient selectivity up to the gap filling layer 750 where a part remains. In a specific embodiment, a dry etching process is used to etch the spacer 540 and cap layer 125 in a continuous manufacturing step. In one such embodiment where the cap layer 125 includes silicon carbide and the spacer 540 includes silicon nitride, a dry etching process with a gas such as, but not limited to, C 4 F 8 , CH 2 F 2 , CHF 3 may be used. May be used. Depending on the embodiment, the IMD 110 may or may not work as an etch stop for etching the cap layer 125.

[0055]ＩＭＤ１１０は、紫外線（ＵＶ）又は電子ビーム処理を必要とする場合がある。ある実施形態において、ＩＭＤ１１０のこれらの処理は、キャップ層１２５をエッチングする前に行われる。他の実施形態において、このような処理は、キャップ層１２５がエッチングされた後に行われてもよい。   [0055] The IMD 110 may require ultraviolet (UV) or electron beam processing. In certain embodiments, these treatments of IMD 110 are performed prior to etching cap layer 125. In other embodiments, such processing may be performed after the cap layer 125 is etched.

[0056]図９は、本発明の実施形態による、ＩＭＤ１１０の一部が選択的にキャップ層１２５までエッチングされている半導体構造の形成における操作を示す断面図である。ＩＭＤ１１０の一部の除去は、金属相互接続ライン１２０の間にエアギャップ９５５を形成し、ＩＭＤ１１０からボイドが引き続き封止される場合に達成される真空レベルまで誘電率の低下を可能にする。具体的な実施形態において、ＩＭＤ１１０を等方的に除去して、キャップ層１２５をアンダカットする。   [0056] FIG. 9 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a portion of IMD 110 is selectively etched to cap layer 125, in accordance with an embodiment of the present invention. Removal of a portion of the IMD 110 forms an air gap 955 between the metal interconnect lines 120, allowing the dielectric constant to be reduced to the vacuum level achieved when the void is subsequently sealed from the IMD 110. In a specific embodiment, the IMD 110 is isotropically removed and the cap layer 125 is undercut.

[0057]具体的な実施形態において、ＩＭＤ１１０の一部は、ＩＭＤ１１０の具体的な材料組成の等方性エッチングに従来使用されたいかなるガス化学も含むドライプラズマエッチングによって除去される。ＩＭＤが炭素ドープ二酸化シリコン（ＳｉＣＯＨ）、アモルファス炭素、又はスピンオンポリマー誘電体を含む例示的実施態様において、ガス化学はＯ２、Ｈ２、ＮＨ３、又はフォーミングガス（Ｈ２／Ｎ２）を含んでもよいが、これらに限定されない。他のプラズマエッチングの実施形態は、従来の水素化ハロゲンガスを使用してもよい。更に他の実施形態において、ＩＭＤ１１０の一部を除去して、エアギャップ９５５を形成するために、ウエット化学エッチングプロセスが使用されてもよい。ウエット化学は、フッ化水素酸（ＨＦ）ベースのエッチング化学、フッ化アンモニウム（ＮＨ４ＯＨ）ベースの化学、又はイソプロピルアルコール（ＩＰＡ）やアセトン或いはＮ-メチルピロリドン（ＮＭＰ）のような溶媒化学を含んでもよいが、これらに限定されない。 [0057] In a specific embodiment, a portion of the IMD 110 is removed by dry plasma etching, including any gas chemistry conventionally used for isotropic etching of the specific material composition of the IMD 110. In exemplary embodiments where the IMD includes carbon-doped silicon dioxide (SiCOH), amorphous carbon, or spin-on polymer dielectric, the gas chemistry includes O 2 , H 2 , NH 3 , or forming gas (H 2 / N 2 ). However, it is not limited to these. Other plasma etching embodiments may use conventional halogenated hydrogen gas. In yet other embodiments, a wet chemical etching process may be used to remove a portion of the IMD 110 and form the air gap 955. Wet chemistry uses hydrofluoric acid (HF) based etch chemistry, ammonium fluoride (NH 4 OH) based chemistry, or solvent chemistry such as isopropyl alcohol (IPA), acetone or N-methylpyrrolidone (NMP). Although it may include, it is not limited to these.

[0058]図９に示される例示的実施態様において、ギャップ充填層７５０もまた、ＩＭＤ１１０の一部をエッチングするプロセスによって除去される。このような実施形態において、ギャップ充填層は、犠牲マスキング層としてのみ働き、ＩＭＤ１１０のエッチングは、キャップ層１２５によってのみマスクされる。ギャップ充填層７５０とＩＭＤ１１０との除去は、ギャップ充填層７５０が望ましくない高誘電率を持つ場合には有利である。ギャップ充填層７５０が二酸化シリコンであり、ＩＭＤ１１０が炭素ドープ二酸化シリコンである、具体的な実施態様において、ギャップ充填層７５０とＩＭＤ１１０の一部の双方を選択的にシリコン炭素窒化物キャップ層１２５まで除去するために、フッ化炭素ベースのドライプラズマエッチングがＯ２のような酸化剤を含み或いは含まずに使用される。この実施態様において、キャップ層１２５の上面はさらされ、キャップ層１２５の下面もアンダカットされる。 [0058] In the exemplary embodiment shown in FIG. 9, the gap fill layer 750 is also removed by a process of etching a portion of the IMD 110. In such embodiments, the gap fill layer serves only as a sacrificial masking layer, and the etching of the IMD 110 is masked only by the cap layer 125. Removal of gap fill layer 750 and IMD 110 is advantageous when gap fill layer 750 has an undesirably high dielectric constant. In a specific embodiment where gap fill layer 750 is silicon dioxide and IMD 110 is carbon doped silicon dioxide, both gap fill layer 750 and a portion of IMD 110 are selectively removed to silicon carbon nitride cap layer 125. To do so, a fluorocarbon based dry plasma etch is used with or without an oxidant such as O 2 . In this embodiment, the upper surface of the cap layer 125 is exposed and the lower surface of the cap layer 125 is also undercut.

[0059]図９に示される具体的な実施形態において、ＩＭＤ１１０の除去は、ＩＬＤ１０５に選択的か或いはＩＭＤ１１０とＬＩＤ１０５の間の停止層に選択的である。例えば、窒化シリコン或いはシリコン炭素窒化物の停止層を用いて、ドープされた酸化シリコンＩＭＤ１１０のエッチングを停止させることができる。ＩＭＤ１１０が選択的にＩＬＤ１０５までエッチングされる実施形態は、バイア１１５が不整合であるか又は下層１０１がプロセスエッチングＩＬＤ１０５に感受性である場合には有利である。図９に示されるように、金属相互接続ライン１２０の間のＩＭＤ１１０を選択的にＩＬＤ１０５まで除去することは、ラインの長さがバイア１１５によって進行する垂直距離より非常に長いことから、容量と相互接続部のクロストークを大幅に減少させることができる。しかしながら、別の実施において、ＩＬＤ１０５の少なくとも一部は、ＩＬＤ１０５に選択的でないエッチングプロセスによってＩＭＤ１１０と共にエッチングされる場合がある。更なる実施形態において、スペーサ５４０とギャップ充填層７５０とＩＭＤ１１０のエッチングは、単一チャンバ内のエッチング法（recipe）の連続ステップ或いは単一エッチングプラットフォームにおけるチャンバシーケンスとして、その場で（in-situ）行われる。   [0059] In the specific embodiment shown in FIG. 9, removal of the IMD 110 is selective to the ILD 105 or selective to the stop layer between the IMD 110 and the LID 105. For example, etching of the doped silicon oxide IMD 110 can be stopped using a stop layer of silicon nitride or silicon carbon nitride. The embodiment in which the IMD 110 is selectively etched to the ILD 105 is advantageous when the via 115 is misaligned or the lower layer 101 is sensitive to the process etch ILD 105. As shown in FIG. 9, the selective removal of the IMD 110 between the metal interconnect lines 120 to the ILD 105 can be achieved by interfacing with the capacitance because the line length is much longer than the vertical distance traveled by the via 115. Crosstalk at the connection can be greatly reduced. However, in another implementation, at least a portion of the ILD 105 may be etched with the IMD 110 by an etching process that is not selective to the ILD 105. In further embodiments, the etching of spacer 540, gap fill layer 750, and IMD 110 is performed in-situ as a continuous step in a single chamber recipe or as a chamber sequence in a single etch platform. Done.

[0060]図１０Ａは、本発明の実施形態による、キャップ層１２５内の開口或いはチャネルが封止されている半導体構造の形成における操作を示す断面図である。一般に、封止キャップ層１０６０を等角的に堆積させて、チャネル１０６１のような金属相互接続ライン１２０の上のキャップ層開口にボイドを形成する可能性を減少させなければならない。さらされた金属相互接続ライン１２０は、キャップ層１２５が金属相互接続ライン１２０の他の表面を保護すると同時に封止キャップ層１０６０によって保護されなければならない。これを目的として、封止キャップ層１０６０の堆積方法は、更に、洗浄ステップを含み、それによって、チャネル１０６１によってさらされた金属相互接続ライン１２０上のいかなる酸化等も除去される。封止キャップ層１０６０は、キャップ層１２５、ＩＭＤ１１０又はＩＬＤ１０５に以前に記載したような従来のいかなる誘電材料を含んでもよい。キャップ層１２５がシリコン炭素窒化物を含む具体的な一実施形態において、シリコン炭素窒化物封止キャップ層１０６０を堆積させて、ダマシン層の上に伸長し、金属相互接続ライン１２０を保護し、且つＩＭＤ１１０が除去されるキャップ層１２５内の開口を封止する連続キャップ層を改善する。   [0060] FIG. 10A is a cross-sectional view illustrating operations in forming a semiconductor structure in which an opening or channel in cap layer 125 is sealed, according to an embodiment of the present invention. In general, the sealing cap layer 1060 must be conformally deposited to reduce the possibility of forming voids in the cap layer opening over the metal interconnect line 120, such as the channel 1061. The exposed metal interconnect line 120 must be protected by the sealing cap layer 1060 at the same time that the cap layer 125 protects the other surface of the metal interconnect line 120. To this end, the method of depositing the sealing cap layer 1060 further includes a cleaning step, thereby removing any oxidation or the like on the metal interconnect line 120 exposed by the channel 1061. The sealing cap layer 1060 may comprise any conventional dielectric material as previously described in the cap layer 125, IMD 110 or ILD 105. In one specific embodiment where the cap layer 125 includes silicon carbon nitride, a silicon carbon nitride sealing cap layer 1060 is deposited and extends over the damascene layer to protect the metal interconnect line 120, and Improve the continuous cap layer sealing the opening in the cap layer 125 where the IMD 110 is removed.

[0061]図１０Ｂは、本発明の実施形態による、ＩＭＤ１１０を除去する際にさらされた金属相互接続ライン１２０がキャップ層１２５が封止される前に不動態化されている半導体構造の形成における操作を示す断面図である。示されるように、金属相互接続ライン１２０は、ＩＭＤ１１０が除去された（図９に示す）後にさらされたバリヤ層１０７０を持つ。実施形態において、さらされたバリヤ層１０７０は、従来の材料、例えば、ＴａＮ、又はルテニウム（Ｒｕ）、コバルト（Ｃｏ）等に基づく金属間化合物を含んでもよい。このようなバリヤ層１０７０は、相互接続不動態層１０７５から恩恵を受ける場合がある。一実施形態において、相互接続不動態層１０７５は、キャップ層１２５を封止する前にバリヤ層１０７０の上に形成される。このような一実施形態において、相互接続不動態層１０７５は、原子層堆積（ＡＬＤ）又はＣＶＤのような等角性堆積によって堆積される。相互接続不動態層１０７５は、キャップ層１２５、ＩＭＤ１１０又はＩＬＤ１０５のために以前に記載した材料のいずれも含んでもよい。具体的な一実施形態において、相互接続不動態層１０７５は、シリコン炭素窒化物を含み、厚さが５ｎｍ〜２０ｎｍである。   [0061] FIG. 10B illustrates the formation of a semiconductor structure in which the metal interconnect lines 120 exposed in removing the IMD 110 are passivated before the cap layer 125 is sealed, according to embodiments of the invention. It is sectional drawing which shows operation. As shown, the metal interconnect line 120 has a barrier layer 1070 exposed after the IMD 110 is removed (shown in FIG. 9). In an embodiment, the exposed barrier layer 1070 may comprise an intermetallic compound based on conventional materials such as TaN or ruthenium (Ru), cobalt (Co), and the like. Such a barrier layer 1070 may benefit from the interconnect passivation layer 1075. In one embodiment, an interconnect passivation layer 1075 is formed over the barrier layer 1070 prior to sealing the cap layer 125. In one such embodiment, interconnect passivation layer 1075 is deposited by conformal deposition such as atomic layer deposition (ALD) or CVD. The interconnect passivation layer 1075 may comprise any of the materials previously described for the cap layer 125, IMD 110 or ILD 105. In one specific embodiment, the interconnect passivation layer 1075 includes silicon carbon nitride and has a thickness between 5 nm and 20 nm.

[0062]別の実施形態において、ＩＭＤ１１０を除去した後に相互接続ラインを不動態化するよりはむしろ、金属相互接続ライン１２０の形成とＩＭＤ１１０の除去が上記キャップ層に選択的である前にライナ層が形成される。図１１は、本方法が組み込まれてもよいダマシン層を形成する別の方法である。例えば、図１１は、本発明の実施形態による、保護誘電体ラインがダマシン金属相互接続部のバリヤ層が形成される前に堆積されている半導体構造の形成における操作を示す断面図である。ライナ層１１８０は、ダマシン層のトレンチやバイア開口部が形成された後にＭＤ１１０の上に堆積される。ライナ層１１８０は、キャップ層１２５、相互接続不動態層１０７５、ＩＭＤ１１０又はＩＬＤ１０５のために記載したこれらの材料のいずれから構成されてもよい。   [0062] In another embodiment, rather than passivating the interconnect lines after removing the IMD 110, the liner layer before formation of the metal interconnect lines 120 and removal of the IMD 110 are selective to the cap layer. Is formed. FIG. 11 is another method of forming a damascene layer in which the present method may be incorporated. For example, FIG. 11 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a protective dielectric line is deposited before a barrier layer of a damascene metal interconnect is formed, according to an embodiment of the present invention. The liner layer 1180 is deposited on the MD 110 after the damascene trench and via openings are formed. The liner layer 1180 may be composed of any of these materials described for the cap layer 125, the interconnect passivation layer 1075, the IMD 110 or the ILD 105.

[0063]ライナ層１１８０が堆積された後、異方性エッチングは、ドライプラズマエッチングで行われて、ライナスペーサ１１８５を形成することができる。ドライエッチングは、ライナスペーサ１１８５を選択的にＩＭＤ１１０まで形成させることができる。例えば、シリコン炭素窒化物ライナスペーサ１１８０による実施形態において、スペーサ５４０を形成するために記載したもののようなエッチングプロセスが使用されてもよい。形成されたライナスペーサ１１８５によって、図１２に示されるようにダマシン層は完了してもよい。バリヤ層１２１と充填金属１２３は、ライナスペーサ１１８５に隣接して形成されて、金属相互接続ライン１２０を完成させ、図１に示された別のダマシン構造を形成する。図２−図９を参照して記載した操作を適用すると、図１３に示されるようにエアギャップ構造が形成される。   [0063] After the liner layer 1180 is deposited, anisotropic etching may be performed with dry plasma etching to form liner spacers 1185. Dry etching can selectively form liner spacers 1185 up to IMD 110. For example, in an embodiment with silicon carbon nitride liner spacer 1180, an etching process such as that described to form spacer 540 may be used. With the liner spacer 1185 formed, the damascene layer may be completed as shown in FIG. Barrier layer 121 and fill metal 123 are formed adjacent to liner spacer 1185 to complete metal interconnect line 120 and form the other damascene structure shown in FIG. When the operation described with reference to FIGS. 2 to 9 is applied, an air gap structure is formed as shown in FIG.

[0064]図１３は、本発明の実施形態による、ＩＭＤ１１０が選択的にキャップ層１２５とライナスペーサ１１８５までエッチングされて、エアギャップ１３９０を形成している、半導体構造の形成における操作を示す断面図である。ダマシン相互接続部の一部として形成されるライナスペーサ１１８５は、その後、ＩＭＤ１１０の除去中にエッチング停止として働く。具体的な実施形態において、ライナスペーサ１１８５とキャップ層１２５の双方が同一材料を含み、金属相互接続ライン１２０の三つの側面を封入する。実施形態において、更に、ＩＭＤ１１０とＩＬＤ１０５（図示せず）の間のエッチング停止層は、ライナスペーサ１１８５とキャップ層１２５と同一材料を含み、金属相互接続ライン１２０の四つの側面を封入する。このような一実施形態において、ＩＭＤ１１０とＩＬＤ１０５の間のエッチング停止層、キャップ層１２５、ライナスペーサ１１８５は、全てシリコン炭素窒化物を含む。   [0064] FIG. 13 is a cross-sectional view illustrating operations in the formation of a semiconductor structure in which the IMD 110 is selectively etched to the cap layer 125 and the liner spacer 1185 to form an air gap 1390, according to an embodiment of the present invention. It is. The liner spacer 1185 formed as part of the damascene interconnect then serves as an etch stop during removal of the IMD 110. In a specific embodiment, both liner spacer 1185 and cap layer 125 comprise the same material and encapsulate the three sides of metal interconnect line 120. In an embodiment, the etch stop layer between IMD 110 and ILD 105 (not shown) further includes the same material as liner spacer 1185 and cap layer 125 and encloses the four sides of metal interconnect line 120. In one such embodiment, the etch stop layer between IMD 110 and ILD 105, cap layer 125, and liner spacer 1185 all comprise silicon carbon nitride.

[0065]ダマシン相互接続プロセスの一部として保護誘電体ライナを組み込んでいる別の実施形態は、その後、キャップ層１２５内に形成されるチャネルの封止することによって完了する。図１４は、本発明の実施形態による、キャップ層１２５が不動態封止層１４９５で封止されている半導体構造の形成における操作を示す断面図である。図１０Ａを参照して記載したプロセス或いは材料のいずれも使用してもよい。   [0065] Another embodiment incorporating a protective dielectric liner as part of the damascene interconnect process is then completed by sealing the channel formed in the cap layer 125. FIG. 14 is a cross-sectional view illustrating operations in forming a semiconductor structure in which a cap layer 125 is sealed with a passive sealing layer 1495 according to an embodiment of the present invention. Any of the processes or materials described with reference to FIG. 10A may be used.

[0066]図１０Ａと図１４は、パターン形成膜のある例示的相互接続エアギャップ実施形態の完成を示す図である。これらの示された構造は、その後、当該技術において既知のように、更に処理にかけられてもよい。   [0066] FIGS. 10A and 14 illustrate the completion of an exemplary interconnected air gap embodiment with a patterned film. These illustrated structures may then be further processed as is known in the art.

[0067]本発明は、構造的特徴及び／又は方法論的な動作に特有の言語で記載してきたが、添付の特許請求の範囲において定義される本発明が記載した個々の特徴或いは動作に必ずしも限定されないことは理解されるべきである。開示した個々の特徴と動作は、本発明を限定するよりむしろ具体的に説明するために請求の範囲に記載されている発明の特に率直な実施態様として理解されるべきである。   [0067] Although the invention has been described in language specific to structural features and / or methodological operations, it is not necessarily limited to the individual features or operations described by the invention as defined in the appended claims. It should be understood that this is not done. The individual features and acts disclosed are to be understood as particularly straightforward embodiments of the claimed invention for the purpose of illustrating rather than limiting the invention.

１００…ダマシン構造、１０１…下層、１０５…層間誘電体、１１０…金属間誘電体、１１５…バイア、１２０…金属相互接続ライン、１２３…充填金属、１２５…キャップ層、２３０…アモルファス炭素層、３３２…フォトレジストマスク、３３３…端部、３３４…領域、４３５…アモルファス炭素マスク、５４０…スペーサ、７５０…ギャップ充填層、９５５…エアギャップ、１０６０…封止キャップ層、１０６１…チャネル、１０７０…バリヤ層、１０７５…相互接続不動態層、１１８０…ライナ層、１１８５…ライナスペーサ、１３９０…エアギャップ、１４９５…不動態封止層。   DESCRIPTION OF SYMBOLS 100 ... Damascene structure, 101 ... Lower layer, 105 ... Interlayer dielectric, 110 ... Intermetal dielectric, 115 ... Via, 120 ... Metal interconnection line, 123 ... Fill metal, 125 ... Cap layer, 230 ... Amorphous carbon layer, 332 ... Photoresist mask, 333 ... end, 334 ... region, 435 ... amorphous carbon mask, 540 ... spacer, 750 ... gap filling layer, 955 ... air gap, 1060 ... sealing cap layer, 1061 ... channel, 1070 ... barrier layer DESCRIPTION OF SYMBOLS 1075 ... Interconnection passive layer, 1180 ... Liner layer, 1185 ... Liner spacer, 1390 ... Air gap, 1495 ... Passive sealing layer.

Claims (15)

膜をパターン形成する方法であって：
基板の上にアモルファス炭素マスクを形成するステップと；
該アモルファス炭素マスクの上にスペーサ層を堆積させるステップと；
該スペーサ層をエッチングして、スペーサを形成するとともに該アモルファス炭素マスクをさらすステップと；
該アモルファス炭素マスクを選択的に該スペーサまで除去して、該基板層をさらすステップと；
該スペーサの周りに該ギャップ充填層を堆積させて、該基板層を覆うが該スペーサをさらすステップと；
該スペーサを選択的に該ギャップ充填層まで除去して、該基板の上にギャップ充填マスクを形成するステップと；
該ギャップ充填マスクのパターンを該基板に転写するステップと；
を含む、前記方法。 A method for patterning a film comprising:
Forming an amorphous carbon mask on the substrate;
Depositing a spacer layer over the amorphous carbon mask;
Etching the spacer layer to form a spacer and exposing the amorphous carbon mask;
Selectively removing the amorphous carbon mask to the spacer to expose the substrate layer;
Depositing the gap filling layer around the spacer to cover the substrate layer but expose the spacer;
Selectively removing the spacers to the gap filling layer to form a gap filling mask on the substrate;
Transferring the pattern of the gap filling mask to the substrate;
Said method. 該基板が：
金属間誘電体（ＩＭＤ）と金属相互接続部を交互に含むダマシン層と；
該ダマシン層の上で且つ該アモルファス炭素マスクの下のキャップ層と；
を備える、請求項１に記載の方法。 The substrate is:
A damascene layer comprising alternating intermetal dielectric (IMD) and metal interconnects;
A cap layer over the damascene layer and under the amorphous carbon mask;
The method of claim 1, comprising: 該スペーサ層が、窒化シリコンを含み；
該ギャップ充填層が、二酸化シリコンを含み；
該キャップ層が、シリコン炭素窒化物を含み；
該ＩＭＤが、アモルファス炭素、炭素ドープ二酸化シリコン、又はポリマー誘電体の少なくとも一つを含む；
請求項２に記載の方法。 The spacer layer comprises silicon nitride;
The gap filling layer comprises silicon dioxide;
The cap layer comprises silicon carbon nitride;
The IMD comprises at least one of amorphous carbon, carbon-doped silicon dioxide, or a polymer dielectric;
The method of claim 2. 該ギャップ充填マスクのパターンを該基板に転写するステップが：
該キャップ層を選択的に該ギャップ充填マスクまでエッチングすることにより該キャップ層をパターン形成する工程と；
該ダマシン層から該ＩＭＤの少なくとも一部を選択的に該パターン形成キャップ層までエッチングして、該パターン形成キャップ層をアンダカットする工程と；
を更に含む、請求項２に記載の方法。 The step of transferring the pattern of the gap filling mask to the substrate includes:
Patterning the cap layer by selectively etching the cap layer to the gap filling mask;
Undercutting the patterned cap layer by selectively etching at least a portion of the IMD from the damascene layer to the patterned cap layer;
The method of claim 2 further comprising: ほぼ同じエッチングプロセスを使用して該キャップ層をエッチングして、該スペーサを選択的に該ギャップ充填層まで除去する、請求項４に記載の方法。   5. The method of claim 4, wherein the cap layer is etched using substantially the same etching process to selectively remove the spacers to the gap fill layer. 該ＩＭＤをエッチングすると該ギャップ充填マスクも除去されて、該キャップ層をさらす、請求項４に記載の方法。   5. The method of claim 4, wherein etching the IMD also removes the gap fill mask to expose the cap layer. 誘電体を等角的に堆積させて、該パターン形成キャップ層の開口を閉鎖するとともに該ＩＭＤを除去したエアギャップを封止する工程、
を更に含む、請求項４に記載の方法。 Depositing a dielectric conformally to close the opening of the patterned cap layer and seal the air gap from which the IMD has been removed;
The method of claim 4, further comprising: 該パターン形成キャップ層が、シリコン炭素窒化物を含む層で封止される、請求項７に記載の方法。   The method of claim 7, wherein the patterned cap layer is encapsulated with a layer comprising silicon carbon nitride. 該エアギャップを封止する前に、該ＩＭＤの除去によってさらされる該金属相互接続部の側壁上に不動態層を等角的に（conformally）堆積させる工程であって、該キャップ層が、シリコン炭素窒化物、窒化シリコン、炭化シリコン及び窒化チタンからなる群より選ばれる少なくとも一つの材料を含む、前記工程を更に含む、請求項７に記載の方法。   Depositing a passive layer conformally on the sidewalls of the metal interconnect exposed by removal of the IMD prior to sealing the air gap, wherein the cap layer comprises silicon 8. The method of claim 7, further comprising the step comprising at least one material selected from the group consisting of carbon nitride, silicon nitride, silicon carbide, and titanium nitride. 該ダマシン層から該ＩＭＤの少なくとも一部をエッチングして、該パターン形成キャップ層をアンダカットするステップが：
該ＩＭＤを選択的に該ダマシン層の該金属相互接続部の側壁に隣接した誘電体ライナまでエッチングする工程であって、該誘電体ライナが、シリコン炭素窒化物、窒化シリコン、炭化シリコン及び窒化チタンからなる群より選ばれる少なくとも一つの材料を含む、前記工程を更に含む、請求項４に記載の方法。 Etching at least a portion of the IMD from the damascene layer to undercut the patterned cap layer:
Selectively etching the IMD to a dielectric liner adjacent to a sidewall of the metal interconnect of the damascene layer, the dielectric liner comprising silicon carbon nitride, silicon nitride, silicon carbide, and titanium nitride The method of claim 4, further comprising the step comprising at least one material selected from the group consisting of: 該ＩＭＤをエッチングするステップが、Ｈ２、ＮＨ３又はフォーミングガスの少なくとも一つを使用するドライエッチングプロセスを含む、請求項１に記載の方法。 The method of claim 1, wherein etching the IMD comprises a dry etching process using at least one of H 2 , NH 3, or forming gas. 該ＩＭＤをエッチングするステップが、ＨＦ又はＩＰＡを含むウェットエッチングプロセスを含む、請求項１に記載の方法。   The method of claim 1, wherein etching the IMD comprises a wet etch process comprising HF or IPA. ダマシン構造においてエアギャップを形成する方法であって：
二つの金属相互接続ラインの間に金属間誘電体（ＩＭＤ）を含むダマシン層を形成するステップであって、各々がライン幅より著しく長いラインの長さを持つ、前記ステップと；
該ダマシン層の上にキャップ層を形成するステップと；
該キャップ層の上にラインを画成するアモルファス炭素マスクを形成するステップであって、該アモルファス炭素マスクラインが、二つの金属相互接続ラインの幅より著しく長い長さと該長さに平行でないと長さを持つ、前記ステップと；
該アモルファスマスクラインの対向する側壁上にスペーサを形成するステップと；
該アモルファス炭素マスクラインを選択的に該スペーサまで除去して、一組のスペーサを形成するステップであって、各々が該二つの金属相互接続ラインの幅より著しく長い長さと該長さに平行でない長さを持つ、前記ステップと；
該一組のスペーサの周りにギャップ充填層を堆積させて、該キャップ層を覆うが該スペーサをさらすステップと；
該一組のスペーサを選択的に該ギャップ充填層まで除去して、長さがチャネル幅より著しく長いチャネルを持つギャップ充填マスクを形成するステップであって、該チャネルの長さが該基板の上に該二つの金属相互接続ラインに平行でない、前記ステップと；
該チャネルを該キャップ層に転写して、該二つの相互接続ラインの間に該ＩＭＤをさらすステップと；
該二つの相互接続ラインの間から該ＩＭＤの少なくとも一部を除去し、該キャップ層をアンダカットして、該エアギャップを形成するステップと；
を含む、前記方法。 A method of forming an air gap in a damascene structure comprising:
Forming a damascene layer comprising an intermetal dielectric (IMD) between two metal interconnect lines, each having a line length significantly greater than the line width;
Forming a cap layer on the damascene layer;
Forming an amorphous carbon mask defining a line on the cap layer, the amorphous carbon mask line having a length significantly longer than the width of two metal interconnect lines and not parallel to the length. Having the step;
Forming spacers on opposing sidewalls of the amorphous mask line;
Selectively removing the amorphous carbon mask lines to the spacers to form a set of spacers, each being significantly longer than and not parallel to the width of the two metal interconnect lines Said step having a length;
Depositing a gap fill layer around the set of spacers to cover the cap layer but expose the spacers;
Selectively removing the set of spacers to the gap filling layer to form a gap filling mask having a channel whose length is significantly longer than the channel width, the length of the channel on the substrate. And not parallel to the two metal interconnect lines; and
Transferring the channel to the cap layer, exposing the IMD between the two interconnect lines;
Removing at least a portion of the IMD from between the two interconnect lines and undercutting the cap layer to form the air gap;
Said method. 該二つの相互接続ラインが、６５ｎｍ以下だけ隔置され、該チャネルが、この空間の長さにほぼ直交して該キャップ層に転写され、該チャネルの幅が約１０ｎｍ〜約２０ｎｍである、請求項１３に記載の方法。   The two interconnect lines are separated by 65 nm or less, the channel is transferred to the cap layer substantially perpendicular to the length of the space, and the width of the channel is from about 10 nm to about 20 nm. Item 14. The method according to Item 13. 該キャップ層が、約５ｎｍ〜約５０ｎｍの厚さを持つシリコン炭素窒化物を含み；
該スペーサ層が、１０ｎｍ〜５０ｎｍの厚さを持ち、窒化シリコン、アモルファスシリコン又は多結晶シリコンの少なくとも一つを含み；
該ギャップ充填層が、二酸化シリコン、又は炭素ドープ酸化シリコンの少なくとも一つを含む、請求項１３に記載の方法。 The cap layer comprises silicon carbon nitride having a thickness of about 5 nm to about 50 nm;
The spacer layer has a thickness of 10 nm to 50 nm and includes at least one of silicon nitride, amorphous silicon, or polycrystalline silicon;
The method of claim 13, wherein the gap filling layer comprises at least one of silicon dioxide or carbon-doped silicon oxide.
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