JP4243099B2 - Method for forming metal wiring of semiconductor element - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は半導体素子の製造方法に係り、特にデュアルダマシン工程による半導体素子の金属配線形成方法に関する。
【0002】
【従来の技術】
半導体素子の集積度が増加するにつれて多層配線構造を有する金属配線層が必要になり、また半導体素子内で金属配線間の間隔が漸次狭まるようになった。これにより、同一層上で相互に隣接した金属配線層間または上下に隣接した各配線層間に存在する寄生抵抗R及びキャパシタンスC成分の影響が最も重要な問題になった。
【0003】
金属配線システムで寄生抵抗及びキャパシタンス成分は、RCにより誘導される遅延によって素子の電気的性能を劣化させる。また、配線層間に存在する寄生抵抗及びキャパシタンス成分はチップの総電力消耗量を増やして信号漏れ量を増やす。
【0004】
したがって、超高集積半導体素子においてRCが小さな多層配線技術を開発することが非常に重要な問題である。
【0005】
RCが小さな高性能の多層配線構造を形成するためには比抵抗の低い金属を用いて配線層を形成したり誘電率が低い絶縁膜を用いたりする必要がある。
【0006】
金属配線層における抵抗を低めるために、金属配線層を形成する金属材料として比抵抗の低い金属、例えば銅を用いる研究が現在活発に進められている。
【0007】
銅配線は写真エッチング技術によって直接パターニングして得ることはむずかしい。したがって、銅配線を形成するためにデュアルダマシン工程を主に利用している。
【0008】
図1ないし図5は、従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【0009】
図1を参照すると、所定の導電層102が形成された半導体基板100上にストッパー膜104を形成する。
【0010】
続いて、ストッパー膜104上に層間絶縁膜106を形成する。
【0011】
次に、層間絶縁膜106上に第1幅W1を有して層間絶縁膜106の上面を一部露出させる第1開口部H1を備えた第1フォトレジストパターン108を形成する。すなわち、層間絶縁膜106上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第1フォトレジストパターン108を形成する。
【0012】
図2を参照すると、第1フォトレジストパターン108をエッチングマスクとして層間絶縁膜106をエッチングする。前記エッチングはストッパー膜104が露出されるまで実施する。前記エッチングによって層間絶縁膜106aに第1幅W1を有するビアホール110が形成される。
【0013】
次に、第1フォトレジストパターン108を除去する。第1フォトレジストパターン108は通常の方法、例えばアッシング工程を利用して除去できる。
【0014】
図3を参照すると、ビアホール110が形成されている層間絶縁膜106a上に前記第1幅W1より大きな第2幅W2を有して層間絶縁膜106aを一部露出させる第2開口部H2を備えた第2フォトレジストパターン112を形成する。第2開口部H2の位置はビアホール110の位置に対応されるように形成する。
【0015】
図4を参照すると、第2フォトレジストパターン112をエッチングマスクとして前記層間絶縁膜106aを乾式エッチングする。前記エッチングによって、層間絶縁膜106b内に第2幅W2を有する配線領域114が形成されるようになり、配線領域114の下部には導電層102と配線領域114を連結するための第1幅W1を有するビアホール110aが形成される。しかし、前記エッチングの間にビアホール(110;図3参照)を通して露出されているストッパー膜104も共にエッチングされて導電層102が外部に露出されうる。層間絶縁膜106bはストッパー膜104aに対するエッチング選択比の大きな物質を用いるが、前記層間絶縁膜106aのエッチング時にビアホール(110;図3参照)を通して露出されているストッパー膜104も所定速度でエッチングされる。したがって、層間絶縁膜106bのエッチングが完了された後には露出されているストッパー膜104が完全にエッチングされて導電層102がエッチング雰囲気に露出される場合も生じうる。導電層102、例えば銅配線層がエッチング雰囲気に露出されると側壁を沿ってハードポリマー(図示せず)が形成されるようになるが、前記ハードポリマーはその除去が容易でないという短所がある。このような現像はエッチングしなければならない層間絶縁膜106aの深さが深くて、ストッパー膜104aの厚さが薄くて、層間絶縁膜106bに対するストッパー膜104aのエッチング選択比が小さいほどより一層深刻である。
【0016】
図5を参照すると、第2フォトレジストパターン112を、アッシング工程を利用して除去する。前記アッシング工程は酸素系プラズマを用いる。したがって、第2フォトレジストパターン112除去工程の間、すなわちアッシング工程の間に露出されている導電層102が酸素と結合して金属酸化物層116が形成される。金属酸化物層116が形成されると、電気抵抗が急激に上昇するようになって、配線領域114及びビアホール110a内に導電物質が埋め込まれても金属配線(図示せず)と導電層102とが電気的に連結されずに浮き上がる現象、すなわちリフティング現象が生じる場合もある。また、配線領域114及びビアホール110aを形成した後で酸素系プラズマを用いる前記アッシング工程を進めるため、層間絶縁膜106bの表面に前記アッシング工程による損傷が生じる。すなわち、前記アッシング工程によりH2O、OH、CO2、H2などが誘起されて層間絶縁膜106bの表面に固着されるようになり、これは層間絶縁膜106bの誘電率を急激に上昇させる要因として作用する。
【0017】
図6ないし図9は、従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【0018】
図6を参照すると、所定の導電層202が形成された半導体基板200上にストッパー膜204を形成する。
【0019】
続いて、ストッパー膜204上に層間絶縁膜206を形成する。
【0020】
次に、層間絶縁膜206上に第1幅W1を有して層間絶縁膜206の上面を一部露出させる第1開口部H1を備えた第1フォトレジストパターン208を形成する。すなわち、層間絶縁膜206上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第1フォトレジストパターン208を形成する。
【0021】
図7を参照すると、第1フォトレジストパターン208をエッチングマスクとして一部の層間絶縁膜206をエッチングする。前記エッチングは層間絶縁膜206の一部のみをエッチングして所定厚さの層間絶縁膜206はエッチングしないで残す。前記エッチングによって層間絶縁膜206aに第1幅W1を有するパーシャルビアホール210が形成される。
【0022】
次に、第1フォトレジストパターン208を除去する。第1フォトレジストパターン108は通常の方法、例えばアッシング工程を利用して除去できる。
【0023】
図8Aを参照すると、パーシャルビアホール210が形成されている層間絶縁膜206a上に前記第1幅W1より大きな第2幅W2を有して層間絶縁膜206aを一部露出させる第2開口部H2を備えた第2フォトレジストパターン212を形成する。第2開口部H2の位置はパーシャルビアホール210の位置に対応されるように形成する。しかし、層間絶縁膜206a上に第2フォトレジストパターン212を形成する時、パーシャルビアホール210の底にフォトレジスト212が残留する場合がある。パーシャルビアホール212の底に残留されたフォトレジスト212は後続の層間絶縁膜206aエッチングに対するバリヤの役割を行って残っている残りの層間絶縁膜206aをエッチングする時にオープンされていないビアホールが形成されうる。これについての詳細な説明は後述する。
【0024】
一方、図8Bはミスアラインされている第2フォトレジストパターンの例を図示したものである。また、図示されていないが、図8Aを参照して説明したようにこの場合にもパーシャルビアホール210の底にフォトレジストが残留する場合もある。
【0025】
図9Aを参照すると、第2フォトレジストパターン212をエッチングマスクとして層間絶縁膜206aを乾式エッチングする。前記エッチングによって、層間絶縁膜206b内に第2幅W2を有する配線領域214が形成されるようになり、配線領域214の下部には導電層202と配線領域214を連結するための第1幅W1を有するビアホール210aが形成される。しかし、前記エッチングのあいだにパーシャルビアホール(210;図8A参照)の底に残留するフォトレジスト212は前記エッチングに対するバリヤの役割を行う。したがって、パーシャルビアホール(210;図8A参照)の下部に存在する層間絶縁膜206bはそれ以上エッチングされず、結局オープンされていないビアホール210aが生じる。
【0026】
一方、図9Bはミスアラインされている第2フォトレジストパターン212が形成された場合、ミスアラインされた第2フォトレジストパターン212をエッチングマスクとして層間絶縁膜206aをエッチングして配線領域214及びビアホール210aを形成した状態を図示したものである。図9Bに示したように、ミスアラインが発生した場合、ビアホール210aの幅は第1幅W1より狭まってビアホール210aのプロファイルが不良になる。また、図9Aを参照して説明したようにパーシャルビアホール(210;図8B参照)の底にフォトレジストが残留する場合にはオープンされないビアホール(図示せず)が形成される場合もある。
【0027】
図10Aは、未開放のビアホールを有した金属配線層の例を示したものである。図9Aと図10Aとを参照すると、第2フォトレジストパターン212を、アッシング工程を利用して除去する。前記アッシング工程中にビアホール(210a;図9A参照)内に残っているフォトレジスト212も共に除去される。しかし、前述したように、オープンされないビアホール210aが形成されて配線領域214と導電層202が連結されないようになる。また、配線領域214及びビアホール210aを形成した後で酸素系プラズマを用いる前記アッシング工程を進めるために、層間絶縁膜206bの表面に前記アッシング工程による損傷が生じる。すなわち、前記アッシング工程によりH2O、OH、CO2、H2などが誘起されて層間絶縁膜206bの表面に固着され、これは層間絶縁膜206bの誘電率を急激に上昇させる要因として作用する。
【0028】
一方、図10Bは第2フォトレジストパターン212のミスアラインが発生した場合、第2フォトレジストパターン212が除去された後の状態を図示したものである。図10Bに示したように、第1幅W1より小さな幅を有するビアホール210aが形成されてビアホール210aのプロファイルが不良になる。また、前述したように、パーシャルビアホール(210;図8B参照)の底にフォトレジストが残留する場合にはオープンされていないビアホール(図示せず)が形成されて配線領域214と導電層202とが連結されない場合もある。
【0029】
【発明が解決しようとする課題】
本発明は前記した従来技術における問題点を解決しようとするものであり、本発明が達成しようとする技術的課題は層間絶縁膜をエッチングして配線領域及びビアホールを形成する時にストッパー膜がエッチングされて導電層が外部に露出されることによって第2フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成される問題を防止でき、アッシング工程による損傷を防止でき、また第2フォトレジストパターンを形成する時にパーシャルビアホール内にフォトレジストが残留してビアホールがオープンされない問題を解決することができ、第2フォトレジストパターンのミスアラインが発生してもビアホールのプロファイル不良が発生することを防止できる半導体素子の金属配線形成方法を提供するところにある。
【0030】
【課題を解決するための手段】
前記技術的課題を達成するための第1及び第2実施例による半導体素子の金属配線形成方法は、半導体基板上に形成された導電層上にストッパー膜を形成する段階と、前記ストッパー膜上に層間絶縁膜を形成する段階と、前記層間絶縁膜上にハードマスク層を形成する段階と、前記ハードマスク層上に前記導電層に対応させてビアホールを限定する第1幅の第1フォトレジストパターンを形成する段階と、前記第1フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜をエッチングして前記導電層上に形成されたストッパー膜の表面を露出させるビアホールを形成する段階と、前記第1フォトレジストパターンを除去する段階と、前記ビアホールを媒介物質で埋め込む段階と、前記ビアホールが媒介物質で埋め込まれた前記半導体基板上に前記第1幅より大きい第2幅を有する第2フォトレジストパターンを形成する段階と、前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスク層の一部をエッチングして前記ビアホールの少なくとも一部と重畳される配線領域を限定するパターンを形成する段階と、前記第2フォトレジストパターンおよび前記ビアホールから前記媒介物質を除去する段階と、前記ハードマスクパターンをエッチングマスクとして前記層間絶縁膜の一部をエッチングして配線領域を形成する段階と、前記ビアホール内に残留する前記ストッパー層を除去する段階と、前記ビアホール及び配線領域に導電物質を埋め込む段階と、を含み、前記各段階を記載された順序で実行する。
【0031】
前記層間絶縁膜は、前記ストッパー膜上に第1層間絶縁膜、第2ストッパー膜及び第2層間絶縁膜が積層されたものであり、この際、前記配線領域を形成する段階では、前記第2ストッパー膜をエッチングストッパー層として前記第2層間絶縁膜をエッチングして形成しうる。
【0032】
前記ハードマスク層は、前記層間絶縁膜との高いエッチング選択比を有するシリコン酸化膜、シリコン窒化膜、シリコンカーバイド膜、ポリシリコン、金属酸化物、金属窒化物または金属のうち少なくとも1つよりなることが望ましく、前記媒介物質層は、前記層間絶縁膜、エッチング選択比を有する炭素系有機物のBARC膜またはSOG膜よりなり、前記SOG膜は、前記層間絶縁膜及びエッチング選択比を有する無機物のHSQ膜、MSQ膜または多孔性SiO2膜で有り得る。
【0033】
【発明の実施の形態】
以下、添付された図面を参照しながら本発明による望ましい実施例を詳細に説明する。しかし、以下の実施例はこの技術分野で通常的な知識を有する者に本発明が十分に理解されるように提供されるものであって、多様な他の形態に変形でき、本発明の範囲が次に記述される実施例に限定されるものではない。以下の説明である層が他の層の上に存在すると記述される時、これは他の層の真上に存在する場合もあって、その間に第3の層が介在される場合もある。また、図面で各層の厚さや大きさは説明の便宜及び明確性のために誇張された。図面上で同一符号は同一な要素を指称する。
【0034】
<第1実施例>
図11ないし図17は、本発明の望ましい第1実施例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【0035】
図11を参照すると、所定の導電層702が形成された半導体基板700上にストッパー膜704を形成する。導電層702は半導体基板700に形成された不純物ドーピング領域、Cu配線層またはその他の金属配線層で有り得る。ストッパー膜704はその上部に形成される層間絶縁膜706との高いエッチング選択比を有する物質、例えばSi3N4またはSiCよりなることが望ましい。
【0036】
次いで、ストッパー膜704上に層間絶縁膜706を形成する。層間絶縁膜706は、例えばSiOC膜、多孔性SiO2膜、PSG(phosphorous silicate glass)膜、BPSG(boron phosphorous silicate glass)膜、USG(undoped silicate glass)膜、FSG(fluorine doped silicate glass)膜、HDP(high density plasma)膜、PE−TEOS(plasma enhanced−tetra ethylortho silicate)膜またはSOG(spin on glass)膜のような低誘電率を有する物質膜よりなることが望ましい。層間絶縁膜706はストッパー膜704との高いエッチング選択比を有する物質膜よりなる。
【0037】
次いで、層間絶縁膜706上にハードマスク層708を形成する。ハードマスク層708は層間絶縁膜706との高いエッチング選択比を有する物質、例えばシリコン窒化膜、シリコン酸化膜、シリコンカーバイド膜、ポリシリコン、酸化アルミニウムのような金属酸化物、TiNのような金属窒化物、アルミニウムまたはチタンなどの金属よりなることが望ましい。
【0038】
次いで、ハードマスク層708上に第1幅W1で前記導電層702に対応するビアホール(後述する)を限定するハードマスク層708の上面を一部露出させる第1開口部H1を有する第1フォトレジストパターン710を形成する。すなわち、ハードマスク層708上にフォトレジストを塗布した後、前記フォトレジストを露光及び現像して第1フォトレジストパターン710を形成する。
【0039】
図12を参照すれば、第1フォトレジストパターン710をエッチングマスクとしてハードマスク層708及び層間絶縁膜706をエッチングして前記ストッパー層704を露出させるビアホール712を形成する。
【0040】
次いで、第1フォトレジストパターン710を除去する。第1フォトレジストパターン710は通常の方法、例えばアッシング工程を用いて除去しうる。
【0041】
図13を参照すれば、ビアホール712が形成されている半導体基板700上に媒介物質層714を塗布してビアホール712を埋め込む。前記媒介物質層714は、ビアホール712内にのみ形成しても良く、ハードマスク層708a上にも所定高さだけ薄く形成しても良い。前記媒介物質層714は有機物質膜として炭素系有機物のBARC(Bottom Anti−Reflection Coating)膜で形成しうる。前記BARC膜は、スピンコーティング方法によって形成しうる。この際、スピンコータの回転数は1000〜5000rpm程度であることが望ましい。スピンコーティング方法で有機物質膜を塗布した後には100℃〜150℃程度の温度でベークを実施する。
【0042】
一方、前記媒介物質層714はSOG膜よりなりうる。前記SOG膜は、例えば無機物のHSQ(hydro silsesquioxane)膜、MSQ膜または多孔性SiO2膜であることが望ましい。
【0043】
図14を参照すれば、媒介物質層714が形成されている半導体基板700上に前記第1幅W1より大きい第2幅W2を有し、媒介物質層714を一部露出させる第2開口部H2を有する第2フォトレジストパターン716を形成する。第2開口部H2の位置はビアホール712の位置に対応するように形成し、ビアホール712の少なくとも一部と重畳させるべくその上部に第2開口部H2を位置させる。
【0044】
図15を参照すれば、第2フォトレジストパターン716をエッチングマスクとして層間絶縁膜706上部の媒介物質層714及びハードマスク層708aを乾式エッチングする。媒介物質層714が有機物質膜のBARC膜である場合、前記エッチングはO2を含むガスまたはN2及びH2を含むガスをエッチングガスとして使用する。あるいは、CxFy系ガスまたはCxHyFz系ガスと、Arのような不活性ガス、及びCOまたはO2ガスを含むエッチングガスを使用しうる。この際、ビアホール712内の媒介物質層714も前記エッチング時にある程度はリセスされる。
【0045】
一方、前記媒介物質層714がSOG膜である場合、前記乾式エッチングはCxFy系ガスまたはCxHyFz系ガスと、Arのような不活性ガス、及びCO、CO2またはO2ガスを含むエッチングガスを使用する。前記乾式エッチングは5〜50mTorrの圧力で、1000〜5000W程度のパワーで1〜2分間実施することが望ましい。
【0046】
図16を参照すれば、第2フォトレジストパターン716を除去する。第2フォトレジストパターン716は通常の方法、例えばアッシング工程を用いて除去しうる。この際、媒介物質層714が有機物である場合、有機物質膜も共に除去される。すなわち、ハードマスク層708aの上部及びビアホール712内に存在する有機物質膜よりなる媒介物質層714も第2フォトレジストパターン716の除去工程、例えばアッシング工程で共に除去される。第2フォトレジストパターン716及び媒介物質層714が除去されれば、第2幅W2を有する開口部を有するハードマスク層708bが露出される。
【0047】
媒介物質層714がSOG膜である場合、ハードマスク層708bの上部及びビアホール712内に形成されたSOG膜を湿式エッチングして除去する。層間絶縁膜706に対するSOG膜のエッチング速度が速くてSOG膜だけを選択的に除去しうるエッチング液、例えばHF溶液を使用することが望ましい。HSQのようなSOG膜はHF溶液でエッチング速度が非常に速いが、一方、層間絶縁膜706、例えばSiOC膜はHF溶液ではほとんどエッチングされない。
【0048】
図17を参照すれば、ハードマスク層708bをエッチングマスクとして層間絶縁膜706を乾式エッチングして配線領域718及びビアホール712aを同時に形成する。すなわち、層間絶縁膜706内に第2幅W2を有する配線領域718を形成し、配線領域718の下部には前記第2幅W2より小さい第1幅を有するビアホール712aを形成する。一方、ハードマスク層708bをエッチングマスクとして使用するので、ハードマスク層708bは層間絶縁膜706がエッチングされる間に耐えられるほどに十分な厚さを有さねばならない。
【0049】
次いで、ビアホール712aを通じて露出されたストッパー膜704をエッチングして除去する。この際、ハードマスク層708bも共にエッチングして除去してもよく、あるいはハードマスク層708bを除去せず、そのまま残して後続工程を進行しても良い。
【0050】
次いで、ストッパー膜704が除去された半導体基板700上に段差に沿って障壁層(図示せず)及び導電層(図示せず)を形成した後、平坦化してデュアルダマシン構造の金属配線形成を完了する。
【0051】
<第2実施例>
図18ないし図24は、本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順によって示す断面図である。第1実施例と比較すると、第1実施例の層間絶縁膜706の代りに第1層間絶縁膜805、第2ストッパー膜806及び第2層間絶縁膜807を使用する点を除いては同一である。
【0052】
図18を参照すれば、所定の導電層802が形成された半導体基板800上に第1ストッパー膜804を形成する。次いで、第1ストッパー膜804上に第1層間絶縁膜805、第2ストッパー膜806及び第2層間絶縁膜807を順次に形成する。
【0053】
次いで、第2層間絶縁膜807上にハードマスク層808を形成する。ハードマスク層808は層間絶縁膜706との高いエッチング選択比を有する物質、例えばシリコン窒化膜、シリコン酸化膜、シリコンカーバイド膜、ポリシリコン、酸化アルミニウムのような金属酸化物、TiNのような金属窒化物、アルミニウムまたはチタンなどの金属よりなることが望ましい。
【0054】
次いで、ハードマスク層808上に第1幅W1で前記導電層802に対応するビアホール(後述する)を限定するハードマスク層808の上面を一部露出させる第1開口部H1を有する第1フォトレジストパターン810を形成する。
【0055】
図19を参照すれば、第1フォトレジストパターン810をエッチングマスクとしてハードマスク層808、第2層間絶縁膜807a、第2ストッパー膜806及び第1層間絶縁膜806を順次にエッチング条件を変更しつつエッチングして前記ストッパー層804を露出させるビアホール812を形成する。次いで、第1フォトレジストパターン810を除去する。
【0056】
図20を参照すれば、ビアホール812を媒介物質層814で埋め込む。前記媒介物質層814はビアホール812内にのみ形成しても良く、ハードマスク層808a上にも所定高さだけ薄く形成しても良い。前記媒介物質層814は前述した第1実施例のような有機物質膜として炭素系有機物のBARC(Bottom Anti−Reflection Coating)膜またはSOG膜よりなりうる。
【0057】
図21を参照すれば、媒介物質層814が形成されている半導体基板800上に前記第1幅W1より大きい第2幅W2を有し、媒介物質層814を一部露出させる第2開口部H2を有する第2フォトレジストパターン816を形成する。第2開口部H2の位置はビアホール812の位置に対応するように形成し、デュアルダマシン構造を形成するためにビアホール812の少なくとも一部と重畳されるようにその上部に第2開口部H2を位置させる。
【0058】
図22を参照すれば、第2フォトレジストパターン816をエッチングマスクとして媒介物質層814及びハードマスク層808bを乾式エッチングする。この際、ビアホール812内の媒介物質層814も前記エッチング時にある程度はリセスさせる。
【0059】
図23を参照すれば、第2フォトレジストパターン816を除去する。第2フォトレジストパターン816は通常の方法、例えばアッシング工程を用いて除去しうる。次いで、第1実施例のようにビアホール812内に残留する媒介物質層814を除去する。
【0060】
図24を参照すれば、ハードマスク層808bをエッチングマスクとして第2層間絶縁膜807bを第2ストッパー膜806が露出されるまで乾式エッチングして配線領域818を形成する。次いで、ビアホール812aを通じて露出された第1ストッパー膜804をエッチングして除去する。この際、ハードマスク層808bも共にエッチングして除去しても、あるいはハードマスク層808bを除去せずにそのまま残して後続工程を進行しても良い。
【0061】
次いで、第1実施例と同様に第1ストッパー膜804が除去された半導体基板800上に段差に沿って障壁層(図示せず)及び導電層(図示せず)を形成した後、平坦化してデュアルダマシン構造の金属配線形成を完了する。
【0062】
以上、本発明の望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【0063】
【発明の効果】
本発明による半導体素子の金属配線形成方法によると、層間絶縁膜(または第2層間絶縁膜及び第1層間絶縁膜)をエッチングして配線領域及びビアホールを形成する時にストッパー膜(または第1ストッパー膜)がエッチングされて導電層が外部に露出される心配なく、したがって、第2フォトレジストパターン除去工程で導電層の上部に金属酸化物層が形成された従来のような問題は発生しない。
【0064】
また、本発明はパーシャルビアホールを形成した後で第2フォトレジストパターンを形成する前にパーシャルビアホールを有機物または無機物で埋め込むために、第2フォトレジストパターンを形成する時にパーシャルビアホールの底にフォトレジストが残留してビアホールがオープンされない従来のような問題は発生しない。
【0065】
また、本発明はパーシャルビアホールを形成した後で第2フォトレジストパターンを形成する前にパーシャルビアホールを有機物または無機物で埋め込むために、第2フォトレジストパターンのミスアラインが発生しても従来のようなビアホールのプロファイル不良は発生しない。
【0066】
更に、本発明は第2フォトレジストパターンを除去した後でハードマスク層をエッチングマスクとして配線領域及びビアホールを形成するために従来のような層間絶縁膜の表面にあらわれるアッシング工程による損傷を受けない。また、本発明の第1及び第2実施例のように媒介物質層を用いてフルビアホールを適用しうる。
【図面の簡単な説明】
【図1】従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図2】従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図3】従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図4】従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図5】従来の一例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図6】従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図7】従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図8】従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図9】従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図10】従来の他の例による半導体素子の金属配線形成方法を工程順序によって示した断面図である。
【図11】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図12】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図13】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図14】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図15】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図16】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図17】本発明の望ましい第1実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図18】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図19】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図20】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図21】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図22】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図23】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【図24】本発明の望ましい第2実施例に係る半導体素子の金属配線形成方法を工程順序によって示す断面図である。
【符号の説明】
104,204,704 ストッパー膜
804 第1ストッパー膜
806 第2ストッパー膜
106,206,706 層間絶縁膜
805 第1層間絶縁膜
807 第2層間絶縁膜
110,210 パーシャルビアホール
110a,210a,712,812 ビアホール
114,214,718,818 配線領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming a metal wiring of a semiconductor device by a dual damascene process.
[0002]
[Prior art]
As the degree of integration of semiconductor elements increases, a metal wiring layer having a multilayer wiring structure is required, and the interval between the metal wirings in the semiconductor element gradually decreases. As a result, the influence of the parasitic resistance R and the capacitance C component existing between the metal wiring layers adjacent to each other on the same layer or between the wiring layers adjacent to each other up and down has become the most important problem.
[0003]
Parasitic resistance and capacitance components in metal wiring systems degrade the electrical performance of the device due to RC induced delays. Further, parasitic resistance and capacitance components existing between the wiring layers increase the total power consumption of the chip and increase the amount of signal leakage.
[0004]
Therefore, it is a very important problem to develop a multilayer wiring technique with a small RC in the ultra-highly integrated semiconductor device.
[0005]
In order to form a high-performance multilayer wiring structure having a small RC, it is necessary to form a wiring layer using a metal having a low specific resistance or to use an insulating film having a low dielectric constant.
[0006]
In order to reduce the resistance in the metal wiring layer, researches using a metal having a low specific resistance, for example, copper, as a metal material for forming the metal wiring layer are being actively conducted.
[0007]
It is difficult to obtain a copper wiring by direct patterning using a photo etching technique. Therefore, the dual damascene process is mainly used to form the copper wiring.
[0008]
1 to 5 are cross-sectional views illustrating a conventional method for forming a metal wiring of a semiconductor device according to a process sequence.
[0009]
Referring to FIG. 1, a
[0010]
Subsequently, an interlayer
[0011]
Next, a first
[0012]
Referring to FIG. 2, the
[0013]
Next, the
[0014]
Referring to FIG. 3, a second opening H2 having a second width W2 larger than the first width W1 and partially exposing the
[0015]
Referring to FIG. 4, the
[0016]
Referring to FIG. 5, the second
[0017]
6 to 9 are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
[0018]
Referring to FIG. 6, a
[0019]
Subsequently, an interlayer
[0020]
Next, a
[0021]
Referring to FIG. 7, a portion of the
[0022]
Next, the
[0023]
Referring to FIG. 8A, a second opening H2 having a second width W2 larger than the first width W1 and partially exposing the
[0024]
On the other hand, FIG. 8B illustrates an example of a second photoresist pattern that is misaligned. Although not shown in the drawing, as described with reference to FIG. 8A, the photoresist may remain on the bottom of the partial via
[0025]
Referring to FIG. 9A, the
[0026]
On the other hand, FIG. 9B shows that when the misaligned
[0027]
FIG. 10A shows an example of a metal wiring layer having an unopened via hole. Referring to FIGS. 9A and 10A, the
[0028]
On the other hand, FIG. 10B illustrates a state after the
[0029]
[Problems to be solved by the invention]
The present invention is intended to solve the above-described problems in the prior art, and the technical problem to be achieved by the present invention is that the stopper film is etched when the wiring layer and the via hole are formed by etching the interlayer insulating film. By exposing the conductive layer to the outside, it is possible to prevent a problem that a metal oxide layer is formed on the conductive layer in the second photoresist pattern removing process, and to prevent damage due to the ashing process. It is possible to solve the problem that the photoresist remains in the partial via hole when the pattern is formed and the via hole is not opened, and it is possible to prevent the profile defect of the via hole from occurring even if the second photoresist pattern is misaligned. A method for forming a metal wiring of a semiconductor device is provided.
[0030]
[Means for Solving the Problems]
A method for forming a metal wiring of a semiconductor device according to the first and second embodiments for achieving the technical problem includes a step of forming a stopper film on a conductive layer formed on a semiconductor substrate, and a method of forming a stopper film on the stopper film. A step of forming an interlayer insulating film; a step of forming a hard mask layer on the interlayer insulating film; and a first photoresist pattern having a first width defining a via hole corresponding to the conductive layer on the hard mask layer Forming a via hole that exposes the surface of the stopper film formed on the conductive layer by etching the hard mask layer and the interlayer insulating film using the first photoresist pattern as an etching mask. Removing the first photoresist pattern; filling the via hole with a mediator; and Forming a second photoresist pattern having a second width greater than the first width on the embedded semiconductor substrate; and etching a portion of the hard mask layer using the second photoresist pattern as an etching mask. Forming a pattern defining a wiring region overlapping at least a part of the via hole, removing the mediator from the second photoresist pattern and the via hole, and using the hard mask pattern as an etching mask Etching a part of the interlayer insulating film to form a wiring region; removing the stopper layer remaining in the via hole; and embedding a conductive material in the via hole and the wiring region. And execute the steps in the order listed .
[0031]
The interlayer insulating film is formed by laminating a first interlayer insulating film, a second stopper film, and a second interlayer insulating film on the stopper film. At this time, in the step of forming the wiring region, the second insulating film The second interlayer insulating film may be etched by using the stopper film as an etching stopper layer.
[0032]
The hard mask layer is made of at least one of a silicon oxide film, a silicon nitride film, a silicon carbide film, polysilicon, a metal oxide, a metal nitride, or a metal having a high etching selectivity with respect to the interlayer insulating film. Preferably, the mediator layer is the interlayer insulating film. , It is made of a carbon-based organic BARC film or SOG film having an etching selectivity, and the SOG film is an inorganic HSQ film, MSQ film or porous SiO having an etching selectivity. 2 Can be a membrane.
[0033]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following examples are provided so that those skilled in the art can fully understand the present invention, and can be modified in various other forms. Is not limited to the examples described below. In the following description, when a layer is described as being on top of another layer, it may be directly on top of the other layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for convenience of explanation and clarity. The same reference numerals refer to the same elements in the drawings.
[0034]
<First embodiment>
11 to 17 are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
[0035]
Referring to FIG. 11, a
[0036]
Next, an
[0037]
Next, a
[0038]
Next, a first photoresist having a first opening H1 exposing a part of the upper surface of the
[0039]
Referring to FIG. 12, the
[0040]
Next, the
[0041]
Referring to FIG. 13, a
[0042]
Meanwhile, the
[0043]
Referring to FIG. 14, a second opening H2 having a second width W2 larger than the first width W1 and partially exposing the
[0044]
Referring to FIG. 15, the
[0045]
On the other hand, when the
[0046]
Referring to FIG. 16, the
[0047]
In the case where the
[0048]
Referring to FIG. 17, the
[0049]
Next, the
[0050]
Next, a barrier layer (not shown) and a conductive layer (not shown) are formed along the step on the
[0051]
<Second embodiment>
18 to 24 are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in order of processes. Compared to the first embodiment, the second embodiment is the same as the first embodiment except that a first
[0052]
Referring to FIG. 18, a
[0053]
Next, a
[0054]
Next, a first photoresist having a first opening H1 exposing a part of the upper surface of the
[0055]
Referring to FIG. 19, the etching conditions of the
[0056]
Referring to FIG. 20, the via
[0057]
Referring to FIG. 21, a second opening H2 having a second width W2 larger than the first width W1 and partially exposing the
[0058]
Referring to FIG. 22, the
[0059]
Referring to FIG. 23, the
[0060]
Referring to FIG. 24, the
[0061]
Next, as in the first embodiment, a barrier layer (not shown) and a conductive layer (not shown) are formed along the step on the
[0062]
The present invention has been described in detail with reference to the preferred embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made by those skilled in the art within the scope of the technical idea of the present invention.
[0063]
【The invention's effect】
According to the method for forming a metal wiring of a semiconductor device according to the present invention, a stopper film (or a first stopper film) is formed when a wiring region and a via hole are formed by etching an interlayer insulating film (or a second interlayer insulating film and a first interlayer insulating film). ) Is etched and the conductive layer is not exposed to the outside. Therefore, the conventional problem that the metal oxide layer is formed on the conductive layer in the second photoresist pattern removing process does not occur.
[0064]
In addition, in the present invention, since the partial via hole is embedded with an organic or inorganic material after the partial via hole is formed and before the second photoresist pattern is formed, the photoresist is formed at the bottom of the partial via hole when the second photoresist pattern is formed. The conventional problem that the via hole is not left open does not occur.
[0065]
In addition, according to the present invention, since the partial via hole is filled with an organic material or an inorganic material after the partial via hole is formed and before the second photoresist pattern is formed, a conventional via hole is formed even if misalignment of the second photoresist pattern occurs. No profile failure occurs.
[0066]
Further, in the present invention, after the second photoresist pattern is removed, the hard mask layer is used as an etching mask to form a wiring region and a via hole, so that it is not damaged by the ashing process that appears on the surface of the interlayer insulating film as in the prior art. Further, as in the first and second embodiments of the present invention, a full via hole may be applied using a mediator layer.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a conventional example in order of steps.
FIG. 2 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a conventional example in the order of steps.
FIG. 3 is a cross-sectional view illustrating a conventional method for forming a metal wiring of a semiconductor device according to a process sequence.
FIG. 4 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a conventional example in the order of steps.
FIG. 5 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a conventional example in the order of steps.
FIG. 6 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
FIG. 7 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
FIG. 8 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
FIG. 9 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
FIG. 10 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to another conventional example in the order of steps.
FIG. 11 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 12 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 13 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 14 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 15 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 16 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 17 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a first preferred embodiment of the present invention in the order of steps.
FIG. 18 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 19 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 20 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 21 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 22 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 23 is a cross-sectional view illustrating a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
FIG. 24 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a second preferred embodiment of the present invention in the order of steps.
[Explanation of symbols]
104,204,704 Stopper film
804 First stopper film
806 Second stopper film
106,206,706 Interlayer insulating film
805 First interlayer insulating film
807 Second interlayer insulating film
110,210 Partial beer hall
110a, 210a, 712, 812 Via hole
114, 214, 718, 818 Wiring area
Claims (9)
前記ストッパー膜上に層間絶縁膜を形成する段階と、
前記層間絶縁膜上にハードマスク層を形成する段階と、
前記ハードマスク層上に前記導電層に対応させてビアホールを限定する第1幅の第1フォトレジストパターンを形成する段階と、
前記第1フォトレジストパターンをエッチングマスクとして前記ハードマスク層及び前記層間絶縁膜をエッチングして前記導電層上に形成されたストッパー膜の表面を露出させるビアホールを形成する段階と、
前記第1フォトレジストパターンを除去する段階と、
前記ビアホールを媒介物質で埋め込む段階と、
前記ビアホールが媒介物質で埋め込まれた前記半導体基板上に前記第1幅より大きい第2幅を有する第2フォトレジストパターンを形成する段階と、
前記第2フォトレジストパターンをエッチングマスクとして前記ハードマスク層の一部をエッチングして前記ビアホールの少なくとも一部と重畳される配線領域を限定するパターンを形成する段階と、
前記第2フォトレジストパターンおよび前記ビアホールから前記媒介物質を除去する段階と、
前記ハードマスクパターンをエッチングマスクとして前記層間絶縁膜の一部をエッチングして配線領域を形成する段階と、
前記ビアホール内に残留する前記ストッパー層を除去する段階と、
前記ビアホール及び配線領域に導電物質を埋め込む段階と、
を含み、前記各段階を記載された順序で実行することを特徴とする半導体素子の金属配線形成方法。Forming a stopper film on the conductive layer formed on the semiconductor substrate;
Forming an interlayer insulating film on the stopper film;
Forming a hard mask layer on the interlayer insulating film;
Forming a first photoresist pattern having a first width on the hard mask layer to define a via hole corresponding to the conductive layer;
Etching the hard mask layer and the interlayer insulating film using the first photoresist pattern as an etching mask to form a via hole exposing a surface of a stopper film formed on the conductive layer;
Removing the first photoresist pattern;
Filling the via hole with a mediator;
Forming a second photoresist pattern having a second width greater than the first width on the semiconductor substrate in which the via hole is filled with a medium;
Etching a part of the hard mask layer using the second photoresist pattern as an etching mask to form a pattern defining a wiring region overlapping with at least a part of the via hole;
Removing the mediator from the second photoresist pattern and the via hole;
Etching a part of the interlayer insulating film using the hard mask pattern as an etching mask to form a wiring region;
Removing the stopper layer remaining in the via hole;
Burying a conductive material in the via hole and the wiring region;
Unrealized, the metal wiring formation method of a semiconductor device which is characterized in that performed in the order listed each stage.
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