JP2009301415A - メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 - Google Patents
メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 Download PDFInfo
- Publication number
- JP2009301415A JP2009301415A JP2008156811A JP2008156811A JP2009301415A JP 2009301415 A JP2009301415 A JP 2009301415A JP 2008156811 A JP2008156811 A JP 2008156811A JP 2008156811 A JP2008156811 A JP 2008156811A JP 2009301415 A JP2009301415 A JP 2009301415A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- sdram
- signal
- predetermined number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
【解決手段】アクセス手段がSDRAMコントローラをアクセスする。そのSDRAMコントローラは、制御信号をSDRAM制御信号線群3を経て、また、アクセスレーンコード信号をアクセスレーンコード線2を経て制御信号フィルタ論理回路5に供給する。制御信号フィルタ論理回路5は、上記アクセスレーンコード信号に基づいて上記制御信号をSDRAM素子#D0 10乃至SDRAM素子#D7 17及びSDRAM素子#ECC 20へ選択的に転送する。これにより、SDRAM素子#D0 10乃至SDRAM素子#D7 17の選択的活性化が行われ、その活性化されたSDRAM素子へのバーストアクセスが行われる。
【選択図】図1
Description
複数のSDRAMは、上記データバスを複数並列に、かつ、同時にアクセス可能とされており、これにより所望のデータ幅のデータでのアクセスができるように構成されている。
SDRAM制御信号線群1003、データ線1004及びECC線1006は、システムのデータバスを構成している。したがって、データ線1004は、システムのバス幅に見合ったデータのリード又はライトに用いられる。
しかしながら、上記切り替えには、その状態にもよるが、数サイクルから数十サイクルのオーバーヘッドを生じ、性能の低下となる。その切り替えの間の消費電流は、通常状態並となり、省電力状態からの切り替え回数はできるだけ減らす方が効率的となる。
図11において、W3という信号のみSDRAMに書き込む際には、図11の11g)と11i)で示すマスク信号を、W3が書き込まれるサイクルT5の後半以外は有効にして、W1及びW2、並びにW4乃至W8と、これらに対応するECC信号がSDRAM素子に書き込まれるのを防ぐ。
また、無駄な転送サイクルを削減するために、必要なデータのアクセスが完了した時点でバーストを中断することも可能である。
特許文献1の発明では、図12に示すように、SDRAM DIMM(MMD)1201の各SDRAM1210乃至1213に対してマクロ選択回路MSE1220乃至1223を設けている。このMSE1220乃至1223は、内部にレジスタを有しており、データ入出力端子のビット幅に応じてこのレジスタを設定する。
すなわち、各SDRAM1210乃至1213のデータ幅に対してDIMMデータ入出力端子のデータが4倍幅の場合にはすべてのコマンドで各SDRAMを活性化するが、DIMMのデータ入出力端子のデータ幅かそれ未満である場合には、アドレスを見た上でそのアドレスに対応するSDRAMのみを活性化する。
しかし、リフレッシュ等のコマンドについては、アドレスに拘わらず、すべてのSDRAMを同時に活性化させ、同一のSDRAMとMSEとの組み合わせで各種の入出力データ幅構成を有するSDRAM DIMMを構成している。
したがって、SDRAMへアクセスされるデータ量に応じて自在に活性化態様を変更することについては、何ら触れられていないと言える。
また、SIMM又はDIMMのデータ入出力端子のビット幅が広い場合には、すべてのSDRAM素子が同時に活性化されてしまうので、上記問題の解決にはならない。
なお、特許文献2も、また、特許文献3も、SDRAM又はメモリデバイスがアクセスされるときには、それ全体が活性化されることを前提としているものである。
SDRAM素子#D0 10乃至SDRAM素子#D7 17は、8ビット単位のデータでアクセスされるSDRAM素子であり、その各々には8本のビット線が配設され、これら8本のビット線は、64ビットのデータ線4を入出力転送端子に接続可能に構成されている。
SDRAM素子#ECC 21は、エラー検出訂正用のためのECCを格納するSDRAM素子であり、これにはECC信号線6が配設されて接続されている。
図2について、分配規則の1例を説明すると、アドレスレーンコード線2の4ビットが0b10であるとき、SDRAM素子#D0 10乃至SDRAM素子#D7 17のすべてのSDRAM素子にSDRAM制御信号線群3の信号が通知されるが、上位1ビットが0b0であるときには、それより下位の3ビットの値が示すSDRAM素子のみに通知される。
図3において、行列並び替え論理、バッファ404について後述する8個のデータバッファ510乃至517を順次アクセスするアドレスの各各を、アクセス順位が1番目のとき、データバッファ順に、0x0,0x1,…,0x7で表し、アクセス順位が2番目のとき、データバッファ順に、0x8,0x9,…,0xfで表し、アクセス順位が3番目のとき、データバッファ順に、0x11,0x12,…,0x17で表し、……、アクセス順位が8番目のとき、データバッファ順に、0x38,0x39,…,0x3fで表してある。
このチップ401は、SDRAM DIMM1に接続されている。チップ401には、この発明には直接関係しない種々のモジュールがチップ内システムバス402を介して接続されているが、それらのモジュールは図示してない。
図示しないアクセス手段(CPU、DMAコントローラ等)にチップ内システムバス402を介して接続されるSDRAM DIMM1へのアクセス実行手段として、SDRAMコントローラ403と、行列並び替え論理、バッファ404とがあり、これらがSDRAM DIMM1に接続されている。
また、チップ内システムバス402と行列並び替え論理、バッファ404との間には、エラー検出訂正、符号生成論理回路405が設けられているほか、行列並び替え論理、バッファ404にはECC線6(図1)も接続されている。
行列並び替え論理、バッファ404は、アクセス信号生成論理回路501と、8個のデータバッファ510乃至517と、データECCバッファ520とを有して構成される。
アクセス信号生成論理回路501にSDRAMコントローラ403のアクセス制御信号409が接続され、この制御信号線409のアクセス制御信号によりデータバッファ510乃至517それぞれへのアクセスを制御する。このアクセス制御信号は、バースト転送されるデータ全部又は一部とその全部又は一部のデータ対応のSDRAM素子#D0 10乃至SDRAM素子#D7 17全部又はその一部を指定するアドレスとに基づいて生成される信号である。
データバッファ510乃至517と、データECCバッファ520の入出力には、スイッチが設けられており、それらのスイッチは、アクセス信号生成論理回路501から出力るアクセス信号によって制御されるように構成されている。以下の説明で「スイッチを介して」というときは、そのスイッチの動作に必要なアクセス信号が当該スイッチに供給されて来る。
データECCバッファ520は、ECC線6(図1)に接続される一方、エラー検出訂正、符号生成論理回路506に接続されている。
システムバス402を経て書き込みのためのデータ及び制御信号が受信される。そのデータの書き込みに際しては、64ビットのデータが8回データ線502を介してエラー検出訂正、符号生成論理回路405からデータバッファ510乃至517へ転送されると共に、64ビット毎のECCはデータECCバッファ520へ転送される。
このように、アクセス信号生成論理回路501によるデータバッファ510乃至517及びデータECCバッファ520からSDRAM素子#D0 10乃至SDRAM素子#D7 17及びSDRAM素子#ECC 21への書き込み制御論理は構成されている。
説明の都合上、SDRAM素子#D0 10乃至SDRAM素子#D7 17に上述したデータw0(r0),w1(r1),w2(r2),w3(r3),w4(r4),w5(r5),w6(r6)及びw7(r7)が書き込まれ、したがって、SDRAM#D0 10、SDRAM#D1 10、…、SDRAM#D7 17には、それぞれ、上述した書き込みデータW0,W1,W2,W3,W4,W5,W6及びW7が書き込まれ、DRAM素子#ECC 21にECCE0,E1,E2,E3,E4,E5,E6及びE7が書き込まれているところへ読み出しアドレスA0,A1,…,A7を含む制御信号が供給されて来るものとする。
上記各番目のデータバッファ510乃至517への書き込みと共に、SDRAM#ECC 21から対応するECCが読み出されてデータECCバッファ520に順次書き込まれる。
このように、アクセス信号生成論理回路501によるSDRAM素子#D0 10乃至SDRAM素子#D7 17及びSDRAM#ECC 21からデータバッファ510乃至517及びデータECCバッファ520への読み出し制御論理は構成されている。
SDRAM DIMM1にデータを書き込んだり読み出したりする場合には、先ず、RAS信号とアドレス信号とによって指定したROWをオープンした後、CAS信号、アドレス信号及び書き込みコマンド又は読み出しコマンドの発行によってその書き込み又は読み出しを行う。図6乃至図9に示すタイミングチャートを簡略化するため、ライト要求又はリード要求を1回のコマンドとしている。この簡略化したタイミングチャートに基づいてこの発明を説明するが、この発明の本質には何ら変わりはない。
システムバス402を経て転送されて来る書き込みアドレスは、図6の6b)に示すように、サイクルT0,T1,…,T7毎のA0,A1,…,A7であり、システムバス402を経て転送されて来る書き込みデータは、図6ではその6d)に示すバス上の書き込みデータW0,W1,W2,W3,W4,W5,W6及びW7である。これらの書き込みデータは、例えば、アクセス信号生成論理回路501による書き込み制御論理の説明の中の1番目の8バイト[D0x0,D0x1,…,D0x7]、2番目の8バイト[D0x8,D0x9,…,D0xf]、3番目の8バイト[D0x11,D0x12,…,D0x17]、……、8番目の8バイトがD0x38,D0x39,…,D0x3f]である。
そして、データを実際にSDRAM素子へ書き込む前に、SDRAMコントローラ403が、図6の6f)に示すように、T3サイクルでSDRAMコマンド(ライト要求)を発行する。
この変換後に、変換されたデータの書き込みが順次行われるが、その間、SDRAM DIMM1のすべてのSDRAM素子をアクセスするために、図6の6g)に示すアドレスレーンコード信号は、図2に従って、0b1000となり、これによって、SDRAM DIMM1のチップセレクト信号は、図6の6i)に示すように、0b00000000となっている。
システムバス402を経て転送されて来る書き込みデータは、図7の7d)(バス上の書き込みデータ)に示すようにW3である。この書き込みデータW3は、上述したデータW3[D0x18,D0x19,…,D0x1f]で、T0サイクルで転送されて来るアドレスA3(図7の7b)バス上のアドレス信号)で指定されるSDRAM素子#D3 13へ書き込むデータである。この例の書き込みデータは、T1乃至T8の8つのサイクルのうちのT1サイクルで1回転送されて来る。このT1サイクル以外のT2乃至T7サイクルのデータはNULLである。このデータW3についてのECCが、エラー検出訂正、符号生成回路405で生成され、上記データとECCとを合わせたデータが、通常の書き込みと同様にして行列並び替え論理、バッファ404に一旦格納される。
そして、データW3を実際にSDRAM素子へ書き込む前に、図7の7h)に示すように、SDRAMコントローラ403が、T3サイクルでSDRAMコマンド(ライト要求)を発行する。
このデータ配列の書き込みが行われるが、その間、SDRAM DIMM1のSDRAM素子#D3 13及びSDRAM素子#ECC 21のみにアクセスするために、図7の7g)に示すアドレスレーンコード信号は、図2に示す分配規則に従って、0b0011となり、これによって、SDRAM DIMM1のチップセレクト信号は、図7の7i)に示すように、0b11110111となり、SDRAM素子#D3 13とSDRAM素子#ECC 21以外のSDRAM素子へ供給される制御信号は、制御信号フィルタ論理回路5によってマスクされてしまい、これらのSDRAM素子へのチップセレクト信号も転送されず、アクセスは禁止され、内部の活性化は行なわれない。
したがって、SDRAM素子#D3 13には、上述した書き込みデータのうちの各バイトが、その最初の書き込み位置から、図3に示すように、D0x1b,D0x1c,…,D0x1aの順に書き込まれる。
また、SDRAM素子#ECC 21については、対応するECCデータが書き込まれるT12サイクル以外の書き込みはマスクするように、制御信号フィルタ論理回路5は、ECCに対するライトマスク信号(図7の7k)のSDRAM Write Mask ECC)を制御する。
64ビットのデータの8回の順次読み出しに際して、SDRAMコントローラ403が、先ず、T1サイクルで図8の8f)に示すSDRAMコマンド(リード要求)をSDRAM制御信号線群3を介して発行する。このコマンドは、通常読み出しのコマンドであるので、SDRAMコントローラ3からアドレスレーンコード線2を介して転送されて来るアドレスレーンコード信号(図8の8g))は、0b1000となり、また、SDRAMチップセレクト信号(図8の8i))は、すべてのチップを選択する信号0b00000000に制御されて出力される。
この出力の際に、エラー検出訂正、符号生成論理回路405でECC符号を用いてデータに誤りがあればその修正を行う。
部分読み出しに際して、SDRAMコントローラ3が、T1サイクルでSDRAMコマンド(リード要求)(図9の9f))をSDRAM制御信号線群3を介して発行する。このコマンドは、部分読み出しであるので、アドレスレーンコード線2上のアドレスレーンコード信号は、図2に従って信号0b0011となり、SDRAM素子#3 13とSDRAM素子#ECC 21のみのアクセスを許容する制御となる。
すなわち、制御信号フィルタ論理回路5から出力されるSDRAM DIMM1へのチップセレクト信号は、0b11110111となり(図9の9i))、SDRAM素子#3 13とSDRAM素子#ECC 21以外のSDRAM素子への制御信号をマスクしてしまうので、これらのSDRAM素子へのチップセレクト信号は転送されず、アクセスは禁止され、内部の活性化は生ぜしめられない。
これらのデータ及びECC符号は、読み出し制御論理で説明したと同様にして、行列並び替え論理、バッファ404に格納される。T12サイクルですべての格納が終了すると、システムバス402に対してT14サイクルで64ビットの読み出しデータ(図9の9d)バス上の読み出しデータR3)が出力される。この設例では、R3は、D0x18,D0x19,…,D0x1fである。
この出力の際に、エラー検出訂正、符号生成論理回路405でECC符号を用いてデータに誤りがあればその修正を行う。
また、SDRAM DIMM等では、パワーダウンモード等の低消費電力状態の設定手段も装備されている。これらは、クロック有効信号(CKE:Clock Enable)を制御することによって通常状態と低消費電力状態とを切り替えて使用するものである。
この設定手段で用いられるCKE信号を制御信号フィルタ論理回路において各SDRAM素子に対して適切に制御するように組み入れれば、部分アクセスの際に活性化するSDRAM数を低減するだけでなく、活性化しないSDRAM素子を低消費電力状態に保つことも可能になり、さらなる消費電力の低減が図れる。
この不具合を回避する手段として、データの部分アクセスが多いメモリ領域に対してのみ、この発明のデータの並び替えによるデータ配置を行い、それ以外のデータ領域については通常のデータ配置を行う手段を採る。これは、通常の配置領域では制御信号フィルタ論理回路を全領域アクセスとして制御し、並び替え論理、バッファでのデータ並び替えを行わないように制御することで対処できる。
また、部分アクセスの際に活性化するデータ用のSDRAM素子の数を、例えば、1から2にすることによって、活性化するSDRAM素子の数は、ECC分を含めて2から3に増えるが、その分、部分アクセスで生ずる遅延が緩和され、アクセスの高速化が図れる。
また、ECCの誤り検出訂正もバッファを介して行うことにより、これらの機能を損なうことなく、この発明が適用可能になり、システムの信頼性と省電力化との両立が図れる。
また、SDRAM素子の活性化制御に合わせて、活性化しないSDRAM素子へのCKE信号の供給制御を併用すれば、さらなる消費電力の低減が図れる。
例えば、実施形態では、メモリとしてSDRAM DIMMのSDRAM素子を例にしてこの発明を説明しているが、その他の形式のメモリ等でもこの発明を同等に実施し得る。
また、データバッファは、記憶装置でなく、一時データを保持して置くレジスタ等であってもよい。その場合にも、レジスタの入出力論理は、上述したアクセス信号生成論理回路501での書き込み制御論理及び読み出し制御論理と同様にして構成される。
そして、それらの論理は、いずれの場合にも、上述した論理にだけ制限されるものではない。
また、データ線4、データ線402のビット線数は、実施形態で示したビット線数以外の数であってもよい。データ線(バス)402は、ビットパラレルでなく、ビットシリアルであってもよい。
2 アドレスレーンコード線(メモリ選択信号を転送する線)
3 SDRAM制御信号線群(制御信号を転送する線)
4 データ線
5 制御信号フィルタ論理回路(分配手段)
402 システムバス(データバス)
403 SDRAMコントローラ(入力手段、信号生成手段)
404 行列並び替え論理、バッファ(データ転送手段、時間軸と空間軸でのデータ並び替え手段)
501 アクセス信号生成論理回路(信号生成手段)
Claims (16)
- 所定ビット数で構成されるメモリを複数有するメモリモジュールのうちの任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を前記メモリモジュールに入力し、
入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配して前記メモリを活性化することを特徴とするメモリモジュール制御方法。 - 第1の所定数のビットを並列に書き込み又は読み出し可能なメモリを複数有するメモリモジュールのうちの任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を前記メモリモジュールに入力し、
入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配して前記メモリを活性化し、
活性化された前記メモリへ第1の前記所定数より大きい第2の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は活性化された前記メモリから順次出力される複数の前記直列データを前記データ幅の並列データに変換して前記データバスへ転送することを特徴とするメモリモジュール制御方法。 - 第2の前記所定数は、第1の前記所定数の整数倍の数で、前記直列データは、第1の前記所定数のビットを並列にしたデータを時系列上で順次続く複数のデータに変換したものとして構成されることを特徴とする請求項2記載のメモリモジュール制御方法。
- 前記メモリ選択信号は、前記データバスで規定されるバースト転送の単位よりも小さなサイズのデータ転送のときには一部の前記メモリのみを選択し、前記単位と同等又はそれ以上のサイズのデータ転送のときにはすべての前記メモリを選択するように生成されることを特徴とする請求項2又は3記載のメモリモジュール制御方法。
- 前記データ転送量が前記単位より小さい場合に、当該データ転送に係る前記メモリ以外の前記メモリに関する検出乃至訂正符号については情報の更新を行わないように、前記検出乃至訂正符号を格納する前記メモリに対してメモリ書き込みのマスク信号を制御することを特徴とする請求項4記載のメモリモジュール制御方法。
- すべての前記メモリが低消費電力の待機状態にある場合に、前記単位よりも小さなサイズのデータ転送に入るとき、前記メモリ選択信号は、前記データ転送のアクセス対象の前記メモリのみを前記待機状態から通常状態に復帰させ、他の前記メモリを前記待機状態に維持させる信号として生成されることを特徴とする請求項2、3、4又は5記載のメモリモジュール制御方法。
- 所定ビット数で構成される複数のメモリと、
複数の前記メモリのうちの任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を入力する入力手段と、
該入力手段によって入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配する分配手段とを備えることを特徴とするメモリモジュール。 - 第1の所定数のビットを並列に書き込み又は読み出し可能な複数のメモリと、
複数の前記メモリのうちの任意の前記メモリの駆動に際して、当該メモリを活性化するための制御信号を選択的に供給させるメモリ選択信号を入力する入力手段と、
該入力手段によって入力された前記メモリ選択信号に基づいて前記制御信号を前記メモリ選択信号対応の前記メモリに分配する分配手段と、
該分配手段によって前記メモリ選択信号が分配される前記メモリへ第1の前記所定数より大きい第2の所定数のデータ幅を有するデータバスのデータを複数のビット並列の直列データに変換して順次転送するか、又は前記メモリ選択信号が分配される前記メモリから順次出力される前記複数の直列データを前記データ幅の並列データに変換して前記データバスへ転送するデータ転送手段とを備えることを特徴とするメモリモジュール。 - 第2の前記所定数は、第1の前記所定数の整数倍の数で、前記直列データは、第1の前記所定数のビットを並列にしたデータを時系列上で順次続く複数のデータに変換したものとして構成されることを特徴とする請求項8記載のメモリモジュール。
- 前記メモリ選択信号は、前記データバスで規定されるバースト転送の単位よりも小さなサイズのデータ転送のときには一部の前記メモリのみを選択し、前記単位と同等又はそれ以上のサイズのデータ転送のときにはすべての前記メモリを選択するように生成されることを特徴とする請求項8又は9記載のメモリモジュール。
- 前記データ転送量が前記単位より小さい場合に、当該データ転送に係る前記メモリ以外の前記メモリに関する検出乃至訂正符号については情報の更新を行わないように、前記検出乃至訂正符号を格納する前記メモリに対してメモリ書き込みのマスク信号を制御することを特徴とする請求項10記載のメモリモジュール。
- すべての前記メモリが低消費電力の待機状態にある場合に、前記単位よりも小さなデータ転送に入るとき、前記メモリ選択信号は、前記データ転送のアクセス対象の前記メモリのみを前記待機状態から通常状態に復帰させ、他の前記メモリを前記待機状態に維持させる信号として生成されることを特徴とする請求項8、9、10又は11記載のメモリモジュール。
- 前記データ転送手段は、前記データバスに接続され、アクセス信号を生成する信号生成手段と、前記データバス及び前記メモリに接続され、前記信号生成手段から出力される前記アクセス信号に基づいて前記データバスのデータを複数のビット並列の直列データに変換して前記メモリ選択信号が分配される前記メモリに転送させるか、又は前記メモリ選択信号が分配される前記メモリから順次出力される前記複数の直列データを前記データ幅のデータに変換して前記データバスへ転送させる時間軸と空間軸でのデータ並び替え手段とを備えて構成されることを特徴とする請求項8乃至12のいずれか一に記載のメモリモジュール。
- 第1の所定数のビットのデータ幅を有するデータバスに接続され、アクセス信号を生成する信号生成手段と、
前記データバスと第1の所定数より少ない第2の所定数のビットを並列に書き込み又は読み出し可能な複数のメモリを有するメモリモジュールのうちの所定のメモリに接続され、前記信号生成手段から出力される前記アクセス信号に基づいて前記データバスのデータを複数のビット並列の直列データに変換して所定の前記メモリへ転送させるか、又は所定の前記メモリから順次出力される前記複数の直列データを前記データ幅のデータに変換して前記データバスへ転送させる時間軸と空間軸でのデータ並び替え手段とを備えて構成されることを特徴とするデータ転送装置。 - 前記時間軸と空間軸でのデータ並び替え手段は、データバッファ又はデータレジスタを含んで構成されることを特徴とする請求項14記載のデータ転送装置。
- 第1の前記所定数は、第2の所定数の整数倍で、前記第1の前記所定数のビットを並列にしたデータが時系列上で順次続くデータであることを特徴とする請求項14又は15記載のデータ転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008156811A JP5292935B2 (ja) | 2008-06-16 | 2008-06-16 | メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008156811A JP5292935B2 (ja) | 2008-06-16 | 2008-06-16 | メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009301415A true JP2009301415A (ja) | 2009-12-24 |
JP5292935B2 JP5292935B2 (ja) | 2013-09-18 |
Family
ID=41548223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008156811A Expired - Fee Related JP5292935B2 (ja) | 2008-06-16 | 2008-06-16 | メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5292935B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011530734A (ja) * | 2008-08-08 | 2011-12-22 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 標準メモリモジュールとピン互換性のあるメモリモジュール内における独立制御可能且つ再構成可能な仮想メモリデバイス |
JP2011530735A (ja) * | 2008-08-08 | 2011-12-22 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | メモリモジュール内の独立制御式仮想メモリ装置 |
CN103150411A (zh) * | 2013-03-07 | 2013-06-12 | 东北石油大学 | 通用型嵌入式多路数据采集器及信号采集滤波方法 |
JP6370953B1 (ja) * | 2017-03-23 | 2018-08-08 | ファナック株式会社 | マルチランクsdram制御方法及びsdramコントローラ |
CN110455298A (zh) * | 2019-08-14 | 2019-11-15 | 灵动科技(北京)有限公司 | 车辆用定位方法及定位*** |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201810729D0 (en) | 2018-06-29 | 2018-08-15 | Nerudia Ltd | A method for manufacturing reconstituted plant material |
CN113194757B (zh) | 2018-12-18 | 2023-03-28 | 菲利普莫里斯生产公司 | 用于生产含有生物碱的材料的片材的方法和设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11312118A (ja) * | 1998-02-07 | 1999-11-09 | Lg Semicon Co Ltd | モジュ―ル制御回路を備えたメモリモジュ―ル |
JP2001035146A (ja) * | 1999-07-22 | 2001-02-09 | Hitachi Ltd | 半導体記憶装置 |
JP2006277870A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体記憶装置 |
WO2007095080A2 (en) * | 2006-02-09 | 2007-08-23 | Metaram, Inc. | Memory circuit system and method |
-
2008
- 2008-06-16 JP JP2008156811A patent/JP5292935B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11312118A (ja) * | 1998-02-07 | 1999-11-09 | Lg Semicon Co Ltd | モジュ―ル制御回路を備えたメモリモジュ―ル |
JP2001035146A (ja) * | 1999-07-22 | 2001-02-09 | Hitachi Ltd | 半導体記憶装置 |
JP2006277870A (ja) * | 2005-03-30 | 2006-10-12 | Elpida Memory Inc | 半導体記憶装置 |
WO2007095080A2 (en) * | 2006-02-09 | 2007-08-23 | Metaram, Inc. | Memory circuit system and method |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011530734A (ja) * | 2008-08-08 | 2011-12-22 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | 標準メモリモジュールとピン互換性のあるメモリモジュール内における独立制御可能且つ再構成可能な仮想メモリデバイス |
JP2011530735A (ja) * | 2008-08-08 | 2011-12-22 | ヒューレット−パッカード デベロップメント カンパニー エル.ピー. | メモリモジュール内の独立制御式仮想メモリ装置 |
US8788747B2 (en) | 2008-08-08 | 2014-07-22 | Hewlett-Packard Development Company, L.P. | Independently controlled virtual memory devices in memory modules |
US8924639B2 (en) | 2008-08-08 | 2014-12-30 | Hewlett-Packard Development Company, L.P. | Independently controllable and reconfigurable virtual memory devices in memory modules that are pin-compatible with standard memory modules |
CN103150411A (zh) * | 2013-03-07 | 2013-06-12 | 东北石油大学 | 通用型嵌入式多路数据采集器及信号采集滤波方法 |
JP6370953B1 (ja) * | 2017-03-23 | 2018-08-08 | ファナック株式会社 | マルチランクsdram制御方法及びsdramコントローラ |
US10474393B2 (en) | 2017-03-23 | 2019-11-12 | Fanuc Corporation | Multi-rank SDRAM control method and SDRAM controller |
CN110455298A (zh) * | 2019-08-14 | 2019-11-15 | 灵动科技(北京)有限公司 | 车辆用定位方法及定位*** |
CN110455298B (zh) * | 2019-08-14 | 2022-02-08 | 灵动科技(北京)有限公司 | 车辆用定位方法及定位*** |
Also Published As
Publication number | Publication date |
---|---|
JP5292935B2 (ja) | 2013-09-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5292935B2 (ja) | メモリモジュール制御方法及びメモリモジュール並びにデータ転送装置 | |
JP4777358B2 (ja) | 時間多重化誤り訂正符号化をサポートするメモリ・トランザクション・バースト動作及びメモリ構成部分 | |
US11327838B2 (en) | Memory device having error correction function and operating method thereof | |
US7574555B2 (en) | Memory system having daisy chained memory controllers | |
US7447805B2 (en) | Buffer chip and method for controlling one or more memory arrangements | |
JP4825993B2 (ja) | 複数のメモリハブモジュールを含むマルチプロセッサシステムおよびその方法 | |
US6895474B2 (en) | Synchronous DRAM with selectable internal prefetch size | |
US10762008B2 (en) | Delay circuit and write and read latency control circuit of memory, and signal delay method thereof | |
JP5430484B2 (ja) | 半導体記憶装置、及びその制御方法 | |
JP2004280790A (ja) | Ecc制御装置 | |
TW201519237A (zh) | 用於組態用於混合記憶體模組之記憶體之輸入/輸出之裝置及方法 | |
JP4199658B2 (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
JP4247262B2 (ja) | 集積回路装置 | |
KR20160122483A (ko) | 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법 | |
JP2023539737A (ja) | 複数のコマンドサブキュー及び対応するアービタを有するメモリコントローラ | |
WO2018163252A1 (ja) | 半導体記憶システム | |
US7840744B2 (en) | Rank select operation between an XIO interface and a double data rate interface | |
US20170076762A1 (en) | Memory device and electronic apparatus including the same | |
US5265053A (en) | Main memory DRAM interface | |
US20220300370A1 (en) | Configurable Error Correction Code (ECC) Circuitry and Schemes | |
JP5107776B2 (ja) | メモリコントローラ、メモリシステム、及びメモリデバイスへのデータの書込方法 | |
KR100298955B1 (ko) | 데이타처리시스템 | |
US20130097388A1 (en) | Device and data processing system | |
JP2013505520A (ja) | メモリ装置の構成可能メモリバンク | |
JP2009032055A (ja) | データ記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110512 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130205 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130407 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130514 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130527 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |