JP2009295850A - Method of manufacturing multi-layer circuit board, multi-layer circuit board obtained by the same, semiconductor chip-mounted substrate, and semiconductor package using this substrate - Google Patents

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茂晴 有家
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文男 井上
Sadao Ito
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  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide: a method of manufacturing a multi-layer circuit board, which prevents the reduction in a wiring area by reducing a via hole diameter (difference between a top diameter and a bottom diameter) of the multi-layer circuit board and is capable of forming fine wires and has high reliability; a multi-layer circuit board obtained by this manufacturing method; a semiconductor chip-mounted substrate; and a semiconductor package using this substrate. <P>SOLUTION: In the method of manufacturing a multi-layer circuit board, which includes a step of forming a first metal layer having one or more kinds of metal layers on an insulating layer, a step of forming apertures in the first metal layer and the insulating layer, a step of performing desmear processing of the inside of apertures, and a step of forming a second metal layer over the apertures and the first metal layer by electroless copper plating are sequentially performed. The multi-layer circuit board is obtained by this manufacturing method. The semiconductor chip-mounted substrate and the semiconductor package using this substrate are provided. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージに関する。   The present invention relates to a multilayer circuit board manufacturing method, a multilayer circuit board obtained therefrom, a semiconductor chip mounting board, and a semiconductor package using the board.

半導体パッケージの分野では、近年一層の高集積化及び高速対応化の要求が高まっている。これらに対応した半導体パッケージとして、半導体チップを、ガラスエポキシのコア基板上に絶縁層を形成した多層回路基板上に搭載したものが提案されている。このような半導体パッケージは、半導体チップ搭載基板の外部接続端子でさらにマザーボードと呼ばれるより大きな基板に搭載され、マザーボード内の配線によって相互に接続される。このような実装形態をとることによって、半導体チップの電極間隔である０．０５〜０．２５ｍｍを、０．５〜１．０ｍｍに広げてマザーボード上に実装することができる。   In the field of semiconductor packages, demands for higher integration and higher speed are increasing in recent years. As a semiconductor package corresponding to these, a package in which a semiconductor chip is mounted on a multilayer circuit board in which an insulating layer is formed on a glass epoxy core board has been proposed. Such a semiconductor package is mounted on a larger substrate called a mother board by external connection terminals of the semiconductor chip mounting substrate, and is connected to each other by wiring in the mother board. By adopting such a mounting form, 0.05 to 0.25 mm, which is the electrode interval of the semiconductor chip, can be expanded to 0.5 to 1.0 mm and mounted on the motherboard.

一般に多層回路基板の層間接続は、バイアホールを形成した後、バイアホール内に金属層をめっきで形成して行われる。電子機器の小型化、軽量化、高性能化の要求に応えるために、バイアホールの小径化が求められており、このため最近は、レーザでバイアホールを形成する方法が増えてきた。   In general, interlayer connection of a multilayer circuit board is performed by forming a via hole and then forming a metal layer by plating in the via hole. In order to meet the demands for miniaturization, weight reduction, and high performance of electronic devices, it is required to reduce the diameter of the via hole. For this reason, the number of methods for forming a via hole with a laser has recently increased.

各種のレーザの中でも特に炭酸ガスレーザはエポキシ樹脂、ポリイミド樹脂等の有機絶縁樹脂に高速で穴あけすることができ、プリント配線板用として工業的に最も多く用いられるようになったが、炭酸ガスレーザで穴あけした場合は、バイアホールの底部に樹脂の炭化物（スミア）が残存する。そこで、プラズマや過マンガン酸塩水溶液等を使用してスミアを除去するデスミア工程が必要である。   Among various types of lasers, carbon dioxide lasers can drill holes in organic insulating resins such as epoxy resins and polyimide resins at high speed, and are most frequently used industrially for printed wiring boards. In this case, resin carbide (smear) remains at the bottom of the via hole. Therefore, a desmear process for removing smear using plasma, a permanganate aqueous solution, or the like is necessary.

デスミア工程の際、プラズマや過マンガン酸水溶液によって、バイアホールの底部のみではなく、基板表面の絶縁層も処理される。このため、デスミアによって、絶縁層表面の粗さまたは官能基が変化してしまい、アディティブ法においては、その後絶縁層表面に形成される金属と絶縁層との接着強度（ピール強度）が低下する問題がある。このようなアディティブ法の問題を解決するために、最近では特許文献１に示すように、５μｍ以下の銅箔を貼り付けた絶縁層を内層回路に積層し、レーザによるバイアホールを開口後、デスミア工程、第２の金属層として薄付け無電解銅めっきを行い、電気めっきレジストを形成した後に電気銅めっきを行う工程と、電気めっきレジストを除去し、パターン部以外の銅をエッチング除去することで内層接続と回路形成する工程とを有する工法がある。このとき回路の配線密度は略導体幅／導体間隔（以下、Ｌ／Ｓという）＝２５μｍ／２５μｍである。また、特許文献２に示すように、ビルドアップ層（絶縁層）上にスパッタリングによりＮｉ、Ｃｒ、Ｃｕ等の第２の金属層を形成し、レーザによるバイアホールを開口後、デスミア工程、金属層としてスパッタリングによりＮｉ、Ｃｕ等の金属層を形成し、電気めっきレジストを形成した後に電気銅めっきを行う工程と、電気めっきレジストを除去し、パターン部以外の銅をエッチング除去することで内層接続と回路形成する工程とを有する工法がある。このとき回路の配線密度は略Ｌ／Ｓ＝１２．５μｍ／１２．５μｍである。   In the desmear process, not only the bottom of the via hole but also the insulating layer on the substrate surface is treated with plasma or a permanganate aqueous solution. For this reason, the roughness or functional group of the insulating layer surface changes due to desmear, and in the additive method, the adhesion strength (peel strength) between the metal formed on the insulating layer surface and the insulating layer thereafter decreases. There is. In order to solve the problem of the additive method, recently, as shown in Patent Document 1, an insulating layer with a copper foil of 5 μm or less is laminated on an inner layer circuit, and after opening a via hole by a laser, desmearing is performed. By performing thin electroless copper plating as a second metal layer, forming an electroplating resist, and then performing electrocopper plating, removing the electroplating resist, and etching away copper other than the pattern portion There is a construction method having an inner layer connection and a circuit forming step. At this time, the wiring density of the circuit is approximately conductor width / conductor interval (hereinafter referred to as L / S) = 25 μm / 25 μm. Moreover, as shown in Patent Document 2, a second metal layer such as Ni, Cr, Cu or the like is formed by sputtering on a buildup layer (insulating layer), and a via hole is opened by a laser, followed by a desmear process, a metal layer Forming a metal layer of Ni, Cu, etc. by sputtering, forming an electroplating resist, and then performing electrolytic copper plating; removing the electroplating resist; and etching away copper other than the pattern portion to connect the inner layer And a method of forming a circuit. At this time, the wiring density of the circuit is approximately L / S = 12.5 μm / 12.5 μm.

特開２００３−０８６９３８号公報JP 2003-086938 A 特開２００４−２３５６０１号公報JP 2004-235601 A

特許文献１による方法は、金属層が５μｍ以下のため、Ｌ／Ｓ＝２５μｍ／２５μｍ未満の配線になると、金属層５μｍ以下の厚みをエッチングする際、同時に回路もエッチングされてしまい、回路が細くなる等の回路精度に悪影響を及ぼす。また、特許文献２による方法は、金属層をスパッタリングにより形成するため、バイアホールのトップ径とボトム径の差を大きくして、角度（テーパ角）のついた穴壁にしなければならない。そのため、配線面積が少なくなり高密度化の阻害要因となっている。   In the method according to Patent Document 1, since the metal layer is 5 μm or less, if the wiring is less than L / S = 25 μm / 25 μm, the circuit is also etched at the same time when the thickness of the metal layer is 5 μm or less. This adversely affects the circuit accuracy. In the method according to Patent Document 2, since the metal layer is formed by sputtering, the difference between the top diameter and the bottom diameter of the via hole must be increased to form a hole wall with an angle (taper angle). For this reason, the wiring area is reduced, which is an impediment to high density.

本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、多層回路基板のバイアホール径（トップ径とボトム径の差）を極力小さくして配線面積の低下を防ぐとともに微細配線の形成も可能で、かつ信頼性の高い多層回路基板の製造方法及びこれから得られる多層回路基板、半導体チップ搭載基板、並びにその基板を用いた半導体パッケージを提供することである。   The object of the present invention is to improve the above-mentioned problems of the prior art, and the object is to reduce the via hole diameter (difference between the top diameter and the bottom diameter) of the multilayer circuit board as much as possible to reduce the wiring area. By providing a highly reliable multilayer circuit board manufacturing method, a multilayer circuit board obtained therefrom, a semiconductor chip mounting board, and a semiconductor package using the board is there.

上記目的を達成するために、本発明は次のように構成される。
（１） 絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程を含む多層回路基板の製造方法であって、前記第１の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、前記開口部及び前記第１の金属層上を無電解銅めっきによる第２の金属層をさらに形成する工程を順次行うことを特徴とする多層回路基板の製造方法。
（２） 前記デスミア処理する工程は、ドライプロセスで行う工程である上記（１）に記載の多層回路基板の製造方法。
（３） 前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である上記（１）に記載の多層回路基板の製造方法。
（４） 前記開口を形成する工程は、レーザ加工による工程である上記（１）〜（３）の何れかに記載の多層回路基板の製造方法。
（５） 前記絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程は、１層以上をドライプロセスで形成する工程を有する上記（１）〜（４）の何れかに記載の多層回路基板の製造方法。
（６） 前記第１の金属層の厚みは１μｍ以下である上記（１）〜（５）の何れかに記載の多層回路基板の製造方法。
（７） 前記絶縁層の表面粗さを、平均粗さ（Ｒａ）で１μｍ以下に形成する工程をさらに有する上記（１）〜（６）いずれかに記載の多層回路基板の製造方法。
（８） 上記（１）〜（７）の何れかに記載の多層回路基板の製造方法で製造された多層回路基板。
（９） 上記（８）に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられる半導体チップ搭載基板。
（１０） 上記（９）に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。 In order to achieve the above object, the present invention is configured as follows.
(1) A method of manufacturing a multilayer circuit board including a step of forming a first metal layer having one or more types of metal layers on an insulating layer, wherein openings are formed in the first metal layer and the insulating layer. A multilayer circuit board comprising: a step of desmearing the inside of the opening; and a step of further forming a second metal layer by electroless copper plating on the opening and the first metal layer. Production method.
(2) The method for manufacturing a multilayer circuit board according to (1), wherein the desmear process is a dry process.
(3) The method of manufacturing a multilayer circuit board according to (1), wherein the desmear process is a process using a dry process and a wet process in combination.
(4) The method for manufacturing a multilayer circuit board according to any one of (1) to (3), wherein the step of forming the opening is a step by laser processing.
(5) Any of the above (1) to (4), wherein the step of forming the first metal layer having one or more types of metal layers on the insulating layer includes a step of forming one or more layers by a dry process. A method for producing a multilayer circuit board as described in 1. above.
(6) The method for manufacturing a multilayer circuit board according to any one of (1) to (5), wherein the thickness of the first metal layer is 1 μm or less.
(7) The method for producing a multilayer circuit board according to any one of (1) to (6), further including a step of forming the surface roughness of the insulating layer to be 1 μm or less in terms of average roughness (Ra).
(8) A multilayer circuit board manufactured by the method for manufacturing a multilayer circuit board according to any one of (1) to (7).
(9) A semiconductor chip mounting board using the multilayer circuit board according to (8), wherein a semiconductor chip connection terminal is provided on one surface of the multilayer circuit board and an external connection terminal is provided on the other surface. Chip mounting substrate.
(10) A semiconductor package comprising the semiconductor chip mounting substrate according to (9), a semiconductor chip mounted in a semiconductor chip mounting region, and a sealing resin that seals at least a face surface of the semiconductor chip.

本発明の多層回路基板の製造方法によれば、バイアホールのボトム径とトップ径の差が小さくなるため、バイアホール径を小さくすることが可能である。特にビルドアップ材の厚みが厚くなるに従い効果は大である。また、デスミア工程でスミアを確実に除去可能であるとともに絶縁層と配線の接着強度の低下を防ぎ、かつ微細配線の形成も可能で、信頼性の高い多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージを提供することができる。さらに、本発明の基板の製造方法によれば、デスミアの際に絶縁樹脂と金属との接着強度が低下することがなく、耐リフロー性及び温度サイクル試験での信頼性を向上することができるため、実装信頼性に優れた多層回路基板、半導体チップ搭載基板、半導体パッケージを作製することができる。   According to the method for manufacturing a multilayer circuit board of the present invention, since the difference between the bottom diameter and the top diameter of the via hole is reduced, the via hole diameter can be reduced. In particular, the effect increases as the thickness of the build-up material increases. In addition, it is possible to reliably remove smear in the desmear process, prevent a decrease in the adhesive strength between the insulating layer and the wiring, and also to form a fine wiring, and a highly reliable multilayer circuit board, semiconductor chip mounting board, and this board. A semiconductor package using can be provided. Furthermore, according to the substrate manufacturing method of the present invention, the adhesion strength between the insulating resin and the metal does not decrease during desmearing, and the reflow resistance and the reliability in the temperature cycle test can be improved. A multilayer circuit board, a semiconductor chip mounting board, and a semiconductor package having excellent mounting reliability can be manufactured.

以下、図面を用いて本発明の実施の形態を説明する。なお、多層回路基板として、半導体チップ搭載基板を例として説明するが、特に、これに限定されるものではない。
（半導体チップ搭載基板）
図１に、本発明の半導体チップ搭載基板の一実施例（片面ビルドアップ層２層）の断面模式図を示す。ここでは、ビルドアップ層１０４を片面にのみ形成した実施形態で説明するが、必要に応じてビルドアップ層１０４は両面に形成しても良い。本発明の半導体チップ搭載基板は、図１に示すように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子（図示しない。）及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板１００の反対側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子１０１と第２の層間接続端子１０３は、コア基板１００の第１の層間接続用バイアホール（以下、「第１のバイアホール」という。）１０２を介して電気的に接続される。コア基板１００の第２の配線１０６ｂ上には、ビルドアップ層１０４が形成され、ビルドアップ層１０４上には第３の層間接続端子（図示しない。）を含む第３の配線１０６ｃが形成され、第２の層間接続端子１０３と第３の層間接続端子は、第２の層間接続用ブラインドバイアホール（以下、「第２のバイアホール」という。）１０８を介して電気的に接続される。ビルドアップ層１０４が複数形成される場合は、同様の構造を積層し、例えば、第３の配線１０６ｃ中、第３の層間接続端子は次のビルドアップ層１０４の層間接続端子と、第３の層間接続用ブラインドバイアホール（以下、「第３のバイアホール」という。）１０５を介して電気的に接続される。最外層のビルドアップ層１０４上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子１０１等を共用することも可能である。更に、最外層のビルドアップ層１０４上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In addition, although a semiconductor chip mounting board | substrate is demonstrated as an example as a multilayer circuit board, it does not specifically limit to this.
(Semiconductor chip mounting substrate)
FIG. 1 shows a schematic cross-sectional view of one embodiment (two-sided build-up layer) of a semiconductor chip mounting substrate of the present invention. Here, an embodiment in which the buildup layer 104 is formed only on one side will be described, but the buildup layer 104 may be formed on both sides as necessary. As shown in FIG. 1, the semiconductor chip mounting substrate of the present invention has a semiconductor chip connection terminal (not shown) and a first interlayer connection terminal on a core substrate 100 which is an insulating layer on the side where the semiconductor chip is mounted. A first wiring 106 a including 101 is formed. A second wiring 106 b including the second interlayer connection terminal 103 is formed on the opposite side of the core substrate 100, and the first interlayer connection terminal 101 and the second interlayer connection terminal 103 are connected to the first interlayer connection terminal 103. Are electrically connected via an interlayer connection via hole (hereinafter referred to as a “first via hole”) 102. A buildup layer 104 is formed on the second wiring 106 b of the core substrate 100, and a third wiring 106 c including a third interlayer connection terminal (not shown) is formed on the buildup layer 104. The second interlayer connection terminal 103 and the third interlayer connection terminal are electrically connected through a second interlayer connection blind via hole (hereinafter referred to as “second via hole”) 108. When a plurality of buildup layers 104 are formed, the same structure is stacked. For example, in the third wiring 106c, the third interlayer connection terminal is connected to the interlayer connection terminal of the next buildup layer 104, and the third It is electrically connected through an interlayer connection blind via hole (hereinafter referred to as “third via hole”) 105. On the outermost buildup layer 104, external connection terminals 107 connected to the mother board are formed. The shape of the wiring, the arrangement of each connection terminal, and the like are not particularly limited, and can be appropriately designed for manufacturing a semiconductor chip to be mounted and a target semiconductor package. Further, the semiconductor chip connection terminal and the first interlayer connection terminal 101 can be shared. Furthermore, an insulating coating 109 such as a solder resist may be provided on the outermost buildup layer 104 as necessary.

（コア基板）
コア基板１００の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。有機基材としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタアクリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、これらの樹脂をガラスクロスやガラス不織布などと一体になるように成形したものでもよい。 (Core substrate)
The material of the core substrate 100 is not particularly limited, but an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate, or the like can be used. As the organic substrate, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used. Furthermore, it is more preferable that a thermosetting organic insulating material is a main component. Thermosetting resins include phenol resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, silicone resin, resin synthesized from cyclopentadiene, tris (2-hydroxyethyl) ) Resin containing isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimethacrylate, furan resin, ketone resin, xylene resin, thermosetting containing condensed polycyclic aromatic Resin, benzocyclobutene resin, etc. can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer. Moreover, what shape | molded these resin so that it might become integral with a glass cloth, a glass nonwoven fabric, etc. may be used.

熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２ ６５〜７５％、Ａｌ２Ｏ３ ０．５〜４％、ＣａＯ ５〜１５％、ＭｇＯ ０．５〜４％、Ｎａ２Ｏ １０〜２０％）、ホウ珪酸ガラス（成分例：ＳｉＯ２ ６５〜８０％、Ｂ２Ｏ３ ５〜２５％、Ａｌ２Ｏ３ １〜５％、ＣａＯ ５〜８％、ＭｇＯ ０．５〜２％、Ｎａ２Ｏ ６〜１４％、Ｋ２Ｏ １〜６％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。コア基板１００の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ（Ｉｎｔｅｒｓｔｉｔｉａｌ Ｖｉａ Ｈｏｌｅ）形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。 In consideration of the thermal expansion coefficient and insulation, it is preferable to use ceramic or glass. Among the glass, non-photosensitive glass includes soda lime glass (component example: SiO 2 65 to 75%, Al 2 O 3 0.5 to 4%, CaO 5 to 15%, MgO 0.5 to 4%, Na 2 O 10-20%), borosilicate glass (component example: SiO 2 65-80%, B 2 O 3 5-25%, Al 2 O 3 1-5%, CaO 5-8%, MgO 0.5 ˜2%, Na 2 O 6-14%, K 2 O 1-6%) and the like. Also, it includes those containing gold ions and silver ions as a photosensitive agent into Li 2 O-SiO 2 based crystallized glass as photosensitive glass. The thickness of the core substrate 100 is in the range of 100 to 800 μm, which is preferable in terms of IVH (interstitial via hole) formation, and more preferably in the range of 150 to 500 μm.

（ビルドアップ層）
絶縁層であるビルドアップ層１０４は、絶縁材料からなるのが好ましい。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。さらに熱硬化性の有機絶縁材料が主成分であることがより好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタアクリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。ビルドアップ層１０４の形成方法としては、ワニス状の絶縁材料をスピンコータ、コンマコータ、印刷等で形成した後、乾燥、硬化して形成することができる。また、フィルム状に予め形成し、プレスやラミネートでコア基板１００に接着することもできる。絶縁材料によってはガラスクロスや不織布に材料を含浸させ、プリプレグ状にしてから接着して形成することもできる。さらに、金属箔にワニスを塗布し、乾燥後コア基板１００に接着することもできる。 (Build-up layer)
The build-up layer 104 that is an insulating layer is preferably made of an insulating material. As the insulating material, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used. Furthermore, it is more preferable that a thermosetting organic insulating material is a main component. Thermosetting resins include phenol resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, silicone resin, resin synthesized from cyclopentadiene, tris (2-hydroxyethyl) ) Resin containing isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimethacrylate, furan resin, ketone resin, xylene resin, thermosetting containing condensed polycyclic aromatic Resin, benzocyclobutene resin, etc. can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer. A filler may be added to the insulating material. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina. As a method for forming the buildup layer 104, a varnish-like insulating material can be formed by spin coater, comma coater, printing or the like, and then dried and cured. Alternatively, it may be formed in advance in a film shape and bonded to the core substrate 100 by pressing or laminating. Depending on the insulating material, it can be formed by impregnating a glass cloth or non-woven fabric with the material, forming a prepreg, and then bonding. Furthermore, varnish can be apply | coated to metal foil and it can also adhere | attach on the core board | substrate 100 after drying.

（熱膨張係数）
半導体チップの熱膨張係数とコア基板１００の熱膨張係数とが近似していて、かつコア基板１００の熱膨張係数とビルドアップ層（絶縁層）１０４の熱膨張係数とが近似していることが好ましい。さらに、半導体チップ、コア基板１００、ビルドアップ層（絶縁層）１０４の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。具体的には、コア基板１００の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。ビルドアップ層（絶縁層）１０４の熱膨張係数α３は１０〜６０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜５０ｐｐｍ／℃である。熱膨張係数の測定は、ＴＭＡ（Ｔｈｅｒｍｏ−Ｍｅｃｈａｎｉｃａｌ Ａｎａｌｙｓｉｓ）を用いＪＩＳ−Ｃ６４８１に準拠して測定を行うことができる。 (Coefficient of thermal expansion)
The thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the core substrate 100 are approximated, and the thermal expansion coefficient of the core substrate 100 and the thermal expansion coefficient of the buildup layer (insulating layer) 104 are approximated. preferable. Furthermore, when the thermal expansion coefficients of the semiconductor chip, the core substrate 100, and the buildup layer (insulating layer) 104 are α1, α2, and α3 (ppm / ° C.), it is more preferable that α1 ≦ α2 ≦ α3. Specifically, the thermal expansion coefficient α2 of the core substrate 100 is preferably 7 to 13 ppm / ° C, and more preferably 9 to 11 ppm / ° C. The thermal expansion coefficient α3 of the buildup layer (insulating layer) 104 is preferably 10 to 60 ppm / ° C, and more preferably 10 to 50 ppm / ° C. The thermal expansion coefficient can be measured according to JIS-C6481 using TMA (Thermo-Mechanical Analysis).

（ヤング率）
ビルドアップ層（絶縁層）１０４のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層（絶縁層）１０４中の充填材は、ビルドアップ層（絶縁層）１０４の熱膨張係数が１０〜６０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。ヤング率の測定は、例えばＡＵＴＯＧＲＡＰＨ（島津製作所製、商品名、「ＡＵＴＯＧＲＡＰＨ」は登録商標。」を用いＪＩＳ−Ｋ７１２７に準拠して測定を行うことができる。 (Young's modulus)
The Young's modulus of the buildup layer (insulating layer) 104 is preferably 1 to 5 GPa in terms of stress relaxation against thermal stress. The filler in the buildup layer (insulating layer) 104 is appropriately adjusted so that the buildup layer (insulating layer) 104 has a thermal expansion coefficient of 10 to 60 ppm / ° C. and a Young's modulus of 1 to 5 GPa. It is preferable to add. The Young's modulus can be measured in accordance with JIS-K7127, for example, using AUTOGRAPH (manufactured by Shimadzu Corporation, trade name, “AUTOGRAPH” is a registered trademark).

（平坦性）
コア基板１００及びビルドアップ層１０４等の絶縁層の表面の平坦性は、平均粗さ（Ｒａ）で１．０μｍ以下、特に０．０１〜１．０μｍが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。同様に配線表面の平坦性も、平均粗さ（Ｒａ）で１．０μｍ以下であることが好ましく、更に０．０１〜０．４μｍであることがより好ましい。すなわち、前記コア基板１００と前記第１の配線１０６ａとの界面、前記コア基板１００と前記第２の配線１０６ｂとの界面、前記第２の配線１０６ｂと前記ビルドアップ層（絶縁層）１０４の界面、前記ビルドアップ層（絶縁層）１０４と前記第３の配線１０６ｃとの界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下であるのが好ましい。特に０．０１〜１．０μｍが好ましく、更に０．０１〜０．４μｍであることがより好ましい。本発明において、Ｒａは、上述のように平均粗さであり、例えば触針式表面粗さ計 サーフテストＳＶ−４００（株式会社ミツトヨ製、商品名）を用いて測定することができる（ＪＩＳ Ｃ ６４８１参照）。 (Flatness)
As for the flatness of the surface of the insulating layer such as the core substrate 100 and the buildup layer 104, the average roughness (Ra) is 1.0 μm or less, particularly 0.01 to 1.0 μm is preferable from the viewpoint of high-speed electric signal transmission characteristics. Furthermore, it is more preferable that it is 0.01-0.4 micrometer. When the thickness exceeds 1.0 μm, the width variation of the formed wiring is large, and the attenuation of the high-speed electrical signal tends to be large. If it is less than 0.01 μm, the peel strength tends to be insufficient. Similarly, the flatness of the wiring surface is preferably 1.0 μm or less in terms of average roughness (Ra), and more preferably 0.01 to 0.4 μm. That is, the interface between the core substrate 100 and the first wiring 106a, the interface between the core substrate 100 and the second wiring 106b, and the interface between the second wiring 106b and the buildup layer (insulating layer) 104 As for the interface between the build-up layer (insulating layer) 104 and the third wiring 106c, it is preferable that the unevenness of at least one of the interfaces is 1.0 μm or less in terms of Ra. In particular, 0.01 to 1.0 μm is preferable, and 0.01 to 0.4 μm is more preferable. In the present invention, Ra is an average roughness as described above, and can be measured using, for example, a stylus type surface roughness meter Surf Test SV-400 (trade name, manufactured by Mitutoyo Corporation) (JIS C 6481).

（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。 (Manufacturing method of semiconductor chip mounting substrate)
The semiconductor chip mounting substrate can be manufactured by a combination of the following manufacturing methods. The order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.

（絶縁層上の第１の金属層の形成）
コア基板１００及びビルドアップ層１０４等の絶縁層上に１種類以上の金属層を有する第１の金属層を形成する方法として、スパッタリング、真空加熱蒸着、真空ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などがある。スパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタリングで形成できる金属層としては、Ｃｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｚｎ、Ｃｕまたはこれらの合金であることが好ましい。
スパッタリングで形成できる１層の金属層の厚みは１〜１０００ｎｍ程度であり、連続して複数層の金属層を形成して第１の金属層とすることも可能である。このような例として、例えばスパッタリングで絶縁層上に金属を形成する場合は、絶縁層との接着性を向上させるために１層目に下地金属を形成する。下地金属の膜厚は特に５〜２００ｎｍが好ましく、金属としてはＮｉ、Ｃｒ、Ｚｎ、Ｃｏ及びそれらの合金が好ましい。２層目以降は必要に応じて金属種及び厚みを選択すればよいが、多層回路基板の配線を形成する場合は、Ｃｕをターゲットにして５〜１０００ｎｍスパッタリングして２層目の薄膜銅層を形成するのが好ましい。薄膜銅層の膜厚は特に１００〜５００ｎｍが好ましく、２００〜３００ｎｍがより好ましい。また、１層目の下地金属と２層目以降の薄膜銅層を合わせた第１の金属層全体としての厚みは、１０００ｎｍ（１μｍ）以下が好ましい。
なお、本発明における第１の金属層とは、バイアホールのための開口を形成する前に、コア基板１００及びビルドアップ層１０４等の絶縁層上に形成される金属層をいう。 (Formation of first metal layer on insulating layer)
As a method for forming the first metal layer having one or more metal layers on the insulating layer such as the core substrate 100 and the buildup layer 104, there are sputtering, vacuum heating deposition, vacuum EB (Electron Beam) deposition, and the like. As the sputtering apparatus, dipolar sputtering, tripolar sputtering, quadrupolar sputtering, magnetron sputtering, mirrortron sputtering, or the like can be used. The metal layer that can be formed by sputtering is preferably Cr, Ni, Co, Pd, Zr, Zn, Cu, or an alloy thereof.
The thickness of one metal layer that can be formed by sputtering is about 1 to 1000 nm. It is also possible to form a plurality of metal layers in succession to form the first metal layer. For example, when a metal is formed on the insulating layer by sputtering, for example, a base metal is formed in the first layer in order to improve adhesion to the insulating layer. The film thickness of the base metal is particularly preferably 5 to 200 nm, and Ni, Cr, Zn, Co, and alloys thereof are preferable as the metal. For the second and subsequent layers, the metal type and thickness may be selected as necessary. However, when forming the wiring of the multilayer circuit board, the second thin film copper layer is formed by sputtering 5 to 1000 nm using Cu as a target. Preferably formed. The film thickness of the thin copper layer is particularly preferably 100 to 500 nm, and more preferably 200 to 300 nm. Further, the total thickness of the first metal layer including the first base metal and the second and subsequent thin film copper layers is preferably 1000 nm (1 μm) or less.
In addition, the 1st metal layer in this invention means the metal layer formed on insulating layers, such as the core board | substrate 100 and the buildup layer 104, before forming the opening for a via hole.

（絶縁層上の配線形成方法）
コア基板１００及びビルドアップ層１０４等の絶縁層上の配線形成方法としては、絶縁層上に１種類以上の第１の金属層を形成し、この第１の金属層の不要な箇所をエッチング除去する方法（サブトラクティブ法）、絶縁層上に１種類以上の第１の金属層を形成し、その後電解めっきで必要な配線を形成した後、第１の金属層をエッチングで除去する方法（セミアディティブ法）、絶縁層上の必要な箇所にのみめっき処理により配線を形成する方法（アディティブ法）がある。 (Method of forming wiring on insulating layer)
As a method of forming wiring on insulating layers such as the core substrate 100 and the build-up layer 104, one or more types of first metal layers are formed on the insulating layers, and unnecessary portions of the first metal layers are removed by etching. A method (subtractive method), a method in which one or more types of first metal layers are formed on an insulating layer, and then a wiring necessary for electrolytic plating is formed, and then the first metal layer is removed by etching (semi-solid method). There is a method (additive method) in which wiring is formed only by a plating process at a necessary place on the insulating layer.

（バイアホール）
コア基板１００に設ける第１のバイアホール、及びビルドアップ層１０４に設ける第２、第３のバイアホールは、コア基板１００やビルドアップ層１０４の絶縁層上に１種類以上の第１の金属層を形成した後、この第１の金属層側から絶縁層を開口して、バイアホールを形成する。
また、コア基板１００に設ける第１のバイアホールは、コア基板１００の片面に金属層を形成した後、絶縁層側から開口してバイアホールを形成してもよい。 (Bahia Hall)
The first via hole provided in the core substrate 100 and the second and third via holes provided in the build-up layer 104 are one or more types of first metal layers on the insulating layer of the core substrate 100 or the build-up layer 104. Then, an insulating layer is opened from the first metal layer side to form a via hole.
In addition, the first via hole provided in the core substrate 100 may be opened from the insulating layer side to form a via hole after a metal layer is formed on one side of the core substrate 100.

（開口を形成する方法）
開口を形成する方法としては、パンチやドリルなどの機械加工、レーザビームによる加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがあるが、微細な穴を加工できることや金属と絶縁層を同時に穴加工しやすいという観点から、特にレーザビームを使用するのがより好ましい。使用するレーザは限定されるものではなく、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。
レーザにより開口を形成する方法としては、銅箔上に直接レーザ光を照射するダイレクトレーザ穴あけ法や、開口径と同じ大きさの窓穴をフォトリソ法により形成した後、窓穴より大きなレーザ光を照射するコンフォーマル穴あけ法、開口径より大きな窓穴を銅箔上に形成した後、窓穴径と同じ径のレーザ光を照射して穴あけを行うラージウインドウ法の何れでもよいが、工数が少ない点からダイレクトレーザ穴あけ法が好ましい。 (Method of forming an opening)
Methods for forming openings include mechanical processing such as punching and drilling, laser beam processing, chemical etching processing using chemicals, and dry etching methods using plasma. In particular, it is more preferable to use a laser beam from the viewpoint that it is easy to drill holes simultaneously. The laser to be used is not limited, and a carbon dioxide laser, a YAG laser, an excimer laser, or the like can be used.
As a method of forming an opening with a laser, a direct laser drilling method in which laser light is directly irradiated on a copper foil, or a window hole having the same size as the opening diameter is formed by a photolithography method, and then a laser beam larger than the window hole is irradiated. Irradiation conformal drilling method, large window method of forming a hole on the copper foil that is larger than the opening diameter, and then irradiating with laser beam with the same diameter as the window hole diameter may be used. From the viewpoint, the direct laser drilling method is preferable.

（開口のテーパ角）
図９に開口部の断面図を示す。開口底部の第２の配線１０６ｂ側の直径（ボトム径）をＢ、開口の第１の金属層１０６ｃ１側の直径（トップ径）をＴ、ビルドアップ層（絶縁層）１０４の厚みをｔとしたとき、テーパ角θは（１）式で表すことができる。 (Taper angle of opening)
FIG. 9 shows a sectional view of the opening. The diameter (bottom diameter) on the second wiring 106b side at the bottom of the opening is B, the diameter (top diameter) on the first metal layer 106c1 side of the opening is T, and the thickness of the buildup layer (insulating layer) 104 is t. The taper angle θ can be expressed by equation (1).

Figure 2009295850
基板の配線収容率を高めるためには、ボトム径Ｂを一定とした場合、トップ径Ｔとボトム径Ｂの差が小さいことが好ましい。しかし、トップ径Ｔとボトム径Ｂの差が小さくなるに従い、テーパ角が９０度に近くなるため、スパッタリングや蒸着などを用いて開口部の側壁に金属を形成する場合は、良好な金属層を形成することが困難になる。スパッタリングの場合は、テーパ角は６５度以下が好ましい。
Figure 2009295850
 In order to increase the wiring accommodation ratio of the substrate, it is preferable that the difference between the top diameter T and the bottom diameter B is small when the bottom diameter B is constant. However, as the difference between the top diameter T and the bottom diameter B becomes smaller, the taper angle becomes closer to 90 degrees. Therefore, when forming a metal on the side wall of the opening by sputtering or vapor deposition, a good metal layer is formed. It becomes difficult to form. In the case of sputtering, the taper angle is preferably 65 degrees or less.

（デスミア）
前述の方法により形成されたバイアホールのスミア除去としては、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。さらに、プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理があり、必要に応じて選択できる。これらの処理に使用するガスとしては、窒素、酸素、アルゴン、フレオン（ＣＦ４）、またはこれらの混合ガスが好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。 (Desmear)
As the smear removal of the via hole formed by the above-described method, a dry process, a wet process, or a process using a combination of a dry process and a wet process as necessary can be used. As the dry treatment, plasma treatment, reverse sputtering treatment, or ion gun treatment can be used. Furthermore, plasma processing includes atmospheric pressure plasma processing, vacuum plasma processing, and RIE (Reactive Ion Etching) processing, which can be selected as necessary. As a gas used for these treatments, nitrogen, oxygen, argon, freon (CF 4 ), or a mixed gas thereof is preferable. For the wet treatment, an oxidizing agent such as chromate or permanganate can be used, but can also be carried out with water, an acid or alkali solution, a solvent, or the like, if necessary. Furthermore, it is also possible to use ultrasonic waves during wet processing. In the treatment using both the dry treatment and the wet treatment, the wet treatment may be performed after the dry treatment, or the dry treatment may be performed after the wet treatment. These selections may be appropriately selected depending on the insulating material to be used.

（層間接続）
層間接続は、コア基板に設けた第１のバイアホール及びビルドアップ層に設けた第２、第３のバイアホールに層間接続めっきや導電性ペーストを充填することで行われる。また、配線形成方法としてセミアディティブ法を用いる場合は、めっきで配線を形成する際に同時に層間接続を行うこともでき、効率的で好ましい。この場合、層間接続めっきは、下地めっきとしての薄付け無電解銅めっき層（第２の金属層）と、厚付けのための電解銅めっき層を備えるのが望ましい。 (Interlayer connection)
The interlayer connection is performed by filling the first via hole provided in the core substrate and the second and third via holes provided in the buildup layer with interlayer connection plating or conductive paste. In addition, when a semi-additive method is used as a wiring forming method, interlayer connection can be simultaneously performed when forming a wiring by plating, which is efficient and preferable. In this case, the interlayer connection plating preferably includes a thin electroless copper plating layer (second metal layer) as a base plating and an electrolytic copper plating layer for thickening.

（サブトラクティブ法による配線形成）
前述の方法で形成された金属層（第１、第２の金属層、電解銅めっき層を含む。）の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属層（第１、第２の金属層、電解銅めっき層を含む。）をエッチング除去し、配線を形成することができる。例えば、金属層（第１、第２の金属層、電解銅めっき層を含む。）が銅層の場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅層の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。また、金属層（第１、第２の金属層、電解銅めっき層を含む。）が複数の金属から構成される場合は、それぞれ適切なエッチング液を組み合わせてエッチングを行うことができる。 (Wiring formation by subtractive method)
An etching resist is formed in a portion that becomes a wiring of the metal layer (including the first and second metal layers and the electrolytic copper plating layer) formed by the above-described method, and a chemical etching solution is formed in a portion exposed from the etching resist. Then, unnecessary metal layers (including the first and second metal layers and the electrolytic copper plating layer) are removed by etching to form wiring. For example, when the metal layer (including the first and second metal layers and the electrolytic copper plating layer) is a copper layer, the etching resist can be an etching resist material that can be used for a normal wiring board, The resist ink is formed by silk screen printing, or a photosensitive dry film for etching resist is laminated on the copper layer, and a photomask that transmits light is superimposed on the wiring shape on top of it. The part which has not been removed is formed by removing with a developer. As the chemical etching solution, a chemical etching solution used for a normal wiring board, such as a solution of cupric chloride and hydrochloric acid, a ferric chloride solution, a solution of sulfuric acid and hydrogen peroxide, and an ammonium persulfate solution can be used. Moreover, when a metal layer (a 1st, 2nd metal layer and an electrolytic copper plating layer are comprised) is comprised from a some metal, it can etch, combining an appropriate etching liquid, respectively.

（セミアディティブ法による配線形成）
前述の方法で形成された金属層（第１、第２の金属層）上に、めっきレジストを必要なパターンに形成し、金属層（第１、第２の金属層）を介して電解めっきにより配線を形成できる。その後、めっきレジストを剥離し、最後に金属層（第１、第２の金属層）をエッチング等により除去し、配線が形成できる。セミアディティブ法では、層間接続と配線形成を同時に行うことができ、効率的で好ましい。 (Wiring formation by semi-additive method)
A plating resist is formed in a necessary pattern on the metal layers (first and second metal layers) formed by the above-described method, and electrolytic plating is performed through the metal layers (first and second metal layers). Wiring can be formed. Thereafter, the plating resist is peeled off, and finally the metal layers (first and second metal layers) are removed by etching or the like to form wiring. The semi-additive method is efficient and preferable because interlayer connection and wiring formation can be performed simultaneously.

（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図２に示すように（内層配線、層間接続端子等は省略。）、半導体チップ接続端子１６より内側に外部接続端子を形成したファン−インタイプや、図３に示すような半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。 (Wiring shape)
The shape of the wiring is not particularly limited, but at least a semiconductor chip connection terminal (wire bond terminal, etc.) is mounted on the side where the semiconductor chip is mounted, and an external connection terminal (solder ball, etc.) electrically connected to the motherboard on the opposite side Are installed), a developed wiring connecting them, an interlayer connection terminal, and the like. The wiring arrangement is not particularly limited, but as shown in FIG. 2 (inner layer wiring, interlayer connection terminals, etc. are omitted), a fan-in type in which external connection terminals are formed inside the semiconductor chip connection terminals 16, A fan-out type in which external connection terminals 19 are formed outside the semiconductor chip connection terminals 16 as shown in FIG. 3 or a combination of these may be used.

図２は本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。また、図３は、本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。図中、１３は、半導体パッケージ領域である。フリップチップタイプの場合、１４はダイボンドフィルム接着領域、１５は半導体チップ搭載領域、１６は半導体チップ接続端子である。ワイヤボンドタイプの場合、１７はダイボンドフィルム接着領域、１８は半導体チップ搭載領域である。また、１９は外部接続端子、２０は展開配線である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を形成することもできる。ダミーパターン２１の形状や配置も特には問わないが、半導体チップ搭載領域１５、１８に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。   FIG. 2 is a plan view of a fan-in type semiconductor chip mounting substrate according to an embodiment of the present invention. FIG. 3 is a plan view of a fan-out type semiconductor chip mounting substrate according to another embodiment of the present invention. In the figure, reference numeral 13 denotes a semiconductor package region. In the case of the flip chip type, 14 is a die bond film adhesion region, 15 is a semiconductor chip mounting region, and 16 is a semiconductor chip connection terminal. In the case of the wire bond type, 17 is a die bond film adhesion region, and 18 is a semiconductor chip mounting region. Reference numeral 19 is an external connection terminal, and 20 is a developed wiring. Further, if necessary, a dummy pattern 21 that is not electrically connected to the semiconductor chip can be formed. The shape and arrangement of the dummy pattern 21 are not particularly limited, but it is preferable to arrange the dummy pattern 21 uniformly in the semiconductor chip mounting regions 15 and 18. As a result, voids are less likely to occur when a semiconductor chip is mounted with a die bond adhesive, and reliability can be improved.

（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。この場合は、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは実験的に反りが発生しないように調整することがより好ましい。さらに、絶縁被覆の熱膨張係数は、一般的には大きな材料が多いため、このような絶縁被覆を半導体チップ搭載側に形成する場合は、フレームの半導体パッケージ領域の外側だけに形成するのが好ましい。また、絶縁被覆の厚みは５〜５０μｍであることが好ましく、１０〜３０μｍがより好ましい。厚みが５０μｍ以上では、半導体チップ搭載基板全体の厚みが厚くなり、５μｍ以下では絶縁性に問題が発生する場合がある。 (Formation of insulation coating)
An insulating coating can be formed on the external connection terminal side of the semiconductor chip mounting substrate. The pattern can be formed by printing if it is a varnish-like material, but it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist in order to ensure higher accuracy. As a material, an epoxy-based material, a polyimide-based material, an epoxy acrylate-based material, or a fluorene-based material can be used. Since such an insulating coating has shrinkage at the time of curing, if it is formed only on one side, a large warp tends to occur on the substrate. Therefore, an insulating coating can be formed on both surfaces of the semiconductor chip mounting substrate as necessary. In this case, since the warpage varies depending on the thickness of the insulating coating, it is more preferable to adjust the thickness of the insulating coating on both sides so that no warpage occurs experimentally. Furthermore, since the thermal expansion coefficient of the insulating coating is generally large, it is preferable to form such an insulating coating only on the outside of the semiconductor package region of the frame when the insulating coating is formed on the semiconductor chip mounting side. . The thickness of the insulating coating is preferably 5 to 50 μm, more preferably 10 to 30 μm. If the thickness is 50 μm or more, the entire thickness of the semiconductor chip mounting substrate becomes thick, and if it is 5 μm or less, there may be a problem in insulation.

（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。また、必要に応じて、露出した配線、ダミーパターン、補強パターン等の金属パターン表面に同時に施すこともできる。 (Plating of wiring)
Nickel and gold plating can be sequentially applied to necessary portions of the wiring. Furthermore, nickel, palladium, or gold plating may be used as necessary. These platings are generally applied to semiconductor chip connection terminals of wiring and external connection terminals for electrical connection with a mother board or other semiconductor package. For this plating, either electroless plating or electrolytic plating may be used. Further, if necessary, it can be simultaneously applied to the surface of the metal pattern such as an exposed wiring, a dummy pattern, or a reinforcing pattern.

（半導体チップ搭載基板の製造工程）
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図４の（ａ）〜（ｈ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示す。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。 (Manufacturing process of semiconductor chip mounting substrate)
The semiconductor chip mounting substrate of the present invention can be manufactured by the following processes. 4A to 4H are schematic cross-sectional views showing an example of an embodiment of a method for manufacturing a semiconductor chip mounting substrate of the present invention. However, the order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.

（工程ａ）
（工程ａ）は、図４（ａ）に示すようにコア基板１００上に第１の配線１０６ａを作製する工程である。例えば片面に銅層が形成されたコア基板１００に第１の配線１０６ａ形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いるサブトラクティブ法によって作製することができる。ガラス基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により得ることができる。なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分、図示しない。）を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。 (Process a)
(Step a) is a step of forming the first wiring 106a on the core substrate 100 as shown in FIG. For example, an etching resist can be formed in the shape of the first wiring 106a on the core substrate 100 on which a copper layer is formed on one side, and can be manufactured by a subtractive method using an etching solution such as copper chloride or iron chloride. In order to produce a copper layer on a glass substrate, it can be obtained by sputtering, vapor deposition, plating or the like. Note that the first wiring 106a includes a first interlayer connection terminal 101 and a semiconductor chip connection terminal (a part electrically connected to the semiconductor chip, not shown), and is additive as a method for forming a fine wiring. The method or semi-additive method can also be used.

（工程ｂ）
（工程ｂ）は、図４（ｂ）に示すように、前記第１の層間接続端子１０１と、後述する第２の配線１０６とを接続するための第１のバイアホール１０２を形成する工程である。バイアホールの形成は、コア基板１００が非感光性基材の場合レーザ光を用いることができる。使用するレーザ光は限定されるものではなく、炭酸ガスレーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。コア基板１００が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。その後熱処理とエッチングによりバイアホールを形成する。また、コア基板１００が直接エッチング可能な基材の場合は、エッチングによって形成することもできる。形成されたバイアホールは層間を電気的に接続するために導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。 (Process b)
(Step b) is a step of forming a first via hole 102 for connecting the first interlayer connection terminal 101 and a second wiring 106 described later, as shown in FIG. 4B. is there. The via hole can be formed using laser light when the core substrate 100 is a non-photosensitive substrate. The laser beam to be used is not limited, and a carbon dioxide laser, a YAG laser, an excimer laser, or the like can be used. When the core substrate 100 is a photosensitive base material, a region other than the via hole is masked, and the via hole portion is irradiated with ultraviolet light. Thereafter, via holes are formed by heat treatment and etching. Further, when the core substrate 100 is a base material that can be directly etched, it can be formed by etching. The formed via hole can be filled with a conductive paste or plating in order to electrically connect the layers to form a conductive layer for interlayer connection.

（工程ｃ）
（工程ｃ）は、図４（ｃ）に示すように、コア基板１００の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板１００の第１の配線１０６ａと反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いてサブトラクティブ法によって第２の配線１０６ｂを形成する。銅層は（工程ａ）と同様にスパッタリング、蒸着、めっきなどで形成できる。なお、第２の配線１０６ｂは第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはアディティブ法やセミアディティブ法を用いることもできる。 (Process c)
(Step c) is a step of forming the second wiring 106b on the surface of the core substrate 100 opposite to the first wiring 106a, as shown in FIG. 4C. A copper layer is formed on the surface opposite to the first wiring 106a of the core substrate 100 in the same manner as in the step (a), an etching resist is formed on the copper layer in a necessary wiring shape, and etching such as copper chloride or iron chloride is performed. The second wiring 106b is formed using a liquid by a subtractive method. The copper layer can be formed by sputtering, vapor deposition, plating, etc., as in (Step a). Note that the second wiring 106b includes the second interlayer connection terminal 103, and an additive method or a semi-additive method can be used as a method for forming the fine wiring.

（工程ｄ）
（工程ｄ）は、図４（ｄ）に示すように前記第２の配線１０６ｂを形成した面にビルドアップ層１０４を形成する工程である。コア基板１００表面及び第２の配線１０６ｂ表面に、前述したようなワニス状の絶縁材料の印刷、スピンコート、またはフィルム状の絶縁材料をラミネートやプレスなどの手法を用いて積層形成してビルドアップ層（絶縁層）１０４を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させる。加熱条件は、材料に適した条件を選択すればよく、硬化後に反りやねじれが発生しないような条件が好ましい。 (Process d)
(Step d) is a step of forming the buildup layer 104 on the surface on which the second wiring 106b is formed as shown in FIG. Build up the varnish-like insulating material printing, spin coat, or film-like insulating material as described above on the surface of the core substrate 100 and the second wiring 106b using a method such as laminating or pressing. A layer (insulating layer) 104 can be obtained. When the insulating material includes a thermosetting material, the insulating material is further cured by heating. The heating conditions should just select the conditions suitable for material, and the conditions which a curvature and a twist do not generate | occur | produce after hardening are preferable.

ビルドアップ層（絶縁層）１０４を形成する前に、第２の配線１０６ｂ表面にシランカップリング剤等のカップリング剤を含む皮膜（図示しない。）を形成することが好ましい。このカップリング剤を含む皮膜により、第２の配線１０６ｂ表面とビルドアップ層（絶縁層）１０４との接着信頼性を向上させることが可能である。使用するカップリング剤はシランカップリング剤が好ましく、例えば、シランカップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシランカップリング剤の１種もしくは２種以上の混合物を含有する溶液を使用することができる。シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％、好ましくは、０．１重量％〜０．５重量％である。カップリング剤による皮膜形成処理は、前記のように調整したカップリング剤溶液に浸漬する、前記溶液をスプレー噴霧する、塗布する等の方法により行うことができる。前記のシランカップリング剤で処理したコア基板１００は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。さらに、シランカップリング剤処理前のコア基板１００表面を、脱脂処理、アルカリ処理、酸処理、水洗などを必要に応じて適宜組合せて行い、表面を清浄することが好ましい。   Before forming the buildup layer (insulating layer) 104, it is preferable to form a film (not shown) containing a coupling agent such as a silane coupling agent on the surface of the second wiring 106b. The film containing the coupling agent can improve the adhesion reliability between the surface of the second wiring 106b and the buildup layer (insulating layer) 104. The coupling agent to be used is preferably a silane coupling agent. For example, the silane coupling agent has a functional group such as an epoxy group, amino group, mercapto group, imidazole group, vinyl group, or methacryl group in the molecule. A solution containing one or a mixture of two or more of these silane coupling agents can be used. As the solvent used for the preparation of the silane coupling agent solution, water, alcohol, ketones or the like can be used. A small amount of acid such as acetic acid or hydrochloric acid can be added to promote hydrolysis of the coupling agent. The content of the coupling agent is 0.01 wt% to 5 wt%, preferably 0.1 wt% to 0.5 wt%, based on the entire solution. The film formation treatment with the coupling agent can be performed by a method of immersing in the coupling agent solution adjusted as described above, spraying the solution, applying, or the like. The core substrate 100 treated with the silane coupling agent is dried by natural drying, heat drying, or vacuum drying. Depending on the type of coupling agent to be used, the core substrate 100 may be washed with water or ultrasonically before drying. Is possible. Furthermore, it is preferable that the surface of the core substrate 100 before the silane coupling agent treatment is appropriately combined with degreasing treatment, alkali treatment, acid treatment, water washing and the like as necessary to clean the surface.

（工程ｅ）
（工程ｅ）は、図４（ｅ）に示すように前記ビルドアップ層（絶縁層）１０４上に、第１の金属層１０６ｃ１を形成する工程である。第１の金属層１０６ｃ１は銅とビルドアップ層（絶縁層）１０４の接着を確保するための金属が好ましく、スパッタリング、蒸着などで形成できる。金属は特に限定しないが、Ｃｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｚｎ、ＮｉとＣｒの合金、ＮｉとＣｕの合金等の金属を用いることができる。また、膜厚は５〜２００ｎｍが好ましい。
連続して複数層の金属層を形成して第１の金属層とすることも可能である。１層目として、上記の金属層を形成した後、２層目以降は必要に応じて金属種及び厚みを選択すればよいが、多層回路基板の配線を形成する場合は、Ｃｕをターゲットにして５〜１０００ｎｍスパッタリングして２層目の薄膜銅層を形成するのが好ましい。薄膜銅層の膜厚は特に１００〜５００ｎｍが好ましく、２００〜３００ｎｍがより好ましい。また、１層目の下地金属と２層目以降の薄膜銅層を合わせた第１の金属層としての厚みは、１０００ｎｍ（１μｍ）以下が好ましい。 (Process e)
(Step e) is a step of forming a first metal layer 106c1 on the buildup layer (insulating layer) 104 as shown in FIG. 4 (e). The first metal layer 106c1 is preferably a metal for ensuring adhesion between copper and the build-up layer (insulating layer) 104, and can be formed by sputtering, vapor deposition, or the like. The metal is not particularly limited, and metals such as Cr, Ni, Co, Pd, Zr, Zn, an alloy of Ni and Cr, and an alloy of Ni and Cu can be used. The film thickness is preferably 5 to 200 nm.
It is also possible to continuously form a plurality of metal layers to form the first metal layer. After forming the metal layer as the first layer, the metal type and thickness may be selected as necessary for the second and subsequent layers. However, when forming the wiring of the multilayer circuit board, Cu is the target. It is preferable to form a second thin film copper layer by sputtering at 5 to 1000 nm. The film thickness of the thin copper layer is particularly preferably 100 to 500 nm, and more preferably 200 to 300 nm. The thickness of the first metal layer including the first base metal and the second and subsequent thin film copper layers is preferably 1000 nm (1 μm) or less.

（工程ｆ）
（工程ｆ）は、図４（ｆ）に示すように、前記第１の金属層１０６ｃ１の上から第２のバイアホール１０８を形成した後、バイアホール内部のスミアを除去する工程である。バイアホールの形成はレーザビーム加工が好ましく、特に炭酸ガスレーザがより好ましい。開口部は図９に示すボトム径Ｂとトップ径Ｔの差が小さいことが、配線収容率を上げることから好ましい。スミア除去として、ドライ処理、ウェット処理または必要に応じてドライ処理とウェット処理を併用した処理を用いることができる。ドライ処理としては、プラズマ処理、逆スパッタリング処理、イオンガン処理が使用できる。プラズマ処理には大気圧プラズマ処理、真空プラズマ処理、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）処理があり、真空プラズマ処理が好ましい。ウェット処理には、クロム酸塩、過マンガン酸塩等の酸化剤を用いることができるが、必要に応じて、水、酸またはアルカリ溶液、溶剤などで行うこともできる。さらに、ウェット処理中に超音波を併用することも可能である。また、ドライ処理とウェット処理を併用した処理では、ドライ処理後にウェット処理を行ってもよく、ウェット処理後にドライ処理を行ってもよい。これらの選択は使用する絶縁材料によって適宜選択すればよい。 (Process f)
(Step f) is a step of removing smear inside the via hole after forming the second via hole 108 from above the first metal layer 106c1, as shown in FIG. 4 (f). The formation of the via hole is preferably laser beam processing, and more preferably a carbon dioxide laser. It is preferable that the opening has a small difference between the bottom diameter B and the top diameter T shown in FIG. As the smear removal, a dry process, a wet process, or a process using a combination of a dry process and a wet process as necessary can be used. As the dry treatment, plasma treatment, reverse sputtering treatment, or ion gun treatment can be used. Plasma processing includes atmospheric pressure plasma processing, vacuum plasma processing, and RIE (Reactive Ion Etching) processing, and vacuum plasma processing is preferable. For the wet treatment, an oxidizing agent such as chromate or permanganate can be used, but can also be carried out with water, an acid or alkali solution, a solvent, or the like, if necessary. Furthermore, it is also possible to use ultrasonic waves during wet processing. In the treatment using both the dry treatment and the wet treatment, the wet treatment may be performed after the dry treatment, or the dry treatment may be performed after the wet treatment. These selections may be appropriately selected depending on the insulating material to be used.

（工程ｇ）
（工程ｇ）は、図４（ｇ）に示すように、前述のスミア除去された第２のバイアホールを有するビルドアップ層（絶縁層）１０４上に、第３の配線１０６ｃを形成する工程である。このような微細配線を形成するプロセスとしてはセミアディティブ法が好ましい。すなわち、第１の金属層１０６ｃ１上にさらに第２の金属層（図示しない。）を形成した後、めっきレジストを必要なパターンに形成し、第１、第２の金属層を介して電解めっきにより第３の配線１０６ｃ形成と第２のバイアホール１０８内部の層間接続を同時に行うことができる。その後、めっきレジストを剥離し、最後に第１の金属層１０６ｃ１及び第２の金属層（図示しない。）をエッチング等により除去し、第３の配線１０６ｃが形成できる。第２の金属層（図示しない。）は第２のバイアホール１０８内部の層間接続のため、無電解銅めっきを１５０〜３０００ｎｍめっきして薄膜銅層を形成するのが好ましい。（工程ｄ）から（工程ｇ）までを繰り返して、図４（ｈ）に示すようにビルドアップ層（絶縁層）１０４を２層以上作製してもよい。この場合、最外のビルドアップ層（絶縁層）１０４上に形成された層間接続端子が、外部接続端子１０７となる。 (Process g)
(Step g) is a step of forming the third wiring 106c on the build-up layer (insulating layer) 104 having the second via hole from which the smear has been removed, as shown in FIG. 4 (g). is there. A semi-additive method is preferable as a process for forming such fine wiring. That is, after a second metal layer (not shown) is further formed on the first metal layer 106c1, a plating resist is formed in a necessary pattern, and electrolytic plating is performed through the first and second metal layers. The formation of the third wiring 106c and the interlayer connection inside the second via hole 108 can be performed simultaneously. Thereafter, the plating resist is peeled off, and finally the first metal layer 106c1 and the second metal layer (not shown) are removed by etching or the like, whereby the third wiring 106c can be formed. In order to connect the second metal layer (not shown) within the second via hole 108, it is preferable to form a thin film copper layer by electroless copper plating at 150 to 3000 nm. (Step d) to (Step g) may be repeated to produce two or more buildup layers (insulating layers) 104 as shown in FIG. In this case, the interlayer connection terminal formed on the outermost buildup layer (insulating layer) 104 becomes the external connection terminal 107.

（工程ｈ）
（工程ｈ）は、図４（ｈ）に示すように、前記第３の配線１０６ｃを形成した面に次のビルドアップ層（絶縁層）１０４を形成し、前記ビルドアップ層（絶縁層）１０４に第３のバイアホール１０５を形成し、さらに外部接続端子１０７以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストを用いるのが好ましく、熱硬化型や光硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる光硬化型のものが好ましい。 (Process h)
In step (h), as shown in FIG. 4 (h), the next buildup layer (insulating layer) 104 is formed on the surface on which the third wiring 106 c is formed, and the buildup layer (insulating layer) 104 is formed. In this step, a third via hole 105 is formed, and an insulating coating 109 for protecting wirings other than the external connection terminal 107 is formed. As the insulating coating material, a solder resist is preferably used, and a thermosetting type or a photocurable type can be used, but a photocurable type capable of finishing the resist shape with high accuracy is preferable.

（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図５に示すようなフレーム形状にすることが好ましい。半導体チップ搭載基板２２の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。 (Shape of semiconductor chip mounting substrate)
The shape of the semiconductor chip mounting substrate 22 is not particularly limited, but is preferably a frame shape as shown in FIG. By making the shape of the semiconductor chip mounting substrate 22 in this way, the semiconductor package can be efficiently assembled. Hereinafter, a preferable frame shape will be described in detail.

図５の（ａ）は本発明の半導体チップ搭載基板２２のフレーム形状の一例を表す全体の平面図であり、（ｂ）は（ａ）の破線部分の拡大図である。図５のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロック２３を複数個行及び列に形成する。図５では、２個のブロック２３しか記載していないが、必要に応じて、ブロック２３も格子状に配置してもよい。ブロック２３間のスペース幅は特に問わないが、半導体チップ搭載基板２２の有効利用を考えると、０．５〜１０ｍｍが好ましい。ここで、半導体パッケージ領域１３間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。このように半導体パッケージ領域１３を配置することで、半導体チップ搭載基板２２の有効利用が可能になる。   FIG. 5A is an overall plan view showing an example of a frame shape of the semiconductor chip mounting substrate 22 of the present invention, and FIG. 5B is an enlarged view of a broken line part of FIG. As shown in FIG. 5, a block 23 is formed in which a plurality of semiconductor package regions 13 (parts to be a single semiconductor package) are arranged in rows and columns at regular intervals. Further, such a block 23 is formed in a plurality of rows and columns. Although only two blocks 23 are shown in FIG. 5, the blocks 23 may be arranged in a lattice shape as necessary. The space width between the blocks 23 is not particularly limited, but is preferably 0.5 to 10 mm in view of effective use of the semiconductor chip mounting substrate 22. Here, the width of the space portion between the semiconductor package regions 13 is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Furthermore, it is most preferable to make the blade width of the dicer used when the semiconductor package is cut later. By arranging the semiconductor package region 13 in this manner, the semiconductor chip mounting substrate 22 can be effectively used.

また、半導体チップ搭載基板２２の端部には、位置合わせ用ガイド穴１１のような位置決めのマーク等を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
さらに、前記半導体パッケージ領域１３間のスペース部や前記ブロック２３の外側には補強パターン２４を形成することが好ましい。補強パターン２４を形成することにより、半導体チップ搭載基板２２の剛性が向上し、半導体パッケージの組み立てが容易になる。また、補強パターン２４は、半導体チップ搭載基板２２の反りやねじれの防止も可能であり、必要に応じて基板の両側、さらには内層ビルドアップ層（絶縁層）１０４にも形成することができる。補強パターン２４は、別途作製し半導体チップ搭載基板２２と貼り合わせてもよいが、半導体パッケージ領域１３に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきを施すか、絶縁被覆をすることがより好ましい。補強パターン２４が、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロック２３の外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、半導体チップ搭載基板２２を作製することができる。 Further, a positioning mark or the like such as the alignment guide hole 11 is preferably formed on the end portion of the semiconductor chip mounting substrate 22, and a pin hole by a through hole is more preferable. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembly apparatus.
Further, it is preferable to form a reinforcing pattern 24 in the space between the semiconductor package regions 13 and outside the block 23. By forming the reinforcing pattern 24, the rigidity of the semiconductor chip mounting substrate 22 is improved, and the assembly of the semiconductor package is facilitated. Further, the reinforcing pattern 24 can prevent warping and twisting of the semiconductor chip mounting substrate 22 and can be formed on both sides of the substrate and further on the inner buildup layer (insulating layer) 104 as required. The reinforcing pattern 24 may be separately manufactured and bonded to the semiconductor chip mounting substrate 22, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region 13. More preferably, the same plating as that for the wiring, such as nickel or gold, is applied or an insulating coating is applied. When the reinforcing pattern 24 is made of such a metal, it can be used as a plating lead for electrolytic plating. Moreover, it is preferable to form the cutting alignment mark 25 at the time of cutting with a dicer outside the block 23. In this way, the semiconductor chip mounting substrate 22 can be manufactured.

（半導体パッケージ）
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成される。 (Semiconductor package)
The semiconductor package includes the semiconductor chip mounting substrate, the semiconductor chip mounted on the semiconductor chip mounting substrate, and a resin that seals at least the face surface of the semiconductor chip.

図６に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図６に示すように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップ１１１と半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。さらに、これらの半導体パッケージには、図示するように、半導体チップ１１１と半導体チップ搭載基板の間を熱硬化性樹脂等のアンダーフィル材１１３で封止することが好ましい。アンダーフィル材１１３の熱膨張係数は、半導体チップ１１１及びコア基板１００の熱膨張係数と近似していることが好ましい。さらに好ましくは（半導体チップ１１１の熱膨張係数）≦（アンダーフィル材１１３の熱膨張係数）≦（コア基板１００の熱膨張係数）である。さらに、半導体チップ１１１の搭載には異方導電性フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）や導電性粒子を含まない接着フィルム（ＮＣＦ：Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて行うこともできる。この場合は、アンダーフィル材１１３で封止する工程の必要がないため、効率的である。さらに、半導体チップ１１１を搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためより好ましい。   FIG. 6 is a schematic cross-sectional view showing an example of an embodiment of the flip chip type semiconductor package of the present invention. As shown in FIG. 6, the semiconductor package of the present invention is such that the semiconductor chip 111 is further mounted on the semiconductor chip mounting substrate of the present invention, and the semiconductor chip 111 and the semiconductor chip connection terminals are connected using the bumps 112. Then, it can be obtained by electrical connection by flip-chip connection. Further, in these semiconductor packages, it is preferable to seal between the semiconductor chip 111 and the semiconductor chip mounting substrate with an underfill material 113 such as a thermosetting resin, as shown in the figure. The thermal expansion coefficient of the underfill material 113 is preferably approximate to the thermal expansion coefficients of the semiconductor chip 111 and the core substrate 100. More preferably, (thermal expansion coefficient of the semiconductor chip 111) ≦ (thermal expansion coefficient of the underfill material 113) ≦ (thermal expansion coefficient of the core substrate 100). Further, the semiconductor chip 111 can be mounted using an anisotropic conductive film (ACF) or an adhesive film not containing conductive particles (NCF: Non Conductive Film). In this case, there is no need for a step of sealing with the underfill material 113, so that it is efficient. Furthermore, it is more preferable to use ultrasonic waves together with the semiconductor chip 111 because electrical connection can be performed at a low temperature in a short time.

また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えばはんだボール１１４を搭載することができる。はんだボール１１４には共晶はんだやＰｂフリーはんだが用いられる。はんだボール１１４を外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的である。 Further, in order to make an electrical connection with the mother board, for example, a solder ball 114 can be mounted on the external connection terminal. For the solder balls 114, eutectic solder or Pb-free solder is used. As a method of fixing the solder balls 114 to the external connection terminals, it is common to use an N 2 reflow device.

また、図７には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップ１１１の搭載には、一般のダイボンドペーストも使用できるが、図７に示すようにダイボンドフィルム１１７を用いるのがより好ましい。半導体チップ１１１と半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いるワイヤボンドで行うのが一般的である。半導体チップ１１１の封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。封止領域は、半導体チップ１１１の必要な部分だけを封止しても良いが、図７のように半導体パッケージ領域全体を封止してもよい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。最後に、ダイサー等を用いて個々の半導体パッケージに切断する。   FIG. 7 shows a cross-sectional view of an embodiment of a wire bond type semiconductor package. Although a general die bond paste can be used for mounting the semiconductor chip 111, it is more preferable to use a die bond film 117 as shown in FIG. Generally, the electrical connection between the semiconductor chip 111 and the semiconductor chip connection terminal is performed by wire bonding using a gold wire 115. The semiconductor chip 111 can be sealed by transfer molding using a semiconductor sealing resin 116. The sealing region may seal only a necessary part of the semiconductor chip 111, but may seal the entire semiconductor package region as shown in FIG. This is a particularly effective method in the case where a plurality of semiconductor package regions are arranged in rows and columns and the substrate and the sealing resin are cut simultaneously with a dicer or the like. Finally, each semiconductor package is cut using a dicer or the like.

次に、実施例を挙げて本発明をさらに説明するが、本発明はこれら実施例に限定されるものではない。また、以下の実施例、比較例の（工程ａ）〜（工程ｈ）は、図４に対応する。   EXAMPLES Next, although an Example is given and this invention is further demonstrated, this invention is not limited to these Examples. In addition, (step a) to (step h) in the following examples and comparative examples correspond to FIG.

実施例１
（工程ａ）〜（工程ｃ）
両面銅箔付き銅張り積層板ＭＣＬ−Ｅ−６７９Ｆ（日立化成工業株式会社製、商品名）の一方の面にドライフィルムレジストをラミネートし、露光、現像、エッチングを順次行い、銅張り積層板の一方の面に第２の配線１０６ｂを形成した。本実施例では、ビルドアップ層１０４に設ける第２のバイアホール１０８へのめっき付き性を試験するのを目的とするので、第１のバイアホール２は設けていない。 Example 1
(Step a) to (Step c)
A dry film resist is laminated on one side of a copper-clad laminate MCL-E-679F (trade name, manufactured by Hitachi Chemical Co., Ltd.) with a double-sided copper foil, and exposure, development, and etching are sequentially performed. A second wiring 106b was formed on one surface. In the present embodiment, since the purpose is to test the ability of plating to the second via hole 108 provided in the buildup layer 104, the first via hole 2 is not provided.

（工程ｄ）
シランカップリング剤処理をして第２の配線１０６ｂ表面にシランカップリング剤を含んだ皮膜を形成した後、銅張り積層板の第２の配線１０６ｂを形成した面に、ビルドアップ層（絶縁層）１０４としてＡＳ−ＺＩＩ厚み４０μｍ（日立化成工業株式会社製、商品名）を１１０℃４０秒でラミネートし、１８０℃６０分間加熱硬化した。 (Process d)
After a silane coupling agent treatment is performed to form a film containing a silane coupling agent on the surface of the second wiring 106b, a build-up layer (insulating layer) is formed on the surface of the copper-clad laminate on which the second wiring 106b is formed. ) AS-ZII thickness 40 μm (trade name, manufactured by Hitachi Chemical Co., Ltd.) as 104 was laminated at 110 ° C. for 40 seconds, and heat cured at 180 ° C. for 60 minutes.

（工程ｅ）
ビルドップ層（絶縁層）１０４表面にスパッタリングによりＣｒ層１０ｎｍとＣｕ層２００ｎｍの１０６ｃ１を形成した（第１の金属層１０６ｃ１）。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。
〔条件〕
（１）Ｃｒスパッタ
出力：５００Ｗ
時間：２１秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
（２）Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ） (Process e)
106c1 of Cr layer 10nm and Cu layer 200nm was formed on the surface of the build-up layer (insulating layer) 104 by sputtering (first metal layer 106c1). Sputtering was performed under the conditions shown below using an apparatus model number SIH-350-T08 manufactured by ULVAC, Inc.
〔conditions〕
(1) Cr sputtering output: 500W
Time: 21 seconds Pressure: 1.3 × 10 −5 Torr (1.7 × 10 −3 Pa)
(2) Cu sputter output: 500W
Time: 230 seconds Pressure: 1.3 × 10 −5 Torr (1.7 × 10 −3 Pa)

（工程ｆ）
Ｃｒ層とＣｕ層を有する第１の金属層１０６ｃ１の上から第２の配線１０６ｂに到達するまで、レーザで表１に示す５種類の第２のバイアホール１０８を形成した。表１に、これらの第２のバイアホール１０８の開口径を示す。レーザには炭酸ガスレーザＭＬ６０５ＧＴＸ（三菱電機株式会社製、商品名）を使用した。 (Process f)
Five types of second via holes 108 shown in Table 1 were formed with a laser until reaching the second wiring 106b from the top of the first metal layer 106c1 having the Cr layer and the Cu layer. Table 1 shows the opening diameters of these second via holes 108. A carbon dioxide laser ML605GTX (trade name, manufactured by Mitsubishi Electric Corporation) was used as the laser.

Figure 2009295850


次に、大気圧プラズマ装置ＡＰ−Ｔ０２（積水化学工業株式会社製、商品名）を使用し、第２のバイアホール１０８内部のスミアを除去した。大気圧プラズマ処理は以下に示した条件で行った。
〔条件〕
電極間隔：２ｍｍ
酸素流量：１Ｌ／分
電圧：６０Ｖ×９０
時間：５分
Figure 2009295850

Next, the atmospheric pressure plasma apparatus AP-T02 (made by Sekisui Chemical Co., Ltd., trade name) was used to remove smear inside the second via hole 108. The atmospheric pressure plasma treatment was performed under the following conditions.
〔conditions〕
Electrode spacing: 2mm
Oxygen flow rate: 1L / min Voltage: 60V x 90
Time: 5 minutes

（工程ｇ）
第２のバイアホール１０８の側壁及び第１の金属層１０６ｃ１表面に、第２の金属層として薄付け無電解銅めっき１２１を２００ｎｍ形成した。薄付け無電解銅めっき液は、ＣＵＳＴ２０１（日立化成工業株式会社製、商品名）を用いて以下に示した条件で行った。
〔条件〕
（１）クリーナーコンディショナーＣＬＣ−６０１（日立化成工業株式会社製、商品名）：５０℃、５分
（２）湯洗：５０℃、１分
（３）水洗：２分
（４）酸洗浄：１０重量％硫酸
（５）水洗：１分
（６）プリディップＰＤ−３０１（日立化成工業株式会社製、商品名）：３０℃、２分
（７）アクチュベーターＨＳ−２０２Ｂ（日立化成工業株式会社製、商品名）：３０℃、５分
（８）水洗：２分
（９）アクセレーターＰＤＰ−６０１（日立化成工業株式会社製、商品名）：２０℃、６分
（１０）水洗：１分
（１１）ＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）：２０℃、１０分
（１２）水洗：２分
（１３）乾燥（箱型乾燥機）：８０℃２０分
その後さらに、電気銅めっき１２０を５μｍ形成し、図８（ａ）に示す、第２のバイアホール１０８を形成した。 (Process g)
A thin electroless copper plating layer 121 having a thickness of 200 nm was formed as a second metal layer on the side wall of the second via hole 108 and the surface of the first metal layer 106c1. The thin electroless copper plating solution was performed under the conditions shown below using CUST201 (trade name, manufactured by Hitachi Chemical Co., Ltd.).
〔conditions〕
(1) Cleaner conditioner CLC-601 (manufactured by Hitachi Chemical Co., Ltd., trade name): 50 ° C., 5 minutes (2) Hot water wash: 50 ° C., 1 minute (3) Water wash: 2 minutes (4) Acid wash: 10 Weight% sulfuric acid (5) Washing with water: 1 minute (6) Pre-dip PD-301 (manufactured by Hitachi Chemical Co., Ltd., trade name): 30 ° C., 2 minutes (7) Actuator HS-202B (manufactured by Hitachi Chemical Co., Ltd.) , Product name): 30 ° C., 5 minutes (8) water washing: 2 minutes (9) Accelerator PDP-601 (trade name, manufactured by Hitachi Chemical Co., Ltd.): 20 ° C., 6 minutes (10) water washing: 1 minute ( 11) CUST-201 (trade name, manufactured by Hitachi Chemical Co., Ltd.): 20 ° C., 10 minutes (12) Washing with water: 2 minutes (13) Drying (box-type dryer): 80 ° C., 20 minutes The second via shown in FIG. 8A is formed by forming 120 μm to 5 μm. It was formed Lumpur 108.

比較例１
（工程ａ）〜（工程ｆ）までは実施例１と同様に行い、その後、以下の（工程ｇ）を行った。
（工程ｇ）
第２のバイアホール１０８の側壁及び第１の金属層１０６ｃ１表面に、第２の金属層としてスパッタリングにより接着金属（Ｎｉ）層１１８を１０ｎｍ及び薄膜銅層１１９を２００ｎｍ形成した。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて行った。その後さらに、電解銅めっき層１２０を５μｍ形成し、図８（ｂ）に示す、第２のバイアホール１０８を形成した。 Comparative Example 1
(Step a) to (Step f) were performed in the same manner as in Example 1, and then the following (Step g) was performed.
(Process g)
On the side wall of the second via hole 108 and the surface of the first metal layer 106c1, as a second metal layer, an adhesive metal (Ni) layer 118 having a thickness of 10 nm and a thin film copper layer 119 having a thickness of 200 nm were formed by sputtering. Sputtering was performed using apparatus number SIH-350-T08 manufactured by ULVAC, Inc. Thereafter, an electrolytic copper plating layer 120 was further formed to 5 μm, and a second via hole 108 shown in FIG. 8B was formed.

実施例２
（工程ａ）
図４に示すように、コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子（図示しない。）を含む。）を形成した。
〔条件〕
Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ） Example 2
(Process a)
As shown in FIG. 4, a 0.4 mm thick soda glass substrate (thermal expansion coefficient 11 ppm / ° C.) is prepared as the core substrate 100, a 200 nm copper thin film is formed on one side by sputtering, and then 10 μm thick by electrolytic copper plating. Plating was performed to a thickness. Sputtering was performed under the conditions shown below using an apparatus model number SIH-350-T08 manufactured by ULVAC, Inc. After that, an etching resist is formed in a portion to become the first wiring 106a, and etching is performed using a ferric chloride etchant to form the first wiring 106a (first interlayer connection terminal 101 and semiconductor chip connection terminal (not shown). .) Was formed.
〔conditions〕
Cu sputter output: 500W
Time: 230 seconds Pressure: 1.3 × 10 −5 Torr (1.7 × 10 −3 Pa)

（工程ｂ）
第１の配線１０６ａが形成されたガラス基板の第１の配線１０６ａと反対面から第１の層間接続端子１０１に到達するまで、レーザでφ５０μｍの穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件で行った。
得られた穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填してガラス基板の第１の層間接続端子１０１と電気的に接続し、第１のバイアホール１０２を形成した。 (Process b)
A hole with a diameter of 50 μm was formed with a laser until it reached the first interlayer connection terminal 101 from the surface opposite to the first wiring 106 a of the glass substrate on which the first wiring 106 a was formed. YAG laser LAVIA-UV2000 (manufactured by Sumitomo Heavy Industries, Ltd., trade name) was used as the laser, and the conditions were a frequency of 4 kHz, a shot number of 50, and a mask diameter of 0.4 mm.
The obtained hole is filled with conductive paste MP-200V (trade name, manufactured by Hitachi Chemical Co., Ltd.) and electrically connected to the first interlayer connection terminal 101 of the glass substrate. Formed.

（工程ｃ）
（工程ｂ）で形成された第１のバイアホール１０２と電気的に接続するために、ガラス基板の、第１の配線１０６ａと反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線１０６ｂの形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む。）を形成した。 (Process c)
In order to electrically connect to the first via hole 102 formed in (Step b), a 200 nm copper thin film is formed by sputtering on the surface of the glass substrate opposite to the first wiring 106a, Plating was performed to a thickness of 10 μm by copper plating. Sputtering was performed in the same manner as in (Step a). Further, an etching resist is formed in the shape of the second wiring 106b as in (Step a), and etching is performed using a ferric chloride etchant to include the second wiring 106b (including the second interlayer connection terminal 103). .) Was formed.

（工程ｄ）
（工程ｃ）で形成した第２の配線１０６ｂ側の面に、シランカップリング剤処理をして配線表面にシランカップリング剤を含んだ皮膜を形成した後、ビルドアップ層１０４を次のように形成した。すなわち、絶縁樹脂材料であるＡＳ−ＺＩＩ厚み４０μｍ（日立化成工業株式会社製、商品名）を用いて、ラミネート法で、１１０℃４０秒により絶縁層を形成し、１８０℃６０分間加熱硬化してビルドアップ層１０４を得た。このビルドアップ層１０４の、熱膨張係数は４９ｐｐｍ／℃、ヤング率は２．７ＧＰａである。 (Process d)
After the silane coupling agent treatment is performed on the surface of the second wiring 106b formed in (Step c) to form a film containing the silane coupling agent on the wiring surface, the buildup layer 104 is formed as follows. Formed. That is, using an insulating resin material AS-ZII thickness of 40 μm (trade name, manufactured by Hitachi Chemical Co., Ltd.), an insulating layer is formed at 110 ° C. for 40 seconds by a laminating method, and heated and cured at 180 ° C. for 60 minutes. A buildup layer 104 was obtained. The buildup layer 104 has a thermal expansion coefficient of 49 ppm / ° C. and a Young's modulus of 2.7 GPa.

（工程ｅ）
（工程ｄ）で形成されたビルドアップ層（絶縁層）１０４上に、スパッタリングによりＣｒ層１０ｎｍとＣｕ層２００ｎｍの１０６ｃ１を形成した（第１の金属層１０６ｃ１）。スパッタリングは、株式会社アルバック社製装置型番ＳＩＨ−３５０−Ｔ０８を用いて以下に示した条件で行った。
〔条件〕
（１）Ｃｒスパッタ
出力：５００Ｗ
時間：２１秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ）
（２）Ｃｕスパッタ
出力：５００Ｗ
時間：２３０秒
圧力：１．３×１０−５Ｔｏｒｒ（１．７×１０−３Ｐａ） (Process e)
On the build-up layer (insulating layer) 104 formed in (Step d), 106c1 of Cr layer 10nm and Cu layer 200nm was formed by sputtering (first metal layer 106c1). Sputtering was performed under the conditions shown below using an apparatus model number SIH-350-T08 manufactured by ULVAC, Inc.
〔conditions〕
(1) Cr sputtering output: 500W
Time: 21 seconds Pressure: 1.3 × 10 −5 Torr (1.7 × 10 −3 Pa)
(2) Cu sputter output: 500W
Time: 230 seconds Pressure: 1.3 × 10 −5 Torr (1.7 × 10 −3 Pa)

（工程ｆ）
Ｃｒ層とＣｕ層を有する第１の金属層１０６ｃ１の上から第２の層間接続用端子１０３に到達するまで、レーザでトップ径／ボトム径＝１００／７０μｍ（テーパ角６９度）の第２のバイアホール１０８を形成した。レーザには炭酸ガスレーザＭＬ６０５ＧＴＸ（三菱電機株式会社製、商品名）を使用した。次に、大気圧プラズマ装置ＡＰ−Ｔ０２（積水化学工業株式会社製、商品名）を使用し、第２のバイアホール１０８内部のスミアを除去した。大気圧プラズマ処理は以下に示した条件で行った。
〔条件〕
電極間隔：２ｍｍ
酸素流量：１Ｌ／分
電圧：６０Ｖ×９０
時間：５分 (Process f)
The second diameter of the top diameter / bottom diameter = 100/70 μm (taper angle 69 degrees) with the laser until reaching the second interlayer connection terminal 103 from the top of the first metal layer 106c1 having the Cr layer and the Cu layer. A via hole 108 was formed. A carbon dioxide laser ML605GTX (trade name, manufactured by Mitsubishi Electric Corporation) was used as the laser. Next, the atmospheric pressure plasma apparatus AP-T02 (made by Sekisui Chemical Co., Ltd., trade name) was used to remove smear inside the second via hole 108. The atmospheric pressure plasma treatment was performed under the following conditions.
〔conditions〕
Electrode spacing: 2mm
Oxygen flow rate: 1L / min Voltage: 60V x 90
Time: 5 minutes

（工程ｇ）
第３の配線１０６ｃの形成及び第２のバイアホール１０８の層間接続を行うために、第２の金属層として薄付け無電解銅めっき１２１を２００ｎｍ形成した（図８ａ）。無電解銅めっき液は、ＣＵＳＴ２０１（日立化成工業株式会社製、商品名）を用いて以下に示した条件で行った。
〔条件〕
（１）クリーナーコンディショナーＣＬＣ−６０１（日立化成工業株式会社製、商品名）：５０℃、５分
（２）湯洗：５０℃、１分
（３）水洗：２分
（４）酸洗浄：１０％硫酸
（５）水洗：１分
（６）プリディップＰＤ−３０１（日立化成工業株式会社製、商品名）：３０℃、２分
（７）アクチュベーターＨＳ−２０２Ｂ（日立化成工業株式会社製、商品名）：３０℃、５分
（８）水洗：２分
（９）アクセレーターＰＤＰ−６０１（日立化成工業株式会社製、商品名）：２０℃、６分
（１０）水洗：１分
（１１）ＣＵＳＴ−２０１（日立化成工業株式会社製、商品名）：２０℃、１０分
（１２）水洗：２分
（１３）乾燥（箱型乾燥機）：８０℃２０分 (Process g)
In order to form the third wiring 106c and connect the second via hole 108 with each other, a thin electroless copper plating 121 was formed to a thickness of 200 nm as the second metal layer (FIG. 8a). The electroless copper plating solution was performed under the conditions shown below using CUST201 (trade name, manufactured by Hitachi Chemical Co., Ltd.).
〔conditions〕
(1) Cleaner conditioner CLC-601 (manufactured by Hitachi Chemical Co., Ltd., trade name): 50 ° C., 5 minutes (2) Hot water wash: 50 ° C., 1 minute (3) Water wash: 2 minutes (4) Acid wash: 10 % Sulfuric acid (5) Washing with water: 1 minute (6) Pre-dip PD-301 (manufactured by Hitachi Chemical Co., Ltd., trade name): 30 ° C., 2 minutes (7) Actuator HS-202B (manufactured by Hitachi Chemical Co., Ltd., (Product name): 30 ° C., 5 minutes (8) Water washing: 2 minutes (9) Accelerator PDP-601 (trade name, manufactured by Hitachi Chemical Co., Ltd.): 20 ° C., 6 minutes (10) Water washing: 1 minute (11 ) CUST-201 (manufactured by Hitachi Chemical Co., Ltd., trade name): 20 ° C., 10 minutes (12) Washing with water: 2 minutes (13) Drying (box dryer): 80 ° C. for 20 minutes

次に、めっきレジストＡＺ１０ＸＴ（２２０ＣＰ）（ＡＺエレクトロニックマテリアルズ株式会社製、商品名）をスピンコート法で膜厚約９μｍのレジスト層を形成した。８５０ｍＪ／ｃｍ２の条件で露光し、ＴＭＡＨ（水酸化テトラメチルアンモニウム）２．３８重量％現像液（多摩化学工業株式会社製、商品名）を用いて約２５℃で８分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行い、電解銅めっき層１２０を形成した（図８（ａ））。めっきレジストの剥離は、ＡＺリムーバー７００（ＡＺエレクトロニックマテリアルズ株式会社製、商品名）を用いて約２５℃で８分間浸漬揺動し除去した。銅及びＣｒ金属膜のクイックエッチングには、銅は硝酸過酸化水素系エッチング液を用いて、４５℃で３６０秒間スプレー式エッチンク装置によりエッチング除去し、Ｃｒはフェリシアン化カリウム系エッチング液を用いて、４０℃で６０秒間浸漬することによりエッチング除去し、第３の配線１０６ｃを形成した。 Next, a resist layer having a thickness of about 9 μm was formed by a spin coating method using a plating resist AZ10XT (220CP) (trade name, manufactured by AZ Electronic Materials Co., Ltd.). Exposure was performed under the condition of 850 mJ / cm 2 , and immersion rocking was performed at about 25 ° C. for 8 minutes using a TMAH (tetramethylammonium hydroxide) 2.38 wt% developer (manufactured by Tama Chemical Co., Ltd., trade name) A resist pattern of L / S = 10 μm / 10 μm was formed. Then, pattern copper plating was performed about 5 micrometers using the copper sulfate plating solution, and the electrolytic copper plating layer 120 was formed (FIG. 8 (a)). The plating resist was removed by immersing rocking at about 25 ° C. for 8 minutes using an AZ remover 700 (trade name, manufactured by AZ Electronic Materials Co., Ltd.). For quick etching of copper and Cr metal films, copper is removed by etching with a nitric acid hydrogen peroxide etching solution at a temperature of 45 ° C. for 360 seconds using a spray etching apparatus, and Cr is etched using a potassium ferricyanide etching solution. Etching was removed by immersion at 60 ° C. for 60 seconds to form a third wiring 106c.

（工程ｈ）
この後、（工程ｄ）〜（工程ｇ）までを再度繰り返し、ビルドアップ層（絶縁層）１０４及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダレジスト１０９を形成して、図１（１パッケージ分の断面図）、図２（１パッケージ分の平面図）、及び図５（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板２２を作製した。 (Process h)
Thereafter, the steps (d) to (step g) are repeated again to form a further outermost layer wiring including the buildup layer (insulating layer) 104 and the external connection terminal 107, and finally a solder resist 109 is formed. The fan-in type BGA semiconductor chip mounting substrate 22 as shown in FIG. 1 (sectional view of one package), FIG. 2 (plan view of one package), and FIG. 5 (overall view of the semiconductor chip mounting substrate). Was made.

（工程ｉ）
図６に示すように、前記（工程ａ）〜（工程ｈ）により作製された半導体チップ搭載基板２２の半導体チップ搭載領域（フリップチップタイプ）１５に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板２２と半導体チップ１１１の隙間に、半導体チップ１１１端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板２２を切断し、図６に示す半導体パッケージを作製した。 (Process i)
As shown in FIG. 6, the semiconductor chip 111 on which the connection bumps 112 are formed is formed in the semiconductor chip mounting region (flip chip type) 15 of the semiconductor chip mounting substrate 22 manufactured by the above (steps a) to (step h). The necessary number was mounted while applying ultrasonic waves using a flip chip bonder. Further, an underfill material 113 is injected from the end of the semiconductor chip 111 into the gap between the semiconductor chip mounting substrate 22 and the semiconductor chip 111, and primary curing is performed at 80 ° C. for 1 hour and 150 ° C. for 4 hours. Subsequent curing was performed. Next, a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm was fused to the external connection terminal using an N 2 reflow apparatus. Finally, the semiconductor chip mounting substrate 22 was cut with a dicer equipped with a blade having a width of 200 μm to produce the semiconductor package shown in FIG.

実施例３
（工程ａ）〜（工程ｈ）の工程は実施例２と同様にして、図１（１パッケージ分の断面図）、図３（１パッケージ分の平面図）、及び図５（半導体チップ搭載基板全体図）に示すようなワイヤボンドタイプＢＧＡ用半導体チップ搭載基板２２を作製した。 Example 3
Steps (step a) to (step h) are performed in the same manner as in the second embodiment. FIG. 1 (sectional view of one package), FIG. 3 (plan view of one package), and FIG. A wire bond type BGA semiconductor chip mounting substrate 22 as shown in FIG.

（工程ｉ）
図７に示すように、前記（工程ａ）〜（工程ｈ）により作製された半導体チップ搭載基板２２の半導体チップ搭載領域（ワイヤボンドタイプ）１８に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を用いて、半導体チップ１１１を必要な数だけ搭載した。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ１１１上の端子と半導体チップ搭載基板２２の半導体チップ接続端子１６とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップ１１１を封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図５に示す１つのブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板２２を同時に切断し、図７に示す半導体パッケージを作製した。 (Process i)
As shown in FIG. 7, a die bond film DF-100 (Hitachi Chemical Industry Co., Ltd.) is formed on the semiconductor chip mounting region (wire bond type) 18 of the semiconductor chip mounting substrate 22 manufactured by the steps (a) to (h). A necessary number of semiconductor chips 111 were mounted using a product name 117. Next, the wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.) electrically connected the terminal on the semiconductor chip 111 and the semiconductor chip connection terminal 16 of the semiconductor chip mounting substrate 22 with a gold wire 115 having a diameter of 25 μm. Further, using CEL9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.) as the sealing resin 116, the semiconductor chip 111 is integrated with one block 23 shown in FIG. 5 at a pressure of 10 MPa, a temperature of 180 ° C., and a time of 90 seconds. Transfer molded. Next, heat treatment is performed in an oven at a temperature of 180 ° C. for 5 hours to completely cure the sealing resin and the die bond film, and a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm is applied to the external connection terminal as an N 2 reflow apparatus. Fused. Finally, the sealing resin and the semiconductor chip mounting substrate 22 were simultaneously cut with a dicer equipped with a blade having a width of 200 μm to produce the semiconductor package shown in FIG.

比較例２
前記（工程ａ）〜（工程ｆ）の工程は実施例１と同様にして、第３の配線１０６ｃの形成及び第２のバイアホール１０８の層間接続を行うために、（工程ｇ）の第２の金属層として接着金属（Ｎｉ）層１１８および薄膜銅層１１９（図８（ｂ））を比較例１の条件でスパッタリングにより形成した以外は実施例２と同様にして、ファン−インタイプＢＧＡ用半導体チップ搭載基板２２（図５）及び半導体パッケージ（図７）を作製した。 Comparative Example 2
The steps (step a) to (step f) are performed in the same manner as in the first embodiment, in order to form the third wiring 106c and connect the second via hole 108 with each other. As in Example 2, except that an adhesive metal (Ni) layer 118 and a thin-film copper layer 119 (FIG. 8B) were formed by sputtering under the conditions of Comparative Example 1 as the metal layer of the fan-in type BGA A semiconductor chip mounting substrate 22 (FIG. 5) and a semiconductor package (FIG. 7) were produced.

〔試験１〕
実施例１および比較例１で形成したバイアホール寸法（バイアホール開口径）に対する電気銅めっき後のめっき付き性の比較を行った。その結果を表２に示す。めっき付き性は、バイアホール内を顕微鏡で観察して行い、バイアホール内壁の露出があるものをＮＧとして評価した。 [Test 1]
A comparison was made of the ability to be plated after electrolytic copper plating with respect to the via hole dimensions (via hole opening diameters) formed in Example 1 and Comparative Example 1. The results are shown in Table 2. The plating property was evaluated by observing the inside of the via hole with a microscope, and evaluated that the via hole inner wall was exposed as NG.

Figure 2009295850
Figure 2009295850

〔試験２〕
実施例２、実施例３、および比較例２で作製した各半導体パッケージのサンプルに、以下の試験を行った。
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数２０個を到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流してリフローし、クラックの発生を調べた。結果を表３に示す。クラックの有無は、顕微鏡で観察し、クラックが認められたものをＮＧとして評価した。 [Test 2]
The following tests were performed on the samples of the semiconductor packages manufactured in Example 2, Example 3, and Comparative Example 2.
After each semiconductor package sample was subjected to moisture absorption treatment, 20 samples were reflowed in a reflow furnace having an ultimate temperature of 240 ° C. and a length of 2 m at a rate of 0.5 m / min, and the occurrence of cracks was examined. . The results are shown in Table 3. The presence or absence of cracks was observed with a microscope, and NG was evaluated when cracks were observed.

Figure 2009295850
Figure 2009295850

また、同様に半導体パッケージサンプル数２０個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、バイアホールの接続信頼性を調べた。結果を表４に示す。バイアホールの接続信頼性は、半導体パッケージサンプルの接続抵抗を測定し、抵抗上昇が初期抵抗の１０％を超えたものをＮＧとして評価した。




Similarly, 20 semiconductor package samples were mounted on a 0.8 mm thick mother board and subjected to a temperature cycle test at −55 to 125 ° C. for 30 minutes each to check the connection reliability of via holes. The results are shown in Table 4. The via hole connection reliability was evaluated as NG by measuring the connection resistance of the semiconductor package sample and increasing the resistance exceeding 10% of the initial resistance.




Figure 2009295850
Figure 2009295850

本発明の製造方法により製造した実施例１は、ボトム径とトップの径の差が小さいバイアホールにおいてもめっき付き性は良好であり、バイアホール径を小さくすることができるため、高密度配線の形成が可能である。特にビルドアップ材の厚みが厚くなるに従い効果は大である。これに対し、スパッタリングで第２の金属層を形成した比較例１は、ボトム径とトップの径の差が小さいバイアホールを形成することができないため、高密度の配線を形成することが困難である。 また、本発明の製造方法により製造した実施例２，３の半導体パッケージでは、耐リフロー性及び温度サイクル試験とも良好な結果が得られた。しかし、スパッタリングで第２の金属層を形成した比較例２は、温度サイクル試験でのバイアホール接続信頼性を満足することはできなかった。以上の結果から、本願発明により、信頼性の高い多層回路基板、半導体チップ搭載基板並びにこの基板を用いた半導体パッケージを提供することができる。また、耐リフロー性及び温度サイクル試験での信頼性を満足できる高密度配線の半導体パッケージを作製することができる。   In Example 1 manufactured by the manufacturing method of the present invention, the plating ability is good even in a via hole having a small difference between the bottom diameter and the top diameter, and the via hole diameter can be reduced. Formation is possible. In particular, the effect increases as the thickness of the build-up material increases. On the other hand, Comparative Example 1 in which the second metal layer is formed by sputtering cannot form a via hole having a small difference between the bottom diameter and the top diameter, so it is difficult to form a high-density wiring. is there. Moreover, in the semiconductor packages of Examples 2 and 3 manufactured by the manufacturing method of the present invention, good results were obtained in both the reflow resistance and the temperature cycle test. However, Comparative Example 2 in which the second metal layer was formed by sputtering could not satisfy the via hole connection reliability in the temperature cycle test. From the above results, according to the present invention, it is possible to provide a highly reliable multilayer circuit board, a semiconductor chip mounting board, and a semiconductor package using this board. In addition, a semiconductor package with high-density wiring that can satisfy reflow resistance and reliability in a temperature cycle test can be manufactured.

本発明の一実施形態が適用される半導体チップ搭載基板の断面図である。It is sectional drawing of the semiconductor chip mounting substrate to which one Embodiment of this invention is applied. 本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。It is a top view of the fan-in type semiconductor chip mounting substrate which is one Embodiment of this invention. 本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。It is a top view of the fan-out type semiconductor chip mounting substrate which is another embodiment of this invention. （ａ）〜（ｈ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図である。(A)-(h) is process drawing which shows one Embodiment of the manufacturing method of the semiconductor chip mounting substrate of this invention. （ａ）は、本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図である。（ｂ）は、（ａ）の破線部分の拡大図である。(A) is the whole top view showing an example of the frame shape of the semiconductor chip mounting substrate of the present invention. (B) is an enlarged view of the broken line part of (a). 本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図である。1 is a cross-sectional view of a flip chip type semiconductor package to which an embodiment of the present invention is applied. 本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図である。1 is a cross-sectional view of a wire bond type semiconductor package to which an embodiment of the present invention is applied. （ａ）は、本発明の一実施形態が適用される半導体チップ搭載基板のバイアホール部の断面図である。（ｂ）は、従来技術による半導体チップ搭載基板のバイアホール部の断面図である。(A) is sectional drawing of the via-hole part of the semiconductor chip mounting board | substrate with which one Embodiment of this invention is applied. (B) is sectional drawing of the via hole part of the semiconductor chip mounting substrate by a prior art. 金属層及び絶縁層に形成した開口部の断面図である。It is sectional drawing of the opening part formed in the metal layer and the insulating layer.

符号の説明Explanation of symbols

１１ 位置合わせ用ガイド穴
１３ 半導体パッケージ領域
１４ ダイボンドフィルム接着領域（フリップチップタイプ）
１５ 半導体チップ搭載領域（フリップチップタイプ）
１６ 半導体チップ接続端子
１７ ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８ 半導体チップ搭載領域（ワイヤボンドタイプ）
１９ 外部接続端子
２０ 展開配線
２１ ダミーパターン
２２ 半導体チップ搭載基板
２３ ブロック
２４ 補強パターン
２５ 切断位置合わせマーク
１００ コア基板
１０１ 第１の層間接続端子
１０２ 第１のバイアホール
１０３ 第２の層間接続端子
１０４ ビルドアップ層
１０５ 第３のバイアホール
１０６ａ 第１の配線
１０６ｂ 第２の配線
１０６ｃ 第３の配線
１０６ｃ１ 第１の金属層
１０７ 外部接続端子
１０８ 第２のバイアホール
１０９ 絶縁被覆（ソルダレジスト）
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 封止樹脂
１１７ ダイボンドフィルム
１１８ 接着金属（Ｎｉ）層（第２の金属層）
１１９ 薄膜銅層（第２の金属層）
１２０ 電解銅めっき層
１２１ 薄付け無電解銅めっき層（第２の金属層） 11 Alignment Guide Hole 13 Semiconductor Package Area 14 Die Bond Film Adhesive Area (Flip Chip Type)
15 Semiconductor chip mounting area (flip chip type)
16 Semiconductor chip connection terminal 17 Die bond film adhesion area (wire bond type)
18 Semiconductor chip mounting area (wire bond type)
19 External connection terminal 20 Expanded wiring 21 Dummy pattern 22 Semiconductor chip mounting substrate 23 Block 24 Reinforcement pattern 25 Cutting alignment mark 100 Core substrate 101 First interlayer connection terminal 102 First via hole 103 Second interlayer connection terminal 104 Build Up layer 105 Third via hole 106a First wiring 106b Second wiring 106c Third wiring 106c1 First metal layer 107 External connection terminal 108 Second via hole 109 Insulation coating (solder resist)
111 Semiconductor chip 112 Connection bump 113 Underfill material 114 Solder ball 115 Gold wire 116 Sealing resin 117 Die bond film 118 Adhesive metal (Ni) layer (second metal layer)
119 Thin copper layer (second metal layer)
120 Electrolytic copper plating layer 121 Thin electroless copper plating layer (second metal layer)

Claims (10)

絶縁層上に１種類以上の金属層を有する第１の金属層を形成した多層回路基板の製造方法であって、前記第１の金属層と絶縁層に開口を形成する工程、前記開口内部をデスミア処理する工程、前記開口部及び前記第１の金属層上に薄付け無電解銅めっきによる第２の金属層をさらに形成する工程を順次行うことを特徴とする多層回路基板の製造方法。   A method of manufacturing a multilayer circuit board in which a first metal layer having one or more types of metal layers is formed on an insulating layer, the step of forming an opening in the first metal layer and the insulating layer, A method of manufacturing a multilayer circuit board, comprising sequentially performing a step of desmearing and a step of further forming a second metal layer by thin electroless copper plating on the opening and the first metal layer. 前記デスミア処理する工程は、ドライプロセスで行う工程である請求項１に記載の多層回路基板の製造方法。   The method for manufacturing a multilayer circuit board according to claim 1, wherein the desmear process is a process performed by a dry process. 前記デスミア処理する工程は、ドライプロセスとウェットプロセスを併用する工程である請求項１に記載の多層回路基板の製造方法。   The method of manufacturing a multilayer circuit board according to claim 1, wherein the desmearing process is a process using both a dry process and a wet process. 前記開口を形成する工程は、レーザ加工による工程である請求項１〜３の何れかに記載の多層回路基板の製造方法。   The method for manufacturing a multilayer circuit board according to claim 1, wherein the step of forming the opening is a step by laser processing. 前記絶縁層上に１種類以上の金属層を有する第１の金属層を形成する工程は、少なくとも１層以上をドライプロセスで形成する工程を有している請求項１〜４の何れかに記載の多層回路基板の製造方法。   The process of forming the 1st metal layer which has a 1 or more types of metal layer on the said insulating layer has a process of forming at least 1 layer or more by a dry process. Manufacturing method for multilayer circuit board. 前記第１の金属層の厚みは１μｍ以下である請求項１〜５の何れかに記載の多層回路基板の製造方法。   The method for manufacturing a multilayer circuit board according to claim 1, wherein the first metal layer has a thickness of 1 μm or less. 前記絶縁層の表面粗さを平均粗さ（Ｒａ）で１μｍ以下に形成する工程をさらに有する請求項１〜６の何れかに記載の多層回路基板の製造方法。   The manufacturing method of the multilayer circuit board in any one of Claims 1-6 which further has the process of forming the surface roughness of the said insulating layer into 1 micrometer or less by average roughness (Ra). 請求項１〜７の何れかに記載の多層回路基板の製造方法で製造された多層回路基板。   A multilayer circuit board manufactured by the method for manufacturing a multilayer circuit board according to claim 1. 請求項８に記載の多層回路基板を用いた半導体チップ搭載基板であって、前記多層回路基板の一方の面に半導体チップ接続端子が、他方の面に外部接続端子が設けられる半導体チップ搭載基板。   9. A semiconductor chip mounting board using the multilayer circuit board according to claim 8, wherein a semiconductor chip connection terminal is provided on one side of the multilayer circuit board and an external connection terminal is provided on the other side. 請求項９に記載の半導体チップ搭載基板と、半導体チップ搭載領域に搭載される半導体チップと、前記半導体チップの少なくともフェース面を封止する封止樹脂からなる半導体パッケージ。   10. A semiconductor package comprising the semiconductor chip mounting substrate according to claim 9, a semiconductor chip mounted in a semiconductor chip mounting region, and a sealing resin that seals at least a face surface of the semiconductor chip.
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