JP2004235601A - Semiconductor chip mounting board, semiconductor package, and manufacturing method thereof - Google Patents

Semiconductor chip mounting board, semiconductor package, and manufacturing method thereof Download PDF

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直之 浦崎
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豊樹 伊藤
Yoshinori Ejiri
芳則 江尻
Masaharu Matsuura
雅晴 松浦
Akishi Nakaso
昭士 中祖
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Abstract

<P>PROBLEM TO BE SOLVED: To improve reliability in connection between a semiconductor chip and a mounting board thereof, and between the board and a mother board. <P>SOLUTION: The semiconductor chip mounting board comprises a core board and at least one build-up layer. There are provided a first wiring comprising a first interlayer connection terminal and a semiconductor chip connection terminal formed on one surface of the core board, a second wiring comprising a second interlayer connection terminal formed on the other surface of the core board, a first via hole that electrically connects the first and second interlayer connection terminals, a build-up layer formed on the second wiring, a third wiring that comprises a third interlayer connection terminal formed on the build-up layer, a second via hole that electrically connects the second and third interlayer connection terminals, and an external connection terminal that connects to the mother board formed on the build-up layer which is the outermost layer. The thermal expansion coefficients of the core board and the build-up layer are preferred to be 7-13 ppm/°C and 10-40 ppm/°C, respectively. <P>COPYRIGHT: (C)2004,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体チップ搭載基板及び半導体パッケージ、並びにそれらの製造方法に関する。
【０００２】
【従来の技術】
半導体パッケージングの分野では、近年一層の高集積化及び高速対応化の要求が高まっている。これらに対応した半導体パッケージとして、半導体チップを、ガラスエポキシのコア基板上にビルドアップ層を多層形成した半導体チップ搭載基板上に搭載したものが提案されている。このような半導体パッケージは、半導体チップ搭載基板の外部接続端子でさらにマザーボードと呼ばれるより大きな基板に搭載され、マザーボード内の配線によって相互に接続される。このような実装形態をとることによって、半導体チップの電極間隔である０．１〜０．２５ｍｍを、０．５〜１．０ｍｍに広げてボード上に実装することができる。
【０００３】
従来の半導体チップ搭載基板の半導体チップを搭載する面には、ビルドアップ層が形成されていた。ビルドアップ層には近年ガラス繊維などの補強材の入ったプリプレグや補強材のないビルドアップ材が用いられている。ガラス繊維入りのプリプレグを用いたビルドアップ層の平面方向の熱膨張係数は約２０ｐｐｍ／℃であり、厚さ方向の熱膨張係数は約５０ｐｐｍ／℃である。補強材のないビルドアップ材の場合、熱膨張係数は平面方向及び厚さ方向共に６０ｐｐｍ／℃以上である。半導体チップの熱膨張係数は３．５ｐｐｍ／℃であり、ガラス繊維入りのプリプレグ或いは補強材無しのビルドアップ層の約５．７〜１７倍の熱膨張差があるため、半導体チップが搭載された半導体チップ搭載基板が、加熱あるいは冷却されたときにチップと搭載基板との間で熱膨張ミスマッチを起こして半導体チップと搭載基板の電気的な接続が断線するなどの問題がある。
【０００４】
このような問題を解決するために、主としてエポキシ樹脂と非晶質シリカとよりなり熱膨張係数が等方的である絶縁材に、ビアとして所定ピッチで金属が埋設されてなるベース基板と、該ベース基板上にそれぞれ少なくとも一層が交互に積層された絶縁層及び導体層とから形成された回路基板が提案されている（特許文献１参照。）。
また、微細配線の形成においても、エッチングにより配線を形成するサブトラクト法で、歩留り良く形成できる配線は、回路導体幅／回路導体間隔（以下、Ｌ／Ｓという。）＝５０μｍ／５０μｍ程度である。更に微細なＬ／Ｓ＝３５μｍ／３５μｍ程度の配線では、基材表面に比較的薄いめっき層を形成しておき、その上にめっきレジストを形成して、電気めっきで導体を必要な厚さに形成し、その後比較的薄いめっきをソフトエッチングで除去するというセミアディティブ法が使用され始めている。
【０００５】
【特許文献１】
特開２００１−１０２７４９号公報
【０００６】
【発明が解決しようとする課題】
更に微細なＬ／Ｓ＝２５μｍ／２５μｍ未満の配線になると、銅箔の粗化めっきや基材表面を化学的に粗化した形状が１〜３μｍ程度あるため、その粗化の窪み部のめっきをエッチングするために過剰にエッチングする必要があり、配線が細くなったり、配線幅のばらつきが大きくなったりするという問題がある。
更に、このように表面が凹凸形状の配線に高速の電気信号を流すと、表皮効果により電気信号は配線の表面付近に集中して流れるようになるため、伝送損失が大きくなるという問題がある。
【０００７】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、その目的は、半導体チップと半導体チップ搭載基板間の熱膨張ミスマッチをそれぞれの材料の熱膨張係数の差を小さくすることで低減し、加熱や冷却時の接続信頼性を高めた半導体チップ搭載基板およびそれを用いた半導体パッケージを提供することである。
また、本発明の他の目的は、微細配線を精度良く形成し、更に高速電気信号を効率よく伝送可能な半導体チップ搭載基板、半導体パッケージ及びそれらの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、マザーボードと接続する側の絶縁層から、半導体チップを搭載する側の絶縁層に向けて、順次熱膨張係数の低下する材料を用いることによって、マザーボードから半導体チップまでの熱ストレスを緩和し、熱衝撃に対して接続信頼性の高い半導体チップ搭載基板を提供する。本発明は次のように構成される。
【０００９】
（１） コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板であって、前記コア基板の半導体チップ搭載面と逆の面にのみビルドアップ層が形成されていることを特徴とする半導体チップ搭載基板。
【００１０】
（２） コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板であって、前記コア基板の一方の面に形成された半導体チップ接続端子及び第１の層間接続端子を含む第１の配線と、前記コア基板の他方の面に形成された第２の層間接続端子を含む第２の配線と、前記第１の層間接続端子及び前記第２の層間接続端子を電気的に接続する第１のバイアホールと、前記コア基板の前記第２の配線上に形成されたビルドアップ層と、前記ビルドアップ層上に形成された第３の層間接続端子を含む第３の配線と、前記第２の層間接続端子及び前記第３の層間接続端子を電気的に接続する第２のバイアホールと、さらにその上の最外層のビルドアップ層上に形成されたマザーボードと接続するための外部接続端子とを有することを特徴とする半導体チップ搭載基板。
【００１１】
（３） 半導体チップ、前記コア基板、前記ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３である前記（１）または（２）に記載の半導体チップ搭載基板。
（４） 前記コア基板の熱膨張係数が７〜１３ｐｐｍ／℃である前記（１）〜（３）のいずれかに記載の半導体チップ搭載基板。
（５） 前記ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃である前記（１）〜（４）のいずれかに記載の半導体チップ搭載基板。
【００１２】
（６） 前記コア基板の厚さが１００〜８００μｍである前記（１）〜（５）のいずれかに記載の半導体チップ搭載基板。
（７） 前記コア基板が感光性又は非感光性のガラスである前記（１）〜（６）のいずれかに記載の半導体チップ搭載基板。
（８） 前記ビルドアップ層のヤング率が１〜５ＧＰａである前記（１）〜（７）のいずれかに記載の半導体チップ搭載基板。
（９） 前記ビルドアップ層が熱硬化性の有機絶縁材料を含んでいる前記（１）〜（８）のいずれかに記載の半導体チップ搭載基板。
【００１３】
（１０） 前記コア基板と前記第１の配線との界面、前記コア基板と前記第２の配線との界面、前記第２の配線と前記ビルドアップ層の界面、前記ビルドアップ層と前記第３の配線との界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下である前記（２）〜（９）のいずれかに記載の半導体チップ搭載基板。
（１１） 前記第２の配線と、前記ビルドアップ層との間に、カップリング剤を含む皮膜を有する前記（２）〜（１０）のいずれかに記載の半導体チップ搭載基板。
【００１４】
（１２） コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板を製造する製造方法であって、前記コア基板の半導体チップ搭載面と逆の面にのみビルドアップ層を形成することを特徴とする半導体チップ搭載基板の製造方法。
【００１５】
（１３） コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板の製造方法であって、
前記コア基板の一方の面に半導体チップ接続端子及び第１の層間接続端子を含む第１の配線を形成する工程と、
前記コア基板の他方の面に第２の層間接続端子を含む第２の配線を形成する工程と、
前記第１の層間接続端子及び前記第２の層間接続端子を電気的に接続する第１のバイアホールを形成する工程と、
前記コア基板の前記第２の配線上にビルドアップ層を形成する工程と、
前記ビルドアップ層上に第３の層間接続端子を含む第３の配線を形成する工程と、
前記第２の層間接続端子及び前記第３の層間接続端子を電気的に接続する第２のバイアホールを形成する工程と、
さらにその上の最外層のビルドアップ層上にマザーボードと接続するための外部接続端子形成する工程とを有することを特徴とする半導体チップ搭載基板の製造方法。
【００１６】
（１４） 半導体チップ、前記コア基板、前記ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３である前記（１２）または（１３）に記載の半導体チップ搭載基板の製造方法。
（１５） 前記コア基板の熱膨張係数が７〜１３ｐｐｍ／℃である前記（１２）〜（１４）のいずれかに記載の半導体チップ搭載基板の製造方法。
（１６） 前記ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃である前記（１２）〜（１５）のいずれかに記載の半導体チップ搭載基板の製造方法。
【００１７】
（１７） 前記コア基板の厚さが１００〜８００μｍである前記（１２）〜（１６）のいずれかに記載の半導体チップ搭載基板の製造方法。
（１８） 前記コア基板が感光性又は非感光性のガラスである前記（１２）〜（１７）のいずれかに記載の半導体チップ搭載基板の製造方法。
（１９） 前記ビルドアップ層のヤング率が１〜５ＧＰａである前記（１２）〜（１８）のいずれかに記載の半導体チップ搭載基板の製造方法。
（２０） 前記ビルドアップ層が熱硬化性の有機絶縁材料を含んでいる前記（１２）〜（１９）のいずれかに記載の半導体チップ搭載基板の製造方法。
【００１８】
（２１） 前記コア基板と前記第１の配線との界面、前記コア基板と前記第２の配線との界面、前記第２の配線と前記ビルドアップ層の界面、前記ビルドアップ層と前記第３の配線との界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下である前記（１３）〜（２０）のいずれかに記載の半導体チップ搭載基板の製造方法。
（２２） 前記第２の配線と、前記ビルドアップ層との間に、カップリング剤を含む皮膜を形成する工程をさらに有する前記（１３）〜（２１）のいずれかに記載の半導体チップ搭載基板の製造方法。
【００１９】
（２３） 前記（１）〜（１１）のいずれかに記載の半導体チップ搭載基板または前記（１２）〜（２２）のいずれかに記載の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成されることを特徴とする半導体パッケージ。
【００２０】
（２４） 前記（１）〜（１１）のいずれかに記載の半導体チップ搭載基板を製造する工程または前記（１２）〜（２２）のいずれかに記載の製造方法で半導体チップ搭載基板を製造する工程と、前記半導体チップ搭載基板に半導体チップを搭載する工程と、前記半導体チップの少なくともフェース面を樹脂で封止する工程とを有することを特徴とする半導体パッケージの製造方法。
【００２１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
（半導体チップ搭載基板）
図１に、本発明の半導体チップ搭載基板の一実施形態（ビルドアップ層２層）の断面模式図を示す。本発明の半導体チップ搭載基板は、図１に示すように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子（不図示）及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板の反対側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子は、コア基板の第１の層間接続用ＩＶＨ（インタースティシャルバイアホール）（以下、第１のバイアホールという。）１０２を介して電気的に接続される。コア基板の第２の配線上には、ビルドアップ層１０４が形成され、ビルドアップ層上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子は、第２の層間接続用ＩＶＨ（以下、第２のバイアホールという。
）１０８を介して電気的に接続される。ビルドアップ層が複数形成される場合は、同様の構造を積層し、例えば、第３の配線１０６ｃ中、第３の層間接続端子は次のビルドアップ層の層間接続端子と、第３の層間接続用ＩＶＨ（以下、第３のバイアホールという。）１０５を介して電気的に接続される。最外層のビルドアップ層上には、マザーボードと接続される外部接続端子１０７が形成される。
【００２２】
配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。
更に、最外層のビルドアップ層上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。
【００２３】
（コア基板）
半導体チップ搭載基板の、半導体チップが搭載される側に用いられるコア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２ ６５〜７５％、Ａｌ２Ｏ３ ０．５〜４％、ＣａＯ ５〜１５％、ＭｇＯ ０．５〜４％、Ｎａ２Ｏ １０〜２０％）、ホウ珪酸ガラス（成分例：ＳｉＯ２ ６５〜８０％、Ｂ２Ｏ３ ５〜２５％、Ａｌ２Ｏ３ １〜５％、ＣａＯ ５〜８％、ＭｇＯ ０．５〜２％、Ｎａ２Ｏ ６〜１４％、Ｋ２Ｏ １〜６％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
コア基板の厚さは１００〜８００μｍの範囲であるのが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍの範囲であるのがより好ましい。
【００２４】
（ビルドアップ層）
本発明におけるビルドアップ層１０４は、前記コア基板の半導体チップ搭載面と逆の面にのみ形成されることを特徴とする。ビルドアップ層１０４は、絶縁材料からなるのが好ましい。より好ましくは熱硬化性の有機絶縁材料を含み、さらに好ましくは、これを主成分とする。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。
絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００２５】
（熱膨張係数）
半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましい。さらに、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。
具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐ／℃である。ビルドアップ層の熱膨張係数α３は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃である。
【００２６】
（ヤング率）
ビルドアップ層のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。
【００２７】
（平坦性）
コア基板及びビルドアップ層の表面の平坦性は、Ｒａで１．０μｍ以下、特に０．０１〜１．０μｍが高速電気信号の伝達特性の面から好ましく、更に０．０１〜０．４μｍであることがより好ましい。１．０μｍを超えると形成する配線の幅変動が大きく、また、高速電気信号の減衰が大きくなる傾向がある。０．０１μｍ未満では、ピール強度が十分に得られなくなるという傾向がある。
同様に配線表面の平坦性も、Ｒａで１．０μｍ以下であることが好ましい。
すなわち、前記コア基板と前記第１の配線との界面、前記コア基板と前記第２の配線との界面、前記第２の配線と前記ビルドアップ層の界面、前記ビルドアップ層と前記第３の配線との界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下であるのが好ましい。特に０．０１〜１．０μｍが好ましく、更に０．０１〜０．４μｍであることがより好ましい。
【００２８】
（半導体チップ搭載基板の製造方法）
半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００２９】
（配線形成方法）
配線の形成方法としては、コア基板表面またはビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチング除去する方法（サブトラクト法）、コア基板表面またはビルドアップ層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、コア基板表面またはビルドアップ層上に薄い金属層（シード層）を形成し、その後電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。
【００３０】
（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を用いることができ、レジストインクをシルクスクリーン印刷して形成したり、エッチングレジスト用感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去して形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。
【００３１】
（めっきによる配線形成）
また、配線は、コア基板またはビルドアップ層上の必要な箇所にのみめっきを行うことで形成することもでき、通常のめっきによる配線形成技術を用いることができる。
例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ無電解めっきを行う。その後、必要があればめっきレジストを除去することもできる。さらに、電解めっきにより、高さ５〜５０μｍの配線を形成することもできる。
【００３２】
（セミアディティブ法によるシード層形成）
セミアディティブ法のシード層の形成方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。同様の方法で、サブトラクト法の金属箔を形成することもできる。
【００３３】
（蒸着またはめっきによるシード層の形成）
コア基板表面またはビルドアップ層上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして２００〜５００ｎｍスパッタリングして薄膜銅層を形成できる。
また、コア基板表面またはビルドアップ層上に銅を０．５〜３μｍ無電解めっきし、形成することもできる。
【００３４】
（金属箔を貼り合わせる方法）
コア基板またはビルドアップ層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄いシード層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。前者としては銅／ニッケル／銅の三層銅箔、後者としてはピーラブル銅箔などが使用でき、５μｍ以下のシード層を形成できる。
【００３５】
（セミアディティブによる配線形成）
前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。
【００３６】
（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図２に示すように（内層配線、層間接続端子等は省略。）、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図３に示すような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。
【００３７】
図２は本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。また、図３は、本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。
図中、１３は、半導体パッケージ領域である。
フリップチップタイプの場合、１４はダイボンドフィルム接着領域、１５は半導体チップ搭載領域である。１６は半導体チップ接続端子である。
ワイヤボンドタイプの場合、１７はダイボンドフィルム接着領域、１８は半導体チップ搭載領域である。
また、１９は外部接続端子、２０は展開配線である。
さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１を形成することもできる。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００３８】
（バイアホール）
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールすなわち層間接続用ＩＶＨ（インタースティシャルバイアホール）を設けることができる。バイアホールは、コア基板またはビルドアップ層に接続用の穴（ＩＶＨ穴）を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。
また、ビルドアップ層のバイアホールとしては、予めビルドアップ層にバイアホールとなるバンプ等と配線を形成したものを用意し、これをコア基板にプレス等で積層する方法などもある。
【００３９】
（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。
このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは実験的に反りが発生しないように調整することがより好ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。
【００４０】
（配線のめっき）
配線の必要な部分にニッケル、金めっきを順次施すことができる。さらに必要に応じてニッケル、パラジウム、金めっきとしても良い。これらのめっきは、配線の半導体チップ接続端子と、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子に施されるのが一般的である。このめっきは、無電解めっき、または電解めっきのどちらを用いてもよい。
【００４１】
（半導体チップ搭載基板の製造工程）
本発明の半導体チップ搭載基板は、以下のような工程で製造することができる。図４の（ａ）〜（ｇ）に、本発明の半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示す。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。
【００４２】
（工程ａ）
（工程ａ）は、図４（ａ）に示すようにコア基板１００上に第１の配線１０６ａを作製する工程である。
例えば片面に銅箔が形成されたコア基板に第１の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて作製することができる。ガラス基板上に銅箔を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後電気銅めっきで膜厚を所望の厚みまでめっきすることにより得ることができる。
なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分、不図示）を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いることもできる。
【００４３】
（工程ｂ）
（工程ｂ）は、図４（ｂ）に示すように、前記第１の層間接続端子と、後述する第２の配線とを接続するための第１のバイアホール１０２を形成する工程である。
バイアホールの形成は、コア基板が非感光性基材の場合レーザ光を用いることができる。使用するレーザ光は限定されるものではなく、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。コア基板が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。その後熱処理とエッチングによりバイアホールを形成する。また、コア基板が直接エッチング可能な基材の場合は、エッチングによって形成することもできる。形成されたバイアホールは層間を電気的に接続するために導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。
【００４４】
（工程ｃ）
（工程ｃ）は、図４（ｃ）に示すように、コア基板の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板の第１の配線と反対の面に（工程ａ）と同様に銅箔を形成し、その銅箔を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第２の配線を形成する。銅箔の形成方法としては、（工程ａ）と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気めっきを用いて所望の厚みまで銅めっきすることにより得られる。
なお、第２の配線は第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いることもできる。
【００４５】
（工程ｄ）
（工程ｄ）は、図４（ｄ）に示すように前記第２の配線を形成した面にビルドアップ層１０４を形成する工程である。コア基板１００表面及び第２の配線１０６ｂ表面に、上述したようなワニス状の絶縁材料の印刷、スピンコート、またはフィルム状の絶縁材料のラミネートやプレスなどの手法を用いて積層形成してビルドアップ層を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させる。
【００４６】
ビルドアップ層を形成する前に、第２の配線１０６ｂ表面およびコア基板１００表面に、シランカップリング剤等のカップリング剤を含む皮膜（不図示）を形成することが好ましい。このカップリング剤を含む皮膜により、第２の配線１０６ｂ表面とビルドアップ層１０４、さらにはコア基板１００表面とビルドアップ層１０４との接着信頼性を向上させることが可能である。
使用するカップリング剤はシランカップリング剤が好ましく、例えば、シランカップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシランカップリング剤の１種もしくは２種以上の混合物を含有する溶液を使用することができる。シランカップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１重量％〜５重量％、好ましくは、０．１重量％〜０．５重量％である。カップリング剤による皮膜形成処理は、前記のように調整したカップリング剤溶液に浸漬する、前記溶液をスプレー噴霧する、塗布する等の方法により行うことができる。
前記のシランカップリング剤で処理したコア基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。さらに、シランカップリング剤処理前のコア基板表面を、脱脂処理、アルカリ処理、酸処理、水洗などを必要に応じて適宜組合わせて行い、表面を清浄することが好ましい。
【００４７】
（工程ｅ）
（工程ｅ）は、図４（ｅ）に示すように、前記ビルドアップ層に第２のバイアホール１０８を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができるが、ＣＯ２レーザが生産性及び穴品質の点で好ましい。また、バイアホール径が３０μｍ未満の場合は、レーザ光を絞ることが可能なＹＡＧレーザが適している。また、ビルドアップ層がエッチング可能な材料である場合は、エッチングによって形成することもできる。
【００４８】
（工程ｆ）
（工程ｆ）は、図４（ｆ）に示すように、前記第２のバイアホールが形成されたビルドアップ層上に、第３の配線１０６ｃを形成する工程である。このような微細配線を形成するプロセスとしてはセミアディティブ法が好ましい。
（工程ｄ）から（工程ｆ）までを繰り返して、図１に示すようにビルドアップ層１０４を２層以上作製してもよい。この場合、最外のビルドアップ層上に形成された層間接続端子が、外部接続端子１０７となる。
【００４９】
（工程ｇ）
（工程ｇ）は、図４（ｇ）に示すように、前記第３の配線１０６ｃを形成した面に次のビルドアップ層１０４を形成し、前記ビルドアップ層に第３のバイアホール１０５を形成し、さらに外部接続端子１０７以外の配線等を保護するための絶縁被覆１０９を形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や光硬化型のもが使用できるが、レジスト形状を精度良く仕上げることができる光硬化型のものが好ましい。
【００５０】
（半導体チップ搭載基板の形状）
半導体チップ搭載基板の形状は、特に問わないが、図５に示すようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。
図５の（ａ）は本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図であり、（ｂ）は（ａ）の破線部分の拡大図である。図５のように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図５では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。
【００５１】
ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。
このように半導体パッケージ領域を配置することで、半導体チップ搭載基板２２の有効利用が可能になる。
また、半導体チップ搭載基板２２の端部には、位置合わせ用ガイド穴１１のような位置決めのマーク等を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。
このようにして、半導体チップ搭載基板を作製することができる。
【００５２】
（半導体パッケージ）
半導体パッケージは、前記半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成される。
図６に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図６に示すように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間を熱硬化性樹脂等のアンダーフィル材１１３で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましい。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する工程の必要がないため、効率的である。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるためより好ましい。
また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えばはんだボール１１４を用いることができる。はんだボールには共晶はんだやＰｂフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的である。
【００５３】
また、図７には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、図７に示すようにダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが一般的である。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。封止領域は、半導体チップの必要な部分だけを封止しても良いが、図７のように半導体パッケージ領域全体を封止してもよい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。
最後に、ダイサー等を用いて個々の半導体パッケージに切断する。
【００５４】
【実施例】
次に、実施例を挙げて本発明をさらに説明するが、本発明はこれら実施例に限定されるものではない。
実施例１
（工程ａ）
図４に示すように、コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、日本真空技術株式会社製装置型番ＭＬＨ−６３１５を用いて以下に示した条件で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子（不図示）を含む。）を形成した。
〔条件〕
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００５５】
（工程ｂ）
第１の配線が形成されたガラス基板の第１の配線と反対面から第１の層間接続端子に到達するまで、レーザで５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件で行った。
得られたＩＶＨの穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填してガラス基板の第１の層間接続端子と電気的に接続し、第１のバイアホール１０２を形成した。
【００５６】
（工程ｃ）
（工程ｂ）で形成された第１のバイアホールと電気的に接続するために、ガラス基板の、第１の配線と反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む。）を形成した。
【００５７】
（工程ｄ）
（工程ｃ）で形成した第２の配線側の面に、シランカップリング剤処理をした後、ビルドアップ層１０４を次のように形成した。すなわち、絶縁樹脂材料であるＦＴＦ（日立化成工業株式会社製、商品名）を用いて、スピンコート法で、２０００ｒｐｍで１０μｍ厚の絶縁層を形成し、５０℃１５分、１００℃１５分、１５０℃１５分、２００℃６０分間順次加熱硬化してビルドアップ層を得た。このビルドアップ層の、熱膨張係数は２０ｐｐｍ／℃、ヤング率は１．５ＧＰａであった。
【００５８】
（工程ｅ）
ビルドアップ層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数２０、マスク径０．４ｍｍの条件で行った。
【００５９】
（工程ｆ）
第３の配線１０６ｃ形成及び第２のバイアホール１０８形成のために、スパッタリングにより給電層となる下地金属Ｎｉ層２０ｎｍと薄膜銅層２００ｎｍとを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件で行った。
〔条件〕
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒
【００６０】
次に、めっきレジストＰＭＥＲ Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）をスピンコート法で膜厚２０μｍのレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温で１分間浸漬し除去した。銅スパッタ膜のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することによりエッチング除去し配線を形成した。
【００６１】
（工程ｇ）
この後、（工程ｄ）〜（工程ｆ）までを再度繰り返し、ビルドアップ層及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダレジスト１０９を形成して、図１（１パッケージ分の断面図）、図２（１パッケージ分の平面図）、及び図５（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００６２】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、接続バンプ１１２の形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載基板を切断し、図６に示す半導体パッケージを作製した。
【００６３】
実施例２
（工程ａ）〜（工程ｇ）
ガラス基板を板厚０．６ｍｍ、熱膨張係数８．５ｐｐｍ／℃の感光性のガラスＰＳＧ−１（株式会社住田光学ガラス製、商品名）を用い、エッチングによって第１のバイアホールを形成した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００６４】
（工程ｈ）
前記（工程ａ）〜（工程ｇ）により作製された半導体チップ搭載基板の半導体チップ搭載領域に、ダイボンドフィルムＤＦ−１００（日立化成工業株式会社製、商品名）１１７を用いて、半導体チップ１１１を必要な数だけ搭載した。次に、ワイヤボンダＵＴＣ２３０（株式会社新川製、商品名）で、半導体チップ上の端子と半導体チップ搭載基板の半導体チップ接続端子とを、直径２５μｍの金ワイヤ１１５で電気的に接続した。さらに、半導体チップを封止樹脂１１６であるＣＥＬ９２００（日立化成工業株式会社製、商品名）を用いて、圧力１０ＭＰａ、温度１８０℃、時間９０秒で、図５に示す１つのブロック２３を一体にトランスファモールドした。次に、温度１８０℃のオーブンで５時間の熱処理を行い、封止樹脂及びダイボンドフィルムを完全硬化して、外部接続端子に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置で融着した。最後に、幅２００μｍのブレードを装着したダイサーで封止樹脂と半導体チップ搭載基板を同時に切断し、図７に示す半導体パッケージを作製した。
【００６５】
比較例
（工程ａ）〜（工程ｇ）
コア基板として、ガラス基板の代わりに０．４ｍｍ厚のガラス布エポキシ樹脂基板（熱膨張係数１５ｐｐｍ／℃）を用い、このガラス布エポキシ樹脂基板の両側にビルドアップ層を設けた以外は、実施例１と同様にファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
【００６６】
（工程ｈ）
実施例１と同様の方法で半導体パッケージを作製した。
【００６７】
以上のように作製した各半導体チップ搭載基板及び半導体パッケージのサンプルに、以下の試験を行った。
〔試験〕
平坦性：
工程ｄで形成したビルドアップ層１０４の表面粗さ（Ｒａ）を、触針式表面粗さ計 サーフテストＳＶ−４００（株式会社ミツトヨ製商品名）を用いて測定した。結果を表１に示す。
【００６８】
配線形成性：
回路導体幅／回路導体間隔（Ｌ／Ｓ）＝１０μｍ／１０μｍ導体回路の形成性として、導体の幅が設計値の２／３以下に細くなっている個所が導体幅の長さ以上にあるもの、または導体間隔が設計値の２／３以下に細くなっている個所が導体幅の長さ以上にあるもの、を「形成不可」とした。結果を表１に示す。
【００６９】
半導体パッケージの信頼性試験：
各々の半導体パッケージサンプルを、吸湿処理を行った後、サンプル数２２個を到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流してリフローし、クラックの発生を調べた。結果を表２に示す。また、同様に半導体パッケージサンプル数２２個を厚さ０．８ｍｍのマザーボードに実装し、−５５〜１２５℃ 各３０分の条件で温度サイクル試験を行い、はんだボールの接続信頼性を調べた。結果を表３に示す。
【００７０】
【表１】

Figure 2004235601
【００７１】
【表２】
Figure 2004235601
【表３】
Figure 2004235601
【００７２】
【発明の効果】
本発明によれば、半導体チップ搭載基板の、マザーボードに接続する側のビルドアップ層と、前記搭載用の半導体チップを搭載する側のコア基板との熱膨張ミスマッチを低減して半導体チップからマザーボードまでの間の熱ストレスを緩和できる。また、平坦なコア基板を用いることにより微細な薄膜配線の形成が可能になる。さらに低誘電率のビルドアップ層により熱サイクル試験での接続信頼性をより確保することができる。これらにより、実装信頼性に優れた半導体パッケージを作製することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態が適用される半導体チップ搭載基板の断面図である。
【図２】本発明の一実施形態であるファン−インタイプ半導体チップ搭載基板の平面図である。
【図３】本発明の別の実施形態であるファン−アウトタイプ半導体チップ搭載基板の平面図である。
【図４】（ａ）〜（ｇ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図である。
【図５】（ａ）本発明の半導体チップ搭載基板のフレーム形状の一例を表す全体の平面図である。
（ｂ）（ａ）の破線部分の拡大図である。
【図６】本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図である。
【図７】本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図である。
【符号の説明】
１１ 位置合わせ用ガイド穴
１３ 半導体パッケージ領域
１４ ダイボンドフィルム接着領域（フリップチップタイプ）
１５ 半導体チップ搭載領域（フリップチップタイプ）
１６ 半導体チップ接続端子
１７ ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８ 半導体チップ搭載領域（ワイヤボンドタイプ）
１９ 外部接続端子
２０ 展開配線
２１ ダミーパターン
２２ 半導体チップ搭載基板
２３ ブロック
２４ 補強パターン
２５ 切断位置合わせマーク
１００ コア基板
１０１ 第１の層間接続端子
１０２ 第１のバイアホール
１０３ 第２の層間接続端子
１０４ ビルドアップ層
１０５ 第３のバイアホール
１０６ａ 第１の配線
１０６ｂ 第２の配線
１０６ｃ 第３の配線
１０７ 外部接続端子
１０８ 第２のバイアホール
１０９ 絶縁被覆（ソルダレジスト）
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 封止樹脂
１１７ ダイボンドフィルム[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor chip mounting substrate and a semiconductor package, and a method for manufacturing the same.
[0002]
[Prior art]
In the field of semiconductor packaging, demands for higher integration and higher speed have been increasing in recent years. As a semiconductor package corresponding to these, a package has been proposed in which a semiconductor chip is mounted on a semiconductor chip mounting substrate in which a build-up layer is formed in multiple layers on a glass epoxy core substrate. Such a semiconductor package is further mounted on a larger substrate called a motherboard at external connection terminals of a semiconductor chip mounting substrate, and connected to each other by wiring in the motherboard. By adopting such a mounting form, it is possible to widen the electrode interval of the semiconductor chip of 0.1 to 0.25 mm to 0.5 to 1.0 mm and mount it on the board.
[0003]
A build-up layer has been formed on a surface of a conventional semiconductor chip mounting substrate on which a semiconductor chip is mounted. In recent years, a prepreg containing a reinforcing material such as glass fiber or a build-up material without a reinforcing material has been used for the build-up layer. The thermal expansion coefficient in the plane direction of the build-up layer using a prepreg containing glass fibers is about 20 ppm / ° C., and the thermal expansion coefficient in the thickness direction is about 50 ppm / ° C. In the case of a build-up material without a reinforcing material, the thermal expansion coefficient is 60 ppm / ° C. or more in both the plane direction and the thickness direction. The semiconductor chip has a thermal expansion coefficient of 3.5 ppm / ° C. and has a thermal expansion difference of about 5.7 to 17 times that of the prepreg containing glass fiber or the build-up layer without a reinforcing material. When the semiconductor chip mounting substrate is heated or cooled, there is a problem that a thermal expansion mismatch occurs between the chip and the mounting substrate, and the electrical connection between the semiconductor chip and the mounting substrate is broken.
[0004]
In order to solve such a problem, a base substrate in which metal is buried at predetermined pitches as vias in an insulating material mainly composed of epoxy resin and amorphous silica and having an isotropic coefficient of thermal expansion, There has been proposed a circuit board formed of an insulating layer and a conductor layer in which at least one layer is alternately stacked on a base substrate (see Patent Document 1).
Also in the formation of fine wiring, the wiring that can be formed with high yield by the subtractive method of forming wiring by etching has a circuit conductor width / circuit conductor interval (hereinafter, referred to as L / S) = about 50 μm / 50 μm. In the case of finer L / S = 35 μm / 35 μm wiring, a relatively thin plating layer is formed on the substrate surface, a plating resist is formed thereon, and the conductor is formed by electroplating to a required thickness. A semi-additive method of forming and then removing relatively thin plating by soft etching has begun to be used.
[0005]
[Patent Document 1]
JP 2001-102749 A
[0006]
[Problems to be solved by the invention]
In the case of finer wiring having a L / S of less than 25 μm / 25 μm, the roughened plating of the copper foil or the chemically roughened shape of the substrate surface is about 1 to 3 μm. It is necessary to perform excessive etching in order to etch the wiring, and there is a problem that the wiring becomes thinner and the variation in the wiring width increases.
Further, when a high-speed electric signal is caused to flow through the wiring having the uneven surface as described above, the electric signal flows intensively near the surface of the wiring due to a skin effect, and thus there is a problem that transmission loss increases.
[0007]
An object of the present invention is to solve the above-mentioned problems of the prior art, and an object of the present invention is to reduce a thermal expansion mismatch between a semiconductor chip and a semiconductor chip mounting substrate by using a difference between thermal expansion coefficients of respective materials. An object of the present invention is to provide a semiconductor chip mounting substrate which is reduced by making it smaller and has improved connection reliability during heating and cooling, and a semiconductor package using the same.
Another object of the present invention is to provide a semiconductor chip mounting substrate, a semiconductor package, and a method for manufacturing the same, which can form fine wiring with high accuracy and efficiently transmit high-speed electrical signals.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a method of using a material whose thermal expansion coefficient decreases sequentially from an insulating layer connected to a motherboard to an insulating layer mounted with a semiconductor chip. Provided is a semiconductor chip mounting substrate that reduces thermal stress up to a semiconductor chip and has high connection reliability against thermal shock. The present invention is configured as follows.
[0009]
(1) A semiconductor chip mounting substrate including a core substrate and at least one buildup layer, wherein the buildup layer is formed only on a surface of the core substrate opposite to the semiconductor chip mounting surface. Semiconductor chip mounting substrate.
[0010]
(2) A semiconductor chip mounting substrate including a core substrate and at least one build-up layer, the first substrate including a semiconductor chip connection terminal and a first interlayer connection terminal formed on one surface of the core substrate. And the second wiring including the second interlayer connection terminal formed on the other surface of the core substrate, and the first interlayer connection terminal and the second interlayer connection terminal are electrically connected. A first via hole, a build-up layer formed on the second wire of the core substrate, a third wire including a third interlayer connection terminal formed on the build-up layer, A second via hole for electrically connecting the second interlayer connection terminal and the third interlayer connection terminal, and an external connection for connecting to a motherboard formed on an outermost build-up layer thereover Having terminals Semiconductor chip mounting substrate to the butterflies.
[0011]
(3) When the thermal expansion coefficients of the semiconductor chip, the core substrate, and the build-up layer are α1, α2, and α3 (ppm / ° C.), α1 ≦ α2 ≦ α3 is satisfied. A semiconductor chip mounting substrate according to claim 1.
(4) The semiconductor chip mounting substrate according to any one of (1) to (3), wherein the core substrate has a thermal expansion coefficient of 7 to 13 ppm / ° C.
(5) The semiconductor chip mounting substrate according to any one of (1) to (4), wherein the build-up layer has a thermal expansion coefficient of 10 to 40 ppm / ° C.
[0012]
(6) The semiconductor chip mounting substrate according to any one of (1) to (5), wherein the core substrate has a thickness of 100 to 800 μm.
(7) The semiconductor chip mounting substrate according to any one of (1) to (6), wherein the core substrate is a photosensitive or non-photosensitive glass.
(8) The semiconductor chip mounting substrate according to any one of (1) to (7), wherein the build-up layer has a Young's modulus of 1 to 5 GPa.
(9) The semiconductor chip mounting substrate according to any one of (1) to (8), wherein the build-up layer contains a thermosetting organic insulating material.
[0013]
(10) an interface between the core substrate and the first wiring, an interface between the core substrate and the second wiring, an interface between the second wiring and the buildup layer, and the interface between the buildup layer and the third wiring. The semiconductor chip mounting substrate according to any one of the above (2) to (9), wherein at least one of the interfaces with the wiring has irregularities of 1.0 μm or less in Ra.
(11) The semiconductor chip mounting substrate according to any one of (2) to (10), further including a coating containing a coupling agent between the second wiring and the build-up layer.
[0014]
(12) A method for manufacturing a semiconductor chip mounting substrate including a core substrate and at least one buildup layer, wherein the buildup layer is formed only on a surface of the core substrate opposite to the semiconductor chip mounting surface. A method for manufacturing a semiconductor chip mounting substrate, comprising:
[0015]
(13) A method for manufacturing a semiconductor chip mounting substrate including a core substrate and at least one buildup layer,
Forming a first wiring including a semiconductor chip connection terminal and a first interlayer connection terminal on one surface of the core substrate;
Forming a second wiring including a second interlayer connection terminal on the other surface of the core substrate;
Forming a first via hole that electrically connects the first interlayer connection terminal and the second interlayer connection terminal;
Forming a build-up layer on the second wiring of the core substrate;
Forming a third wiring including a third interlayer connection terminal on the build-up layer;
Forming a second via hole that electrically connects the second interlayer connection terminal and the third interlayer connection terminal;
Forming an external connection terminal for connecting to a motherboard on the outermost buildup layer on the semiconductor chip mounting substrate.
[0016]
(14) When the thermal expansion coefficients of the semiconductor chip, the core substrate, and the build-up layer are α1, α2, and α3 (ppm / ° C.), the above (12) or (13) satisfying α1 ≦ α2 ≦ α3 3. The method for manufacturing a semiconductor chip mounting substrate according to 1.
(15) The method of manufacturing a semiconductor chip mounting substrate according to any one of (12) to (14), wherein the core substrate has a thermal expansion coefficient of 7 to 13 ppm / ° C.
(16) The method of manufacturing a semiconductor chip mounting substrate according to any one of (12) to (15), wherein the thermal expansion coefficient of the build-up layer is 10 to 40 ppm / ° C.
[0017]
(17) The method of manufacturing a semiconductor chip mounting substrate according to any one of (12) to (16), wherein the core substrate has a thickness of 100 to 800 μm.
(18) The method for manufacturing a semiconductor chip mounting substrate according to any one of (12) to (17), wherein the core substrate is a photosensitive or non-photosensitive glass.
(19) The method according to any one of (12) to (18), wherein the build-up layer has a Young's modulus of 1 to 5 GPa.
(20) The method for manufacturing a semiconductor chip mounting substrate according to any one of (12) to (19), wherein the buildup layer includes a thermosetting organic insulating material.
[0018]
(21) an interface between the core substrate and the first wiring, an interface between the core substrate and the second wiring, an interface between the second wiring and the build-up layer, and an interface between the build-up layer and the third wiring. The method for manufacturing a semiconductor chip mounting substrate according to any one of the above (13) to (20), wherein at least one of the interfaces with the wiring has irregularities of 1.0 μm or less in Ra.
(22) The semiconductor chip mounting substrate according to any of (13) to (21), further including a step of forming a film containing a coupling agent between the second wiring and the build-up layer. Manufacturing method.
[0019]
(23) The semiconductor chip mounting substrate according to any one of (1) to (11) or the semiconductor chip mounting substrate manufactured by the manufacturing method according to any one of (12) to (22), and the semiconductor A semiconductor package comprising: a semiconductor chip mounted on a chip mounting substrate; and a resin for sealing at least a face surface of the semiconductor chip.
[0020]
(24) The step of manufacturing the semiconductor chip mounting substrate according to any one of (1) to (11) or the manufacturing method according to any one of (12) to (22). A method of manufacturing a semiconductor package, comprising: a step of mounting a semiconductor chip on the semiconductor chip mounting substrate; and a step of sealing at least a face surface of the semiconductor chip with a resin.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(Semiconductor chip mounting board)
FIG. 1 is a schematic cross-sectional view of one embodiment (two build-up layers) of the semiconductor chip mounting substrate of the present invention. As shown in FIG. 1, the semiconductor chip mounting substrate of the present invention includes a semiconductor chip connection terminal (not shown) and a first interlayer connection terminal 101 on a core substrate 100 which is an insulating layer on a side on which a semiconductor chip is mounted. Is formed. On the opposite side of the core substrate, a second wiring 106b including the second interlayer connection terminal 103 is formed, and the first interlayer connection terminal and the second interlayer connection terminal are connected to the first interlayer connection terminal of the core substrate. They are electrically connected via an IVH (interstitial via hole) (hereinafter, referred to as a first via hole) 102. A build-up layer 104 is formed on the second wiring of the core substrate, and a third wiring 106c including a third interlayer connection terminal is formed on the build-up layer. The third interlayer connection terminal is a second interlayer connection IVH (hereinafter, referred to as a second via hole).
) 108 for electrical connection. When a plurality of build-up layers are formed, the same structure is laminated. For example, in the third wiring 106c, a third interlayer connection terminal is connected to an interlayer connection terminal of the next build-up layer and a third interlayer connection. And a third via hole (hereinafter, referred to as a third via hole) 105. External connection terminals 107 connected to the motherboard are formed on the outermost buildup layer.
[0022]
The shape of the wiring and the arrangement of the respective connection terminals are not particularly limited, and can be appropriately designed in order to manufacture a semiconductor chip to be mounted or a target semiconductor package. It is also possible to share the semiconductor chip connection terminal and the first interlayer connection terminal and the like.
Further, an insulating coating 109 such as a solder resist can be provided on the outermost build-up layer as needed.
[0023]
(Core substrate)
The material of the core substrate used on the side on which the semiconductor chip is mounted of the semiconductor chip mounting substrate is not particularly limited, but an organic base, a ceramic base, a silicon base, a glass base, or the like can be used. In consideration of the coefficient of thermal expansion and insulating properties, it is preferable to use ceramic or glass. Among the non-photosensitive glasses, soda-lime glass (component example: SiO2 65-75%, Al2O3 0.5-4%, CaO 5-15%, MgO 0.5-4%, Na2O 10-20%), borosilicate glass (component example: SiO2 65-80%, B2O3 5-25%, Al2O3 1-5%, CaO 5-8%, MgO 0.5-2%, Na2O 6-14%, K2O 1 to 6%). Also, as the photosensitive glass, Li2O-SiO2Examples of the system-crystallized glass include those containing a gold ion and a silver ion as a photosensitive agent.
The thickness of the core substrate is preferably in the range of 100 to 800 μm from the viewpoint of IVH forming property, and more preferably in the range of 150 to 500 μm.
[0024]
(Build-up layer)
The build-up layer 104 according to the present invention is characterized in that it is formed only on the surface of the core substrate opposite to the semiconductor chip mounting surface. The build-up layer 104 is preferably made of an insulating material. More preferably, it contains a thermosetting organic insulating material, and more preferably, it contains this as a main component. As the insulating material, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used. Examples of thermosetting resins include phenolic resins, urea resins, melamine resins, alkyd resins, acrylic resins, unsaturated polyester resins, diallyl phthalate resins, epoxy resins, silicone resins, resins synthesized from cyclopentadiene, and tris (2-hydroxyethyl ) Resin containing isocyanurate, resin synthesized from aromatic nitrile, resin containing trimerized aromatic dicyanamide resin, resin containing triallyl trimethacrylate, furan resin, ketone resin, xylene resin, thermosetting containing condensed polycyclic aromatic Resins, benzocyclobutene resins and the like can be used. Examples of the thermoplastic resin include a polyimide resin, a polyphenylene oxide resin, a polyphenylene sulfide resin, an aramid resin, and a liquid crystal polymer.
A filler may be added to the insulating material. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.
[0025]
(Coefficient of thermal expansion)
It is preferable that the coefficient of thermal expansion of the semiconductor chip and the coefficient of thermal expansion of the core substrate be similar, and that the coefficient of thermal expansion of the core substrate be similar to the coefficient of thermal expansion of the build-up layer. Further, when the thermal expansion coefficients of the semiconductor chip, the core substrate, and the buildup layer are α1, α2, and α3 (ppm / ° C.), it is more preferable that α1 ≦ α2 ≦ α3.
Specifically, the thermal expansion coefficient α2 of the core substrate is preferably from 7 to 13 ppm / ° C., and more preferably from 9 to 11 pp / ° C. The thermal expansion coefficient α3 of the build-up layer is preferably 10 to 40 ppm / ° C., and more preferably 10 to 20 ppm / ° C.
[0026]
(Young's modulus)
The build-up layer preferably has a Young's modulus of 1 to 5 GPa in terms of stress relaxation against thermal stress. The filler in the build-up layer is preferably added in an appropriate amount so that the build-up layer has a thermal expansion coefficient of 10 to 40 ppm / ° C. and a Young's modulus of 1 to 5 GPa.
[0027]
(Flatness)
The surface flatness of the core substrate and the build-up layer is 1.0 μm or less in Ra, particularly preferably 0.01 to 1.0 μm from the viewpoint of high-speed electric signal transmission characteristics, and more preferably 0.01 to 0.4 μm. Is more preferable. If it exceeds 1.0 μm, the width variation of the wiring to be formed is large, and the attenuation of high-speed electric signals tends to be large. If it is less than 0.01 μm, there is a tendency that sufficient peel strength cannot be obtained.
Similarly, the flatness of the wiring surface is preferably 1.0 μm or less in Ra.
That is, the interface between the core substrate and the first wiring, the interface between the core substrate and the second wiring, the interface between the second wiring and the buildup layer, and the interface between the buildup layer and the third wiring. As for the interface with the wiring, it is preferable that at least one of the interfaces has a roughness Ra of 1.0 μm or less. In particular, it is preferably from 0.01 to 1.0 μm, and more preferably from 0.01 to 0.4 μm.
[0028]
(Method of manufacturing semiconductor chip mounting substrate)
The semiconductor chip mounting substrate can be manufactured by a combination of the following manufacturing methods. The order of the manufacturing steps is not particularly limited without departing from the purpose of the present invention.
[0029]
(Wiring forming method)
The wiring may be formed by forming a metal foil on the surface of the core substrate or on the build-up layer, and removing unnecessary portions of the metal foil by etching (subtract method), or a necessary portion on the surface of the core substrate or the build-up layer. Forming a wiring by plating only (additive method), forming a thin metal layer (seed layer) on the core substrate surface or on the build-up layer, and then forming the required wiring by electrolytic plating, and then forming a thin metal layer. There is a method of removing by etching (semi-additive method).
[0030]
(Wiring formation by etching)
An etching resist is formed on a portion of the metal foil to be a wiring, and a chemical etching solution is sprayed and sprayed on a portion exposed from the etching resist to remove unnecessary metal foil by etching to form a wiring. For example, when a copper foil is used as the metal foil, the etching resist can be an etching resist material that can be used for a normal wiring board. A dry film is laminated on a copper foil, a photomask that transmits light in the form of wiring is laminated thereon, exposed to ultraviolet light, and portions not exposed are removed with a developing solution to form a film. As the chemical etching solution, a chemical etching solution used for ordinary wiring boards such as a solution of cupric chloride and hydrochloric acid, a solution of ferric chloride, a solution of sulfuric acid and hydrogen peroxide, and an ammonium persulfate solution can be used.
[0031]
(Wiring formation by plating)
Also, the wiring can be formed by plating only necessary portions on the core substrate or the build-up layer, and a wiring forming technique by ordinary plating can be used.
For example, after attaching a catalyst for electroless plating to a core substrate, a plating resist is formed on a surface portion where plating is not performed, immersed in an electroless plating solution, and only a portion not covered with the plating resist is treated with a plating resist. Perform electrolytic plating. Thereafter, if necessary, the plating resist can be removed. Furthermore, a wiring having a height of 5 to 50 μm can be formed by electrolytic plating.
[0032]
(Seed layer formation by semi-additive method)
The method of forming the seed layer in the semi-additive method includes a method by vapor deposition or plating and a method of bonding a metal foil. In the same manner, a metal foil of a subtractive method can be formed.
[0033]
(Formation of seed layer by vapor deposition or plating)
A seed layer can be formed on the core substrate surface or the build-up layer by vapor deposition or plating. For example, when a base metal and a thin-film copper layer are formed by sputtering as a seed layer, a sputtering apparatus used for forming the thin-film copper layer includes two-pole sputtering, three-pole sputtering, four-pole sputtering, magnetron sputtering, and a mirror. Tron sputtering or the like can be used. The target used for the sputtering is, for example, a metal such as Cr, Ni, Co, Pd, Zr, Ni / Cr, or Ni / Cu as a base metal, and is sputtered for 5 to 50 nm in order to secure adhesion. Thereafter, a thin film copper layer can be formed by sputtering with a target of copper at 200 to 500 nm.
Alternatively, copper may be formed by electroless plating 0.5 to 3 μm of copper on the surface of the core substrate or on the build-up layer.
[0034]
(How to attach metal foil)
When the core substrate or the build-up layer has an adhesive function, the seed layer can be formed by bonding metal foil by pressing or laminating. However, since it is very difficult to directly attach a thin seed layer, a method of attaching a thick metal foil and then thinning it by etching or the like, or a method of peeling a carrier layer after attaching a metal foil with a carrier and the like are used. is there. A copper / nickel / copper three-layer copper foil can be used as the former, and a peelable copper foil can be used as the latter, and a seed layer of 5 μm or less can be formed.
[0035]
(Semi-additive wiring formation)
A plating resist is formed in a required pattern on the seed layer formed by the method described above, and wiring is formed by electrolytic plating via the seed layer. Thereafter, the plating resist is peeled off, and finally, the seed layer is removed by etching or the like, whereby a wiring can be formed.
[0036]
(Wiring shape)
The shape of the wiring is not particularly limited, but at least a semiconductor chip connection terminal (wire bond terminal or the like) is provided on the side on which the semiconductor chip is mounted, and an external connection connection terminal (solder ball) electrically connected to the motherboard is provided on the opposite surface. Etc.), developed wiring connecting them, interlayer connection terminals, and the like. The layout of the wiring is not particularly limited. However, as shown in FIG. 2 (inner wiring, interlayer connection terminals, etc. are omitted), a fan-in type in which external connection terminals are formed inside the semiconductor chip connection terminals, and FIG. 3, a fan-out type in which external connection terminals are formed outside the semiconductor chip connection terminals, or a combination of these.
[0037]
FIG. 2 is a plan view of a fan-in type semiconductor chip mounting substrate according to an embodiment of the present invention. FIG. 3 is a plan view of a fan-out type semiconductor chip mounting substrate according to another embodiment of the present invention.
In the figure, reference numeral 13 denotes a semiconductor package region.
In the case of the flip chip type, 14 is a die bond film bonding area, and 15 is a semiconductor chip mounting area. Reference numeral 16 denotes a semiconductor chip connection terminal.
In the case of the wire bond type, reference numeral 17 denotes a die bond film bonding area, and reference numeral 18 denotes a semiconductor chip mounting area.
Reference numeral 19 denotes an external connection terminal, and reference numeral 20 denotes a development wiring.
Further, if necessary, a dummy pattern 21 not electrically connected to the semiconductor chip can be formed. Although the shape and arrangement of the dummy patterns are not particularly limited, they are preferably arranged uniformly in the semiconductor mounting area. Thus, when mounting the semiconductor chip with the die bond adhesive, voids are less likely to occur, and the reliability can be improved.
[0038]
(Via hole)
Since the semiconductor chip mounting substrate of the present invention has a plurality of wiring layers, it is possible to provide via holes for electrically connecting the wiring of each layer, that is, an IVH (interstitial via hole) for interlayer connection. The via hole can be formed by providing a connection hole (IVH hole) in the core substrate or the build-up layer and filling the hole with a conductive paste or plating. Examples of the hole processing method include mechanical processing such as punching and drilling, laser processing, chemical etching using a chemical solution, and dry etching using plasma.
Further, as the via hole of the build-up layer, there is a method of preparing a via-hole in which a bump or the like serving as a via hole and a wiring are formed in advance in the build-up layer, and laminating the same on a core substrate by pressing or the like.
[0039]
(Formation of insulating coating)
An insulating coating can be formed on the external connection terminal side of the semiconductor chip mounting substrate. The pattern can be formed by printing as long as it is a varnish-like material. However, in order to secure higher accuracy, it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist. As a material, an epoxy-based, polyimide-based, epoxy acrylate-based, or fluorene-based material can be used.
Since such an insulating coating shrinks during curing, if it is formed on only one side, a large warp is likely to occur in the substrate. Therefore, if necessary, an insulating coating can be formed on both surfaces of the semiconductor chip mounting substrate. Further, since the warpage changes depending on the thickness of the insulating coating, it is more preferable to adjust the thickness of the insulating coating on both sides experimentally so as not to cause warping. In order to form a thin semiconductor package, the thickness of the insulating coating is preferably 50 μm or less, more preferably 30 μm or less.
[0040]
(Plating of wiring)
Nickel and gold plating can be sequentially applied to necessary portions of the wiring. Further, if necessary, nickel, palladium, or gold plating may be used. These platings are generally applied to the semiconductor chip connection terminals of the wiring and the external connection terminals for electrically connecting to the mother board or another semiconductor package. This plating may be either electroless plating or electrolytic plating.
[0041]
(Manufacturing process of semiconductor chip mounting board)
The semiconductor chip mounting board of the present invention can be manufactured by the following steps. 4A to 4G are schematic cross-sectional views showing an example of an embodiment of the method for manufacturing a semiconductor chip mounting substrate according to the present invention. However, the order of the manufacturing steps is not particularly limited as long as it does not deviate from the object of the present invention.
[0042]
(Step a)
(Step a) is a step of forming the first wiring 106a on the core substrate 100 as shown in FIG.
For example, it can be manufactured by forming an etching resist in a first wiring shape on a core substrate having a copper foil formed on one side, and using an etching solution such as copper chloride or iron chloride. In order to produce a copper foil on a glass substrate, it can be obtained by forming a thin film by sputtering, vapor deposition, plating or the like, and then plating the film to a desired thickness by electrolytic copper plating.
Note that the first wiring 106a includes a first interlayer connection terminal 101 and a semiconductor chip connection terminal (a part electrically connected to the semiconductor chip, not shown), and a semi-additive method for forming a fine wiring is used. Method can also be used.
[0043]
(Step b)
(Step b) is a step of forming a first via hole 102 for connecting the first interlayer connection terminal and a second wiring described later, as shown in FIG. 4B.
In the formation of the via hole, laser light can be used when the core substrate is a non-photosensitive substrate. The laser beam to be used is not limited.2A laser, a YAG laser, an excimer laser, or the like can be used. When the core substrate is a photosensitive substrate, an area other than the via hole is masked, and the via hole is irradiated with ultraviolet light. Thereafter, via holes are formed by heat treatment and etching. When the core substrate is a substrate that can be directly etched, it can be formed by etching. The formed via hole can be filled with a conductive paste or plating to electrically connect the layers, so that a conductive layer for interlayer connection can be formed.
[0044]
(Step c)
(Step c) is a step of forming the second wiring 106b on the surface of the core substrate opposite to the first wiring 106a, as shown in FIG. 4C. A copper foil is formed on the surface of the core substrate opposite to the first wiring in the same manner as in (Step a), an etching resist is formed on the copper foil in a required wiring shape, and an etching solution such as copper chloride or iron chloride is applied. Is used to form a second wiring. The copper foil is formed by forming a copper thin film by sputtering, vapor deposition, electroless plating or the like in the same manner as in (Step a), and then performing copper plating to a desired thickness using electroplating.
Note that the second wiring includes the second interlayer connection terminal 103, and a semi-additive method can be used as a method for forming a fine wiring.
[0045]
(Step d)
(Step d) is a step of forming the build-up layer 104 on the surface on which the second wiring is formed as shown in FIG. 4D. Build-up on the surface of the core substrate 100 and the surface of the second wiring 106b by laminating the varnish-like insulating material by printing, spin coating, or laminating or pressing the film-like insulating material as described above. Layers can be obtained. When the insulating material contains a thermosetting material, it is further cured by heating.
[0046]
Before forming the build-up layer, it is preferable to form a film (not shown) containing a coupling agent such as a silane coupling agent on the surface of the second wiring 106b and the surface of the core substrate 100. With the film containing the coupling agent, it is possible to improve the adhesion reliability between the surface of the second wiring 106b and the build-up layer 104, and furthermore, between the surface of the core substrate 100 and the build-up layer 104.
The coupling agent used is preferably a silane coupling agent.For example, the silane coupling agent has a functional group such as an epoxy group, an amino group, a mercapto group, an imidazole group, a vinyl group, or a methacryl group in a molecule, A solution containing one or a mixture of two or more of these silane coupling agents can be used. As the solvent used for preparing the silane coupling agent solution, water, alcohol, ketones, or the like can be used. In order to promote the hydrolysis of the coupling agent, a small amount of an acid such as acetic acid or hydrochloric acid can be added. The content of the coupling agent is from 0.01% by weight to 5% by weight, preferably from 0.1% by weight to 0.5% by weight, based on the whole solution. The film forming treatment with the coupling agent can be performed by a method such as immersion in the coupling agent solution adjusted as described above, spraying and spraying the solution, or the like.
The core substrate treated with the silane coupling agent is dried by natural drying, heat drying, or vacuum drying, but depending on the type of the coupling agent to be used, it may be washed with water or ultrasonic before drying. It is. Furthermore, it is preferable to clean the surface of the core substrate before the silane coupling agent treatment by appropriately performing a degreasing treatment, an alkali treatment, an acid treatment, and a water washing as needed.
[0047]
(Step e)
(Step e) is a step of forming a second via hole 108 in the build-up layer as shown in FIG. 4E, and a general laser drilling device is used as a means for forming the via hole. can do. The type of laser used in the laser drilling machine is CO2A laser, a YAG laser, an excimer laser, or the like can be used.2Lasers are preferred in terms of productivity and hole quality. When the diameter of the via hole is less than 30 μm, a YAG laser capable of narrowing the laser beam is suitable. When the build-up layer is a material that can be etched, it can be formed by etching.
[0048]
(Step f)
(Step f) is a step of forming a third wiring 106c on the build-up layer in which the second via hole is formed, as shown in FIG. As a process for forming such fine wiring, a semi-additive method is preferable.
(Step d) to (Step f) may be repeated to form two or more build-up layers 104 as shown in FIG. In this case, the interlayer connection terminal formed on the outermost buildup layer becomes the external connection terminal 107.
[0049]
(Step g)
In step (g), as shown in FIG. 4G, a next buildup layer 104 is formed on the surface on which the third wiring 106c is formed, and a third via hole 105 is formed in the buildup layer. In addition, this is a step of forming an insulating coating 109 for protecting wiring and the like other than the external connection terminals 107. As the insulating coating material, a solder resist is generally used, and a thermosetting type or a photosetting type can be used, but a photosetting type capable of finishing the resist shape with high accuracy is preferable.
[0050]
(Shape of semiconductor chip mounting board)
The shape of the semiconductor chip mounting substrate is not particularly limited, but is preferably a frame shape as shown in FIG. By setting the shape of the semiconductor chip mounting board in this way, the semiconductor package can be efficiently assembled. Hereinafter, a preferable frame shape will be described in detail.
FIG. 5A is an overall plan view showing an example of the frame shape of the semiconductor chip mounting substrate of the present invention, and FIG. 5B is an enlarged view of a broken line portion of FIG. As shown in FIG. 5, a block 23 is formed in which a plurality of semiconductor package regions 13 (a part to be one semiconductor package) are arranged in rows and columns at equal intervals in a grid pattern. Further, such blocks are formed in a plurality of rows and columns. Although only two blocks are illustrated in FIG. 5, the blocks may be arranged in a grid as needed.
[0051]
Here, the width of the space between the semiconductor package regions is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Further, it is most preferable that the width is the same as the blade width of the dicer used when cutting the semiconductor package later.
By arranging the semiconductor package region in this manner, the semiconductor chip mounting substrate 22 can be effectively used.
Further, it is preferable to form a positioning mark or the like such as the positioning guide hole 11 at the end of the semiconductor chip mounting board 22, and it is more preferable that the pin is a through hole. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembling apparatus.
Further, it is preferable to form a reinforcing pattern 24 in a space between the semiconductor package regions and outside the block. The reinforcing pattern may be separately formed and bonded to the semiconductor chip mounting substrate, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region. It is more preferable to perform plating of nickel, gold, or the like, or to perform insulation coating. When the reinforcing pattern is made of such a metal, it can be used as a plating lead during electrolytic plating. In addition, it is preferable to form a cutting position alignment mark 25 for cutting with a dicer outside the block.
Thus, a semiconductor chip mounting substrate can be manufactured.
[0052]
(Semiconductor package)
The semiconductor package includes the semiconductor chip mounting substrate, a semiconductor chip mounted on the semiconductor chip mounting substrate, and a resin for sealing at least a face surface of the semiconductor chip.
FIG. 6 is a schematic cross-sectional view showing an example of the embodiment of the flip-chip type semiconductor package of the present invention. As shown in FIG. 6, the semiconductor package of the present invention is obtained by further mounting a semiconductor chip 111 on the semiconductor chip mounting board of the present invention, and connecting the semiconductor chip and the semiconductor chip connection terminals by using connection bumps 112. Electrical connection can be obtained by flip-chip connection. Furthermore, in these semiconductor packages, it is preferable to seal the space between the semiconductor chip and the semiconductor chip mounting substrate with an underfill material 113 such as a thermosetting resin as shown in the figure. It is preferable that the coefficient of thermal expansion of the underfill material is close to the coefficient of thermal expansion of the semiconductor chip and the core substrate 100. More preferably, (the coefficient of thermal expansion of the semiconductor chip) ≦ (the coefficient of thermal expansion of the underfill material) ≦ (the coefficient of thermal expansion of the core substrate). Further, the semiconductor chip can be mounted using an anisotropic conductive film (ACF) or an adhesive film (NCF) containing no conductive particles. In this case, there is no need to perform a step of sealing with an underfill material, so that the process is efficient. Further, it is more preferable to use an ultrasonic wave when mounting the semiconductor chip, since electrical connection can be performed at a low temperature in a short time.
In order to make an electrical connection with the motherboard, for example, solder balls 114 can be used for the external connection terminals. Eutectic solder and Pb-free solder are used for the solder balls. As a method of fixing the solder ball to the external connection terminal, N2Generally, a reflow device is used.
[0053]
FIG. 7 is a sectional view of an embodiment of a wire bond type semiconductor package. Although a general die bond paste can be used for mounting the semiconductor chip, it is more preferable to use a die bond film 117 as shown in FIG. Generally, electrical connection between the semiconductor chip and the semiconductor chip connection terminal is performed by wire bonding using gold wire 115. The semiconductor chip can be sealed by transfer molding the semiconductor sealing resin 116. The sealing region may seal only a necessary portion of the semiconductor chip, or may seal the entire semiconductor package region as shown in FIG. This is a particularly effective method when a substrate and a sealing resin are simultaneously cut by a dicer or the like in a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns.
Finally, it is cut into individual semiconductor packages using a dicer or the like.
[0054]
【Example】
Next, the present invention will be further described with reference to examples, but the present invention is not limited to these examples.
Example 1
(Step a)
As shown in FIG. 4, a 0.4 mm-thick soda glass substrate (thermal expansion coefficient: 11 ppm / ° C.) was prepared as a core substrate 100, a 200 nm copper thin film was formed on one side by sputtering, and then a 10 μm thick copper plate was formed by electrolytic copper plating. Plating was performed up to the thickness. Sputtering was performed under the following conditions using an apparatus model number MLH-6315 manufactured by Japan Vacuum Engineering Co., Ltd. Thereafter, an etching resist is formed on a portion to be the first wiring 106a, and the first wiring 106a (the first interlayer connection terminal 101 and the semiconductor chip connection terminal (not shown) is etched by using a ferric chloride etching solution). ) Was formed.
〔conditions〕
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10-3Torr (4.9 × 10-2Pa)
Film formation speed: 5 nm / sec
[0055]
(Step b)
A 50 μm IVH hole was formed with a laser from the surface of the glass substrate on which the first wiring was formed to the first interlayer connection terminal from the side opposite to the first wiring. The laser used was a YAG laser LAVIA-UV2000 (trade name, manufactured by Sumitomo Heavy Industries, Ltd.) under the conditions of a frequency of 4 kHz, a number of shots of 50, and a mask diameter of 0.4 mm.
The obtained hole of the IVH is filled with a conductive paste MP-200V (trade name, manufactured by Hitachi Chemical Co., Ltd.), and is electrically connected to the first interlayer connection terminal of the glass substrate. Was formed.
[0056]
(Step c)
In order to electrically connect with the first via hole formed in (step b), a 200 nm copper thin film is formed on the surface of the glass substrate opposite to the first wiring by sputtering, and then electroless copper plating is performed. Plating was performed to a thickness of 10 μm. Sputtering was performed in the same manner as in (Step a). Further, similarly to (Step a), an etching resist is formed in the shape of the second wiring, and the second wiring 106b (including the second interlayer connection terminal 103 is included) by etching using a ferric chloride etching solution. ) Was formed.
[0057]
(Step d)
After the silane coupling agent treatment was performed on the surface on the second wiring side formed in (Step c), the build-up layer 104 was formed as follows. That is, an insulating layer having a thickness of 10 μm is formed at 2,000 rpm by a spin coating method using FTF (trade name, manufactured by Hitachi Chemical Co., Ltd.) which is an insulating resin material, and 50 ° C. for 15 minutes, 100 ° C. for 15 minutes, 150 ° C. The composition was heated and cured sequentially at 15 ° C. for 15 minutes and at 200 ° C. for 60 minutes to obtain a build-up layer. This build-up layer had a coefficient of thermal expansion of 20 ppm / ° C. and a Young's modulus of 1.5 GPa.
[0058]
(Step e)
A 50 μm IVH hole was formed by laser until reaching the second interlayer connection terminal 103 from the surface of the buildup layer 104. The laser used was a YAG laser LAVIA-UV2000 (trade name, manufactured by Sumitomo Heavy Industries, Ltd.) under the conditions of a frequency of 4 kHz, a number of shots of 20, and a mask diameter of 0.4 mm.
[0059]
(Step f)
For the formation of the third wiring 106c and the formation of the second via hole 108, a base metal Ni layer of 20 nm and a thin film copper layer of 200 nm as a power supply layer were formed by sputtering. Sputtering was performed under the following conditions using MLH-6315 manufactured by Japan Vacuum Engineering Co., Ltd.
〔conditions〕
(nickel)
Current: 5.0A
Current: 350V
Voltage argon flow: 35 SCCM
Pressure: 5 × 10-3Torr (4.9 × 10-2Pa)
Film formation rate: 0.3 nm / sec
(copper)
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10-3Torr (4.9 × 10-2Pa)
Film formation speed: 5 nm / sec
[0060]
Next, a 20 μm-thick resist layer was formed using a plating resist PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.) by spin coating. 1000mJ / cm2And immersion rocking at 23 ° C. for 6 minutes using a PMER developer P-7G to form a resist pattern of L / S = 10 μm / 10 μm. Thereafter, pattern copper plating was performed to about 5 μm using a copper sulfate plating solution. The plating resist was peeled off by immersing in methyl ethyl ketone at room temperature for 1 minute. For quick etching of the copper sputtered film, a wiring was formed by immersing and rocking at 30 ° C. for 30 seconds using a 5-fold diluted solution of CPE-700 (manufactured by Mitsubishi Gas Chemical Company, Ltd.) for 30 seconds. .
[0061]
(Step g)
Thereafter, (step d) to (step f) are repeated again to form a further outermost layer wiring including the build-up layer and the external connection terminal 107, and finally, a solder resist 109 is formed. A semiconductor chip mounting board for a fan-in type BGA as shown in FIG. 2 (a cross-sectional view for one package), FIG. 2 (a plan view for one package), and FIG.
[0062]
(Step h)
The semiconductor chip 111 on which the connection bumps 112 are formed is required to be applied to the semiconductor chip mounting area of the semiconductor chip mounting substrate manufactured by the above (step a) to (step g) while applying ultrasonic waves using a flip chip bonder. The number was installed. Further, the underfill material 113 is injected into the gap between the semiconductor chip mounting substrate and the semiconductor chip from the end of the semiconductor chip, and primary curing at 80 ° C. for 1 hour and secondary curing at 150 ° C. for 4 hours are performed using an oven. went. Next, a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm was attached to the external connection terminal with N.2It was fused with a reflow device. Finally, the semiconductor chip mounting substrate was cut by a dicer equipped with a blade having a width of 200 μm to produce a semiconductor package shown in FIG.
[0063]
Example 2
(Step a) to (Step g)
A glass substrate was made of photosensitive glass PSG-1 (trade name, manufactured by Sumita Optical Glass Co., Ltd., trade name) having a thickness of 0.6 mm and a thermal expansion coefficient of 8.5 ppm / ° C., except that the first via hole was formed by etching. In the same manner as in Example 1, a fan-in type BGA semiconductor chip mounting substrate was manufactured.
[0064]
(Step h)
The semiconductor chip 111 is mounted on the semiconductor chip mounting area of the semiconductor chip mounting substrate manufactured by the above (Step a) to (Step g) using a die bond film DF-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.) 117. As many as required. Next, using a wire bonder UTC230 (trade name, manufactured by Shinkawa Co., Ltd.), the terminals on the semiconductor chip and the semiconductor chip connection terminals on the semiconductor chip mounting board were electrically connected with gold wires 115 having a diameter of 25 μm. Further, one block 23 shown in FIG. 5 is integrated with the semiconductor chip using CEL9200 (trade name, manufactured by Hitachi Chemical Co., Ltd.) as sealing resin 116 at a pressure of 10 MPa, a temperature of 180 ° C., and a time of 90 seconds. Transfer molded. Next, a heat treatment is performed for 5 hours in an oven at a temperature of 180 ° C. to completely cure the sealing resin and the die bond film, and a lead / tin eutectic solder ball 114 having a diameter of 0.45 mm is attached to the external connection terminal with N.2It was fused with a reflow device. Finally, the sealing resin and the semiconductor chip mounting substrate were simultaneously cut by a dicer equipped with a blade having a width of 200 μm, thereby producing a semiconductor package shown in FIG.
[0065]
Comparative example
(Step a) to (Step g)
A glass substrate epoxy resin substrate having a thickness of 0.4 mm (coefficient of thermal expansion: 15 ppm / ° C.) was used as a core substrate instead of a glass substrate, and a build-up layer was provided on both sides of the glass cloth epoxy resin substrate. In the same manner as in No. 1, a semiconductor chip mounting substrate for a fan-in type BGA was produced.
[0066]
(Step h)
A semiconductor package was manufactured in the same manner as in Example 1.
[0067]
The following tests were performed on the samples of each semiconductor chip mounting substrate and semiconductor package manufactured as described above.
〔test〕
Flatness:
The surface roughness (Ra) of the build-up layer 104 formed in step d was measured using a stylus type surface roughness meter Surf Test SV-400 (trade name, manufactured by Mitutoyo Corporation). Table 1 shows the results.
[0068]
Wiring formability:
Circuit conductor width / circuit conductor interval (L / S) = 10 μm / 10 μm As the formability of a conductor circuit, a portion where the width of the conductor is reduced to 2/3 or less of the design value is longer than the length of the conductor width. In addition, those in which a portion where the conductor interval is reduced to 2/3 or less of the designed value is equal to or longer than the length of the conductor width are regarded as "impossible to form". Table 1 shows the results.
[0069]
Semiconductor package reliability test:
After subjecting each of the semiconductor package samples to a moisture absorption process, 22 samples were reflowed at a temperature of 240 ° C. and a reflow furnace having a length of 2 m at a flow rate of 0.5 m / min to reflow, and the occurrence of cracks was examined. . Table 2 shows the results. Similarly, 22 semiconductor package samples were mounted on a 0.8 mm-thick motherboard, and a temperature cycle test was performed at −55 to 125 ° C. for 30 minutes each to check the connection reliability of the solder balls. Table 3 shows the results.
[0070]
[Table 1]
Figure 2004235601
[0071]
[Table 2]
Figure 2004235601
[Table 3]
Figure 2004235601
[0072]
【The invention's effect】
According to the present invention, a semiconductor chip mounting substrate, from the semiconductor chip to the motherboard by reducing the thermal expansion mismatch between the build-up layer connected to the motherboard and the core substrate on which the mounting semiconductor chip is mounted Can reduce the thermal stress between the two. Further, by using a flat core substrate, it is possible to form fine thin film wiring. Further, the connection reliability in the thermal cycle test can be further ensured by the low dielectric constant build-up layer. Thus, a semiconductor package having excellent mounting reliability can be manufactured.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a semiconductor chip mounting substrate to which an embodiment of the present invention is applied.
FIG. 2 is a plan view of a fan-in type semiconductor chip mounting substrate according to an embodiment of the present invention.
FIG. 3 is a plan view of a fan-out type semiconductor chip mounting substrate according to another embodiment of the present invention.
4 (a) to 4 (g) are process diagrams showing one embodiment of a method for manufacturing a semiconductor chip mounting substrate of the present invention.
FIG. 5A is an overall plan view illustrating an example of a frame shape of a semiconductor chip mounting substrate of the present invention.
(B) It is an enlarged view of the broken line part of (a).
FIG. 6 is a sectional view of a flip-chip type semiconductor package to which an embodiment of the present invention is applied;
FIG. 7 is a sectional view of a wire bond type semiconductor package to which an embodiment of the present invention is applied;
[Explanation of symbols]
11 Guide holes for alignment
13 Semiconductor package area
14 Die bond film bonding area (flip chip type)
15 Semiconductor chip mounting area (flip chip type)
16 Semiconductor chip connection terminal
17 Die bond film bonding area (wire bond type)
18 Semiconductor chip mounting area (wire bond type)
19 External connection terminal
20 Deployment wiring
21 Dummy pattern
22 Semiconductor chip mounting board
23 blocks
24 Reinforcement patterns
25 Cutting position alignment mark
100 core board
101 first interlayer connection terminal
102 1st via hole
103 second interlayer connection terminal
104 Build-up layer
105 Third Via Hole
106a first wiring
106b Second wiring
106c Third wiring
107 External connection terminal
108 Second Via Hole
109 Insulation coating (solder resist)
111 semiconductor chip
112 connection bump
113 Underfill material
114 Solder Ball
115 gold wire
116 sealing resin
117 Die bond film

Claims (24)

コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板であって、前記コア基板の半導体チップ搭載面と逆の面にのみビルドアップ層が形成されていることを特徴とする半導体チップ搭載基板。A semiconductor chip mounting substrate including a core substrate and at least one build-up layer, wherein a build-up layer is formed only on a surface of the core substrate opposite to a semiconductor chip mounting surface. Mounting board. コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板であって、前記コア基板の一方の面に形成された半導体チップ接続端子及び第１の層間接続端子を含む第１の配線と、前記コア基板の他方の面に形成された第２の層間接続端子を含む第２の配線と、前記第１の層間接続端子及び前記第２の層間接続端子を電気的に接続する第１のバイアホールと、前記コア基板の前記第２の配線上に形成されたビルドアップ層と、前記ビルドアップ層上に形成された第３の層間接続端子を含む第３の配線と、前記第２の層間接続端子及び前記第３の層間接続端子を電気的に接続する第２のバイアホールと、さらにその上の最外層のビルドアップ層上に形成されたマザーボードと接続するための外部接続端子とを有することを特徴とする半導体チップ搭載基板。A semiconductor chip mounting substrate including a core substrate and at least one build-up layer, wherein the first wiring includes a semiconductor chip connection terminal and a first interlayer connection terminal formed on one surface of the core substrate. A first wiring for electrically connecting a second wiring including a second interlayer connection terminal formed on the other surface of the core substrate to the first interlayer connection terminal and the second interlayer connection terminal; A via hole, a build-up layer formed on the second wire of the core substrate, a third wire including a third interlayer connection terminal formed on the build-up layer, A second via hole for electrically connecting the interlayer connection terminal and the third interlayer connection terminal, and an external connection terminal for connecting to a motherboard formed on an outermost build-up layer thereover. Characterized by having Semiconductor chip mounting substrate. 半導体チップ、前記コア基板、前記ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３である請求項１または２に記載の半導体チップ搭載基板。The semiconductor chip mounting according to claim 1, wherein α1 ≦ α2 ≦ α3 when a thermal expansion coefficient of each of the semiconductor chip, the core substrate, and the buildup layer is α1, α2, α3 (ppm / ° C.). substrate. 前記コア基板の熱膨張係数が７〜１３ｐｐｍ／℃である請求項１〜３のいずれかに記載の半導体チップ搭載基板。The semiconductor chip mounting substrate according to claim 1, wherein the core substrate has a coefficient of thermal expansion of 7 to 13 ppm / ° C. 5. 前記ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃である請求項１〜４のいずれかに記載の半導体チップ搭載基板。The semiconductor chip mounting substrate according to claim 1, wherein a thermal expansion coefficient of the build-up layer is 10 to 40 ppm / ° C. 5. 前記コア基板の厚さが１００〜８００μｍである請求項１〜５のいずれかに記載の半導体チップ搭載基板。The substrate according to claim 1, wherein the thickness of the core substrate is 100 to 800 μm. 前記コア基板が感光性又は非感光性のガラスである請求項１〜６のいずれかに記載の半導体チップ搭載基板。The semiconductor chip mounting substrate according to claim 1, wherein the core substrate is a photosensitive or non-photosensitive glass. 前記ビルドアップ層のヤング率が１〜５ＧＰａである請求項１〜７のいずれかに記載の半導体チップ搭載基板。The semiconductor chip mounting substrate according to any one of claims 1 to 7, wherein the build-up layer has a Young's modulus of 1 to 5 GPa. 前記ビルドアップ層が熱硬化性の有機絶縁材料を含んでいる請求項１〜８のいずれかに記載の半導体チップ搭載基板。9. The semiconductor chip mounting substrate according to claim 1, wherein said build-up layer includes a thermosetting organic insulating material. 前記コア基板と前記第１の配線との界面、前記コア基板と前記第２の配線との界面、前記第２の配線と前記ビルドアップ層の界面、前記ビルドアップ層と前記第３の配線との界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下である請求項２〜９のいずれかに記載の半導体チップ搭載基板。An interface between the core substrate and the first wiring, an interface between the core substrate and the second wiring, an interface between the second wiring and the build-up layer, and an interface between the build-up layer and the third wiring. The semiconductor chip mounting substrate according to any one of claims 2 to 9, wherein at least one of the interfaces has an irregularity of 1.0 µm or less in Ra. 前記第２の配線と、前記ビルドアップ層との間に、カップリング剤を含む皮膜を有する請求項２〜１０のいずれかに記載の半導体チップ搭載基板。The semiconductor chip mounting substrate according to claim 2, further comprising a film containing a coupling agent between the second wiring and the build-up layer. コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板を製造する製造方法であって、前記コア基板の半導体チップ搭載面と逆の面にのみビルドアップ層を形成することを特徴とする半導体チップ搭載基板の製造方法。A method of manufacturing a semiconductor chip mounting substrate including a core substrate and at least one build-up layer, wherein a build-up layer is formed only on a surface of the core substrate opposite to a semiconductor chip mounting surface. Manufacturing method of a semiconductor chip mounting substrate. コア基板と少なくとも１層のビルドアップ層とを含む半導体チップ搭載基板の製造方法であって、
前記コア基板の一方の面に半導体チップ接続端子及び第１の層間接続端子を含む第１の配線を形成する工程と、
前記コア基板の他方の面に第２の層間接続端子を含む第２の配線を形成する工程と、
前記第１の層間接続端子及び前記第２の層間接続端子を電気的に接続する第１のバイアホールを形成する工程と、
前記コア基板の前記第２の配線上にビルドアップ層を形成する工程と、
前記ビルドアップ層上に第３の層間接続端子を含む第３の配線を形成する工程と、
前記第２の層間接続端子及び前記第３の層間接続端子を電気的に接続する第２のバイアホールを形成する工程と、
さらにその上の最外層のビルドアップ層上にマザーボードと接続するための外部接続端子形成する工程とを有することを特徴とする半導体チップ搭載基板の製造方法。A method for manufacturing a semiconductor chip mounting substrate including a core substrate and at least one buildup layer,
Forming a first wiring including a semiconductor chip connection terminal and a first interlayer connection terminal on one surface of the core substrate;
Forming a second wiring including a second interlayer connection terminal on the other surface of the core substrate;
Forming a first via hole for electrically connecting the first interlayer connection terminal and the second interlayer connection terminal;
Forming a build-up layer on the second wiring of the core substrate;
Forming a third wiring including a third interlayer connection terminal on the build-up layer;
Forming a second via hole that electrically connects the second interlayer connection terminal and the third interlayer connection terminal;
Forming an external connection terminal for connection to the motherboard on the outermost build-up layer on the semiconductor chip mounting substrate. 半導体チップ、前記コア基板、前記ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３である請求項１２または１３に記載の半導体チップ搭載基板の製造方法。14. The semiconductor chip mounting according to claim 12, wherein α1 ≦ α2 ≦ α3, where the thermal expansion coefficients of the semiconductor chip, the core substrate, and the buildup layer are α1, α2, and α3 (ppm / ° C.). Substrate manufacturing method. 前記コア基板の熱膨張係数が７〜１３ｐｐｍ／℃である請求項１２〜１４のいずれかに記載の半導体チップ搭載基板の製造方法。The method for manufacturing a semiconductor chip mounting substrate according to claim 12, wherein a thermal expansion coefficient of the core substrate is 7 to 13 ppm / ° C. 15. 前記ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃である請求項１２〜１５のいずれかに記載の半導体チップ搭載基板の製造方法。The method of manufacturing a semiconductor chip mounting substrate according to claim 12, wherein a thermal expansion coefficient of the build-up layer is 10 to 40 ppm / ° C. 17. 前記コア基板の厚さが１００〜８００μｍである請求項１２〜１６のいずれかに記載の半導体チップ搭載基板の製造方法。17. The method for manufacturing a semiconductor chip mounting substrate according to claim 12, wherein the thickness of the core substrate is 100 to 800 [mu] m. 前記コア基板が感光性又は非感光性のガラスである請求項１２〜１７のいずれかに記載の半導体チップ搭載基板の製造方法。The method for manufacturing a semiconductor chip mounting substrate according to any one of claims 12 to 17, wherein the core substrate is made of photosensitive or non-photosensitive glass. 前記ビルドアップ層のヤング率が１〜５ＧＰａである請求項１２〜１８のいずれかに記載の半導体チップ搭載基板の製造方法。19. The method of manufacturing a semiconductor chip mounting substrate according to claim 12, wherein the build-up layer has a Young's modulus of 1 to 5 GPa. 前記ビルドアップ層が熱硬化性の有機絶縁材料を含んでいる請求項１２〜１９のいずれかに記載の半導体チップ搭載基板の製造方法。20. The method according to claim 12, wherein the build-up layer contains a thermosetting organic insulating material. 前記コア基板と前記第１の配線との界面、前記コア基板と前記第２の配線との界面、前記第２の配線と前記ビルドアップ層の界面、前記ビルドアップ層と前記第３の配線との界面は、少なくともいずれか１つの界面の凹凸が、Ｒａで１．０μｍ以下である請求項１３〜２０のいずれかに記載の半導体チップ搭載基板の製造方法。An interface between the core substrate and the first wiring, an interface between the core substrate and the second wiring, an interface between the second wiring and the build-up layer, and an interface between the build-up layer and the third wiring. 21. The method for manufacturing a semiconductor chip mounting substrate according to claim 13, wherein the unevenness of at least one of the interfaces is 1.0 μm or less in Ra. 前記第２の配線と、前記ビルドアップ層との間に、カップリング剤を含む皮膜を形成する工程をさらに有する請求項１３〜２１のいずれかに記載の半導体チップ搭載基板の製造方法。22. The method of manufacturing a semiconductor chip mounting substrate according to claim 13, further comprising a step of forming a film containing a coupling agent between said second wiring and said build-up layer. 請求項１〜１１のいずれかに記載の半導体チップ搭載基板または請求項１２〜２２のいずれかに記載の製造方法で製造された半導体チップ搭載基板と、前記半導体チップ搭載基板に搭載された半導体チップと、前記半導体チップの少なくともフェース面を封止する樹脂とを含んで構成されることを特徴とする半導体パッケージ。A semiconductor chip mounting substrate according to any one of claims 1 to 11, or a semiconductor chip mounting substrate manufactured by the manufacturing method according to any one of claims 12 to 22, and a semiconductor chip mounted on the semiconductor chip mounting substrate. And a resin for sealing at least a face surface of the semiconductor chip. 請求項１〜１１のいずれかに記載の半導体チップ搭載基板を製造する工程または請求項１２〜２２のいずれかに記載の製造方法で半導体チップ搭載基板を製造する工程と、前記半導体チップ搭載基板に半導体チップを搭載する工程と、前記半導体チップの少なくともフェース面を樹脂で封止する工程とを有することを特徴とする半導体パッケージの製造方法。A step of manufacturing the semiconductor chip mounting board according to any one of claims 1 to 11 or a step of manufacturing a semiconductor chip mounting board by the manufacturing method according to any one of claims 12 to 22; A method of manufacturing a semiconductor package, comprising: mounting a semiconductor chip; and sealing at least a face surface of the semiconductor chip with a resin.
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