JP2009277987A - Film-carrier tape for mounting electronic component and its manufacturing method, and semiconductor device - Google Patents
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Abstract
Description
本発明は実装される電子部品との間の電気的接続信頼性を高くすることができる電子部品実装用フィルムキャリアテープ、その製造方法およびこれを用いた半導体装置に関する。 The present invention relates to an electronic component mounting film carrier tape that can increase the reliability of electrical connection with an electronic component to be mounted, a manufacturing method thereof, and a semiconductor device using the film carrier tape.
周知のように、電子機器を駆動させるために、電子機器には種々の電子部品が搭載されている。この電子部品は、フィルムキャリアに実装されて、電子機器に組み込まれている。 As is well known, various electronic components are mounted on an electronic device in order to drive the electronic device. This electronic component is mounted on a film carrier and incorporated in an electronic device.
ここで使用されるフィルムキャリアには、ポリイミドフィルムなどの絶縁基材に接着剤を用いて銅箔などの導電性金属箔を貼着した三層積層構造の積層基材を用いて製造されるフィルムキャリア、絶縁基材表面に直接導電性金属層を形成した二層積層構造の積層基材（ＣＣＬ：Copper Clad Laminates）を用いて製造されるフィルムキャリアなどがある。
三層積層構造の積層基材を用いて製造されるフィルムキャリアの代表的な例としてはＴＡＢ（Tape Automated Bonding）テープなどであり、二層積層構造の積層基材を用いて製造されるフィルムキャリアの代表的な例としては、ＣＯＦ（Chip On Film）テープなどがある。
The film carrier used here is a film manufactured using a laminated base material having a three-layer laminated structure in which a conductive metal foil such as a copper foil is attached to an insulating base material such as a polyimide film using an adhesive. Examples of the carrier include a film carrier manufactured using a laminated substrate (CCL: Copper Clad Laminates) having a two-layer laminated structure in which a conductive metal layer is directly formed on the surface of an insulating substrate.
A typical example of a film carrier manufactured using a three-layer laminated substrate is a TAB (Tape Automated Bonding) tape, etc., and a film carrier manufactured using a two-layer laminated substrate. As a typical example, there is a COF (Chip On Film) tape.
このようなフィルムキャリアに電子部品を実装するに際しては、フィルムキャリアに形成された多数のインナーリードと、電子部品に形成された多数のバンプ電極とがそれぞれ当接するようにフィルムキャリアと電子部品との位置決めを行い、加圧下に加熱することにより、多数のインナーリードと、多数のバンプ電極を一挙に接合する方法（ギャングボンディング）が採用されるのが一般的である。従来は、上記のようにギャングボンディングにより、インナーリードとバンプ電極とを一挙に接合することにより、短時間で信頼性の高い接合を形成することが可能であった。 When mounting an electronic component on such a film carrier, the film carrier and the electronic component are arranged such that a large number of inner leads formed on the film carrier and a large number of bump electrodes formed on the electronic component are in contact with each other. Generally, a method (gang bonding) in which a large number of inner leads and a large number of bump electrodes are joined at once by positioning and heating under pressure is adopted. Conventionally, it has been possible to form a highly reliable bond in a short time by bonding the inner lead and the bump electrode all at once by gang bonding as described above.
しかしながら、近年、電子部品が非常に小型になり、電子部品に形成されているバンプ電極のファインピッチ化が進むにつれて、これと接続するインナーリードもファインピッチになり、たとえば高精密化の著しい液晶素子を駆動させるための電子部品を実装するフィルムキャリアにおけるインナーリードのピッチ幅は２０μｍ程度にまでファインピッチ化されるに至っている。このようにファインピッチ化されたインナーリードを形成する場合においてもアウターリードのACF接続信頼性確保の点で、使用する導電性金属層の厚さ
を薄くすることはできず、上記のような導電性金属層をエッチングして形成されたインナーリードのアスペクト比は大きくなる傾向がある。
However, in recent years, electronic components have become very small, and as the pitch of bump electrodes formed on electronic components has become finer, the inner leads connected to the bumps have also become finer pitch. The pitch of the inner leads in the film carrier on which the electronic component for driving is mounted has been reduced to about 20 μm. Even in the case of forming inner leads with fine pitches in this way, the thickness of the conductive metal layer to be used cannot be reduced in terms of ensuring the ACF connection reliability of the outer leads. The aspect ratio of the inner lead formed by etching the conductive metal layer tends to increase.
このようにアスペクト比が高く形成されたインナーリードにバンプ電極を当接して加熱下に加圧して、インナーリードとバンプ電極とを接合しようとすると、図１２に示すように、ピール強度の低いリードが変形することによりＩＣ５０がフィルムキャリア１０に対して横方向にずれることがある。このような現象を電子部品の実装現場では「ＩＣがこける」と言われている。
When the bump electrode is brought into contact with the inner lead formed in such a high aspect ratio and pressed under heating to join the inner lead and the bump electrode, as shown in FIG. 12, the lead having a low peel strength is obtained. The IC 50 may be displaced laterally with respect to the
このように「ＩＣがこける」とインナーリード２０とバンプ電極５２との接続が充分に確保されず、ショート・断線などの導通不良を引き起こす原因となることが考えられる。なお、図１２において付番３０はソルダーレジストである。
As described above, it is considered that the connection between the
一方、三層積層構造の積層体を用いる場合にも、インナーリードの強度維持あるいはアウターリードのACF接続信頼性の確保の理由で、上記のように薄い導電性金属層を形成す
ることは困難で、通常は絶縁基板の表面に塗設された接着剤により、１２〜３５μm厚さ
の導電性金属層を貼着した三層積層基材を用いてフィルムキャリアテープが形成される。このような三層積層構造の積層体の形成に使用される導電性金属箔は、上述のＣＯＦなどの導電性金属層と比較すると比較的厚く、電子機器の小型軽量化に伴って次第に使用量は少なくなってきているが、電子部品（ＩＣ）が小型化するに従って、電子部品（ＩＣ）からの単位面積当たりの発熱は多くなりこれを放熱するために、あえて、電子品の背面に空隙を設け、かつ厚い導電性金属箔を用いて太い配線パターンを形成して、この太い配線パターンを利用して電子部品（ＩＣ）で発生した熱を放熱させることが可能となり、こうした面で三層積層構造の積層体を用いたフィルムキャリアに新たな可能性が見出されている。
On the other hand, even when using a laminate with a three-layer structure, it is difficult to form a thin conductive metal layer as described above for the purpose of maintaining the strength of the inner lead or ensuring the ACF connection reliability of the outer lead. Usually, a film carrier tape is formed using a three-layer laminated base material having a conductive metal layer having a thickness of 12 to 35 μm adhered thereto by an adhesive applied to the surface of the insulating substrate. The conductive metal foil used for the formation of a laminate having such a three-layer structure is relatively thick compared to the conductive metal layer such as the above-mentioned COF, and the amount of use is gradually increased as the electronic equipment is reduced in size and weight. However, as electronic components (ICs) become smaller, heat generated per unit area from electronic components (ICs) increases. It is possible to form a thick wiring pattern using a thick conductive metal foil, and to dissipate heat generated by electronic components (IC) using this thick wiring pattern. New possibilities have been found in film carriers using structural laminates.
このような三層積層構造の積層体で使用される導電性金属箔は、上記二層積層構造の積層体よりも厚いが、ピッチがCOFよりも粗く、かつ接着剤により絶縁基板に強固に接着し
ているので、上記のような「ＩＣがこける」といった現象は生じにくいように思われがちである。しかしながら、近年多ピン化と熱放散の目的で、上記のような三層積層構造の積層体を用いてフィルムキャリアを製造する場合にも導体が厚くファインピッチである回路が求められつつある。三層積層構造のTABテープの場合、デバイスホールの縁部からイン
ナーリードが片持ち状態で形成され（このようなインナーリードはフライングリードと呼ばれている。）、リードの一方の端部は絶縁基材（デバイスホールの縁）に固定されているが、デバイスホール内に延設されたフライングリードの底部には絶縁基板がない構造となっている。このフライングリードはCOFより厚く、且つファインピッチであるためアス
ペクト比（導体厚／線幅）が大きくなってきている。このためフライングリードに電子部品を実装する際にやはり「ＩＣがこける」現象が発生することがある。
The conductive metal foil used in such a three-layer laminate is thicker than the two-layer laminate, but the pitch is coarser than COF, and it adheres firmly to the insulating substrate with an adhesive. Therefore, it seems that the phenomenon such as “IC can be broken” is unlikely to occur. However, for the purpose of increasing the number of pins and heat dissipation in recent years, there is a demand for a circuit having a thick conductor and a fine pitch even when a film carrier is manufactured using a laminate having a three-layer structure as described above. In the case of a three-layer laminated TAB tape, the inner leads are cantilevered from the edge of the device hole (such inner leads are called flying leads), and one end of the lead is insulated. Although fixed to the base material (the edge of the device hole), there is no insulating substrate at the bottom of the flying lead extending in the device hole. Since this flying lead is thicker than COF and has a fine pitch, the aspect ratio (conductor thickness / line width) is increasing. For this reason, when an electronic component is mounted on the flying lead, the phenomenon that “IC can break” may occur.
このようにボンディングの際にバンプ電極が変形して電子部品（ＩＣ）の位置がずれる「ＩＣがこける」現象を防止する技術が必要になっている。
ところで、特許文献１（特開平11-345842号公報）の請求項1には、「表面に複数のトランジスタ及びハンダや導電性接着剤からなるバンプが形成された半導体チップとこれらのバンプを介して電気的、機械的に接続を確保する半導体装置用リードフレームにおいて、インナーリードのバンプが接続される部分に、深さがバンプの高さ以下の窪みが形成されている事を特徴とする半導体装置用リードフレーム。」の発明が開示されている。即ち、この特許文献1には、半導体装置に形成されたバンプ電極にリードを敷設するためのリー
ドフレームが開示されているのであり、このリードフレームは、金属の枠体に金属リードが接合しており、この金属リードの先端に半導体装置のバンプ電極が嵌り込む窪みが形成されているのであり、この半導体装置用リードフレームには、金属リードを保持するための絶縁基板は存在しない。
Thus, there is a need for a technique for preventing the phenomenon of “IC breaks” in which the bump electrode is deformed during bonding and the position of the electronic component (IC) is shifted.
By the way,
また、特許文献２(特開平6-163640号公報)の請求項１には、「ＴＡＢ用フィルムキャリアのインナーリードにおいて、そのインナーリード先端のバンプ接合部の幅を広くし、その広くなった部分をバンプ接合面側に傾斜させて誘い込み傾斜とすることにより、バンプ接合部を凹状に形成したことを特徴とするＴＡＢ用フィルムキャリアのインナーリード。」の発明が開示されている。この特許文献２に記載されているインナーリードは、先端部分を幅広く形成し、この幅広の部分を内側に傾斜させることにより、バンプの誘い込み傾斜部とすることが開示されているのであり、この特許文献２に記載されているインナーリードの厚さは均一である。また、この特許文献２に記載されているようにインナーリードの先端部を幅広に形成するためには、隣接するインナーリード間に充分なスペースが必要であり、例えばインナーリードの形成ピッチが２０μｍを下回るような非常にファインピッチのフィルムキャリアにおいては、先端部を幅広に形成するために必要なスペースを確
保することが極めて困難になりつつある。
Further,
特許文献３（特開平5-102251号公報）の請求項１には、「幅方向の両縁部には送り用スプロケット(4)が形成され、幅方向の概略中央部にはインナーリードボンディング用の第1の開口部(6)が形成され、該第1の開口部の周囲には、アウターリードボンディング用の第１の開口部(8)が形成された帯状のテープ部材(2)と、一端がインナーリード部（12）として上記第2の開口(6)に臨み他端がアウターリード部（18）として、上記第２の開口（8）
に臨むように上記部材（2）に固定され、上記インナーリード部（12）及びアウターリー
ド部（18）には、それぞれくぼみ(14，20)が形成された薄板状のリード（10）と、該リードの表面から突出するように上記くぼみ（14，20）に埋められたボンディング用金属からなるバンプ(16，22)とを備えたことを特徴とするＴＡＢテープ。」の発明が開示されている。
A thin plate-like lead (10) formed with recesses (14, 20) in the inner lead part (12) and the outer lead part (18), respectively, A TAB tape comprising a bump (16, 22) made of a bonding metal embedded in the recess (14, 20) so as to protrude from the surface of the lead. Is disclosed.
そして、上記くぼみ（14，20）に埋められたボンディング用金属が、くぼみに金属片を着座させてこの金属片を溶融するなどして固定された金属バンプであることが記載されている。従って、この特許文献３には、ＴＡＢテープのインナーリードおよびアウターリードにバンプを形成したＴＡＢテープが開示されているのであり、電子部品（ＩＣ）に形成されたバンプ電極を、フィルムキャリアのインナーリードに安定的に接合することに関する技術的思想は開示されていない。
本発明は、電子部品を実装する際にかかる圧力によって配線基板側の導体が傾くためICチップがずれる現象、所謂「ＩＣがこける」ことを防止した電子部品実装用フィルムキャリアテープおよび半導体装置を提供することを目的としている。 The present invention provides a film carrier tape and a semiconductor device for mounting an electronic component, which prevent the phenomenon that the IC chip is displaced because the conductor on the side of the wiring board is tilted by the pressure applied when mounting the electronic component, so-called “IC can be broken” The purpose is to do.
さらに、本発明は上記のように所謂「ＩＣがこける」のを防止することができる電子部品実装用フィルムキャリアテープを製造する方法を提供することを目的としている。
また、本発明は、上記のように電子部品を実装する際に「ＩＣがこける」という現象を防止するとともに、アウターリードがリジッドな配線基板（ＰＣＢ）あるいは液晶素子の透明電極と異方導電フィルムにより接着する際に確実に電気的接続を確立することができる電子部品実装用フィルムキャリアテープを提供することを目的としている
Furthermore, an object of the present invention is to provide a method for producing a film carrier tape for mounting an electronic component that can prevent so-called “IC scooping” as described above.
In addition, the present invention prevents the phenomenon that “IC can be burned” when mounting electronic parts as described above, and the outer leads have a rigid wiring board (PCB) or a transparent electrode of a liquid crystal element and an anisotropic conductive film. An object of the present invention is to provide a film carrier tape for mounting an electronic component that can establish an electrical connection with certainty when bonded by means of
本発明の電子部品実装用フィルムキャリアテープは、絶縁基板の少なくとも一方の表面に、外部からの電気信号を入力する入力側アウターリード、配線パターンを介して電子部品に形成されたバンプ電極を介して電子部品に接続して該入力側アウターリードからの電気信号を電子部品に入力するための入力側インナーリード、該電子部品に形成されたバンプ電極により電子部品に接続して電子部品からの出力信号を取り出すための出力側インナーリード、および、該出力側インナーリードからの信号を配線パターンを介して出力するための出力側アウターリードを有する電子部品実装用フィルムキャリアテープにおいて、
該電子部品に形成されているバンプ電極と接合する部分の入力側インナーリードおよび／または出力側インナーリードに、該バンプ電極が嵌合して接続する嵌合凹部が形成されていることを特徴としている。
The film carrier tape for mounting an electronic component of the present invention is provided on at least one surface of an insulating substrate via an input side outer lead for inputting an electric signal from the outside and a bump electrode formed on the electronic component through a wiring pattern. An input inner lead for connecting to an electronic component and inputting an electric signal from the input outer lead to the electronic component, and an output signal from the electronic component connected to the electronic component by a bump electrode formed on the electronic component In an electronic component mounting film carrier tape having an output side inner lead for taking out and an output side outer lead for outputting a signal from the output side inner lead through a wiring pattern,
A fitting recess for fitting and connecting the bump electrode is formed in an input inner lead and / or an output inner lead of a portion to be joined to the bump electrode formed in the electronic component. Yes.
本発明において、上記バンプ電極が嵌合して接続する嵌合凹部の深さ（D)は、通常は２．５〜１０μmの範囲内、好ましくは２．５〜６μｍの範囲内にあり、かつこのインナー
リードの厚さ（T）に対する嵌合凹部の深さ（D)の比率〔（D）／（T）〕は、通常は０．
１〜０．９の範囲内、好ましくは０．２５〜０．７５の範囲内にある。
In the present invention, the depth (D) of the fitting recess to which the bump electrode is fitted and connected is usually in the range of 2.5 to 10 μm, preferably in the range of 2.5 to 6 μm, and The ratio of the depth (D) of the fitting recess to the thickness (T) of the inner lead [(D) / (T)] is usually 0.
It is in the range of 1 to 0.9, preferably in the range of 0.25 to 0.75.
このような本発明の電子部品実装用フィルムキャリアテープには、電子部品に形成されたバンプ電極が嵌合して接続する嵌合凹部が形成されている入力側インナーリードおよび出力側インナーリードの下面に絶縁基板が存在するＣＯＦタイプと、電子部品実装用フィルムキャリアテープに電子部品を実装するためのデバイスホールが形成されており、バンプ電極が嵌合して接続する嵌合凹部が形成されている入力側インナーリードおよび出力側インナーリードが、該デバイスホールの縁からデバイスホール内に片持ち状態で形成されたフライングリードであるＴＡＢタイプとがある。ＣＯＦタイプのフィルムキャリアは、絶縁基板の表面に導電性金属層が直接配置された二層積層基板（ＣＣＬ）から形成され、ＴＡＢテープタイプのフィルムキャリアは、絶縁基板の表面に接着剤層により銅箔が貼着された三層積層基板から形成される。 In such a film carrier tape for mounting an electronic component of the present invention, a fitting recess to which a bump electrode formed on the electronic component is fitted and connected is formed and the lower surface of the input inner lead and the output inner lead A device hole for mounting an electronic component is formed on the COF type in which an insulating substrate is present, and a film carrier tape for mounting an electronic component, and a fitting recess for fitting and connecting a bump electrode is formed. There is a TAB type in which the input-side inner lead and the output-side inner lead are flying leads formed in a cantilever state in the device hole from the edge of the device hole. The COF type film carrier is formed from a two-layer laminated substrate (CCL) in which a conductive metal layer is directly disposed on the surface of an insulating substrate, and the TAB tape type film carrier is made of copper by an adhesive layer on the surface of the insulating substrate. It is formed from a three-layer laminated substrate to which a foil is attached.
このように本発明の電子部品実装用フィルムキャリアテープのインナーリードに形成される嵌合凹部の幅（Ｃ）とバンプ電極の幅（Ｂ）との関係は、電子部品に形成されたバンプ電極の幅（B）と嵌合凹部の幅（C）との比率（B）／（C）が、通常は１．６〜０．４の範囲内、好ましくは１．４〜０．６の範囲内にある。 As described above, the relationship between the width (C) of the fitting recess formed in the inner lead of the film carrier tape for mounting an electronic component of the present invention and the width (B) of the bump electrode is the same as that of the bump electrode formed in the electronic component. The ratio (B) / (C) of the width (B) to the width (C) of the fitting recess is usually in the range of 1.6 to 0.4, preferably in the range of 1.4 to 0.6. It is in.
なお、この嵌合凹部先端は、通常は、インナーリードの先端から１０〜３２０μm、好
ましくは２０〜２２０μｍの範囲内の幅でアウターリードによった位置に形成されている。
Note that the tip of the fitting recess is usually formed at a position by the outer lead with a width within the range of 10 to 320 μm, preferably 20 to 220 μm from the tip of the inner lead.
さらに、本発明の電子部品実装用フィルムキャリアテープは、上述のようにインナーリードの先端部に、電子部品のバンプ電極が嵌合する嵌合凹部が形成されているものであるが、アウターリードの先端部の表面もハーフエッチングにより平坦化されていることが好ましい。殊に上述のＣＯＦタイプのフィルムキャリアテープにおいては、インナーリードおよびアウターリードを含めて配線パターンを絶縁基板表面に形成された非常に薄い導電性金属からなる層をシード層として、このシード層の表面に導電性金属を選択的に析出して配線パターンを形成する、所謂Semi Additive法による製造工程を採用することが多く
、このように析出により形成された銅配線パターンは、その断面がかまぼこ型、即ち形成された配線パターンの上面部が平坦にならずに円弧状になる傾向がある。アウターリードは、導電性粒子を含有する異方導電性接着剤を用いて、液晶素子、リジットな配線基板（ＰＣＢ）と電気的に接続するが、このとき、より多くの導電性粒子によって電気的接続を確立するためには、アウターリードの表面がより平坦であることが好ましい。
Furthermore, the film carrier tape for mounting an electronic component according to the present invention has a fitting recess into which the bump electrode of the electronic component is fitted at the tip of the inner lead as described above. It is preferable that the surface of the tip portion is also flattened by half etching. In particular, in the above-mentioned COF type film carrier tape, the surface of the seed layer is formed by using a layer made of a very thin conductive metal having a wiring pattern including an inner lead and an outer lead formed on the surface of the insulating substrate as a seed layer. In many cases, a so-called semi-additive process is used to selectively deposit a conductive metal on a copper wire pattern, and the copper wiring pattern formed by such deposition has a kamaboko-shaped cross section. That is, the upper surface portion of the formed wiring pattern tends to be arcuate rather than flat. The outer lead is electrically connected to the liquid crystal element and the rigid wiring board (PCB) using an anisotropic conductive adhesive containing conductive particles. At this time, the outer lead is electrically connected by more conductive particles. In order to establish the connection, the surface of the outer lead is preferably flatter.
このために、本発明でインナーリードをハーフエッチングして電子部品に形成されたバンプ電極の幅（B）と嵌合凹部の幅（C）を形成する際に、出力側アウターリードの先端部も同様にハーフエッチングすることによりアウターリードの先端部の半円弧状の部分を除去して、平坦化することにより、より多くの導電性粒子により電気的接続を確立することができる。 Therefore, when the width (B) of the bump electrode formed on the electronic component and the width (C) of the fitting recess are formed by half-etching the inner lead in the present invention, the tip of the output outer lead is also Similarly, by half-etching to remove the semicircular arc-shaped portion at the tip of the outer lead and flattening, electrical connection can be established with more conductive particles.
また、本発明の半導体装置は、上記電子部品実装用フィルムキャリアテープから切り出されたフィルムキャリアのインナーリードの先端部分に形成された嵌合凹部に、電子部品のバンプ電極が嵌合されて電気的に接続されてなることを特徴としている。 Also, the semiconductor device of the present invention is electrically connected with a bump electrode of an electronic component fitted in a fitting recess formed in a tip portion of an inner lead of a film carrier cut out from the film carrier tape for mounting an electronic component. It is characterized by being connected to.
上記のような電子部品実装用フィルムキャリアテープは、絶縁基板の表面に配置された導電性金属箔層を選択的にエッチングして配線パターンを形成した後、該配線パターンを含む絶縁基板全面に感光性樹脂層を形成し、該導電性基板の嵌合凹部形成予定位置にある感光性樹脂を露光現像して除去して導電性金属層の表面を感光性樹脂層から露出させ、該
露出した導電性金属箔層をハーフエッチングして嵌合凹部を形成することにより製造することができる。
The film carrier tape for mounting electronic parts as described above is formed by selectively etching the conductive metal foil layer disposed on the surface of the insulating substrate to form a wiring pattern, and then exposing the entire surface of the insulating substrate including the wiring pattern. Forming a conductive resin layer, and exposing and removing the photosensitive resin at the fitting recess formation planned position of the conductive substrate to expose the surface of the conductive metal layer from the photosensitive resin layer. Can be manufactured by half-etching the conductive metal foil layer to form a fitting recess.
上記の電子部品実装用フィルムキャリアテープを製造するに際しては、上記嵌合凹部形成予定位置にある感光性樹脂を露光現像して除去する際に、アウターリードの表面にある感光性樹脂も露光現像して除去して導電性金属層金属の表面を感光性樹脂層から露出させ、該露出した導電性金属箔層をハーフエッチングしてインナーリード部に嵌合凹部を形成するとともに、アウターリードの表面をハーフエッチングすることが好ましい。 When manufacturing the film carrier tape for mounting electronic parts, the photosensitive resin on the surface of the outer lead is also exposed and developed when the photosensitive resin at the position where the fitting recess is to be formed is exposed and developed. The conductive metal layer metal surface is exposed to be removed from the photosensitive resin layer, the exposed conductive metal foil layer is half-etched to form a fitting recess in the inner lead portion, and the outer lead surface is Half etching is preferable.
さらに、本発明の電子部品実装用フィルムキャリアテープは、絶縁基板の表面に配置された導電性金属箔層の表面に感光性樹脂層を形成して、該導電性基板の嵌合凹部形成予定位置にある感光性樹脂を露光現像して除去して導電性金属箔層の表面を感光性樹脂層から露出させ、該露出した導電性金属箔層をハーフエッチングして嵌合凹部を形成した後、新たに感光性樹脂層を形成して該感光性樹脂層に所望の配線パターンを形成し、該感光性樹脂からなる配線パターンをマスキング材として導電性金属箔層を選択的にエッチングして導電性金属からなる配線パターンを形成することにより製造することができる。 Furthermore, the film carrier tape for mounting an electronic component according to the present invention has a photosensitive resin layer formed on the surface of the conductive metal foil layer disposed on the surface of the insulating substrate, and a fitting recess formation planned position on the conductive substrate. After exposing and developing the photosensitive resin in to remove the surface of the conductive metal foil layer from the photosensitive resin layer, half-etching the exposed conductive metal foil layer to form a fitting recess, A new photosensitive resin layer is formed, a desired wiring pattern is formed on the photosensitive resin layer, and the conductive metal foil layer is selectively etched using the wiring pattern made of the photosensitive resin as a masking material. It can be manufactured by forming a wiring pattern made of metal.
本発明の電子部品実装用フィルムキャリアテープには、電子部品を実装する際に、電子部品に形成されたバンプ電極が嵌合する嵌合凹部がインナーリードのバンプ電極当接位置に形成されている。このようにインナーリードに嵌合凹部を形成することによって、電子部品に形成されているバンプ電極が嵌合凹部に嵌り込んだ状態で、加熱下に加圧することにより電子部品をインナーリードに確実にボンディングすることができ、このボンディングの際の加圧によっても、インナーリードが変形することで電子部品の位置がずれたり、傾斜する所謂「ＩＣがこける」という現象の発生を防止することができる。従って、電子部品をインナーリードに確実に実装することができる。 In the electronic component mounting film carrier tape of the present invention, when mounting the electronic component, a fitting recess into which the bump electrode formed on the electronic component is fitted is formed at the bump electrode contact position of the inner lead. . By forming the fitting recess in the inner lead in this way, the electronic component can be securely attached to the inner lead by applying pressure under heating while the bump electrode formed in the electronic component is fitted in the fitting recess. Bonding can be performed, and even when pressure is applied during bonding, the inner lead can be prevented from being deformed, so that the phenomenon of so-called “IC can be broken” can be prevented. Therefore, the electronic component can be reliably mounted on the inner lead.
このよう所謂「ＩＣがこける」現象は、ＣＯＦのように、導電性金属層厚はそのままでファインピッチ化が進行し、導体高さ／線幅で表わされるリードのアスペクト比が１付近を境にして線幅が狭くなることにより発生の確率は急激に増加するが、本発明の電子部品実装用フィルムキャリアで採用しているようにインナーリードに嵌合凹部が形成されたインナーリードを有する電子部品実装用フィルムキャリアテープにおいては、アスペクト比に拘わらず、「ＩＣがこける」現象による実装不良が見られなくなる。 This so-called “IC can break” phenomenon, as in COF, is that the conductive metal layer thickness remains the same, and fine pitching proceeds, and the lead aspect ratio represented by the conductor height / line width is around 1 as a boundary. Although the probability of occurrence increases rapidly as the line width decreases, the electronic component having an inner lead in which a fitting recess is formed in the inner lead as employed in the electronic component mounting film carrier of the present invention. In a film carrier tape for mounting, mounting defects due to the phenomenon of “IC can be lost” are not observed regardless of the aspect ratio.
また、ＴＡＢタイプの電子部品実装用フィルムキャリアテープにおいては、導電性金属箔として使用される電解銅箔などがＣＯＦタイプで使用されるものよりも格段に厚いことから、ファインピッチ化した場合、こうしたボンディングの際に「ＩＣがこける」現象が生じやすくなっている。ＴＡＢタイプの電子部品実装用フィルムキャリアテープに形成されているインナーリードは、下面部が絶縁基板によって支持されておらず、デバイスホールの縁部から片持ち状態でデバイスホール内に延設されてフライングリードとされている。 Also, in the TAB type electronic component mounting film carrier tape, the electrolytic copper foil used as the conductive metal foil is much thicker than that used in the COF type. The phenomenon that “IC can break” is likely to occur during bonding. The inner leads formed on the TAB type electronic component mounting film carrier tape are not supported by the insulating substrate on the lower surface, and are extended from the edge of the device hole into the device hole in a cantilever manner. It is assumed to be a lead.
このときファインピッチでアスペクト比が高い場合にＴＡＢテープではＩＣボンディングの際の圧力によって「ＩＣがこける」という現象が生ずる。そこで、本発明では、デバイスホール内に延設されたインナーリードに嵌合凹部を形成し、嵌合部でのアスペクト比を下げておき、この嵌合凹部に電子部品のバンプ電極を嵌合して、ボンディングすることにより、「ＩＣがこける」という現象は生じない。 At this time, when the fine pitch and the aspect ratio are high, the phenomenon that “IC can be broken” occurs due to the pressure at the time of IC bonding in the TAB tape. Therefore, in the present invention, a fitting recess is formed in the inner lead extending in the device hole, the aspect ratio at the fitting portion is lowered, and the bump electrode of the electronic component is fitted into the fitting recess. By bonding, the phenomenon of “IC can burn” does not occur.
そして、本発明の半導体装置は、上記のようにインナーリードに形成された嵌合凹部に電子部品のバンプ電極が入り込んで電気的接続が形成されるために、「ＩＣがこける」現
象は生じていない。
In the semiconductor device according to the present invention, the bump electrode of the electronic component enters the fitting recess formed in the inner lead as described above, and the electrical connection is formed. Absent.
さらに、本発明の電子部品実装用フィルムキャリアテープは、感光性樹脂をマスクを用いて、嵌合凹部に相当する部分の感光性樹脂層（第２の感光性樹脂層）を露光現像して除去し、この部分の導電性金属をハーフエッチングすることにより容易に製造することができる。また、ＣＯＦタイプの電子部品実装用フィルムキャリアテープの場合に、このようにインナーリードをハーフエッチングする際に、アウターリードの表面を同様にハーフエッチングすることにより、たとえば液晶素子に形成されている透明電極との電気的接合を異方導電性接着剤を用いて確立することにより、アウターリードの表面が平坦化されるために、より多くの導電性粒子によってアウターリードと透明電極との間の電気的接合を確立することができ、より信頼性の高い電子部品実装用フィルムキャリアテープを製造することができる。 Furthermore, the film carrier tape for mounting electronic components of the present invention removes the photosensitive resin layer (second photosensitive resin layer) corresponding to the fitting recess by exposure and development using a photosensitive resin mask. And it can manufacture easily by half-etching the electroconductive metal of this part. Also, in the case of a film carrier tape for mounting electronic components of COF type, when the inner lead is half-etched in this way, the surface of the outer lead is similarly half-etched, so that, for example, a transparent formed in a liquid crystal element By establishing the electrical connection with the electrode using an anisotropic conductive adhesive, the surface of the outer lead is flattened, so that more conductive particles cause the electrical connection between the outer lead and the transparent electrode. Thus, a highly reliable film carrier tape for mounting electronic components can be manufactured.
次に本発明の電子部品実装用フィルムキャリア、半導体装置、および、電子部品実装用フィルムキャリアの製造方法について具体的に説明する。
図１は、本発明の電子部品実装用フィルムキャリアテープのうちで、所謂ＣＣＬを用いたＣＯＦタイプのフィルムキャリアテープに電子部品が実装された状態を示す断面図の例である。
Next, the manufacturing method of the electronic component mounting film carrier, the semiconductor device, and the electronic component mounting film carrier of the present invention will be specifically described.
FIG. 1 is an example of a cross-sectional view showing a state in which an electronic component is mounted on a COF type film carrier tape using a so-called CCL among film carrier tapes for mounting an electronic component of the present invention.
図１に示すようなＣＯＦタイプの電子部品実装用フィルムキャリアテープ１０は、ポリイミドフィルムのような絶縁基板１２の表面に導電性金属層から形成された配線基板３１のインナーリード２０の先端に嵌合凹部５４が形成され、この嵌合凹部に電子部品（ＩＣ）５０に形成されているバンプ電極５２が嵌合されるように形成されている。ここで付番３０は、ソルダーレジスト層であり、本発明においては形成しなくともよいが、このソルダーレジスト層３０よりも先端にあるインナーリード２０の表面、あるいは、ソルダーレジスト層を設けない場合には配線パターン全体には、通常は、錫メッキ層、半田めっき層、金メッキ層、ニッケル-金メッキ層等の種々のメッキ層が形成されている（図示なし）
。特に電子部品５０に形成されているバンプ電極が金バンプ電極である場合には、錫メッキ層を形成することが好ましい。この錫メッキ層から供給される錫とバンプを形成する金とが金-スズ共晶物を形成して、強固な電気的接続を形成することができる。
A
. In particular, when the bump electrode formed on the
ここで使用される絶縁基板を形成するポリマーフィルムの例としては、前掲のポリイミドフィルムのほかに、ポリエステルフィルム、ポリアミドフィルム、ポリアミドイミドフィルム、液晶ポリマーフィルム、BTレジンフィルムおよびガラス繊維含有エポキシ樹脂フィルムなどを挙げることができる。特に本発明ではポリイミドフィルムを用いることが好ましい。 Examples of the polymer film forming the insulating substrate used here include polyester film, polyamide film, polyamideimide film, liquid crystal polymer film, BT resin film and glass fiber-containing epoxy resin film in addition to the polyimide film described above. Can be mentioned. In the present invention, it is particularly preferable to use a polyimide film.
絶縁基板１２を構成するポリイミドフィルムの例としては、ピロメリット酸２無水物と芳香族ジアミンとから合成される全芳香族ポリイミド、ビフェニルテトラカルボン酸２無水物と芳香族ジアミンとから合成されるビフェニル骨格を有する全芳香族ポリイミドを挙げることができる。特に本発明ではビフェニル骨格を有する全芳香族ポリイミド（例；商品名：ユーピレックス、宇部興産（株）製）が好ましく使用される。このような絶縁フィルム１１の厚さは、通常は１２５μm以下、好ましくは７５μｍ以下、特に好ましくは５
０μｍ以下、さらに好ましくは５〜５０μmの範囲内にある。
Examples of the polyimide film constituting the insulating
It is 0 micrometer or less, More preferably, it exists in the range of 5-50 micrometers.
上記図１に示す本発明の電子部品実装用フィルムキャリアテープについて、図４に示す工程に沿って説明する。
図４-１(a-1)において、付番１２は、前掲の絶縁基板であるポリイミドフィルムである。
The film carrier tape for mounting electronic components of the present invention shown in FIG. 1 will be described along the steps shown in FIG.
In FIG. 4A (a-1),
図４-１(a-1)に示すように、絶縁基板１２の一方の面には、シード層２７が形成されており、さらにこのシード層２７の表面には導電性金属層が形成されている。
ここで、シード層２７は、通常は、ニッケル、クロム、銅などのスパッタリング層であり、その厚さは通常は２０〜３００Åの範囲内、好ましくは３０〜２５０Åの範囲内にある。
As shown in FIG. 4A (a-1), a
Here, the
また、このシード層２７の表面には導電性金属からなる導電性金属層２８が形成されており、この導電性金属層２８の厚さは通常は０．１〜２μｍの範囲内にある。ここで導電性金属層２８を形成する金属としては、銅あるいは銅合金を挙げることができる。この導電性金属層２８は、スパッタリング法、蒸着法、昇華-堆積法、電解メッキ法、無電解メ
ッキ法など種々の方法で形成することができる。
A
こうしてスパッタリングによりシード層２７および導電性金属層２８が形成され、所定のテープ幅にスリットするとともに、テープの幅方向の両端部にスプリケットホール１３を形成した基材テープを用いて、直接配線パターンを形成することができる。
In this way, the
図４-１(a-2)は、所定の幅にスリットすると共にスプロケットホール１３を形成した基材テープの表面にある導電性金属層２８の一部を酸洗により除去した状態を示す断面図である。この酸洗には、硫酸水溶液、塩酸水溶液、塩化鉄水溶液、硫酸鉄水溶液、硫酸+過
硫酸カリウム水溶液などを使用することができる。
4-1 (a-2) is a cross-sectional view showing a state in which a part of the
図４-１(a-3)に示すように、このようにして導電性金属層２８の少なくとも一部を除去した後、この表面に感光性樹脂を塗布して感光性樹脂層（第１の感光性樹脂層）２９を形成する。ここで使用する感光性樹脂には、光の照射により樹脂が硬化するタイプと、光の照射された部分が現像液で溶解するタイプがあるが、本発明ではいずれのタイプの感光性樹脂を使用することができる。また。この感光性樹脂層２９は、感光性樹脂とこの感光性樹脂の溶媒からなる樹脂組成物を塗布して形成することもできるし、感光性樹脂からなるシートを打ち抜いてこれを貼着して感光性樹脂層２９を形成することもできる。シートタイプのネガ型Dry Filmフォトレジストをラミネートして感光性樹脂層を形成した場合には、溶剤の除去時間等を必要とせず、効率よく感光性樹脂層２９を形成することができる。このような感光性樹脂層２９の厚さは、形成しようとする配線パターンの厚さに合わせて適宜設定することができるが、乾燥厚さで通常は１０〜５０μm、好ましくは１２〜２５
μmの範囲内にある。
As shown in FIG. 4A (a-3), after removing at least a part of the
It is in the range of μm.
次いで、図４-１(a-4)に示すように、上記のようにして形成された感光性樹脂層２９の表面に所定の回路を描画したフォトマスク３２を配置して光源３３から光を照射して、感光性樹脂を露光する。ここで露光に用いる光に特に制限はなく、感光性樹脂の特性に合わせて選択することができるが、ここで露光に用いる紫外線の波長は感光性樹脂の特性に合わせて選択することができるが、３６５nm、４０５nmおよび４３６nmなどの波長の紫外線などを組み合わせて用いることにより、よりシャープに感光することができる。また、一般に紫外線によって感光する感光性樹脂は、可視光によって感光し易いので露光室は紫外線を遮断した環境に維持する必要があるのは言うまでもない。紫外線を使用して露光する場合、照射する紫外線量は、用いる感光性樹脂によって異なるが、通常は、５０〜３０００mJ/cm2、好ましくは８０〜２５００mJ/cm2の範囲内にある。このような照射線量の紫外線を照射することにより、予定している部分の感光性樹脂を確実に露光させることができる。
Next, as shown in FIG. 4A (a-4), a
このように露光した後、現像することにより、図４-１(a-5)に示すように、導電性金属層２８の表面に所望の配線パターンが形成されるように感光性樹脂の硬化体２５（マスキ
ング材）が残存する。ここで使用する現像液としては、通常はアルカリ金属の炭酸塩の水溶液などを使用することができる。
After the exposure as described above, development is performed so that a desired wiring pattern is formed on the surface of the
このようにして現像することにより、感光性樹脂層の硬化体をマスキング材２５として選択的に導電性金属層の表面に残すことができる。そして感光性樹脂の硬化体によって保護されていない面には導電性金属層２８が露出し、この導電性金属層２８は、電気導電性を示すので、この露出した導電性金属層を一方の電極とし、上記感光性樹脂の硬化体をマスキング材として電解メッキを行うことにより、露出した導電性金属層の上に電解メッキ層を形成することができ、この電気メッキ層が配線パターン３１を形成する（図４-１(a-6)参照）。
By developing in this way, the cured body of the photosensitive resin layer can be selectively left as the masking
ここで電解メッキにより電解メッキ層からなる配線パターン３１を形成する際に使用するメッキ液としては、導電性金属が銅である硫酸銅メッキ液を使用することができる。硫酸銅メッキ液を用いる場合、電流密度（Dｋ）は、通常は０．５〜５A/dm2、好ましくは１．５〜３A/dm2の範囲内に設定し、この条件で１０〜３０分間、好ましくは１８〜２５分
間銅を析出させることにより、所望の形状の配線パターン３１を形成することができる。上記のようにして形成される配線パターン３１の厚さは通常は６〜１３μm、好ましくは
８〜１１μmの範囲内にあり、感光性樹脂の硬化体により形成されているマスキング材の
厚さ（１００％）に対して４０〜９０％の厚さに導電性金属を析出させて配線パターンを形成することが好ましい。このように感光性樹脂硬化体からなるマスキング材の厚さに対して上述のように僅かに薄く導電性金属を析出させることにより、形成される配線パターンの上面部がレジストを越えて横方向に広がることがなく、立ち上がりのシャープな配線パターンを形成することができる。
Here, as a plating solution used when forming the
このようにして導電性金属を電解析出させて配線パターン３１を形成した後、マスキング材２５として使用した感光性樹脂の硬化体は、例えば４０〜６０℃程度に加熱したアミン系アルカリ溶液、アルカリ金属の炭酸塩を含む水溶液などの剥離剤に１〜３０秒間程度浸漬することにより除去することができる。
After electrolytically depositing the conductive metal in this way to form the
このようにしてマスキング材として使用した感光性樹脂の硬化体が除去された部分には、スパッタリングにより形成された導電性金属層２８、さらにはシード層２７が露出する。
Thus, the
この導電性金属層２８およびシード層２７は導電性を有するので上記のようにして形成された配線パターン３１は、電気的に独立した存在にはなっておらず、配線パターンとしして機能させるためには除去された感光性樹脂の硬化体（マスキング材）の下部にある導電性金属層２８およびシード層２７を除去する必要がある。
Since the
まず、この導電性金属層２８をエッチング処理をすることにより、スパッタリングにより形成された導電性金属層（スパッタリング銅層）２８を除去することができ（図４-１(a-7)参照、絶縁基板１２の表面にはスパッタリング法によって形成されたシード層２７が残存する（図４-２(a-8)参照）。
First, by etching the
したがって本発明で、これらを配線パターンとして使用するためには、このシード層２を、塩酸系エッチング剤、硫酸塩酸混合溶液を使用することにより、シード層２７を溶解・除去することが必要である。
Therefore, in order to use these as a wiring pattern in the present invention, it is necessary to dissolve and remove the
上記のように処理することにより、図４-２(a-9)に示されるように、ポリイミドフィルムのような絶縁基板の表面に電気的に独立した配線パターン３１が形成される。
こうして配線パターン３１を形成した後、図４-２(a-10)に示すように、配線パターン
３１が形成された絶縁基板１２の面に新たに感光性樹脂層（第２の感光性樹脂層）３５を形成する。この感光性樹脂層３５は、上述の第１の感光性樹脂層２９を形成した感光性樹脂と同一の感光性樹脂から形成することもできるし、また異なる感光性樹脂から形成することもできる。特に本発明ではネガタイプフォトレジスト(Dry Filmレジスト)を用いることが好ましい。
By performing the treatment as described above, as shown in FIG. 4-2 (a-9), an electrically
After forming the
上記のように再び形成されたドライフィルム感光性樹脂層の上方に長方形帯枠２４を例えば黒く描画したフォトマスクを用いて上記と同様にして露光し、続いて現像する。この長方形帯枠２４の描画位置は、電子部品が実装される配線パターン３１のインナーリードの電子部品に形成されたバンプ電極の当接位置に配置される。このように長方形帯枠２４を描画したフォトマスクで、上述した露光条件に準じて感光性樹脂層を露光し、現像することにより、図４-２(a-11)に示すように、長方形型枠２４に位置していた部分の感光性
樹脂３５が除去されて、感光性樹脂孔２６が形成され、この感光性樹脂孔２６の底部には、インナーリード２０を形成する導電性金属が露出する（図４-２(a-12)参照）。この感
光性樹脂孔２６から露出するインナーリードの幅は、電子部品に形成されたバンプ電極が嵌入できる幅であればよく、バンプ電極の幅に対して、通常は０．６２５〜２．５倍の範囲内、好ましくは０．７１〜１．６６倍の範囲内の幅の凹部が形成されるようにする。
Exposure is performed in the same manner as described above using a photomask in which the
上記のように感光性樹脂孔２６を形成した後、この感光性樹脂孔２６の底部に露出しているインナーリード２０をハーフエッチングする。ここで使用するエッチング液としては、導電性金属として例えば銅を用いてインナーリード２０を形成している場合、塩化銅系エッチング剤、または、塩化鉄系エッチング剤を用いることができる。このようなエッチング剤を３０〜５０℃に加温して、１０〜６０秒間エッチングすることにより、インナーリード２０のバンプ電極当接部分がハーフエッチングされて嵌合凹部５４を形成することができる。
After forming the
上記のようにしてインナー-リード２０の導電性金属（銅）をハーフエッチングして嵌
合凹部５４を形成した後、アミン系アルカリ水溶液、炭酸ナトリウム水溶液などの剥離剤を用いて感光性樹脂層（第２の感光性樹脂層）３５を剥離する（図４-２(a-12)参照）。
After the conductive metal (copper) of the
こうして第２の感光性樹脂を除去することにより、インナーリード２０およびアウターリード６０を含む配線パターン３１が露出する。本発明では、このように露出した配線パターン３１の表面をマイクロエッチング液を用いてフラッシュエッチングする。このようにフラッシュエッチングをすることにより、導電性金属、特に銅から形成されている配線パターンの表面に存在する金属酸化膜を除去することができる。ここで使用することができるマイクロエッチング液としては、過硫酸塩を主成分として含有するマイクロエッチング液を用いることができる。このようなマイクロエッチング液を用いてフィルムキャリアテープ１０を処理することにより、配線パターン３１の表面にある極薄い酸化膜あるいは感光性樹脂層の剥離液と導電性金属との反応物、剥離液と導電性金属との反応物などの不純物を除去し、清純な導電性金属の表面を露出させることができる。
By removing the second photosensitive resin in this way, the
このようにマイクロエッチングを行った後、インナーリード２０およびアウターリード６０が露出するようにソルダーレジスト層３０を形成することもできるが、ソルダーレジスト層３０を形成することなくメッキ処理することが好ましい。
Although the solder resist
ここで行われるメッキ処理としては、錫メッキ処理、ニッケルメッキ処理、金メッキ処理、ニッケル-金メッキ処理、半田めっき処理、鉛フリーはんだめっき処理、銀メッキ処
理など種々のメッキ処理を挙げることができる。特に本発明では電子部品に形成されているバンプ電極が金バンプ電極である場合には、金と共晶物を形成してバンプ電極５２とインナーリード２０との間で確実な電気的接続を形成するために、錫メッキ層を形成するこ
とが好ましい。
Examples of the plating treatment performed here include various plating treatments such as tin plating treatment, nickel plating treatment, gold plating treatment, nickel-gold plating treatment, solder plating treatment, lead-free solder plating treatment, and silver plating treatment. Particularly in the present invention, when the bump electrode formed on the electronic component is a gold bump electrode, a eutectic material is formed with gold to form a reliable electrical connection between the
なお、図４-１、図４-２においては、メッキ層は省略されている。
また、メッキ層は、単層である必要はなく、同一の金属からなる多層メッキ層であってもよいし、異なる金属が積層された異種金属多層メッキ層であってもよい。
In FIG. 4A and FIG. 4B, the plating layer is omitted.
Moreover, the plating layer does not need to be a single layer, and may be a multilayer plating layer made of the same metal, or may be a dissimilar metal multilayer plating layer in which different metals are laminated.
なお、上記のソルダーレジスト層３０を形成せずにメッキ処理を施す態様を示したが、メッキ処理を行う前にソルダーレジスト層３０を形成することもでき、この場合、マイクロエッチングを行った後、あるいは、マイクロエッチングを行う前にソルダーレジスト層を形成することができる。
In addition, although the aspect which performs a plating process without forming said soldering resist
また、ソルダーレジスト層３０を形成する場合、ソルダーレジスト層を形成する前に薄くメッキ処理を行った後ソルダーレジスト層を形成し、その後、ソルダーレジスト層から露出したインナーリード２０およびアウターリード６０の表面に再度メッキ層を形成してもよい。
Further, when forming the solder resist
こうして形成された本発明のＣＯＦタイプの電子部品実装用フィルムキャリアテープ１０に、電子部品５０を実装する。
電子部品５０の実装に際しては、インナーリード２０に形成された嵌合凹部５４に電子部品５０に形成されているバンプ電極５２が嵌合するように、電子部品５０と電子部品実装用フィルムキャリアテープ１０との位置合わせを行い、電子部品の上下方向に加圧するとともに、絶縁基板１２の下面から加熱手段をバンプ電極接合部分に当接して加熱することにより、インナーリード２０の表面の錫メッキ層５８から供給される錫と、バンプ電極５２から供給される金とを用いて金錫共晶物を形成させて、インナーリード２０と電子部品との間にバンプ電極を介して電気的接続を確立する。
The
When mounting the
図５に、上記図４に示す電子部品実装用フィルムキャリアテープのインナーリードの先端部分の断面を拡大して示す。
上記のようにして製造される本発明の電子部品実装用フィルムキャリアテープにおけるインナーリード２０は、導電性金属、好ましくは銅で形成されており、その表面は錫メッキ層５８で覆われている。このインナーリード２０の先端部５５から長さＡだけアウターリードよりに幅Ｃで表わされる嵌合凹部５４が形成されている。この嵌合凹部５４の表面にもメッキ層５８が形成されてる。嵌合凹部５４の形成位置は、電子部品５０に形成されたバンプ電極５２の位置により決定されるが、インナーリード２０の先端部５５からの距離Ａは、通常は１０〜３２０μｍ、好ましくは２０〜２２０μｍの範囲内にある。また、嵌合凹部５４の幅は、バンプ電極５２によって決定されるが、バンプ電極の幅Ｂに対して嵌合凹部の幅Ｃが通常は０．６２５〜２．５倍の範囲内、好ましくは０．７１〜１．６６倍の範囲内に設定される。
FIG. 5 is an enlarged cross-sectional view of the tip portion of the inner lead of the electronic component mounting film carrier tape shown in FIG.
The
また、この嵌合凹部５４の深さＤは、インナーリード２０の厚さＴ（１００％）に対して１０〜９０％の範囲内、好ましくは２５〜７５％の範囲内にある。。
上記のような関係を満たすことにより、ボンディングの際にインナーリードが変形することにより発生する所謂「ＩＣがこける」現象が発生しない。さらにバンプ電極５２とインナーリード２０との間で良好な電気的接続が確立される。
Further, the depth D of the
By satisfying the relationship as described above, a so-called “IC can break” phenomenon that occurs when the inner lead is deformed during bonding does not occur. Further, a good electrical connection is established between the
さらに、電子部品実装用フィルムキャリアテープ１０と電子部品５０とがバンプ電極５２以外の部分で接触することもなく、また、ボンディングの際にインナーリード２０の先端部５５が破損することもない。
Further, the electronic component mounting
上述のようにインナーリード２０の先端部にバンプ電極５２が嵌合する嵌合凹部５４を
形成することにより、電子部品５０をインナーリード２０に安定に実装することができる。
As described above, the
ところで、上記のように配線パターンをセミアディティブ（Semi Additive）法で形成
すると、図７(ａ)に示すように、配線パターン３１の上面はかまぼこ形になり、平坦に形成することは極めて難しい。
By the way, when the wiring pattern is formed by the semi-additive method as described above, the upper surface of the
本発明の電子部品実装フィルムキャリアテープは、電子部品を実装した後、たとえば液晶素子に縁部に形成されたＩＴＯ透明電極あるいはリジットタイプのプリント配線基板（ＰＣＢ）と異方導電性接着により電気的接続を確立する必要があり、上述のようにセミアディティブ（Semi Additive）法で製造した配線パターンの断面は図７(a)に示すように平坦にはなりにくく、かまぼこ形になるために、異方導電性接着剤を用いて電気的接続を確立しようとしても異方導電性接着に必要な導電性粒子がリード間に保持されにくいという問題が生じている。極端な場合には、１００μm2に導電性粒子が１〜２個程度しか存在しない場合もありうる。従ってわずかな外的環境の変化によって、確立されていた導電状態が損なわれる危険性を常に内包しているのである。 The electronic component mounting film carrier tape of the present invention is electrically connected to an ITO transparent electrode or a rigid type printed wiring board (PCB) formed on an edge portion of a liquid crystal element by anisotropically conductive bonding after mounting the electronic component. As described above, the cross section of the wiring pattern manufactured by the semi-additive method as described above is difficult to flatten as shown in FIG. Even if it is attempted to establish an electrical connection using an anisotropic conductive adhesive, there is a problem that conductive particles necessary for anisotropic conductive adhesion are not easily held between the leads. In an extreme case, there may be a case where only about 1 to 2 conductive particles exist in 100 μm 2 . Therefore, there is always a risk that the established conductive state may be damaged by slight changes in the external environment.
そこで本発明では、図６に示すように、インナーリード２０に感光性樹脂孔３６を形成する際に、アウターリード６０の端部にある感光性樹脂層を露光現像して感光性除去部２６ａを形成してこの感光性除去部２６aにアウターリード６０の導電性金属層（銅層）を
露出させ、インナーリード２０をハーフエッチングを行って嵌合凹部５４を形成すると同時に、図７(a)にｅ−ｅ線で示すアウターリード６０の端部からかまぼこ形に形成された
部分をハーフエッチングすることにより、図７(ｂ)に示すように表面が平坦なアウターリード６０を形成することができる。
Therefore, in the present invention, as shown in FIG. 6, when the photosensitive resin hole 36 is formed in the
このようにアウターリード６０の表面をハーフエッチングして平坦化することにより、この平坦面３１aに留まる導電性粒子の数は格段に増加することから、使用環境等の周囲
の状況が変化したとしても、異方導電性接着剤によって電気的に接続された状態の安定性は極めて高くなり、本発明の電子実装用フィルムキャリアテープを用いることにより、導電性の安定性が格段に向上するとの効果が得られる。なお、図７においてもメッキ層は省略されている。
By flattening the surface of the
即ち、このように図６(a-11-1)〜図６(a-11-3)に示すように、セミアディティブ（Semi
Additive）法により形成された配線パターン３１のアウターリード６０の表面を、イン
ナーリードに嵌合凹部５４を形成する同時にハーフエッチングすることにより、表面平滑化を図ることにより、アウターリード６０と外部電子部品との間に非常に安定した電気的接続を確立することができる。なお、図６(a-11-3)では、ソルダーレジスト層３０を形成した態様が示されているが、本発明においては、配線パターン３１表面全体にメッキ層を形成し、ソルダーレジスト層３０を形成することを必ずしも必要とするものではない。
That is, as shown in FIGS. 6 (a-11-1) to 6 (a-11-3), the semi-additive (Semi
The surface of the
上記のように本発明の電子部品実装用フィルムキャリアテープにおいては、インナーリード２０の先端部に電子部品５０に形成されたバンプ電極が嵌り込むように嵌合凹部５４がインナーリード２０をハーフエッチングすることにより、ＣＯFのような絶縁基板およ
び配線パターン３１を形成する導電性金属が非常に薄い電子部品実装用フィルムキャリアテープから切り出されたフィルムキャリアに電子部品を実装する際の圧力および加熱によってもインナーリードが変形して実装される所謂「ＩＣがこける」現象が極めて生じにくいとの特性を有する。
As described above, in the film carrier tape for mounting an electronic component according to the present invention, the
次に図２および図３に示すように、デバイスホールが形成されたＴＡＢタイプの電子部品実装用フィルムキャリアテープについて説明する。
図２に示す電子部品実装用フィルムキャリアテープは、接着剤１５付き絶縁基板１２の表面に導電性金属箔１８から形成された配線パターン３１が形成されており、この配線パターン３１の電子部品を実装するインナーリード２０の端部近傍に、電子部品５０に形成されたバンプ電極を嵌め込む嵌合凹部５４が形成されている。図２に示す態様においては、電子部品５０は、インナーリード２０のデバイスホール１４が形成されてる側と反対側、すなわち、上面方向から電子部品５０がインナーリード２０に当接されて電気的接続が形成されているので、バンプ電極５２が嵌り込む嵌合凹部５４は、開口部５４が上向きに開口して形成されている。
Next, as shown in FIGS. 2 and 3, a TAB type electronic component mounting film carrier tape in which device holes are formed will be described.
The film carrier tape for mounting electronic components shown in FIG. 2 has a
このような形態の電子部品実装用フィルムキャリアテープの平面図の例を図８に示す。ただし、図８において、斜線エリアはハーフエッチングにより形成された窪み部であり、点線はデバイスホール輪郭である。さらに、図８におけるＸ−Ｘ断面図を図９（ｄ−３）に示して、図２に示す態様の電子部品実装用フィルムキャリアテープをその製造工程に沿って説明する。 The example of the top view of the film carrier tape for electronic component mounting of such a form is shown in FIG. However, in FIG. 8, the hatched area is a recess formed by half etching, and the dotted line is a device hole outline. Further, an XX cross-sectional view in FIG. 8 is shown in FIG. 9 (d-3), and the electronic component mounting film carrier tape of the embodiment shown in FIG. 2 will be described along the manufacturing process.
図９に示すように本発明の電子部品実装用フィルムキャリアテープにおいては、接着剤層付き絶縁基板にスプロケットホール１３、デバイスホール１４等の貫通孔が形成されている。特にこの電子部品実装用フィルムキャリアテープにおいては、デバイスホール１４が穿設されている点が、前述のＣＯＦタイプの電子部品実装用フィルムキャリアテープと異なっている。
As shown in FIG. 9, in the film carrier tape for mounting electronic components of the present invention, through holes such as sprocket holes 13 and device holes 14 are formed in an insulating substrate with an adhesive layer. In particular, this electronic component mounting film carrier tape is different from the above-described COF type electronic component mounting film carrier tape in that a
このようにデバイスホールを有するＴＡＢタイプの電子部品実装用フィルムキャリアテープにおいて、絶縁基板としては、前掲の樹脂フィルムを使用することができるが、同一の樹脂を用いるのであれば、上記ＣＯＦタイプの電子部品実装用フィルムキャリアテープで使用する絶縁基板よりも厚い樹脂フィルムを用いるのが一般的である。例えば、絶縁基板として、ポリイミドフィルムを使用する場合には、このＴＡＢタイプの電子部品実装用フィルムキャリアテープでは、通常は１８〜１５０μｍ、好ましくは１８〜１２５μｍ、特に好ましくは２５〜７５μｍの平均厚さを有するポリイミドフィルムを使用する。このような厚さのポリイミドフィルムは、充分な強度を有しているとともに、フィルムキャリアとして必要な程度の可撓性をも併せ持つことができる。 In the TAB type electronic component mounting film carrier tape having the device holes as described above, the above-mentioned resin film can be used as the insulating substrate. However, if the same resin is used, the above COF type electronic carrier can be used. In general, a resin film thicker than an insulating substrate used in a film carrier tape for component mounting is used. For example, when a polyimide film is used as the insulating substrate, the average thickness of the TAB type electronic component mounting film carrier tape is usually 18 to 150 μm, preferably 18 to 125 μm, particularly preferably 25 to 75 μm. Use a polyimide film having The polyimide film having such a thickness has sufficient strength and can have a degree of flexibility necessary for a film carrier.
このような絶縁基板１２の一方の面には接着剤層１５が形成されている。ここで使用される接着剤の例は、ポリイミド系接着剤、エポキシ系接着剤、ウレタン系接着剤、アクリル系接着剤を挙げることができ、これらの接着剤は、変性されていてもよい。例えば上記接着剤をエラストマー成分で変性することにより、導電性金属と絶縁基板との物理的特性の差による内部応力をこの変性された接着剤層１５で吸収することができる。
An
このような接着剤の平均厚さは、乾燥厚さで、通常は２〜２５μｍ、好ましくは４〜２０μｍの範囲内にある。上記のような接着剤は、塗布可能な粘度になるように有機溶剤を加えて粘度調整を行い、ドクターブレード法、スピンコート法、ロールコーター法、転写法等、通常接着剤層を形成するのに通常採用されている方法を利用して塗布することができる。こうして接着剤を塗布した後、溶剤を除去することにより接着剤層１５付き絶縁基板１２を得ることができる。
The average thickness of such an adhesive is a dry thickness, usually 2 to 25 μm, preferably 4 to 20 μm. Adhesives such as those mentioned above are usually adjusted by adding an organic solvent so that the viscosity can be applied, and a doctor blade method, spin coating method, roll coater method, transfer method, etc., usually form an adhesive layer. It can apply | coat using the method normally employ | adopted for. Thus, after apply | coating an adhesive agent, the insulating
上記のようにして形成された接着剤層１５付き絶縁基板１２に、デバイスホール１４、スプロケットホール１３、接着剤層１５付き絶縁基板１２、さらに折り曲げ用スリット（図示なし）等の貫通孔を穿設する。貫通孔の穿設には、レーザー光照射等を利用することもできるが、作業効率、コストの面などからパンチング法を採用するのが有利である。
Insulating
上記のようにして調製された接着剤層１５付き絶縁基板１２に導電性金属箔１８を貼着
する。ここで使用することができる導電性金属箔１８の例としては、アルミニウム箔、銅箔、銅合金箔、銀箔、金箔等を挙げることができるが、本発明では、電気的特性とコストとのバランスおよび加工性を考慮して銅箔を使用することが好ましい。本発明で使用することができる導電性金属箔の厚さは、形成しようとするフィルムキャリアテープの種類によって異なるが、通常は３〜７０μｍ、好ましくは５〜３５μｍの範囲内にある。本発明で使用することができる銅箔には圧延銅箔と電解銅箔とがあり、本発明ではいずれの銅箔を使用することも可能である。しかしながら、本発明では電解銅箔を使用することにより、より精密な配線パターンを形成することができるとともに、絶縁基板との接着強度を高くすることができる。
本発明において導電性金属箔として電解銅箔を使用する場合、電解銅箔には、銅箔の製造工程で銅の析出が始まる面と銅の析出が終了する面とがあり、前者は表面粗度が低く通常はシャイニー面（Ｓ面）と称されており、これと比較して後者は表面粗度が高く、通常はマット面（Ｍ面）と称されている。本発明において導電性金属箔として電解銅箔を使用する場合、電解銅箔のＭ面が接着剤層と対峙するように配置することが好ましい。なお、電解銅箔のＭ面はＳ面に比べて、表面が粗く形成されているのが一般的であるが、接着剤層との接着強度をさらに高くするために電解銅箔のＭ面にさらにこぶ付け処理等の粗化処理を施すこともできる。 When an electrolytic copper foil is used as the conductive metal foil in the present invention, the electrolytic copper foil has a surface where copper deposition starts and a surface where copper deposition ends in the copper foil manufacturing process. The degree is low and is usually referred to as a shiny surface (S surface). Compared to this, the latter has a higher surface roughness and is usually referred to as a mat surface (M surface). In the present invention, when an electrolytic copper foil is used as the conductive metal foil, the electrolytic copper foil is preferably disposed so that the M surface of the electrolytic copper foil faces the adhesive layer. The M surface of the electrolytic copper foil is generally formed to have a rougher surface than the S surface. However, in order to further increase the adhesive strength with the adhesive layer, the M surface of the electrolytic copper foil is formed on the M surface. Further, a roughening process such as a bumping process can be performed.
接着剤層１５付き絶縁基板１２と、導電性金属箔１８、特に電解銅箔とは、電解銅箔のＭ面と接着剤層１５とが対峙するように配置して加熱下に加圧することにより接着することができる。
The insulating
次に加熱し、接着剤層を完全に硬化させ導電性金属箔の接着強度を増加させる。
このようにして形成された積層体を用いて選択的にエッチングすることにより本発明の電子部品実装用フィルムキャリアテープを製造することができるが、エッチングを行う前に、積層された導電性金属箔、特に電解銅箔の表面およびデバイスホールの裏面側から露出している電解銅箔の裏面をフラッシュエッチングして電解銅箔の表裏面を平坦化することが望ましい。
Next, heating is performed to completely cure the adhesive layer and increase the adhesive strength of the conductive metal foil.
The film carrier tape for mounting an electronic component according to the present invention can be manufactured by selectively etching using the laminate formed in this way, but the conductive metal foil laminated before the etching is performed. In particular, it is desirable that the surface of the electrolytic copper foil and the back surface of the electrolytic copper foil exposed from the back surface side of the device hole are flash-etched to flatten the front and back surfaces of the electrolytic copper foil.
このフラッシュエッチングには、過硫酸塩を主成分とするフラッシュエッチング液を使用することが好ましい。 For this flash etching, it is preferable to use a flash etching liquid mainly composed of persulfate.
このようなフラッシュエッチングにより、貼着された電解銅箔の表面および露出している裏面は、エッチングされる。特にこのようにフラッシュエッチングすることにより、デバイスホール内に露出している電解銅箔の裏面（Ｍ面）が平坦化され、電解銅箔の状態で粗化処理された電解銅箔裏面平滑化され、電解銅箔のＳ面の表面状態と近い状態になる。 By such flash etching, the surface of the adhered electrolytic copper foil and the exposed back surface are etched. In particular, by performing flash etching in this manner, the back surface (M surface) of the electrolytic copper foil exposed in the device hole is flattened, and the back surface of the electrolytic copper foil roughened in the state of the electrolytic copper foil is smoothed. The surface state of the S surface of the electrolytic copper foil is close.
こうしてフラッシュエッチングを行った後、図９(ｄ-1)に示すように、デバイスホール１４内に露出している電解銅箔の露出面（通常はフラッシュエッチングされたＭ面）の表面の裏レジスト層１７を塗設するとともに、電解銅箔の表面（通常はフラッシュエッチングされたＳ面）に感光性樹脂層２２を形成する。
After performing the flash etching in this way, as shown in FIG. 9 (d-1), the back resist on the surface of the exposed surface of the electrolytic copper foil (usually the M surface subjected to flash etching) exposed in the
この裏レジスト層１７を形成する樹脂および感光性樹脂層２２（この場合、ポジ型液状フォトレジスト）を形成する樹脂を塗布した後、例えば５０〜１２０℃程度の温度に加熱してキュアーさせる。この態様において、導電性金属箔１８表面に塗設される樹脂は、感光性を有していることが必要である。特に裏レジスト層１７は、電解銅箔２２の表面をハーフエッチングすることにより嵌合凹部５４を形成した後、剥離し、再度感光性樹脂を塗布して配線パターンを形成することから、電解銅箔２２との密着性がよく、欠落しにくい樹脂を用いることが望ましく、この裏レジスト１７はアクリル系の樹脂、フェノール系樹
脂等を用いて形成することができる。
After applying the resin for forming the back resist
このようにして形成される感光性樹脂層２２の平均厚さは、乾燥厚さで、通常は２〜３０μｍ、好ましくは３〜２５μｍの範囲内にあり、裏レジスト層１７の厚さは通常は３〜５０μｍ、好ましくは６〜４０μｍの範囲内にある。
The average thickness of the
図９(d-1)には、上記のような層構成を有する積層体の断面が示されている。そして、
図９(d-1)には、感光性樹脂層（第１の感光性樹脂層）２２の上面には付番２４で示され
る長方形帯条に描画したフォトマスクが露光装置内に載置されている。本発明において、長方形帯枠２４は、図８に示すように、デバイスホール内の銅箔１４の上に積層された導電性金属層上方に窪み部を形成するためのもので、電子部品５０のバンプ電極５２に対応した位置に輪郭状部（例えば１００μｍ幅帯状長方形部）以外を黒色で描画したフォトマスクであり、この長方形型枠２４を描画したフォトマスクを感光性樹脂層２２の上方の露光装置に載置して、感光性樹脂層２２を、通常の方法で露光して、型枠状描画パターン２４部分の下部にある感光性樹脂層２２を現像して除去して、図９(d-2)に示すように第１
の感光性樹脂の硬化体２５からなるマスキング材を形成する。この第1の感光性樹脂層の
硬化体２５には長方形型枠パターン２４に対応する部分に感光性樹脂孔２６が形成されている（図９(d-2)参照）。
FIG. 9 (d-1) shows a cross section of the laminate having the above layer structure. And
In FIG. 9 (d-1), a photomask drawn on a rectangular strip indicated by
A masking material made of a cured
このようにして感光性樹脂孔２６が形成された第１の感光性樹脂層の硬化体２５をマスキング材として導電性金属箔１８、特に電解銅箔をハーフエッチングすることにより、図９(d-3)に示すように、導電性金属箔１８、特には電解銅箔１８のデバイスホール１４内
の電子部品５０に形成されたバンプ電極５２が当接する位置に、長方形枠体２４の形態に対応した対応した形態の凹部からなる嵌合凹部５４を形成することができる。
By conducting half etching of the
なお、こうして導電性金属層１８に嵌合凹部５４を形成した後、第１の感光性樹脂層の硬化体２５は、たとえば水酸化ナトリウム水溶液などの感光性樹脂剥離剤を用いることにより除去することができる。このときデバイスホール１４の内側から導電性金属箔１８を保護する裏レジスト層１７も感光性樹脂剥離剤によって剥離される。
In addition, after forming the fitting recessed
こうして第１の感光性樹脂層の硬化体２５を除去することにより、この積層体の表面に長方形型枠パターン２４に沿ったハーフエッチング部を有する導電性金属箔の表面が得られる。
By removing the cured
本発明では、上記のようにして長方形型枠パターン２４に沿ったハーフエッチング部を形成した導電性金属箔１８の表面に、再び感光性樹脂層（第２の感光性樹脂層）を形成して、この第２の感光性樹脂層の上方に、所望の配線パターンが形成されたフォトマスクを載置して、通常の方法に従ってこの第２の感光性樹脂層を露光〜現像した後、第２の感光性樹脂の硬化体をマスキング材として導電性金属層１８を選択的にエッチングして配線パターン３１を形成する（図９(d-4)参照）。ここで形成される感光性樹脂層（第２の感光
性感光性樹脂層（図示なし））の例としては、ポジ型の液体フォトレジスト、貼着型のフォトレジストフィルムなどを挙げることができる。
In the present invention, a photosensitive resin layer (second photosensitive resin layer) is formed again on the surface of the
このような第２の感光性樹脂層の厚さは、乾燥厚さで、通常は２〜２５μm、好ましく
は３〜１５μmの範囲内にある。
また、ここで使用するエッチング剤としては、種々のエッチング剤を使用することができるが、このようなエッチング剤の例としては、塩化銅系エッチング剤系エッチング剤、あるいは、塩化鉄系エッチング剤などを挙げることができる。こうして形成された配線パターン３１は、インナーリード２０がデバイスホール１４の縁部に片持ち状態で形成されたフライングリードになっており、このインナーリード２０の先端部の上面には、前の工
程で形成した嵌合凹部５４が上部に開口して形成されている。
The thickness of such a 2nd photosensitive resin layer is a dry thickness, and is 2-25 micrometers normally, Preferably it exists in the range of 3-15 micrometers.
Moreover, as an etching agent used here, various etching agents can be used. Examples of such an etching agent include a copper chloride etching agent or an iron chloride etching agent. Can be mentioned. The
上記のようにして配線パターン３１を形成した後、アルカリ金属水酸化物等のアルカリ成分を含有する剥離剤を用いることにより、第２の感光性樹脂層の硬化体（マスキング材）およびデバイスホール１４内に形成された裏レジスト層１７を同時に除去することができる。
After the
このようにして第２の感光性樹脂層の硬化体からなるマスキング材および裏レジスト層１７を除去した後、形成された配線パターン３１の表面にメッキ処理をするか、インナーリード２０およびアウターリード６０が露出するようにソルダーレジスト層３０を形成する。
After removing the masking material and the back resist
ここで行われるメッキ処理としては、錫メッキ処理、ニッケルメッキ処理、金メッキ処理、ニッケル-金メッキ処理、半田メッキ処理、鉛フリー半田メッキ処理、銀メッキ処理
など種々のメッキ処理を挙げることができる。特に本発明では電子部品に形成されているバンプ電極が金バンプ電極である場合には、金と共晶物を形成してバンプ電極５２とインナーリード２０との間で確実な電気的接続を形成するために、錫メッキ層を形成することが好ましい。
Examples of the plating treatment performed here include various plating treatments such as tin plating treatment, nickel plating treatment, gold plating treatment, nickel-gold plating treatment, solder plating treatment, lead-free solder plating treatment, and silver plating treatment. Particularly in the present invention, when the bump electrode formed on the electronic component is a gold bump electrode, a eutectic material is formed with gold to form a reliable electrical connection between the
なお、図９においては、メッキ層は省略されている。
また、メッキ層は、単層である必要はなく、同一の金属からなる多層メッキ層であってもよいし、異なる金属が積層された異種金属多層メッキ層であってもよい。
In FIG. 9, the plating layer is omitted.
Moreover, the plating layer does not need to be a single layer, and may be a multilayer plating layer made of the same metal, or may be a dissimilar metal multilayer plating layer in which different metals are laminated.
なお、上記の工程ではソルダーレジスト層３０を形成せずにメッキ処理を施す態様を示したが、メッキ処理を行う前にソルダーレジスト層３０を形成することもでき、この場合、マイクロエッチングを行った後、あるいは、マイクロエッチングを行う前にソルダーレジスト層を形成することができる。
In addition, although the aspect which performs a plating process without forming the soldering resist
また、ソルダーレジスト層３０を形成する場合、ソルダーレジスト層を形成する前に薄くメッキ処理を行った後ソルダーレジスト層を形成し、その後、ソルダーレジスト層から露出したインナーリード２０およびアウターリード６０の表面に再度メッキ層を形成してもよい。
Further, when forming the solder resist
図９(d-5)に示すように、こうして形成された本発明のＴＡＢタイプの電子部品実装用
フィルムキャリアテープに、電子部品５０を実装する。
電子部品５０の実装に際しては、インナーリード２０に形成された嵌合凹部５４に電子部品５０に形成されているバンプ電極５２が嵌合するように、電子部品５０と電子部品実装用フィルムキャリアテープ１０との位置合わせを行い、電子部品の上下方向に加圧するとともに、デバイスホール１４内に延設されたインナーリード２０の下面から加熱手段をバンプ電極接合部分に当接して加熱することにより、インナーリード２０の表面の錫メッキ層から供給される錫と、バンプ電極５２から供給される金とを用いて金錫共晶物を形成させて、インナーリード２０と電子部品との間にバンプ電極を介して電気的接続を確立する。
As shown in FIG. 9 (d-5), the
When mounting the
このように電子部品５０を実装した状態を拡大して図５に示すが、ＴＡＢタイプの電子部品実装用フィルムキャリアテープの場合、図５に示すインナーリード２０の下面にもメッキ層５８が形成されている。
FIG. 5 is an enlarged view of the
上記のようにして製造される本発明の電子部品実装用フィルムキャリアテープにおけるインナーリード２０は、導電性金属、好ましくは電解銅箔を選択的にエッチングすること
により形成されており、その表面はスズメッキ層５８で覆われている。このインナーリード２０の先端部５５から長さＡだけアウターリードよりに幅Ｃで表わされる嵌合凹部５４が形成されている。この嵌合凹部５４の表面にもメッキ層５８が形成されている。嵌合凹部５４の形成位置は、電子部品５０に形成されたバンプ電極５２の位置により決定されるが、インナーリード２０の先端部５５からの距離Ａは、通常は１０〜３２０μｍ、好ましくは２０〜２２０μｍの範囲内にある。また、嵌合凹部５４の幅は、バンプ電極５２によって決定されるが、バンプ電極の幅Ｂに対して嵌合凹部の幅Ｃが通常は０．６２５〜２．５倍の範囲内、好ましくは０．７１〜１．６６倍の範囲内に設定される。
The
また、この嵌合凹部５５の深さＤは、インナーリード２０の厚さＴ（１００％）に対して１０〜９０％の範囲内、好ましくは２５〜７５％の範囲内にある。
上記のような関係を満たすことにより、ボンディングの際にインナーリードが変形して所謂「ＩＣがこける」現象が発生しない。さらにバンプ電極５２とインナーリード２０との間で良好な電気的接続が確立される。
Further, the depth D of the
By satisfying the above relationship, the inner lead is deformed at the time of bonding, and a so-called “IC can be lost” phenomenon does not occur. Further, a good electrical connection is established between the
また、本発明の電子部品実装用フィルムキャリアテープは、図２に示すようなデバイスホール１４の上方から電子部品５０を実装する方法ではなく、図３に示すようにデバイスホール１４内から、電子部品５０を実装することもできる。
Further, the film carrier tape for mounting an electronic component according to the present invention is not a method of mounting the
図３に示す電子部品実装用フィルムキャリアテープでは、接着剤１５付き絶縁基板１２の表面に導電性金属箔１８から形成された配線パターン３１が形成されており、この配線パターン３１の電子部品を実装するインナーリード２０の端部近傍に、電子部品５０に形成されたバンプ電極を嵌め込む嵌合凹部５４が形成されている。図３に示す態様においては、電子部品５０は、インナーリード２０のデバイスホール１４内に延設されたインナーリード２０の下方からインナーリード２０に当接されて電気的に接合されている。従って、インナーリード２０に形成されている嵌合凹部５４は、デバイスホール１４方向に向かって開口して形成されている。
In the film carrier tape for mounting electronic components shown in FIG. 3, the
このような形態の電子部品実装用フィルムキャリアテープの窪み形成後の裏側から見た平面図の例を図１０に示す。ただし、図１０において、斜線のエリアはハーフエッチングで形成された窪み部を示している。さらに、図１０におけるＹ−Ｙ断面図を図１１（ｆ−３）に示して、図３に示す態様の電子部品実装用フィルムキャリアテープをその製造工程に沿って説明する。 The example of the top view seen from the back side after the hollow formation of the film carrier tape for electronic component mounting of such a form is shown in FIG. However, in FIG. 10, the hatched area indicates a recess formed by half etching. Furthermore, the YY sectional view in FIG. 10 is shown in FIG. 11 (f-3), and the electronic component mounting film carrier tape of the embodiment shown in FIG. 3 will be described along the manufacturing process.
図１１に示すように本発明の電子部品実装用フィルムキャリアテープにおいては、接着剤層１５付き絶縁基板１２にスプロケットホール１３、デバイスホール１４等の貫通孔が形成されている。特にこの電子部品実装用フィルムキャリアテープにおいては、デバイスホール１４が穿設されている点が、前述のＣＯＦタイプの電子部品実装用フィルムキャリアテープと異なっているとともに、電子部品５０の実装方向が上述のＴＡＢタイプの電子部品実装用フィルムキャリアテープとは異なる。
As shown in FIG. 11, in the film carrier tape for mounting electronic components according to the present invention, through holes such as sprocket holes 13 and device holes 14 are formed in the insulating
このようにデバイスホールを有するＴＡＢタイプの電子部品実装用フィルムキャリアテープにおいて、絶縁基板としては、前掲の樹脂フィルムを使用することができるが、同一の樹脂を用いるのであれば、上記ＣＯＦタイプの電子部品実装用フィルムキャリアテープで使用する絶縁基板よりも厚い樹脂フィルムを用いるのが一般的である。例えば、絶縁基板として、ポリイミドフィルムを使用する場合には、このＴＡＢタイプの電子部品実装用フィルムキャリアテープでは、通常は１２．５〜１５０μｍ、好ましくは２５〜１００μｍ、特に好ましくは５０〜７５μｍの平均厚さを有するポリイミドフィルムを使用する。このような厚さのポリイミドフィルムは、充分な強度を有しているとともに、フィルムキャリアとして必要な程度の可撓性をも併せ持つことができる。 In the TAB type electronic component mounting film carrier tape having the device holes as described above, the above-mentioned resin film can be used as the insulating substrate. However, if the same resin is used, the above COF type electronic carrier can be used. In general, a resin film thicker than an insulating substrate used in a film carrier tape for component mounting is used. For example, when a polyimide film is used as the insulating substrate, the average film thickness of 12.5 to 150 μm, preferably 25 to 100 μm, and particularly preferably 50 to 75 μm in this TAB type electronic component mounting film carrier tape. A polyimide film having a thickness is used. The polyimide film having such a thickness has sufficient strength and can have a degree of flexibility necessary for a film carrier.
このような絶縁基板１２の一方の面には接着剤層１５が形成されている。ここで使用される接着剤の例は、前掲の接着剤と同様に、ポリイミド系接着剤、エポキシ系接着剤、ウレタン系接着剤、アクリル系接着剤を挙げることができ、これらの接着剤は、変性されていてもよい。例えば上記接着剤をエラストマー成分で変性することにより、導電性金属と絶縁基板との物理的特性の差による内部応力等をこの変性された接着剤層で吸収することができる。
An
このような接着剤の平均厚さは、乾燥厚さで、通常は２〜２５μｍ、好ましくは４〜２０μｍの範囲内にある。上記のような接着剤は、塗布可能な粘度になるように有機溶剤を加えて粘度調整を行い、ドクターブレード法、スピンコート法、ロールコーター法、転写法等、通常接着剤層を形成するのに採用されている方法を利用して塗布することができる。こうして接着剤を塗布した後、溶剤を除去することにより接着剤層１５付き絶縁基板１２を得ることができる。
The average thickness of such an adhesive is a dry thickness, usually 2 to 25 μm, preferably 4 to 20 μm. Adhesives such as those mentioned above are usually adjusted by adding an organic solvent so that the viscosity can be applied, and a doctor blade method, spin coating method, roll coater method, transfer method, etc., usually form an adhesive layer. It can apply | coat using the method employ | adopted for. Thus, after apply | coating an adhesive agent, the insulating
上記のようにして形成された接着剤層１５付き絶縁基板１２に、デバイスホール１４、スプロケットホール１３、さらに必要により折り曲げ用スリット（図示なし）等の貫通孔を穿設する。貫通孔の穿設には、レーザー光照射等を利用することもできるが、作業効率、コストの面などからパンチング法を採用するのが有利である。
On the insulating
上記のようにして調製された接着剤層１５付き絶縁基板１２に導電性金属箔を貼着する。ここで使用することができる導電性金属箔の例としては、アルミニウム箔、銅箔、銅合金箔、銀箔、金箔等を挙げることができるが、本発明では、電気的特性とコストとのバランスおよび加工性を考慮して銅箔を使用することが好ましい。本発明で使用することができる導電性金属箔の厚さは、形成しようとするフィルムキャリアテープの種類によって異なるが、通常は３〜７０μｍ、好ましくは５〜３５μｍの範囲内にある。本発明で使用することができる銅箔には圧延銅箔と電解銅箔とがあり、本発明ではいずれの銅箔を使用することも可能である。しかしながら、本発明では電解銅箔を使用することにより、より精密な配線パターンを形成することができるとともに、絶縁基板との接着強度を高くすることができる。
A conductive metal foil is attached to the insulating
本発明において導電性金属箔として電解銅箔を使用する場合、電解銅箔には、前記と同様に、電解銅箔のＭ面が接着剤層と対面するように配置することが好ましい。なお、電解銅箔のＭ面はＳ面に比べて、表面が粗く形成されているが、接着剤層との接着強度をさらに高くするために電解銅箔のＭ面にさらにこぶ付け処理等の粗化処理を施すこともできる。 In the present invention, when an electrolytic copper foil is used as the conductive metal foil, it is preferable that the electrolytic copper foil is disposed so that the M surface of the electrolytic copper foil faces the adhesive layer as described above. In addition, although the M surface of the electrolytic copper foil is formed to be rougher than the S surface, in order to further increase the adhesive strength with the adhesive layer, the surface of the electrolytic copper foil is further rubbed. Roughening can also be performed.
接着剤層１５付き絶縁基板１２と、導電性金属箔１８、特に電解銅箔とは、電解銅箔のＭ面と接着剤層１５とが対峙するように配置して加熱下に加圧することにより接着することができる。
The insulating
このようにして形成された積層体を用いて選択的にエッチングすることにより本発明の電子部品実装用フィルムキャリアテープを製造することができるが、エッチングを行う前に、積層された導電性金属箔、特に電解銅箔の表面およびデバイスホールの裏面側から露出している電解銅箔の裏面をフラッシュエッチングして電解銅箔の表裏面を平坦化することが望ましい。 The film carrier tape for mounting an electronic component according to the present invention can be manufactured by selectively etching using the laminate formed in this way, but the conductive metal foil laminated before the etching is performed. In particular, it is desirable that the surface of the electrolytic copper foil and the back surface of the electrolytic copper foil exposed from the back surface side of the device hole are flash-etched to flatten the front and back surfaces of the electrolytic copper foil.
このフラッシュエッチングには、過硫酸塩を主成分とするフラッシュエッチング液を使用することが好ましい。 For this flash etching, it is preferable to use a flash etching liquid mainly composed of persulfate.
このようなフラッシュエッチングにより、貼着された電解銅箔の表面および露出している裏面は、それぞれ、エッチングされる。特にこのようにフラッシュエッチングすることにより、デバイスホール内に露出している電解銅箔の裏面（Ｍ面）が平坦化され、電解銅箔の状態で粗化処理された電解銅箔裏面平滑化され、電解銅箔のＳ面の表面状態と近い状態になる。 By such flash etching, the surface of the adhered electrolytic copper foil and the exposed back surface are each etched. In particular, by performing flash etching in this manner, the back surface (M surface) of the electrolytic copper foil exposed in the device hole is flattened, and the back surface of the electrolytic copper foil roughened in the state of the electrolytic copper foil is smoothed. The surface state of the S surface of the electrolytic copper foil is close.
こうしてフラッシュエッチングを行った後、図１１(ｆ-1)に示すように、デバイスホール１４内に感光性樹脂層（ここでは液体ポジ型レジスト）２２を形成し、バンプ電極当接位置上方に長方形型枠以外を黒で描画したフォトマスク配置して、露光後、現像してデバイス内に形成された感光性樹脂層２２のバンプ電極当接位置に感光性樹脂孔２６を形成する。
After performing flash etching in this way, as shown in FIG. 11 (f-1), a photosensitive resin layer (here, liquid positive resist) 22 is formed in the
他方、フラッシュエッチングされた導電性金属箔の表面には保護レジスト層１７-aが形成されており、このようにデバイスホール１４内に形成された感光性樹脂孔２６部分をハーフエッチングする際には、導電性金属箔１８の表面は、エッチング液によって侵されることはない。このような保護レジスト層１７-aは耐薬品性のよいアクリル系の樹脂、ドライフィルムレジスト、液体フォトレジスト等を用いて形成することができる。
On the other hand, a protective resist layer 17-a is formed on the surface of the conductive metal foil that has been flash-etched. Thus, when the
このようにして形成されるデバイスホール内に形成される感光性樹脂層２２の平均厚さは、乾燥厚さで、通常は３〜５０μｍ、好ましくは６〜４０μｍの範囲内にあり、導電性金属箔１８の表面に形成される保護レジスト層１７−ａの厚さは通常は２〜３０μｍ、好ましくは３〜２５μｍの範囲内にある。
The average thickness of the
図１１(f-2)に示すように、上記のようにして導電性金属箔表面１８の表面に保護レジ
スト層１７-aを形成するとともにデバイスホール１４内に感光性樹脂層２２を形成し、さらにこの感光性樹脂層２２を露光・現像して感光性樹脂孔２６を形成するとともに、感光性樹脂層２０を感光性樹脂硬化体とした後、エッチングにより導電性金属箔１８を、デバイスホール１４側からハーフエッチングする。
As shown in FIG. 11 (f-2), a protective resist layer 17-a is formed on the surface of the conductive
このようにしてデバイスホール１４内の感光性樹脂孔２６が形成された感光性樹脂層の硬化体２５をマスキング材として導電性金属箔１８、特に電解銅箔をデバイスホール側からハーフエッチングすることにより、導電性金属箔１８、特には電解銅箔１８の電子部品５０に形成されたバンプ電極５２が当接する位置に、長方形枠体２４の形態に対応した形態の凹部からなる嵌合凹部５４を下方向に開口して形成することができる。
By half-etching the
なお、こうして導電性金属層１８に嵌合凹部５４を形成した後、デバイスホール内に形成された感光性樹脂層の硬化体２５は、たとえばアルカリ金属水酸化物の水溶液などの剥離剤を用いることにより除去することができる。そして、上記のような剥離剤を用いることにより導電性金属箔１８表面に形成された保護レジスト層１７-aも同時に剥離することができる（図１１ｆ-3参照）。
In addition, after forming the fitting recessed
こうして保護レジスト層１７-aおよびデバイスホール内の感光性樹脂層の硬化体２５を除去した後、新たにデバイスホール内に裏レジスト層を形成して配線パターンを形成するためのエッチング液からデバイスホール内の導電性金属箔裏面を保護するとともに、導電性金属層、特には電解銅箔の表面に感光性樹脂層を形成し、この感光性樹脂層を所望のパターンに露光現像することにより、所望の形状に現像された導電性金属箔１８表面に感光性樹脂の硬化体を形成することができる。本発明では、この感光性樹脂の硬化体をマスキング材として導電性金属箔を選択的にエッチングすることにより、図１１(f-4)に示すよ
うな配線パターン３１を形成することができる。
Thus, after removing the protective resist layer 17-a and the cured
ここで形成される感光性樹脂層の厚さは、乾燥厚さで、通常は２〜３０μm、好ましく
は３〜２５μmの範囲内にあり、デバイスホール１４内に形成される保護レジスト層の厚
さは、乾燥厚さで、通常は３〜５０μm、好ましくは６〜４０μmの範囲内にある。
The thickness of the photosensitive resin layer formed here is a dry thickness, usually 2 to 30 μm, preferably 3 to 25 μm, and the thickness of the protective resist layer formed in the
また、ここで使用するエッチング剤としては、種々のエッチング剤を使用することができるが、このようなエッチング剤の例としては、塩化銅と塩酸とを含む塩化銅系エッチング剤、塩化鉄系エッチング剤などを挙げることができる。こうして形成された配線パターン３１は、インナーリード２０がデバイスホール１４の縁部に片持ち状態で形成されたフライングリードになっており、このインナーリード２０の先端部には、前の工程で形成した下方向に開口した嵌合凹部５４が形成されている。
In addition, as the etching agent used here, various etching agents can be used. Examples of such an etching agent include a copper chloride etching agent containing copper chloride and hydrochloric acid, and an iron chloride etching. An agent etc. can be mentioned. The
上記のようにして配線パターン３１を形成した後、導電性金属箔１８表面に形成された感光性樹脂の硬化体からなるマスキング材およびデバイスホール１４内に形成された保護レジスト層は、アルカリ金属水酸化物等のアルカリ成分を含有する剥離剤を用いることにより同時に除去することができる。
After forming the
このようにして感光性樹脂層の硬化体からなるマスキング材および保護レジスト層１７を除去した後、形成された配線パターン３１の表面にメッキ処理をするか、インナーリード２０およびアウターリード６０が露出するようにソルダーレジスト層３０を形成する。
After removing the masking material and the protective resist
ここで行われるメッキ処理としては、錫メッキ処理、ニッケルメッキ処理、金メッキ処理、ニッケル-金メッキ処理、半田処理、鉛フリー半田メッキ処理、銀メッキ処理など種
々のメッキ処理を挙げることができる。特に本発明では電子部品に形成されているバンプ電極が金バンプ電極である場合には、金と共晶物を形成してバンプ電極５２とインナーリード２０との間で確実な電気的接続を形成するために、錫メッキ層を形成することが好ましい。
Examples of the plating process performed here include various plating processes such as a tin plating process, a nickel plating process, a gold plating process, a nickel-gold plating process, a solder process, a lead-free solder plating process, and a silver plating process. Particularly in the present invention, when the bump electrode formed on the electronic component is a gold bump electrode, a eutectic material is formed with gold to form a reliable electrical connection between the
なお、図１１においては、メッキ層は省略されている。
また、メッキ層は、単層である必要はなく、同一の金属からなる多層メッキ層であってもよいし、異なる金属が積層された異種金属多層メッキ層であってもよい。
In FIG. 11, the plating layer is omitted.
Moreover, the plating layer does not need to be a single layer, and may be a multilayer plating layer made of the same metal, or may be a dissimilar metal multilayer plating layer in which different metals are laminated.
なお、上記はソルダーレジスト層３０を形成せずにメッキ処理を施す態様を示したが、メッキ処理を行う前にソルダーレジスト層３０を形成することもでき、この場合、マイクロエッチングを行った後、あるいは、マイクロエッチングを行う前にソルダーレジスト層を形成することができる。
In addition, although the above showed the aspect which performs a plating process, without forming the soldering resist
また、ソルダーレジスト層３０を形成する場合、ソルダーレジスト層を形成する前に薄くメッキ処理を行った後ソルダーレジスト層を形成し、その後、ソルダーレジスト層から露出したインナーリード２０およびアウターリード６０の表面に再度メッキ層を形成してもよい。
Further, when forming the solder resist
図１１(f-5)に示すように、こうして形成された本発明のＴＡＢタイプの電子部品実装
用フィルムキャリアテープに、電子部品５０を実装する。
電子部品５０の実装に際しては、インナーリード２０に形成された嵌合凹部５４に電子部品５０に形成されているバンプ電極５２が嵌合するように、電子部品５０をデバイスホール１４下方向から配置して、電子部品５０と電子部品実装用フィルムキャリアテープ１０との位置合わせを行い、電子部品を上下方向に加圧するとともに、デバイスホール１４内に延設されたインナーリード２０の上面から加熱手段をバンプ電極接合部分に当接して加熱することにより、インナーリード２０の表面の錫メッキ層から供給される錫と、バンプ電極５２から供給される金とを用いて金錫共晶物を形成させて、インナーリード２０と
電子部品との間にバンプ電極を介して電気的接続を確立する。
As shown in FIG. 11 (f-5), the
When mounting the
上記のようにして電子部品を実装した際の状態は、図５に示す断面図において配線パターンのインナーリード２０と電子部品５０との位置関係を逆さまにしたのと同様である。
上記のように本発明の電子部品実装用フィルムキャリアテープは、実装する電子部品に形成されたバンプが嵌り込む嵌合凹部がインナーリードの先端近傍に形成されているので、実装される電子部品のバンプ電極がこの嵌合凹部に挿入された状態で電気的接続が形成される。このために本発明の電子部品実装用フィルムキャリアテープに電子部品を実装する際にインナーリードの倒れ込み、横滑りなどが発生しにくく、即ち、電子部品の実装時に「ＩＣがこける」現象が極めて生じにくい。さらに、バンプ電極の実装位置を、嵌合凹部を形成することにより明確に特定することができるので、バンプ電極とインナーリードとの間に極めて高い電気的接合状態を確立することができる。
The state when the electronic component is mounted as described above is the same as when the positional relationship between the
As described above, the film carrier tape for mounting an electronic component of the present invention has a fitting recess into which a bump formed on the electronic component to be mounted is fitted, in the vicinity of the tip of the inner lead. An electrical connection is formed with the bump electrode inserted into the fitting recess. For this reason, when mounting electronic components on the film carrier tape for mounting electronic components according to the present invention, the inner leads are unlikely to fall down, skidding, etc., that is, the phenomenon of “IC can burn” is very unlikely to occur when mounting electronic components. . Further, since the mounting position of the bump electrode can be clearly specified by forming the fitting recess, an extremely high electrical bonding state can be established between the bump electrode and the inner lead.
さらに、上記のようにＣＯＦタイプの電子部品実装用フィルムキャリアテープにおいては、インナーリードに嵌合凹部を形成する際にアウターリードの上面を平坦化することができ、本発明の電子部品実装用フィルムキャリアテープと液晶素子（ＬＣＤ）の透明電極などとの異方導電接着に寄与する導電性粒子の数が大幅に増加するので、外部素子などとの間の電気的接続信頼性も大幅に向上する。 Further, in the film carrier tape for mounting electronic components of the COF type as described above, the upper surface of the outer lead can be flattened when forming the fitting recess in the inner lead, and the electronic component mounting film of the present invention The number of conductive particles that contribute to anisotropic conductive adhesion between the carrier tape and the transparent electrode of the liquid crystal element (LCD) is greatly increased, so that the reliability of electrical connection with external elements is also greatly improved. .
従って、このようなフィルムキャリアに半導体を実装した本発明の半導体装置は、たいへん優れた電気的接続安定性を有している。
なお、上記の説明は、便宜上、ＣＯＦタイプの電子部品実装用フィルムキャリアテープおよびＴＡＢタイプの電子部品実装用フィルムキャリアテープに分けて説明したが、これらの説明がＣＯＦ(Chip On Film)テープ，ＴＡＢ(Tape Automated Bonding）テープに限
定されるものではなく、μ−ＢＧＡ，ＣＳＰ，ＰＣＢ、ＦＰＣ等に適用することができることは勿論である。
Accordingly, the semiconductor device of the present invention in which a semiconductor is mounted on such a film carrier has very excellent electrical connection stability.
The above description is divided into a COF type electronic component mounting film carrier tape and a TAB type electronic component mounting film carrier tape for convenience, but these descriptions are COF (Chip On Film) tape, TAB. (Tape Automated Bonding) The present invention is not limited to tape, and can be applied to μ-BGA, CSP, PCB, FPC and the like.
次に本発明の実施例および比較例を示して本発明の電子部品実装用フィルムキャリアテープ、その製造方法、半導体装置について具体的に説明するが、本発明はこれらによって限定されるものではない。 Next, although the Example and comparative example of this invention are shown and the film carrier tape for electronic component mounting of this invention, its manufacturing method, and a semiconductor device are demonstrated concretely, this invention is not limited by these.
〔実施例１〕
＜二層Semi Additive法によるＣＯＦの製造＞
厚さ３５μｍ厚さのポリイミドフィルムと０．２μｍ厚の銅層とからなるＮｉ−Ｃｒシード層を有するメタライジング法二層ＣＣＬ基板を用意した。
[Example 1]
<Production of COF by the two-layer semi-additive method>
A metalizing two-layer CCL substrate having a Ni—Cr seed layer composed of a polyimide film having a thickness of 35 μm and a copper layer having a thickness of 0.2 μm was prepared.
この二層ＣＣＬを４８ｍｍにスリットした後、このテープを硫酸で酸洗し、続いて酸洗されたＣｕ面に１５μｍの厚さのネガタイプDry Filmらなる感光性樹脂フィルムをラミネートした。 After slitting the two-layer CCL to 48 mm, the tape was pickled with sulfuric acid, and then a photosensitive resin film made of negative type Dry Film having a thickness of 15 μm was laminated on the pickled Cu surface.
インナーリードピッチ２０μｍ（リード長さ８００μｍが４方向に配置）を有する所定の回路を描画したフォトマスク（図１３参照）を用い、露光装置により、上記回路パターンを感光性樹脂フィルムに露光してイメージングした後、炭酸ナトリウム水溶液を用いて現像して、１５μm高さのフォトレジスト硬化体回路を形成した。 Using a photomask (see FIG. 13) on which a predetermined circuit having an inner lead pitch of 20 μm (lead length of 800 μm arranged in four directions) is drawn, the above-mentioned circuit pattern is exposed on a photosensitive resin film by an exposure device, and imaging is performed. Then, development was performed using an aqueous sodium carbonate solution to form a cured photoresist circuit having a height of 15 μm.
次いでメッキ液添加剤を添加した硫酸銅メッキ液を用いて２５℃においてDk=２．５A/dm2の条件で２０分間メッキを行い厚さ１１μmのＣｕメッキ回路を形成した。 Next, using a copper sulfate plating solution to which a plating solution additive was added, plating was carried out at 25 ° C. for 20 minutes under the condition of Dk = 2.5 A / dm 2 to form a Cu plating circuit having a thickness of 11 μm.
その後、５０℃のアミン系アルカリ溶液で１０秒間処理してフォトレジスト硬化体回路
パターンを剥離した後、過硫酸塩を主成分とするソフトエッチング液を用いて処理して銅スパッタリング層を除去しＮｉ-Ｃｒ層を露出させた。
Thereafter, the photoresist hardened circuit pattern is peeled off by treatment with an amine-based alkaline solution at 50 ° C. for 10 seconds, and then the copper sputtering layer is removed by treatment with a soft etching solution mainly composed of persulfate. -The Cr layer was exposed.
次いで塩酸溶液で処理し、引き続いて硫酸と塩酸との混合溶液で処理してＮｉ-Ｃｒ層
を溶解して、ポリイミド層を露出させ、ポリイミドからなる絶縁基板表面に所定のパターンを有するフィルムキャリアテープを得た。
Next, a film carrier tape having a predetermined pattern on the surface of the insulating substrate made of polyimide, after treating with a hydrochloric acid solution, subsequently treating with a mixed solution of sulfuric acid and hydrochloric acid to dissolve the Ni-Cr layer, exposing the polyimide layer Got.
こうして得られたフィルムキャリアテープのインナーリードの線幅はボトム部で１１．５μｍ、トップ部で１２．５μｍ、導体の高さは９．５μｍであった。
こうして得られたフィルムキャリアテープを、Ｃｕ回路形成面全面に、厚さ２５μｍのドライフィルム(Dry Film)レジストを再びラミネートし、次いで幅１００μmの長方形帯
枠を黒で描画したフォトマスクを用いて紫外線により露光しイメージングした。
The line width of the inner leads of the film carrier tape thus obtained was 11.5 μm at the bottom, 12.5 μm at the top, and the conductor height was 9.5 μm.
The film carrier tape thus obtained was again laminated with a 25 μm-thick dry film resist on the entire surface of the Cu circuit forming surface, and then ultraviolet rays were used using a photomask in which a rectangular strip with a width of 100 μm was drawn in black. And exposed and imaged.
次に１％炭酸ナトリウム溶液を用いて３０℃で５０秒間かけて現像しインナーリードの上に長方形で幅１２０μmの銅露出予定部（感光性樹脂孔）を形成した。
次いでこの基板を塩化銅系エッチング液を用いてハーフエッチングして、インナーリードのバンプ当接予定部を上面から４μmの深さまでエッチングして嵌合凹部を形成した。
Next, development was performed using a 1% sodium carbonate solution at 30 ° C. for 50 seconds to form a rectangular exposed copper portion (photosensitive resin hole) having a rectangular shape of 120 μm on the inner lead.
Next, this substrate was half-etched using a copper chloride etching solution, and the bump contact planned portion of the inner lead was etched to a depth of 4 μm from the upper surface to form a fitting recess.
上記のようにしてハーフエッチングを終了した後、５０℃のアミン系アルカリ溶液で１０秒間処理してフォトレジスト硬化体からなるマスキング材を剥離し、ソルダーレジストインキは印刷せずに、過硫酸塩を主成分とするマイクロエッチング液を用いて処理して銅面をフラッシュエッチングした後、配線パターン面に、無電解スズメッキ液を用いて無電解錫メッキを行って、形成された配線パターンの表面に厚さ０．５μmの錫メッキ層を形
成した。
After half-etching is completed as described above, the masking material made of the cured photoresist is removed by treatment with an amine-based alkaline solution at 50 ° C. for 10 seconds, and the persulfate is not printed on the solder resist ink. After the copper surface is flash-etched by treatment with the micro-etching liquid as the main component, electroless tin plating is performed on the wiring pattern surface using the electroless tin plating liquid, and the thickness of the surface of the formed wiring pattern is increased. A tin plating layer having a thickness of 0.5 μm was formed.
その後加熱した。
こうして得られたインナーリードには深さ３μmの嵌合凹部が形成されており、この嵌
合凹部の底面の長さは１０５μm、嵌合凹部の幅は、インナーリードの線幅と同様の９μmであった。なお、嵌合凹部形成中にインナーリードの側面がエッチングされるので、線幅は処理前に比べて３μm減少していた。
Then it was heated.
The inner lead thus obtained is formed with a fitting recess having a depth of 3 μm. The length of the bottom of the fitting recess is 105 μm, and the width of the fitting recess is 9 μm, which is the same as the line width of the inner lead. there were. In addition, since the side surface of the inner lead was etched during the formation of the fitting recess, the line width was reduced by 3 μm compared to before the treatment.
一方、嵌合凹部形成しなかったインナーリード部分の導体幅は９．５μm、ボトム線幅
は９．５μm、トップ線幅は１２μmであった。
これとは別に、１３μm×６５μm×１５μm高さであるバンプ電極６７８個を有する電
子部品（１２mm×１mm×０．６５mm厚さ）を用意して、このバンプ電極を、上記ＣＯＦのインナーリード（６７８本）の嵌合凹部に挿入してＡＣＦボンダーで４５０℃の温度で５秒間加熱した。このとき３kg/cm2の圧力を加えたが、リードの変形はなく、所謂「ICがこける」現象は認められなかった。
On the other hand, the conductor width of the inner lead portion where the fitting recess was not formed was 9.5 μm, the bottom line width was 9.5 μm, and the top line width was 12 μm.
Separately, an electronic component (12 mm × 1 mm × 0.65 mm thickness) having 678 bump electrodes having a height of 13 μm × 65 μm × 15 μm is prepared, and this bump electrode is connected to the inner lead (678) of the COF. This was inserted into the fitting recess of this) and heated with an ACF bonder at a temperature of 450 ° C. for 5 seconds. At this time, a pressure of 3 kg / cm 2 was applied, but there was no deformation of the lead, and so-called “IC could break” was not observed.
このときのボンディングエリアの導体厚さ／ボトム線幅の値は６．５/９＝０．７２で
あった。
なお、上記のようにして形成された配線パターンのアウターリードの断面はかまぼこ型であったので、嵌合凹部を形成する際に、アウターリードの先端部分のフォトレジストを除去して、アウターリードの先端部を同時にハーフエッチングしたところ、アウターリードの先端部が平坦になり、LCDの透明電極とACF接続をする際にアウターリードと透明電極との間に介在して電気的接続を形成する導電性粒子の個数が３倍に増加した。
The value of the conductor thickness / bottom line width of the bonding area at this time was 6.5 / 9 = 0.72.
In addition, since the cross section of the outer lead of the wiring pattern formed as described above was a semi-cylindrical shape, when forming the fitting recess, the photoresist on the tip of the outer lead was removed, and the outer lead When the tip is half-etched at the same time, the tip of the outer lead becomes flat, and when conducting ACF connection with the transparent electrode of the LCD, it is electrically conductive by interposing between the outer lead and the transparent electrode. The number of particles increased 3 times.
〔比較例１〕
＜従来法二層Semi Additive法COF＞
実施例１と同様に３５μm厚さのポリイミドフィルムと０．２μｍ厚の銅層からなる二
層ＣＣＬ基板を４８mm幅にスリットした後、このテープを硫酸で酸洗し、続いてCu面に１５μm厚のネガタイプDry Filmレジストをラミネートし、インナーリードピッチ２０μm（リード長さ８００μmを４方向に配置）を有する所定の回路を描画したフォトマスクを用
いて紫外線で露光してイメージングした後、炭酸ナトリウム水溶液を用いて現像し、１５μm高さのフォトレジスト回路を形成した。
[Comparative Example 1]
<Conventional 2-layer Semi Additive COF>
Similar to Example 1, a two-layer CCL substrate composed of a polyimide film having a thickness of 35 μm and a copper layer having a thickness of 0.2 μm was slit to a width of 48 mm, and then this tape was pickled with sulfuric acid, and subsequently 15 μm thick on the Cu surface. After laminating a negative type dry film resist and imaging with exposure to ultraviolet rays using a photomask on which a predetermined circuit having an inner lead pitch of 20 μm (lead length of 800 μm arranged in four directions) was drawn, an aqueous sodium carbonate solution was added. A photoresist circuit having a height of 15 μm was formed.
次いで、硫酸銅メッキ液を用いて１１μm高さのCuメッキ回路を形成した。 Next, a Cu plating circuit having a height of 11 μm was formed using a copper sulfate plating solution.
その後、アミン系アルカリ溶液で処理して、レジストを剥離した後、過硫酸塩を主成分とするソフトエッチング液を用いて常温で１分間処理して銅スパッタ層をエッチング除去してNi-Cr層を露出させた。 Then, after treating with an amine-based alkaline solution to remove the resist, the copper-sputtered layer is removed by etching at room temperature for 1 minute using a soft etching solution containing persulfate as a main component to remove the Ni-Cr layer. Was exposed.
次いで、塩酸溶液で処理し、水洗せずに硫酸と塩酸と混合水溶液で処理して、ポリイミド層を露出させ、所定の配線パターンを形成した。 Next, the substrate was treated with a hydrochloric acid solution and treated with a mixed aqueous solution of sulfuric acid and hydrochloric acid without washing with water to expose the polyimide layer, thereby forming a predetermined wiring pattern.
レジストインキは印刷せずに過硫酸塩を主成分とするマイクロエッチング液を用いて３０℃で３０秒間処理し、銅面をフラッシュエッチングした後、配線パターン全面に、無電解錫メッキ液を用いて無電解錫メッキを行って厚さ０．５μmの錫メッキ層を形成した。 The resist ink is not printed but is treated at 30 ° C. for 30 seconds using a microetching solution containing persulfate as a main component, the copper surface is flash etched, and then the entire wiring pattern is coated with an electroless tin plating solution. Electroless tin plating was performed to form a tin plating layer having a thickness of 0.5 μm.
その後、加熱した。
こうして得られたインナーリードは、ボトム部線幅が９．５μm、トップ部線幅が１１
．５μmであり、厚さが９．５μmであり、当然のことながらインナーリードには嵌合凹部は形成されていない。
Then, it heated.
The inner lead thus obtained has a bottom part line width of 9.5 μm and a top part line width of 11.
. The thickness is 5 μm, the thickness is 9.5 μm, and naturally no fitting recess is formed in the inner lead.
これとは別に、１３μm×６５μm×１５μm高さであるバンプ電極６７８個を有する電
子部品（１２mm×１mm×０．６５mm厚さ）を用意して、このバンプ電極を、上記ＣＯＦのインナーリードの上に置きＡＣＦボンダーで４５０℃の温度で５秒間加熱した。このとき３kg/cm2の圧力を加えたところ、リード１０数本にリードの傾きあるいは浮きが発生し、所謂「ICがこける」現象が認められた。
このときのボンディングエリアの導体厚さ／ボトム線幅の値は９．５/９．５＝１であ
った。
Separately, an electronic component (12 mm × 1 mm × 0.65 mm thickness) having 678 bump electrodes having a height of 13 μm × 65 μm × 15 μm is prepared, and this bump electrode is placed on the inner lead of the COF. And heated with an ACF bonder at a temperature of 450 ° C. for 5 seconds. At this time, when a pressure of 3 kg / cm 2 was applied, the lead tilted or floated on several ten leads, and the so-called “IC was lost” phenomenon was observed.
The value of the conductor thickness / bottom line width of the bonding area at this time was 9.5 / 9.5 = 1.
〔実施例２〕
＜三層TABタイプの表面に内嵌合凹部を有するフィルムキャリアの製造＞
４×８mmのデバイスホールをパンチングで形成した３５mm幅接着剤付きポリイミドフィルム（接着剤；１２μm厚、ポリイミドフィルム厚；５０μm）に、厚さ１２μｍの電解銅箔）をラミネート後、キュアーして三層積層基板を得た。
[Example 2]
<Manufacture of film carrier with internal fitting recess on the surface of three-layer TAB type>
Laminate a 35mm wide adhesive polyimide film (adhesive; 12μm thick, polyimide film thickness; 50μm) formed by punching 4x8mm device holes, cure, and then cure to form three layers A laminated substrate was obtained.
この三層積層基板をマイクロエッチング液を用いて片側０．５μmずつフラッシュエッ
チングをし、デバイスホール内に露出している裏面側銅箔面（Ｍ面）を平滑にした。
This three-layer laminated substrate was flash-etched by 0.5 μm on one side using a micro-etching solution, and the back side copper foil surface (M surface) exposed in the device hole was smoothed.
次に三層積層基板の表面にある電解銅箔の表面にポジ型液体フォトレジストを４μm厚
さに塗布し、トンネル炉で連続乾燥した。
Next, a positive type liquid photoresist was applied in a thickness of 4 μm on the surface of the electrolytic copper foil on the surface of the three-layer laminated substrate and continuously dried in a tunnel furnace.
その後電子部品に形成されているバンプ電極形成位置に対応した寸法形状部（１００μｍ幅帯状長方形)以外を黒で描画したフォトマスクを用いて３６０mJ/cm2のエネルギーの
紫外線を用いて紫外線露光した。
Thereafter, ultraviolet exposure was performed using ultraviolet rays with an energy of 360 mJ / cm 2 using a photomask in which the portion other than the dimension shape portion (100 μm wide band-shaped rectangle) corresponding to the bump electrode formation position formed on the electronic component was drawn in black.
露光後、KOH水溶液で現像して、露光部分を溶解して１００μm幅の帯状長方形に露光した銅面を得た。
なお、現像後、デバイスホール内に露出している銅箔裏面をエッチング液から保護するために、デバイスホール内銅面にアクリル樹脂をロールコーターでアクリル樹脂を塗布して加熱して硬化させて保護層を形成した。
After the exposure, development was performed with a KOH aqueous solution to dissolve the exposed portion, thereby obtaining a copper surface exposed to a strip-like rectangle having a width of 100 μm.
In addition, after development, in order to protect the copper foil back surface exposed in the device hole from the etchant, the acrylic resin is applied to the copper surface in the device hole with a roll coater and heated and cured to protect it. A layer was formed.
次いで、塩化銅系エッチング液を用いてエッチングしてデバイスホール側から電解銅箔表面を６μmの深さにハーフエッチングした。 Next, the surface of the electrolytic copper foil was half-etched to a depth of 6 μm from the device hole side by etching using a copper chloride based etching solution.
その後、NaOH水溶液を用いて、フォトレジストおよびアクリル樹脂を剥離した。
次にポジ型液型フォトレジストを９μmの厚さにロールコーターを用いて電解銅箔の表
面に塗布し、トンネル炉で連続乾燥した。
Thereafter, the photoresist and the acrylic resin were peeled off using an aqueous NaOH solution.
Next, a positive liquid photoresist was applied to the surface of the electrolytic copper foil to a thickness of 9 μm using a roll coater, and was continuously dried in a tunnel furnace.
次に、インナーリードピッチ３０μm（１０００μm長さで四方向に配置）を有するパターンを描画したフォトマスク（図１３参照）を用いて露光した。 Next, exposure was performed using a photomask (see FIG. 13) on which a pattern having an inner lead pitch of 30 μm (1000 μm long and arranged in four directions) was drawn.
露光後、現像液を用いて露光・現像して露光部分を溶解してレジスト回路を形成した。
現像後、裏面のデバイスホール内に露出している銅箔をエッチング剤から保護する目的でデバイスホール内にアクリル樹脂をロールコーターで２０〜３０μmの厚さに塗布して
加熱して硬化させた。
After exposure, the resist circuit was formed by dissolving and exposing the exposed portion by developing and using a developer.
After the development, an acrylic resin was applied in a thickness of 20 to 30 μm with a roll coater and cured by heating in the device hole for the purpose of protecting the copper foil exposed in the device hole on the back surface from the etching agent.
次いで、塩化銅系エッチング液を用いて６０秒間スプレーエッチングして所定の銅回路を形成した。 Next, a predetermined copper circuit was formed by spray etching for 60 seconds using a copper chloride based etchant.
エッチング後、レジスト剥離液により常温でフォトレジスト及びアクリル樹脂を剥離した。
次いで、レジストインキは印刷せず、過硫酸塩を主成分とするマクロエッチングを用いて処理して銅面をフラッシュエッチングした後、回路全面に無電解錫メッキ液を、用いて無電解錫メッキを行って、平均膜厚０．５μmの錫メッキ層を形成した。
After etching, the photoresist and the acrylic resin were peeled off at room temperature with a resist remover.
Next, the resist ink is not printed, and the copper surface is flash-etched by processing using macro etching mainly composed of persulfate, and then the electroless tin plating solution is applied to the entire surface of the circuit using electroless tin plating. Then, a tin plating layer having an average film thickness of 0.5 μm was formed.
そのあと加熱処理した。
得られたインナーリードの嵌合凹部の深さは６μmであり、嵌合凹部の底面部長さは９
５μm、嵌合凹部の幅はインナーリードのTOP線幅と同じ１２μmであった。
Thereafter, heat treatment was performed.
The depth of the fitting recess of the obtained inner lead is 6 μm, and the bottom length of the fitting recess is 9
The width of the fitting recess was 5 μm and was 12 μm, the same as the TOP line width of the inner lead.
〔実施例３〕
＜三層TABタイプデバイスホールに内嵌合凹部を有するフィルムキャリアの製造＞
４×８mmのデバイスホールをパンチングにより形成した幅３５μmの接着剤付きポリイ
ミドフィルム（ポリイミド厚さ：５０μm、接着剤厚さ：１２μm）に、厚さ１２μｍの電解銅箔をラミネートした後、キュアーして三層積層基板を得た。
Example 3
<Manufacture of film carrier with internal fitting recess in three-layer TAB type device hole>
After laminating a 12 μm thick electrolytic copper foil on a 35 μm wide polyimide film with adhesive formed by punching 4 × 8 mm device holes (polyimide thickness: 50 μm, adhesive thickness: 12 μm), it was cured. A three-layer laminated substrate was obtained.
この三層積層基板をマイクロエッチング液を用いて電解銅箔表面およびデバイスホールから露出した電解銅箔面をそれぞれ０．５μmづつフラッシュエッチングを行って電解銅
箔、特にデバイスホール内に露出している電解銅箔のＭ面を平滑化した。
The three-layer laminated substrate is exposed to the electrolytic copper foil, particularly the device hole by performing flash etching of 0.5 μm each on the surface of the electrolytic copper foil and the surface of the electrolytic copper foil exposed from the device hole using a micro-etching solution. The M surface of the electrolytic copper foil was smoothed.
次いで、デバイスホール内にポジ型液体フォトレジストを９μmの厚さにロールコータ
ーを用いて塗布し、トンネル炉で連続乾燥した。
Next, a positive liquid photoresist was applied in a device hole to a thickness of 9 μm using a roll coater and continuously dried in a tunnel furnace.
その後、電子部品のバンプ電極形成位置に対応した寸法形状（１００μm幅帯い長方形
）以外を黒で描画したフォトマスクを用いて、デバイスホール内の感光性樹脂層を、波長４４３６nmのｇ線単色紫外線を用いて、紫外線露光した。
After that, using a photomask drawn in black except for the size and shape (100 μm wide rectangle) corresponding to the bump electrode formation position of the electronic component, the photosensitive resin layer in the device hole is formed with a g-line monochromatic ultraviolet ray having a wavelength of 4436 nm. Was exposed to ultraviolet rays.
露光後、現像液を用いて現像し、露光部分を溶解し、１００μm幅の帯状長方形に銅面
を露出させた。
他方、三層積層基板の表面に露出している電解銅箔の表面には、この電解銅箔をエッチング液から保護するために、アクリル系樹脂をロールコーターで２０〜３０μmの厚さに
塗布して、加熱して硬化させた。
After the exposure, development was performed using a developer, and the exposed portion was dissolved to expose the copper surface in a strip-like rectangle having a width of 100 μm.
On the other hand, on the surface of the electrolytic copper foil exposed on the surface of the three-layer laminated substrate, an acrylic resin is applied to a thickness of 20 to 30 μm with a roll coater in order to protect the electrolytic copper foil from the etching solution. And cured by heating.
次いで、塩化銅系エッチング液を用いてエッチングしてデバイスホール側から電解銅箔裏面を６μmの深さにハーフエッチングした。 Next, etching was performed using a copper chloride-based etching solution, and the back surface of the electrolytic copper foil was half-etched to a depth of 6 μm from the device hole side.
上記のようにしてハーフエッチングを行った後、デバイスホール内のフォトレジスト硬化体およびアクリル系樹脂をレジスト剥離液を用いて常温で６０秒間処理して剥離した。 After half-etching as described above, the cured photoresist and the acrylic resin in the device hole were peeled off by treating at room temperature for 60 seconds using a resist stripping solution.
続いて、銅面を１０％硫酸溶液で酸洗した後、三層積層基板の表面にある電解銅箔の表面にポジ型液体フォトレジストを４μmの厚さに塗布しトンネル炉で乾燥させた。 Subsequently, the copper surface was pickled with a 10% sulfuric acid solution, and then a positive liquid photoresist was applied to a thickness of 4 μm on the surface of the electrolytic copper foil on the surface of the three-layer laminated substrate and dried in a tunnel furnace.
次にインナーリードピッチ３０μm（１０００μm長さで4方向に配置）で参照引き回し
ピッチ２５μmを有するパターンを描画したフォトマスクを用いて露光装置により、紫外
線露光した。
Next, ultraviolet exposure was performed by an exposure apparatus using a photomask on which a pattern having a reference drawing pitch of 25 μm was drawn with an inner lead pitch of 30 μm (1000 μm long and arranged in four directions).
こうして露光した後、KOH溶液で現像してレジストパターンを形成した。次いで、デバ
イスホールの部分の銅箔を、裏面側からアクリル樹脂をロールコーターで２５〜３０μm
の厚さに塗布して８０℃で１時間加熱して硬化させ保護した。
After exposure in this manner, development was performed with a KOH solution to form a resist pattern. Next, the copper foil in the device hole part is 25-30 μm in thickness with an acrylic resin roll coater from the back side.
Then, it was cured at 80 ° C. for 1 hour to be cured and protected.
次に４０℃の塩化銅系エッチング液を用いてエッチングして所定の銅配線パターンを形成した。 Next, a predetermined copper wiring pattern was formed by etching using a 40 ° C. copper chloride etching solution.
その後、NaOH水溶液により、アクリル樹脂とフォトレジスト硬化体とを剥離した後、レジストインキは印刷せずに過硫酸塩を主成分とするマイクロエッチング液を用いて３０℃で３０分間処理して、銅面を片側０．５μmづつフラッシュエッチングした後、回路全体
に無電解錫メッキ液を用いて無電解錫メッキを行い、平均厚さ０．５μmの錫メッキ層を
形成した。
Thereafter, the acrylic resin and the photoresist cured product are peeled off with an aqueous NaOH solution, and then the resist ink is not printed, but is treated with a microetching solution containing persulfate as a main component at 30 ° C. for 30 minutes. After the surface was flash etched by 0.5 μm on one side, the entire circuit was subjected to electroless tin plating using an electroless tin plating solution to form a tin plating layer having an average thickness of 0.5 μm.
その後加熱した。
得られた嵌合凹部の深さは６μmであり、嵌合凹部の長さは１０５μmであり、インナーリード裏面側嵌合凹部の幅は線幅と同じ１３μmであった。なお、インナーリード厚さは
９μmであった。
Then it was heated.
The depth of the obtained fitting recess was 6 μm, the length of the fitting recess was 105 μm, and the width of the inner lead back side fitting recess was 13 μm, the same as the line width. The inner lead thickness was 9 μm.
これとは別に、１３μm×６５μm×１５μm高さであるバンプ電極６７８個を有する電
子部品を用意して、このバンプ電極を、上記ＣＯＦのインナーリード（６７８本）の嵌合凹部に挿入してＡＣＦボンダーで４５０℃の温度で５秒間加熱した。このとき３kg/cm2の圧力を加えたが、リードの変形はなく、所謂「ICがこける」現象は認められなかった。
Separately, an electronic component having 678 bump electrodes having a height of 13 μm × 65 μm × 15 μm is prepared, and the bump electrodes are inserted into the fitting recesses of the inner leads (678 pieces) of the COF to obtain an ACF. Heated with a bonder at a temperature of 450 ° C. for 5 seconds. At this time, a pressure of 3 kg / cm 2 was applied, but there was no deformation of the lead, and so-called “IC could break” was not observed.
本発明の電子部品実装用フィルムキャリアテープのインナーリードには、実装しようとする電子部品に形成されたバンプ電極を挿入可能な嵌合凹部が形成されているので、電子部品を実装する際の圧力などによって、キャリアテープのインナーリードが傾斜したり、変形することに起因する所謂「ICがこける」現象が生じにくい。従って、本発明の電子部品実装用フィルムキャリアテープを使用することにより、非常に高い電気的接続性を有する半導体装置が得られる。 The inner lead of the film carrier tape for mounting an electronic component of the present invention has a fitting recess into which a bump electrode formed on the electronic component to be mounted can be inserted. As a result, the so-called “IC can break” phenomenon caused by the inner lead of the carrier tape being inclined or deformed is less likely to occur. Therefore, a semiconductor device having very high electrical connectivity can be obtained by using the film carrier tape for mounting electronic components of the present invention.
１０・・・電子部品実装用フィルムキャリアテープ
１２・・・絶縁基板（ポリイミドフィルム）
１３・・・スプロケットホール
１４・・・デバイスホール
１５・・・接着剤層
１７・・・裏レジスト層
１７-ａ・・・保護レジスト層
１８・・・導電性金属箔
２０・・・インナーリード
２２・・・感光性樹脂層
２４・・・長方形帯枠
２５・・・感光性樹脂の硬化体（マスキング材）
２６・・・感光性樹脂孔
２６ａ・・・感光性除去部
２７・・・シード層
２８・・・導電性金属層
２９・・・感光性樹脂層（感光性樹脂層）
３０・・・ソルダーレジスト層
３１・・・配線パターン
３１a・・・平坦面
３２・・・フォトマスク
３３・・・光源
３５・・・感光性樹脂層
５０・・・電子部品（IC）
５２・・・バンプ電極
５４・・・嵌合凹部
５５・・・インナーリードの先端部
６０・・・アウターリード
10 ... Film carrier tape for mounting
13 ...
26 ...
DESCRIPTION OF
52 ...
Claims (13)
該電子部品に形成されているバンプ電極と接合する部分の入力側インナーリードおよび／または出力側インナーリードに、該バンプ電極が嵌合して接続する嵌合凹部が形成されていることを特徴とする電子部品実装用フィルムキャリアテープ。 From at least one surface of the insulating substrate, an input side outer lead for inputting an electric signal from the outside, a bump electrode formed on the electronic component through a wiring pattern, and connecting to the electronic component from the input side outer lead An input-side inner lead for inputting an electrical signal to the electronic component, an output-side inner lead for connecting to the electronic component by a bump electrode formed on the electronic component and taking out an output signal from the electronic component, and the In a film carrier tape for mounting electronic components having an output side outer lead for outputting a signal from the output side inner lead through a wiring pattern,
A fitting recess for fitting and connecting the bump electrode is formed in an input-side inner lead and / or an output-side inner lead in a portion to be joined to the bump electrode formed in the electronic component. Film carrier tape for mounting electronic components.
にあり、かつ該インナーリードの厚さ（T）に対する嵌合凹部の深さ（D)の比率〔（D）／（T）〕が、０．１〜０．９の範囲内にあることを特徴とする請求項第1項に記載の電子部品実装用フィルムキャリアテープ。 The depth (D) of the fitting recess to which the bump electrode is fitted and connected is in the range of 2.5 to 10 μm, and the depth of the fitting recess with respect to the thickness (T) of the inner lead ( 2. The film carrier tape for mounting electronic components according to claim 1, wherein the ratio of (D) [(D) / (T)] is in the range of 0.1 to 0.9.
テープ。 2. The film carrier tape for mounting electronic components according to claim 1, wherein a tin plating layer is formed on at least the surfaces of the input side inner lead and the output side inner lead.
の電子部品実装用フィルムキャリアテープ。 An input-side inner lead and an output-side inner lead in which a device hole for mounting an electronic component is formed in the electronic component mounting film carrier tape, and a fitting recess is formed to which the bump electrode is fitted and connected. 2. The film carrier tape for mounting an electronic component according to claim 1, wherein the flying lead is formed in a cantilever state from the edge of the device hole into the device hole.
基材の電解銅箔を選択的にエッチングすることにより形成されてなることを特徴とする請求項第５項記載の電子部品実装用フィルムキャリアテープ。 The input inner lead and the output inner lead select the electrolytic copper foil of a three-layer laminated base material in which an electrolytic copper foil with an average thickness of 5 to 35 μm is laminated on an insulating substrate with an adhesive in which device holes are formed 6. The film carrier tape for mounting electronic parts according to claim 5, wherein the film carrier tape is formed by performing selective etching.
（C）が、１．６〜０．４の範囲内にあることを特徴とする請求項第１項記載の電子部品
実装用フィルムキャリアテープ。 Ratio of the bump electrode width (B) formed in the electronic component to the fitting recess width (C) (B) /
2. The film carrier tape for mounting electronic components according to claim 1, wherein (C) is in the range of 1.6 to 0.4.
に形成されていることを特徴とする請求項第1項記載の電子部品実装用フィルムキャリア
テープ。 2. The film carrier tape for mounting electronic parts according to claim 1, wherein the front end of the fitting recess is formed closer to the outer lead of 10 to 320 μm from the front end of the inner lead.
ナーリードの先端部分に形成された嵌合凹部に、電子部品のバンプ電極が嵌合されて電気的に接続されてなることを特徴とする半導体装置。 The bump electrode of the electronic component is fitted and electrically connected to the fitting recess formed in the tip portion of the inner lead of the film carrier cut out from the film carrier tape for mounting the electronic component. Semiconductor device.
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|---|---|---|---|---|
| JP2012084583A (en) * | 2010-10-07 | 2012-04-26 | Hitachi Cable Ltd | Semiconductor device tape carrier, semiconductor device and semiconductor device tape carrier manufacturing method |
| JP2016103502A (en) * | 2014-11-27 | 2016-06-02 | 新光電気工業株式会社 | Wiring board, method of manufacturing the same, and electronic component device |
| JP2019024064A (en) * | 2017-07-25 | 2019-02-14 | セイコーインスツル株式会社 | Tape base material for wiring board, and method for manufacturing tape base material for wiring board |
| WO2021082898A1 (en) * | 2019-10-29 | 2021-05-06 | 颀中科技（苏州）有限公司 | Cof encapsulation method |
-
2008
- 2008-05-16 JP JP2008129596A patent/JP2009277987A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012084583A (en) * | 2010-10-07 | 2012-04-26 | Hitachi Cable Ltd | Semiconductor device tape carrier, semiconductor device and semiconductor device tape carrier manufacturing method |
| JP2016103502A (en) * | 2014-11-27 | 2016-06-02 | 新光電気工業株式会社 | Wiring board, method of manufacturing the same, and electronic component device |
| JP2019024064A (en) * | 2017-07-25 | 2019-02-14 | セイコーインスツル株式会社 | Tape base material for wiring board, and method for manufacturing tape base material for wiring board |
| JP7002238B2 (en) | 2017-07-25 | 2022-01-20 | セイコーインスツル株式会社 | Manufacturing method of tape base material for wiring board and tape base material for wiring board |
| WO2021082898A1 (en) * | 2019-10-29 | 2021-05-06 | 颀中科技（苏州）有限公司 | Cof encapsulation method |
| US11942432B2 (en) | 2019-10-29 | 2024-03-26 | Chipmore Technology Corporation Limited | Method for packaging COF |
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