JP7412735B2 - Manufacturing method for semiconductor packages - Google Patents
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Description
本発明は、半導体パッケージの製造方法に関し、特に、アスペクト比（配線高さ÷配線幅）が大きい微細配線が形成され、また金属プレートとの複合化によりパッケージ反りを軽減した、半導体パッケージの製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor package , and in particular to a method for manufacturing a semiconductor package, in which fine wiring with a large aspect ratio (wiring height ÷ wiring width) is formed, and package warpage is reduced by combining with a metal plate . Regarding the manufacturing method.
近年の電子機器の高機能化並びに軽薄短小化の要求に伴い、電子部品の高密度集積化、さらには高密度実装化が進んできている。これらの電子機器に使用される半導体パッケージは、小型化かつ多ピン化（多端子化）してきており、また半導体パッケージを含めた電子部品を実装する実装用基板も小型化薄型化してきている。 BACKGROUND OF THE INVENTION In recent years, with the demand for higher functionality and smaller, lighter, thinner and smaller electronic devices, electronic components are becoming more densely integrated and more densely packaged. Semiconductor packages used in these electronic devices are becoming smaller and have more pins (multiple terminals), and mounting boards on which electronic components including semiconductor packages are mounted are also becoming smaller and thinner.
そして、半導体パッケージはその小型化に伴って、従来のようなリードフレームを使用した形態のパッケージではその要請を満足できないため、最近では回路基板上にチップを実装した、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）や、ＣＳＰ（Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）等のエリア実装型の新しいパッケージ方式が提案されている。 As semiconductor packages become smaller, conventional packages using lead frames cannot meet the requirements, so recently BGA (Ball Grid Array) and , CSP (Chip Scale Package) and other new area-mounted packaging systems have been proposed.
また、これらの半導体パッケージにおいて、従来型半導体パッケージのリードフレームの機能を有する半導体パッケージ用基板と呼ばれるプラスチックやセラミックス等各種材料を使って構成されるサブストレートの端子と半導体チップの電極との電気的接続方法として、ワイヤーボンディング方式やＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式、さらにはＦＣ（Ｆｒｉｐ Ｃｈｉｐ）方式などが知られている。最近では、半導体パッケージの小型化に有利なＦＣ接続方式を用いた、ＢＧＡやＣＳＰの構造が盛んに提案されている。これに伴い、半導体パッケージに用いられるサブストレート（回路基板）はより高密度化、高信頼性が要求されている。 In addition, in these semiconductor packages, the electrical connection between the terminals of a substrate made of various materials such as plastic and ceramics called the semiconductor package substrate, which functions as the lead frame of conventional semiconductor packages, and the electrodes of the semiconductor chip is Known connection methods include a wire bonding method, a TAB (Tape Automated Bonding) method, and an FC (Flip Chip) method. Recently, many proposals have been made for BGA and CSP structures using the FC connection method, which is advantageous for downsizing semiconductor packages. Along with this, substrates (circuit boards) used in semiconductor packages are required to have higher density and higher reliability.
また、最近、スマホ等に搭載される薄型の半導体パッケージとして、例えば、特許文献１に示すような超薄型化パッケージの開発が進んでいる。この半導体パッケージは、ビルトアップ構造体を用いて微細回路を形成するものである。
Further, recently, as a thin semiconductor package to be mounted on a smartphone or the like, ultra-thin packages such as those shown in
ところで、例えば、特許文献２に記載されているように、回路基板製造の技術におけるパターン転写技術としては、サブトラクティブ法、アディティブ法、セミアディティブ法がある。
前記サブトラクティブ法では、一般的には光感応性耐蝕材料が採用されてパターン転写を完成させ、且つ前記材料によりエッチング法で除去する必要がない領域が保護され、その後に酸性或いはアルカリ性のエッチング剤により保護されていない領域の銅層が除去される。但し、銅層が剥き出しのままエッチング法が行われると、サイドエッチングが発生しやすく、サブトラクティブ法は、微細な回路線の製造への応用が制限される。このため、軽量薄型小型化された製品には適用し難い。
By the way, as described in
In the subtractive method, a photosensitive corrosion-resistant material is generally employed to complete the pattern transfer, and the material protects areas that do not need to be removed by etching, followed by acidic or alkaline etching agents. The copper layer in unprotected areas is removed. However, if the etching method is performed with the copper layer exposed, side etching is likely to occur, which limits the application of the subtractive method to manufacturing fine circuit lines. Therefore, it is difficult to apply it to products that are lightweight, thin, and compact.
アディティブ法では、感光性樹脂板に、露光により非耐めっきパターンが形成され、更に、非耐めっきパターンが化学銅層にめっきされ、回路線パターンが形成される。即ち、感光性樹脂板にシード層としての無電解メッキ層を形成し、露光によりパターンを形成する。 In the additive method, a non-resistant plating pattern is formed on a photosensitive resin plate by exposure, and the non-resistant plating pattern is further plated on a chemical copper layer to form a circuit line pattern. That is, an electroless plating layer is formed as a seed layer on a photosensitive resin plate, and a pattern is formed by exposure.
そして、サブストラクティブ法を用いた（銅膜のエッチング法によって）形成した銅回路ライン（回路パターン）のラインアンドスペース（配線幅と、配線と配線の間隔）が５０μｍ／５０μｍ程度であったものが、このアディティブ法を用いた場合には、２０μｍ／２０μｍと、配線幅及び配線と配線の間隔を微細化することができる。しかも、アディティブ法で形成した銅回路ライン（回路パターン）の銅膜の厚さが厚いため、パッケージに流れる許容電流量も大きくすることができる。 Then, the copper circuit line (circuit pattern) formed using the substructive method (copper film etching method) had a line and space (width of wiring and distance between wirings) of about 50 μm/50 μm. When this additive method is used, the wiring width and the interval between wirings can be made fine to 20 μm/20 μm. Moreover, since the copper film of the copper circuit line (circuit pattern) formed by the additive method is thick, the amount of allowable current flowing through the package can also be increased.
一方、銅膜をエッチングするだけのサブストラクティブの製法は、微細な回路パターンの形成やアスペクト比（配線高さ÷配線幅）の大きい回路パターンを形成することができない。
しかしながら、エッチングを行う銅膜が電解銅であり、この電解銅表面が樹枝状表面を呈しており、この樹枝状の微細な凹凸が絶縁性の樹脂膜内に入り込んで形成されている。そのため、銅膜と絶縁性樹脂膜樹の密着強度が高くすることができる。現在、一般に生産されている回路基板や半導体パッケージは、このサブストラクティブ製法によって製造されている。
On the other hand, the substructive manufacturing method that only etches the copper film cannot form fine circuit patterns or circuit patterns with a large aspect ratio (wiring height ÷ wiring width).
However, the copper film to be etched is electrolytic copper, and the surface of this electrolytic copper exhibits a dendritic surface, and these dendritic fine irregularities are formed by penetrating into the insulating resin film. Therefore, the adhesion strength between the copper film and the insulating resin film can be increased. Currently, commonly produced circuit boards and semiconductor packages are manufactured using this subtractive manufacturing method.
また、セミアディティブ法にあっては、基板に化学銅層が形成され、続いてこの化学銅層に光感応耐蝕薄膜が形成される。そして、光感応耐蝕薄膜に耐蝕パターンが形成される。更に、耐蝕パターンに電気めっきにより電気めっき銅層が形成される。その後、光感応耐蝕薄膜が除去され、更にエッチング法により余分な化学銅層が除去される。 In the semi-additive method, a chemical copper layer is formed on a substrate, and then a photosensitive corrosion-resistant thin film is formed on this chemical copper layer. Then, a corrosion-resistant pattern is formed on the photosensitive corrosion-resistant thin film. Furthermore, an electroplated copper layer is formed on the corrosion-resistant pattern by electroplating. Thereafter, the photosensitive corrosion-resistant thin film is removed, and the excess chemical copper layer is further removed by an etching method.
このセミアディティブ法にあっては、基板と化学銅層との間の結合力も劣り、高温下では基板と化学銅層との間が分離してしまう問題がある。また、化学銅層及び電気めっき銅層は共に同じ材料であり、化学銅層のエッチング過程中に電気めっき銅層もエッチングがなされ、電気めっき銅層の厚さを薄くするという問題がある。それ故に、回路線のサイズが精確に制御しにくくなり、高品位のプリント回路基板を製造できない。 This semi-additive method has a problem in that the bonding strength between the substrate and the chemical copper layer is poor, and the substrate and the chemical copper layer may separate under high temperatures. In addition, since both the chemical copper layer and the electroplated copper layer are the same material, there is a problem that during the etching process of the chemical copper layer, the electroplated copper layer is also etched, reducing the thickness of the electroplated copper layer. Therefore, it becomes difficult to precisely control the size of the circuit lines, making it impossible to manufacture high-quality printed circuit boards.
ところで、例えば、スマホ等で使用される半導体パッケージにあっては、回路に流れる電流がますます大きくなる一方、回路パターンの微細化が求められている。 By the way, for example, in semiconductor packages used in smartphones and the like, the current flowing through the circuit is becoming larger and larger, and there is a demand for miniaturization of the circuit pattern.
この微細化した回路パターンを、アディティブ法で形成する場合には、上記したように、銅膜を厚くすることができるため、パッケージに流れる許容電流量も大きくすることができる。
しかしかしながら、このアディティブ方法は、樹脂基材（電気絶縁性フィルム）の一面にシード層としての無電解メッキ層を形成し、この上に銅膜の回路パターンを形成する方法であるため、回路パターンを形成した銅膜と樹脂基材（電気絶縁性フィルム）との密着性が良くなく、剥離する虞があった。また、樹脂基材に反りが生じるという技術的課題があった。
When this finer circuit pattern is formed by the additive method, the copper film can be made thicker, as described above, and the amount of allowable current flowing through the package can also be increased.
However, in this additive method, an electroless plating layer is formed as a seed layer on one surface of a resin base material (electrically insulating film), and a circuit pattern of a copper film is formed on this layer. The adhesion between the formed copper film and the resin base material (electrical insulating film) was not good, and there was a risk of peeling. Additionally, there was a technical problem in that the resin base material warped.
また、サブストラクティブ方法にあっては、上記したように、エッチングを行う銅膜が電解銅であり、この電解銅表面は樹枝状を呈している。そのため、樹枝状の微細な凹凸が絶縁性の樹脂基材（電気絶縁性フィルム）の膜内に入り込んで形成しているため、銅膜と樹脂基材（電気絶縁性フィルム）の密着強度を高くすることができる。
しかしながら、この微細化した回路パターンを、サブストラクティブ法で形成する場合には、微細な回路パターンの形成やアスペクト比の大きい回路パターンが形成できないという技術的課題があった。
Furthermore, in the substructive method, as described above, the copper film to be etched is electrolytic copper, and the surface of this electrolytic copper has a dendritic shape. Therefore, fine dendritic irregularities are formed by penetrating into the film of the insulating resin base material (electrical insulating film), which increases the adhesion strength between the copper film and the resin base material (electrical insulating film). can do.
However, when this miniaturized circuit pattern is formed by a substructive method, there is a technical problem that it is impossible to form a fine circuit pattern or a circuit pattern with a large aspect ratio.
また、セミアディティブ法にあっては、基板と化学銅層との間の結合力も劣り、高温下では基板と化学銅層との間が分離する虞がるという技術的課題があった。また、基板上に形成された化学銅層のエッチング過程中に電気めっき銅層もエッチングがなされ、電気めっき銅層の厚さが薄くなり、アスペクト比の大きい回路パターンが形成できないという技術的課題があった。 Furthermore, the semi-additive method has a technical problem in that the bonding force between the substrate and the chemical copper layer is poor, and there is a risk that the substrate and the chemical copper layer may separate at high temperatures. In addition, during the etching process of the chemical copper layer formed on the substrate, the electroplated copper layer is also etched, which reduces the thickness of the electroplated copper layer, resulting in the technical problem that circuit patterns with large aspect ratios cannot be formed. there were.
また、特許文献１に示すような、ビルトアップ構造体を用いて微細回路を形成するものにあっては、銅配線のアスペクト比向上を期待することはできず、しかも製造コストが嵩むという技術的課題があった。
Furthermore, in the case of forming a fine circuit using a built-up structure as shown in
本発明者は、上記技術的課題を解決するために、微細な回路パターンの形成やアスペクト比（配線高さ÷配線幅）の大きい回路パターンを形成できるアディティブ方法を前提に、アディティブ方法の有する、回路を形成した銅膜（回路パターン）と樹脂基材（電気絶縁性フィルム）との密着性の向上、また樹脂基材（電気絶縁性フィルム）の反り抑制を鋭意研究し、本発明を完成するに至った。 In order to solve the above-mentioned technical problem, the present inventors have proposed an additive method that can form fine circuit patterns and circuit patterns with a large aspect ratio (wiring height ÷ wiring width). The present invention was completed by intensive research on improving the adhesion between the copper film (circuit pattern) on which a circuit is formed and the resin base material (electrically insulating film), and suppressing the warping of the resin base material (electrically insulating film). reached.
本発明は、微細な回路パターンの形成やアスペクト比の大きい回路パターンを形成できるとともに、回路を形成した銅膜（回路パターン）と樹脂基材（電気絶縁性フィルム）との密着性、また樹脂基材（電気絶縁性フィルム）の反りの抑制した、半導体パッケージの製造方法を提供することを目的とする。 The present invention not only enables the formation of fine circuit patterns and circuit patterns with a large aspect ratio, but also improves the adhesion between the copper film (circuit pattern) on which the circuit is formed and the resin base material (electrical insulating film), and the resin base material. An object of the present invention is to provide a method for manufacturing a semiconductor package in which warping of the material (electrical insulating film) is suppressed.
上記目的を達成するためになされた、本発明にかかる半導体パッケージの製造方法は、電気絶縁性フィルムの両面に密着した電解銅膜からなる薄膜銅を、エッチングすることにより回路パターンを形成する工程と、前記工程の後、銅メッキ処理を行い、薄銅膜のベースにして、薄い銅膜の上に銅膜を成長させる工程を含み、前記銅膜のアスペクト比が少なくとも１になるように、前記銅膜を成長させ、銅回路パターンを形成したことを特徴としている。 A method for manufacturing a semiconductor package according to the present invention, which has been made to achieve the above object, includes a step of forming a circuit pattern by etching a thin copper film made of an electrolytic copper film closely adhered to both sides of an electrically insulating film. , after the step, performing a copper plating treatment, using the thin copper film as a base, and growing a copper film on the thin copper film, such that the aspect ratio of the copper film is at least 1; It is characterized by growing a copper film and forming a copper circuit pattern.
このように、まず、電気絶縁性フィルム（樹脂基材）の両面に密着した電解銅膜からなる薄膜銅を、エッチングすることにより回路パターンを形成するため、回路パターン（銅回路パターン）を電気絶縁性フィルム（樹脂基材）に密着させることができ、回路パターン（銅回路パターン）の剥離を抑制できる。尚、回路パターンとは、電解銅膜からなる薄膜銅がエッチングされることにより形成される回路パターンをいう。 In this way, first, the circuit pattern (copper circuit pattern) is electrically insulated in order to form a circuit pattern by etching the thin copper film made of electrolytic copper film adhered to both sides of the electrically insulating film (resin base material). It can be brought into close contact with a plastic film (resin base material), and peeling of a circuit pattern (copper circuit pattern) can be suppressed. Note that the circuit pattern refers to a circuit pattern formed by etching a thin copper film made of an electrolytic copper film.
また、その後、銅メッキ処理を行い、薄銅膜（回路パターン）をベースにして、薄い銅膜の上に銅膜を成長させ、前記銅膜のアスペクト比（銅回路パターンにおける配線高さ（銅膜の厚さ）÷配線幅（銅膜の幅））が少なくとも１になるように、前記銅膜を成長させ、銅回路パターンを形成する。
その結果、半導体パッケージに流れる許容電流量も大きくすることができる。
After that, copper plating treatment is performed, and a copper film is grown on the thin copper film using the thin copper film (circuit pattern) as a base, and the aspect ratio of the copper film (wiring height in the copper circuit pattern) is The copper film is grown so that the ratio (film thickness)/wiring width (copper film width) is at least 1 to form a copper circuit pattern.
As a result, the amount of allowable current flowing through the semiconductor package can also be increased.
ここで、電気絶縁性フィルムの片面に、開孔処理した金属シートを接着加工し、前記金属シートの開孔部を介して、銅回路パターンに半田ボールを半田接合することが好ましい。
このように、電気絶縁性フィルム（樹脂基材）の片面に、開孔部を有する金属シートが接着されるため、電気絶縁性フィルム（樹脂基材）の反りを抑制できる。
このようにして製造された半導体パッケージは、電気絶縁性フィルムの両面に銅回路パターンが形成され、前記銅回路パターンは電解銅膜上に銅メッキ処理により積層された銅膜であり、銅回路パターンを構成する銅膜のアスペクト比が少なくとも１であり、かつ前記電気絶縁性フィルムの片面に、開孔部を有する金属シートが接着され、開孔部を介して、銅回路パターンに半田ボールが半田接合されている。
このように、銅回路パターンを構成する銅膜のアスペクト比が少なくとも１であるため、パッケージに流れる許容電流量も大きくすることができる。また、回路パターンを形成した銅膜と電気絶縁性フィルム（樹脂基材）との密着性が良く、剥離が抑制できる。更に、電気絶縁性フィルム（樹脂基材）の片面に、開孔部を有する金属シートが接着されるため、樹脂基材の反りを抑制できる。
尚、銅回路パターンとは、電解銅膜からなる薄膜銅がエッチングされることにより形成される回路パターン上に、更に銅メッキ処理によって、銅膜が積層された回路パターンをいう。また、アスペクト比とは、銅回路パターンにおける配線高さ（銅膜の厚さ）÷配線幅（銅膜の幅）をいう。
Here, it is preferable that a perforated metal sheet is bonded to one side of the electrically insulating film, and a solder ball is soldered to the copper circuit pattern through the perforated part of the metal sheet.
In this way, since the metal sheet having the openings is adhered to one side of the electrically insulating film (resin base material), warping of the electrically insulating film (resin base material) can be suppressed.
In the semiconductor package manufactured in this way, a copper circuit pattern is formed on both sides of an electrically insulating film, and the copper circuit pattern is a copper film laminated on an electrolytic copper film by copper plating, and the copper circuit pattern is The aspect ratio of the copper film constituting the electrically insulating film is at least 1, and a metal sheet having an opening is adhered to one side of the electrically insulating film, and a solder ball is soldered onto the copper circuit pattern through the opening. It is joined.
In this way, since the aspect ratio of the copper film constituting the copper circuit pattern is at least 1, the amount of allowable current flowing through the package can also be increased. Further, the adhesion between the copper film on which the circuit pattern is formed and the electrically insulating film (resin base material) is good, and peeling can be suppressed. Furthermore, since a metal sheet having apertures is adhered to one side of the electrically insulating film (resin base material), warping of the resin base material can be suppressed.
Note that the copper circuit pattern refers to a circuit pattern in which a copper film is further laminated by copper plating treatment on a circuit pattern formed by etching a thin copper film made of an electrolytic copper film. Further, the aspect ratio refers to wiring height (copper film thickness)/wiring width (copper film width) in a copper circuit pattern.
本発明によれば、微細な回路パターンの形成やアスペクト比の大きい回路パターンを形成できるとともに、回路を形成した銅膜（回路パターン）と電気絶縁性フィルム（樹脂基材）との密着性、また電気絶縁性フィルム（樹脂基材）の反りの抑制した、半導体パッケージの製造方法を得ることができる。 According to the present invention, it is possible to form a fine circuit pattern or a circuit pattern with a large aspect ratio, and also to improve the adhesion between the copper film (circuit pattern) on which the circuit is formed and the electrically insulating film (resin base material). It is possible to obtain a method for manufacturing a semiconductor package in which warping of an electrically insulating film (resin base material) is suppressed.
本発明にかかる半導体パッケージの製造方法の実施形態について、図１乃至図１０に基づいて説明する。尚、本発明を実施形態に基づいて説明するが、本発明はこれら実施形態により制限されるものではない。 An embodiment of a method for manufacturing a semiconductor package according to the present invention will be described based on FIGS. 1 to 10. Although the present invention will be described based on embodiments, the present invention is not limited to these embodiments.
本発明では、最初に、表面に厚み数μｍの電解銅膜を有する電気絶縁性フィルム（樹脂基材）を用意し、その電解銅膜をエッチングで回路パターンを形成する。電解銅膜は電気絶縁性フィルムに対して、密着性の良い銅膜である。そして、更にその上にアディティブ法によって、銅を厚付けしアスペクト比の大きくして、高電流が流すことでき、かつ微細な回路形成を行うものである。また、複合化する金属シートは、厚みが０．１～０．３ｍｍ程度のＳＵＳ等の薄板で、これを回路形成の終わった電気絶縁性フィルムに接着し、反りを抑制するものである。 In the present invention, first, an electrically insulating film (resin base material) having an electrolytic copper film several μm thick on its surface is prepared, and a circuit pattern is formed by etching the electrolytic copper film. Electrolytic copper film is a copper film that has good adhesion to electrically insulating films. Further, by using an additive method, copper is thickly deposited on top of this to increase the aspect ratio, allowing a high current to flow and forming a fine circuit. The metal sheet to be composited is a thin plate of SUS or the like with a thickness of about 0.1 to 0.3 mm, and is bonded to the electrically insulating film on which circuit formation has been completed to suppress warpage.
更に、図に基づいて詳述する。
図１に示すように、基本素材として、約２５μｍの厚みのポリイミドフィルム（電気絶縁性フィルム）の両面に１μｍ～３μｍの薄銅膜２を形成し、さらにその上に取り扱い性を容易にするためのダミーの銅膜３が２０μｍ程度積層したものが用いられる。
前記薄銅膜２は電解銅からなり、ポリイミドフィルム１の表面と接する銅膜表面は微細な樹枝状を呈しているため、ポリイミドフィルム１と薄銅膜２の密着性は極めて高く、この薄銅膜２とポリイミド界面での剥離は困難である。このように、電気絶縁性フィルム１に電解銅からなる薄銅膜２が形成されていることが重要である。
尚、ポリイミドフィルム以外に、ガラスエポキシ樹脂フィルム、テフロン（登録商標）樹脂フィルム、ポリエステルフィルム、ＬＣＰ（液晶ポリマー）フィルムを電気絶縁性フィルムとして用いることができる。
Further, detailed explanation will be given based on the figures.
As shown in Fig. 1, a
The
In addition to the polyimide film, a glass epoxy resin film, a Teflon (registered trademark) resin film, a polyester film, and an LCP (liquid crystal polymer) film can be used as the electrically insulating film.
次に、図２に示すように、基本素材からダミーの銅層３を剥離除去し、ポリイミドフィルムの両面に、数μｍの厚さの薄銅膜２を有するベース材料を形成する。このダミーの銅膜３は、容易に引きはがすことができる。そのため好ましくは、銅膜３を引きはがした後、ポリイミドフィルム１の外周部を、ＳＵＳやガラスエポキシ等のリジッドなシートに固定して作業することが好ましい。
Next, as shown in FIG. 2, the
更に、図３に示すように、ダミーの銅膜３を除去したベース材料に、ＹＡＧレーザで直径１０μｍ～２０μｍ程度の開孔処理を行う。この開孔処理によって形成される開孔部４は最終的には、表銅パターンと裏銅パターンを電気的に接続する導電ビア（Via）としての役割を行う。
Furthermore, as shown in FIG. 3, the base material from which the
次に、図４に示すように、両面の厚み約１μｍ～３μｍの薄銅膜２をエッチング処理で、微細な回路パターン５の形成を行う。
このエッチング処理は、一般的な方法を用いることができ、薄銅膜２上に所定レジスト膜を形成し、酸性液に浸漬することによって行うことができる。特に、薄銅膜２が約１μｍ～３μｍと薄いため、エッチング処理は容易に行うことができ、ラインアンドスペース（配線幅と、配線と配線の間隔）が１０μｍ／１０μｍ程度の加工が可能となる。
Next, as shown in FIG. 4, the
This etching process can be performed using a general method, and can be performed by forming a prescribed resist film on the
次に、図５に示すように、図４の微細な回路パターン５を形成したポリイミドフィルム１の上面全域に、約２０μｍ～３０μｍの厚みのドライフィルムレジスト６を、ロールによる熱圧着により、均一厚みに形成する。このとき、ドライフィルムレジスト６の厚みは約２０μｍ～３０μｍとなる。
次に、ドライフィルムレジスト６への露光処理とその後に行う現像処理により、図６の回路パターン５のところのみのドライフィルムレジスト６が溶解し、回路パターン５が露出した構造となり、空隙部７が形成される。
この空隙部７の下地には銅メッキ電極としての薄膜銅２の回路パターン５が存在する。
Next, as shown in FIG. 5, a dry film resist 6 with a thickness of about 20 μm to 30 μm is applied to the entire upper surface of the
Next, by exposing the dry film resist 6 to light and developing it thereafter, the dry film resist 6 only at the
A
そして、図６に示すように、１μｍ～３μｍ薄銅膜２を、銅メッキの際の電極として、この上に電気銅メッキを行う。即ち、薄銅膜２の回路パターン５をベースにして銅メッキ処理を行い、薄銅膜２の上に厚い銅膜（銅回路パターン８）をアディティブで形成する。
メッキ銅膜はドライフィルムレジスト６のトップ面（上面）より数μｍ成長させ、厚みは２０μｍ～３０μｍ程度となるように、薄銅膜２の回路パターン５を厚さ方向に成長させ、銅回路パターン８とする。
この際、レーザで開孔処理した開孔部４は開孔部４内部まで銅メッキが進み、開孔部４がなくなり、表面銅と裏面銅が金属的に繋がり電気的に結合した、ビア（Via）構造が形成される。尚、ドライフィルムレジスト６は、銅メッキ処理の際のレジストとしての役割を行う。
Then, as shown in FIG. 6, a 1 μm to 3 μm
The plated copper film is grown several μm from the top surface (top surface) of the dry film resist 6, and the
At this time, the copper plating progresses to the inside of the
次に、図７に示すように、ドライフィルムレジスト６の表面より飛び出た銅膜は、研磨ロール等を用いた研磨処理によりドライフィルムレジスト６と共に研磨することにより、両面を研磨し、一定の厚さの銅膜で、アスペクト比（銅回路パターンにおける配線高さ（銅膜の厚さ）÷配線幅（銅膜の幅））の大きい銅回路パターン８を形成する。
Next, as shown in FIG. 7, the copper film protruding from the surface of the dry film resist 6 is polished together with the dry film resist 6 by a polishing process using a polishing roll or the like, so that both sides are polished to a certain thickness. A
更に、図８に示すように、樹脂であるドライフィルムレジスト６を、アルカリ現像液で溶解除去し、均一厚みで銅膜厚みの大きい銅回路パターン８を形成する。
銅回路パターン８として、好ましくはラインアンドスペースが１０／１０μｍ、銅膜の厚みが１０μｍ～２０μｍとなり、アスペクト比で１～２程度の銅回路パターン８となる。
因みに、従来のサブストラクティブ方法では、このアスペクト比が、０．５程度が限界である。また、従来のアディティブ方法では、最終銅膜除去の際に、回路パターン（銅回路パターン）の銅もエッチングされることから、アスペクト比は大きくても１未満が限界である。
Furthermore, as shown in FIG. 8, the dry film resist 6, which is a resin, is dissolved and removed using an alkaline developer to form a
The
Incidentally, in the conventional substructive method, this aspect ratio is limited to about 0.5. Further, in the conventional additive method, when the final copper film is removed, the copper of the circuit pattern (copper circuit pattern) is also etched, so the aspect ratio is limited to less than 1 at most.
最後に、図９に示すように、ポリイミドフィルム１の片面側に形成された銅回路パターン８に、ＳＵＳ等の０．１～０．５ｍｍ厚みの金属シート１０を接着剤９により、熱圧着する。最終製品となる。
この金属シート１０を、ポリイミドフィルム１の片面側に接着することにより、半田実装の際に熱をかけても、半導体パッケージそのものが熱によって反ることがない構造となる。
Finally, as shown in FIG. 9, a
By adhering this
そして更に、図１０の示すように、金属シート１０には部分的に開孔部１０ａが設けられ、開孔部１０ａに半田ボール１１を実装して、リフローで半田接続して、半田ボール付き半導体パッケージとする。
即ち、電気絶縁性フィルム１の片面に、開孔部１０ａを有する金属シート１０が接着され、開孔部１０ａを介して、銅回路パターン８に半田ボールが半田接合された、半導体パッケージとされる。
Furthermore, as shown in FIG. 10, the
That is, a
以上述べたように、本発明により、薄型であり、かつ微細な銅回路パターンで、銅回路パターンのアスペクト比が大きいことから、高電流を継続的に流しても発熱の少ない、半導体パッケージを得ることができる。また、アスペクト比が大きくても、銅回路パターンの電気絶縁性フィルムへの密着性がよいことから、部品実装しても回路パターンが剥離する虞がない、半導体パッケージを得ることができる。 As described above, the present invention provides a semiconductor package that is thin, has a fine copper circuit pattern, and has a large aspect ratio, so that it generates little heat even when a high current is continuously passed through it. be able to. Further, even if the aspect ratio is large, the adhesion of the copper circuit pattern to the electrically insulating film is good, so it is possible to obtain a semiconductor package in which there is no risk of the circuit pattern peeling off even when components are mounted.
以下、本発明を実施例及び比較例に基づいてさらに具体的に説明するが、本発明はこれら実施例等により制限されるものではない。 EXAMPLES Hereinafter, the present invention will be explained in more detail based on Examples and Comparative Examples, but the present invention is not limited by these Examples and the like.
（実施例）
市販製品で、厚さ２５μｍのポリイミドフィルムの両面に電解銅膜３μｍ、さらにその上に保護ラミネートとして、銅箔１５μｍを有するＦＰＣ素材（フレキシブルプリント回路基板素材）を用意し、両面の保護用銅箔を剥離除去して、外周をＳＵＳ枠の板に接着固定した。
(Example)
A commercially available product is prepared by preparing an FPC material (flexible printed circuit board material) with a 3 μm electrolytic copper film on both sides of a 25 μm thick polyimide film, and a 15 μm copper foil on top as a protective laminate. was peeled off and the outer periphery was adhesively fixed to a SUS frame plate.
そして、このシートの表裏に形成される回路パターンを電気的に接続する、導電ビア（Via）を形成する部分に、ＹＡＧレーザで直径１５μｍの貫通穴をあけた（開孔部を形成した）。
次に、電解銅膜３μｍの薄膜銅部分にエッチングレジストを形成し、エッチング液にて銅膜をエッチングし、ラインアンドスペースが１５／１５μｍの微細な回路パターンを形成した。
Then, a through hole with a diameter of 15 μm was made using a YAG laser (an opening was formed) in a portion where a conductive via was to be formed to electrically connect the circuit patterns formed on the front and back sides of this sheet.
Next, an etching resist was formed on the thin copper portion of the electrolytic copper film having a thickness of 3 μm, and the copper film was etched with an etching solution to form a fine circuit pattern with a line and space of 15/15 μm.
そして、微細な回路パターンを形成したポリイミドフィルムの上面全域に、厚み２５μｍの市販の薄型ドライフィルムレジストを、ロールによる熱圧着により、均一厚みになるように、全面ラミネートした。このときのドライフィルムの厚みは約２０～３０μｍであった。
次に、露光処理とその後に行う現像処理により、回路パターン部のところのみのドライフィルムレジストが溶解し、ラインアンドスペースが１５／１５μｍのドライフィルムレジストの形成し、回路パターンが露出した構造となり、空隙部を形成した。
このポリイミドフィルムを陰極として、電気メッキにより全面に銅メッキを行った。銅メッキはドライフィルムレジストの表面から数μｍ突出する程度に全面に行ったがが、メッキ厚みのばらつきがあり、一部パターンはメッキ厚み２０μｍ以下のところもあった。
Then, a commercially available thin dry film resist having a thickness of 25 μm was laminated over the entire upper surface of the polyimide film on which a fine circuit pattern was formed by thermocompression bonding with a roll so that the thickness was uniform. The thickness of the dry film at this time was about 20 to 30 μm.
Next, through the exposure process and the subsequent development process, the dry film resist only in the circuit pattern area is dissolved, forming a dry film resist with a line and space of 15/15 μm, resulting in a structure in which the circuit pattern is exposed. A void was formed.
Using this polyimide film as a cathode, the entire surface was plated with copper by electroplating. Copper plating was performed over the entire surface of the dry film resist to the extent that it protruded by several μm from the surface, but there was variation in the plating thickness, and some patterns had a plating thickness of 20 μm or less.
そこで、銅膜厚みの均一化目的で、セラミック研磨ロールによる、フィルムの平坦化研磨処理を行い、ドライフィルムレジスト厚及び銅厚みが２０μｍになるように銅とドライフィルムを一括研磨した。研磨後のドライフィルムの厚みは２０±３μｍとなった。
尚、銅部回路の厚みは、ほとんどが２０μｍであったが一部１７～２０μｍのところもあり、全体で１７．５±１．５μｍの銅厚の回路膜（銅回路パターン）の形成ができた。
Therefore, in order to make the thickness of the copper film uniform, the film was flattened and polished using a ceramic polishing roll, and the copper and dry film were simultaneously polished so that the thickness of the dry film resist and the thickness of the copper were 20 μm. The thickness of the dry film after polishing was 20±3 μm.
The thickness of the copper part circuit was mostly 20 μm, but there were some parts that were 17 to 20 μm, so it was possible to form a circuit film (copper circuit pattern) with a total copper thickness of 17.5 ± 1.5 μm. Ta.
次にドライフィルムレジストを、アルカリ現像液中で膨潤処理し、剥離させた。
次に、厚み０．２ｍｍのＳＵＳシートの外周部に、ピッチ０．３ｍｍ，開口径直径０．２ｍｍ、開孔数が３０００穴を形成した。ＳＵＳシートを、接着剤で回路を形成したポリイミドフィルムに接着させた。
更に、前記ＳＵＳシートの開孔部の銅パッド（銅回路パターン）には、半田フラックスを塗布し、３０００穴部分に直径０．１７５ｍｍの半田ボールを配置してリフローで半田結合させた。
Next, the dry film resist was subjected to swelling treatment in an alkaline developer and peeled off.
Next, 3000 holes with a pitch of 0.3 mm, an opening diameter of 0.2 mm, and the number of openings were formed on the outer circumference of a 0.2 mm thick SUS sheet. The SUS sheet was adhered to a polyimide film on which a circuit was formed using an adhesive.
Further, solder flux was applied to the copper pads (copper circuit patterns) in the openings of the SUS sheet, and solder balls with a diameter of 0.175 mm were placed in the 3000 hole portions and soldered together by reflow.
このようにして製作された半導体パッケージにあっては、厚さが１７μｍ～２０μｍの薄型化を達成でき、且つラインアンドスペースが１５／１５μｍの微細な銅回路パターンを形成することができる。
しかも、銅回路パターンのアスペクト比が、約１．３と、従来の製法に比べて大きいことから、高電流を継続的に流してもパッケージの発熱を抑制することができる。
また、アスペクト比を大きくしても、銅回路パターンの電気絶縁性フィルムへの密着性がよいことから、部品実装しても銅回路パターンの剥離を抑制することができる。
In the semiconductor package manufactured in this manner, a thickness reduction of 17 μm to 20 μm can be achieved, and a fine copper circuit pattern with a line and space of 15/15 μm can be formed.
Moreover, since the aspect ratio of the copper circuit pattern is approximately 1.3, which is larger than that in conventional manufacturing methods, heat generation in the package can be suppressed even when a high current is continuously passed.
Further, even if the aspect ratio is increased, the adhesion of the copper circuit pattern to the electrically insulating film is good, so that peeling of the copper circuit pattern can be suppressed even when components are mounted.
１ ポリイミドフィルム（電気絶縁性フィルム）
２ 薄銅膜
３ 銅膜
４ 開孔部
５ 回路パターン
６ ドライフィルムレジスト
７ 空隙部
８ 銅回路パターン
９ 接着層
１０ 金属シート
１０ａ 金属シートの開孔部
１１ 半田ボール
1 Polyimide film (electrical insulating film)
2
Claims (2)
前記工程の後、銅メッキ処理を行い、薄銅膜のベースにして、薄い銅膜の上に銅膜を成長させる工程を含み、
前記銅膜のアスペクト比が少なくとも１になるように、前記銅膜を成長させ、銅回路パターンを形成したことを特徴とする半導体パッケージの製造方法。 forming a circuit pattern by etching a thin copper film made of electrolytic copper film adhered to both sides of an electrically insulating film;
After the step, performing a copper plating treatment and using it as a base for a thin copper film, the method includes a step of growing a copper film on the thin copper film,
A method for manufacturing a semiconductor package, characterized in that the copper film is grown to form a copper circuit pattern such that the copper film has an aspect ratio of at least 1.
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