JP2009277954A - 回路モジュールの製造方法及び回路モジュール - Google Patents

回路モジュールの製造方法及び回路モジュール Download PDF

Info

Publication number
JP2009277954A
JP2009277954A JP2008129041A JP2008129041A JP2009277954A JP 2009277954 A JP2009277954 A JP 2009277954A JP 2008129041 A JP2008129041 A JP 2008129041A JP 2008129041 A JP2008129041 A JP 2008129041A JP 2009277954 A JP2009277954 A JP 2009277954A
Authority
JP
Japan
Prior art keywords
conductive member
collective substrate
substrate
ground electrode
circuit module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2008129041A
Other languages
English (en)
Inventor
Wataru Kakigi
柿木  渉
Tetsuya Hirata
哲也 平田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2008129041A priority Critical patent/JP2009277954A/ja
Publication of JP2009277954A publication Critical patent/JP2009277954A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】基板に実装した電子部品を樹脂層に埋設して絶縁し、その上に導電性のシールド層を設けて電子部品をシールドするようにしたこの種の回路モジュールを、基板をハーフカットすることなく、安価に高い良品率で製造する。
【解決手段】第1の工程により用意される集合基板1aの接地電極7上に、各子基板11の領域に実装される電子部品3より背高に導電部材4aを設け、第2の工程により、電子部品3が埋設されるように絶縁性の樹脂層5を設けて導電部材4aの少なくとも上端面を樹脂層5から露出し、第3の工程により、その上にシールド層6を設けてシールド層6を導電部材4aの少なくとも上端面に接し、第4の工程により集合基板1aを子基板11の領域に切断し、電子部品3の上面側のシールド及び側面のシールドを、集合基板1aのハーフカットを行うことなく実現した回路モジュール2を製造する。
【選択図】図1

Description

本発明は、基板に実装した電子部品を樹脂層に埋設して絶縁し、その上に導電性のシールド層を設けて前記電子部品を外部の電磁界や静電からシールドするようにした回路モジュールの製造方法及び回路モジュールに関し、より詳細には、シールド層を基板の接地電極に接続してシールド性を持たせる構造の改良に関する。
従来、この種の回路モジュールは、電子部品を実装した多層構造の集合基板を複数個の子基板に切断し、分割して製造される(例えば、特許文献1参照)。
前記特許文献1に記載された従来の回路モジュール(従来モジュール)の製造方法について、図22の工程説明図を参照して説明する。
前記従来モジュールの製造方法は、集合基板製造工程、回路モジュール実装工程、封止樹脂層形成工程、シールド層形成工程、分離工程からなる。
集合基板製造工程は、複数の回路モジュール100の回路基板(子基板)110に分割される集合基板210を形成する工程であり、集合基板210の内部に内層パターン160を形成するとともに、集合基板210の裏面に、内層パターン160につながった接地用電極170aと、I/O電極(信号電極)170bとを形成する。なお、接地用電極170aは表面側の接地用電極に導通し、I/O電極170bは表面側の信号パターンに導通している。
回路モジュール実装工程は、集合基板210の各回路モジュール100の領域内それぞれの上面に要素部品(電子部品)120を実装する工程である。
封止樹脂層形成工程は、要素部品120を実装した集合基板210の上面側に絶縁性の封止樹脂層140を形成して要素部品120を封止樹脂層140で包む工程である。
シールド層形成工程は、封止樹脂層140の上に導電性樹脂から成るシールド層190を形成する工程である。シールド層190と基板210の裏面側の接地用電極170aとの接続を十分に保証して各回路モジュール100のシールド性を確保するため、シールド層形成工程の前に、つぎのハーフカット工程の処理が行われる。
すなわち、図22の各破線はダイサー等により集合基板210を切断して各回路モジュール100に分離(個片化)するための各分割線500を示し、封止樹脂層140を形成して硬化させた後、シールド層190の形成工程に移行する前に、ハーフカット工程により、前記分割線500に沿って集合基板210の表面から途中の深さまでハーフカットし、上側の接地用電極や内層パターン160の端面が露出した溝200を形成する。
その後、シールド層形成工程により、封止樹脂層140上に例えば導電性樹脂から成るシールド層190が形成される。このとき、シールド層190の導電性樹脂が溝200にも充填等され、シールド層190が内層パターン160等を介して集合基板210の裏面側の接地用電極170aに確実に接続される。
分離工程は、シールド層190を形成した集合基板210を個々の回路モジュール100に切断して分離する最終の工程である。
この分離工程において、前記ハーフカットの幅よりも狭いブレード幅のダイサーで切断(切削)して回路モジュール100に分離することにより、各回路モジュール100は、シールド層190が側面に露出して封止樹脂層140を完全に包み込むように被覆した構造に形成される。このとき、各回路モジュール100は、ダイサーによるハーフカット後のシールド層190の形成により、前記したように回路基板110の側面に及ぶシールド層190と接地用電極170aとが確実に導通してシールド性が向上する。
すなわち、回路モジュール100は、集合基板210の各回路モジュール100の領域に要素部品(電子部品)120を実装して樹脂層140に埋設し、つぎに、各回路モジュール100の領域の境界線である分割線500に沿って集合基板210をハーフカットし、集合基板210の上面側の接地用電極や内層パターン160の端面をハーフカットの溝200等に露出し、さらに、樹脂層140の上から、樹脂層140を覆い、かつ、溝200を埋めるようにシールド層190を形成し、集合基板210の各回路モジュール100の領域をシールド層190で包み、その後、溝200に沿って基板210をダイシングして各回路モジュール100に分割して製造される。
この場合、回路モジュール100を1ずつ個別に製造する場合に比して、製造工程の簡素化やコストの削減が図られる利点がある。
特開2004−172176号公報(段落[0035]−[0064]、図9等)
前記従来の回路モジュール100は、シールド層190を回路基板110の接地電極(接地用電極170a)に接続して要素部品120の上面及び側面のシールドを実現するするため、樹脂層140を形成して硬化させた後、ハーフカット工程により、集合基板210をハーフカットして集合基板210の上側の接地用電極や内層パターン160の端面を溝200に露出し、その後、シールド層形成工程により、樹脂層140の上部を覆い、溝200を埋めるようにシールド層190を積層し、この状態で回路基板110を完全に切断して回路モジュール100が製造される。
この場合、回路モジュール100の製造に前記ハーフカット工程を要し、しかも、このハーフカット工程において、ハーフカットの深さの厳密な管理が必要になる。そして、ハーフカットの精度が低いと、I/O電極107bなどの他の電極や部品を損傷するおそれがある。そのため、回路モジュール100のような基板に実装した電子部品を樹脂層により包んで絶縁し、その上に導電性のシールド層を設けて電子部品をシールドするようにした回路モジュールを安価に高い良品率で製造することができない問題がある。
なお、この種の回路モジュール100のようなシールドタイプの回路モジュールは、近年、基板が薄型化する傾向にある。そして、基板が薄くなればなる程、基板内の前記接地用電極や内層パターンを形成する接地電位の内層銀箔を、前記ハーフカットで露出させることが難しくなり、前記ハーフカット工程を含む製造方法では、回路モジュールの製造が容易でなく、製品の不良率が高まる問題もある。
本発明は、基板に実装した電子部品を樹脂層に埋設して絶縁し、その上に導電性のシールド層を設けて電子部品をシールドするようにしたこの種の回路モジュールを、基板をハーフカットすることなく、安価に高い良品率で製造することを目的とし、そのようにして製造したこの種の回路モジュールを提供することも目的とする。
上記した目的を達成するために、本発明の回路モジュールの製造方法は、電子部品を実装した複数個の子基板に分割される基板であって、少なくとも前記各子基板の領域の境界線である分割線上に連続的に又は不連続に接地電極が形成される集合基板を用意し、前記各子基板の領域に実装された前記電子部品より背高の導電部材を前記電子部品を囲むように前記接地電極上に設ける第1の工程と、前記集合基板上に、前記電子部品が埋没して前記導電部材の少なくとも上端面が露出するように絶縁性の樹脂層を形成する第2の工程と、前記絶縁性の樹脂層上に導電性のシールド層を形成する第3の工程と、前記シールド層が形成された前記集合基板を前記分割線に沿って切断し、切断された前記シールド層及び前記導電部材により前記電子部品をシールドする構造の複数個の回路モジュールを得る第4の工程と、を含むことを特徴としている(請求項1)。
そして、前記第1の工程において、前記導電部材は平面形状が前記分割線に沿った略細長い形状であることが好ましい(請求項2)。
また、前記第1の工程において、前記導電部材は球形状であり、前記集合基板の前記接地電極を貫通したスルーホール上に設けられることが好ましい(請求項3)。
つぎに、前記第1の工程において、前記導電部材は前記集合基板に実装される金属成形体であることが実用的である(請求項4)。
また、前記第1の工程において、前記各子基板の領域は縦横の分割線により前記集合基板を格子状に分割するように前記集合基板に形成され、前記導電部材は少なくとも前記縦横の分割線が交差する個所に設けられ、前記第4の工程における前記集合基板の切断により前記導電部材が4分割されることが、安価に量産する等の面から好ましい(請求項5)。
さらに、前記第1の工程において、前記導電部材は前記接地電極に導電性樹脂を塗布して前記接地電極上に設けられてもよい(請求項6)。
また、前記第1の工程において、前記接地電極の前記導電部材が設けられる部分は前記分割線に沿って凹ませるか切り欠かれていることが好ましい(請求項7)。
さらに、前記第2の工程において、前記絶縁性の樹脂層は前記導電部材の上端面が露出するように加工して厚みが調整されることが実用的で好ましい(請求項8)。
つぎに、本発明の回路モジュールは、集合基板を前記分割線に沿って切断して形成され、電子部品が実装された子基板と、前記集合基板の前記接地電極を分割して形成された分割接地電極と、前記集合基板の切断により、前記集合基板の接地電極上に設けられた前記導電部材が切断されて前記分割接地電極上に前記電子部品より背高に設けられた分割導電部材と、前記集合基板の切断により、前記集合基板上に積層された絶縁性の樹脂層が切断されて形成され、前記電子部品が埋設されて前記分割導電部材の側面及び上端面が露出するように前記子基板上に設けられた絶縁性の分割樹脂層と、前記集合基板の切断により、前記集合基板の前記樹脂層上に積層された導電性のシールド層が切断されて前記分割樹脂層上に設けられ、前記分割導電部材の上端面を覆う導電性の分割シールド層と、を備えたことを特徴としている(請求項9)。
そして、前記分割導電部材は、平面形状を前記集合基板の前記接地電極に沿った略細長い形状とする前記導電部材が前記分割線に沿って切断されて形成されたものであることが好ましい(請求項10)。
また、前記分割導電部材は、前記集合基板に前記分割線に沿って実装された金属成形体が切断されて形成されたものであることが実用的で好ましい(請求項11)。
さらに、前記分割導電部材は、前記集合基板の少なくとも縦横の前記分割線が交差する個所に設けられた導電部材を前記分割線に沿って4分割に切断されて形成されたものであることが量産等の面から好ましい(請求項12)。
請求項1の発明によれば、第1の工程により用意される集合基板は、少なくとも各子基板の領域の境界線に沿う接地電極上に、各子基板の領域に実装される電子部品より背高に導電部材が設けられる。
そして、第2の工程により、電子部品が埋設されるように絶縁性の樹脂層が積層されて形成されて樹脂封止が施されると、電子部品より背高の導電部材は、少なくとも上端面が前記樹脂層から露出する。そのため、第3の工程によりシールド層が積層されて形成されると、シールド層は、導電部材の少なくとも上端面に接し、導電部材を介して接地電極に電気的に接続される。したがって、前記シールド層が電子部品の上面のシールドを形成し、前記導電部材が電子部品の側面のシールドを形成し、電子部品を外部の電磁界や静電から良好にシールドする。
この場合、電子部品の上面側のシールド及び側面のシールドを、集合基板のダイサーによるハーフカットを行うことなく実現することができ、従来は必須であったダイサーによるハーフカット工程は不要であり、前記ハーフカットの深さの厳密な管理が不要であり、製造が容易である。また、集合基板の電極や部品を損傷するおそれがなく、良品率が高くなる。
そして、第4の工程により、前記シールド層が形成された状態で前記分割線に沿って集合基板が切断されることにより、切断された前記シールド層及び前記導電部材により電子部品の上面及び側面を良好にシールドした複数個の回路モジュールを製造することができる。
したがって、従来のダイサーによるハーフカット工程を省き、回路モジュールを安価に高い良品率で製造することができる。また、ダイサーによるハーフカット工程を含まないので、製造工程の管理が容易になる利点もある。
請求項2の発明によれば、導電部材は、分割線に沿った紡錘形状(フットボール形状)等の平面視が分割線に沿った細長い形状の部材である。そのため、集合基板を分割線に沿って切断して得られる各回路モジュールは、切断後の導電部材の面積、すなわち、モジュール側面のシールド面積が広い。そのため、各回路モジュールのシールド効果が向上する効果も奏する。
請求項3の発明によれば、集合基板のスルーホールが球形状の導電部材の位置決め手段を形成し、前記第1の工程により、球形の導電部材を接地電極の前記スルーホールの位置に、容易に、かつ、精度よく設けることができる。
請求項4の発明によれば、金属成形体の導電部材を、実装部品の1つとして、電子部品の実装と同一の工程(第1の工程)により集合基板に実装して接地電極上に設けることができ、製造工程が簡素化してその管理が一層容易になる。
請求項5の発明によれば、集合基板を格子状(マトリクス状)に分割して多数個の回路モジュールを製造する際に、第1の工程において、導電部材が集合基板の少なくとも縦横の分割線が十字に交差する個所の接地電極上に設けられるので、樹脂層、シールド層を積層形成した後、第4の工程により集合基板を分割線に沿って切断すると、導電部材が4分割されて4つの回路モジュールのモジュール側面のシールドを形成する。
したがって、集合基板の前記分割線に沿った切断により、1つの導電部材を4分割して4つの回路モジュールを経済的に製造することができ、安価に量産できる効果を奏する。
請求項6の発明によれば、第1の工程により、導電部材は、導電性樹脂を接地電極に塗布して接地電極上に簡単に設けることができる。
請求項7の発明によれば、接地電極の導電部材が設けられる部分を前記分割線に沿って凹ませるか切り欠いているので、導電部材が前記金属成形体等で形成される場合、第1の工程により、接地電極の凹ませるか切り欠かれている部分の上に導電部材を容易に設けることができるとともに、第4の工程における分割線に沿った切断が容易に行える。また、導電部材が前記導電性樹脂で形成される場合、導電性樹脂を広がらないように接地電極上に容易に塗布することができる。
請求項8の発明によれば、第2の工程により、まず、絶縁性の樹脂層を電子部品だけでなく導電部材も埋まるように適当な厚みに積層し、その後、樹脂層を研磨、切削、切断(スライス)等の加工を施すことにより、導電部材の上端面が樹脂層から露出する厚みに調整して適切な層厚に形成することができる。この場合、樹脂層の積層形成時の層厚を厳密に管理しなくてよく、実用的である。
請求項9の発明によれば、集合基板を分割線に沿って切断して得られた子基板は電子部品が実装され、前記集合基板の接地電極上の導電部材を切断して得られた分割導電部材により側面のシールドが形成され、絶縁性の分割樹脂層の樹脂封止の上に積層された導電性の分割シールド層により上面のシールドが形成される。
したがって、前記請求項1の製造方法により製造される新規な回路モジュールを提供することができる。
請求項10の発明によれば、前記分割導電部材は、平面形状が前記集合基板の分割線に沿った略細長い形状の導電部材を前記分割線に沿って切断して形成されたものであるので、モジュール側面のシールド面積が広く、回路モジュールのシールド効果が向上する効果も奏する。
請求項11の発明によれば、集合基板に電子部品とともに実装部品の1つとして実装された金属成形体の導電部材が切断されて分割導電部材が形成されるので、回路モジュールを容易に製造できる効果も奏する。
請求項12の発明によれば、分割導電部材が集合基板の導電部材を4分割に切断して形成されるため、回路モジュールを経済的で安価に量産できる効果を奏する。
つぎに、本発明をより詳細に説明するため、実施形態について、図1〜図21にしたがって詳述する。なお、各図においては、断面を示す斜線等は適宜省略している。また、各図の同一の符号を付したものは、同一又は相当するものを示す。
(第1の実施形態)
主に請求項1、4、9、11に対応する第1の実施形態について、図1〜図5を参照して説明する。
図1は集合基板1aから回路モジュール2を製造する場合の製造工程の説明図である。図2は電子部品3及び導電部材4aが実装された状態の集合基板1aを示し、(a)は平面図、(b)は斜視図である。図3は集合基板1aに樹脂層5が設けられた樹脂封止の状態の斜視図、図4は更にシールド層6が設けられた状態の斜視図、図5は樹脂層5、シールド層6が設けられた集合基板1aを切断して形成された回路モジュール2の斜視図である。
本実施形態においては、図1に示す第1〜4の工程を経ることにより、1枚の集合基板1aから例えば6個のシールド構造の回路モジュール2を製造するものとして、以下にその製造工程を説明する。
[第一の工程]
第一の工程は用意された集合基板1aの接地電極7上に導電部材4aを設ける工程である。具体的に説明すると、まず、集合基板1aは図2の(a)、(b)に示すように、基板実装面(表面)に仮想的に引かれた縦横の分割線(破線)Lにより、例えば格子状の6個(縦2個×横3個)の子基板11の領域に区分される。また、分割線L上に連続的に(ラインパターン状に)又は、必要な個所だけに不連続に(ランド状に)、接地電極7のリフローパターンが印刷される。なお、図2においては、ラインパターンの接地電極7の一例を示す。また、接地電極7は必要に応じて、スルーホール等を介して集合基板1aの裏面の接地電極等に接続される。
つぎに、部品の自動実装により、各子基板11aの領域に1つ又は複数個の電子部品3が実装される。このとき、本実施形態では、請求項4に対応するため、実装部品(チップ部品)の1つとして、例えばCRチップに類似した角柱状(平面視が正方形又は矩形)であって、他のチップ部品(電子部品3)より背高の金属成形体の導電チップが、前記分割線Lに沿って設定されたシールド間隔で接地電極7上に実装される。
そして、リフロー半田付けの処理により接地電極7上に前記金属成形体の導電チップを半田付けすることにより、前記金属成形体が各子基板11の領域に実装された電子部品3より背高の導電部材4aを形成し、導電部材4aが各子基板11の電子部品3を囲むように接地電極7上に設けられる。そのため、導電部材4aにより電子部品3の側面のシールドが形成される。
この場合、部品実装の工程により、電子部品3と同様にして導電部材4aが接地電極7上に設けられるので、導電部材4aを設ける工程を別途用意する必要がなく、製造工程が簡素化して回路モジュール2の製造が容易に行える。
ところで、導電部材4aとしての前記導電チップは、例えば矩形の金属柱であってもよいが、金属柱の切断は容易でないので、中空の金属パイプであることが好ましく、また、金属以外の切断が容易な導電性部材のチップであってもよい。また、前記導電チップの配置数や配置間隔はシールド効果等を考慮して適当に設定すればよく、各子基板11の領域の縦と横とで前記導電チップの大きさや前記配置数、前記配置間隔を異ならせてもよい。さらに、導電部材4aは、分割線L上の接地電極7だけでなく、特性改善等の必要に応じて、各子基板11の領域にも実装されていても良い。
[第2の工程]
第2の工程は樹脂封止の工程であり、図3に示すように、電子部品3や導電部材4aが設けられた集合基板1a上に、電子部品3が埋没して導電部材4aの少なくとも上端面が露出するように、熱硬化性の樹脂や紫外線硬化性の樹脂等からなる絶縁性の樹脂層5を形成して樹脂封止を行う。
この第2の工程においては、導電部材4aの上端面が露出するように層厚を正確に管理して樹脂封止を行ってもよいが、製造管理を容易にする等のため、樹脂封止の工程(図1の第2の工程の1)と表面加工の工程(図1の第2の工程の2)の2段階の工程としても良い。まず前記樹脂封止の工程により、例えば、適当なダム材で囲いを形成し、その中にフィル材を塗布等して充填したり、電子部品3及び導電部材4aをプリプレグの層に埋設して熱硬化等して固化したりして、適当な厚さの封止フィル層や封止プリプレグ層を形成する。つぎに、前記表面加工の工程により、それらの層の上面(表面)側に導電部材4aの上端面が露出するまで研磨、切削、切断(スライス)等の加工を施して樹脂層5を形成する(請求項8対応)。なお、前記表面加工の具体的な方法としては、例えば、太いダイサーで直線的に削っていく方法、グラインダーを用いて研磨する方法、エンドミル等の切削工具を用いて、面を削り取っていく方法がある。一方、導電部材4aの上端面が露出するように層厚を正確に管理して樹脂封止を行う場合は、前記研磨の工程が省ける利点がある。
[第3の工程]
第3の工程は、図4に示すように樹脂層5上に導電性のシールド層6を形成する工程であり、シールド層6は、例えば銀ペースト等の導電性ペーストの吹き付け塗装やめっき、金属箔の印刷や貼り付け等により簡単に形成される。このとき、シールド層6は導電部材4aの上端面に電気的に結合され、電子部品3の上面のシールドを形成する。
なお、シールド層6を銀ペースト等の導電性ペーストで吹き付け塗装して形成する場合は、平面に塗装するだけなので、均一に塗ることができ、スピンコータ等、特殊設備が不要になる利点がある。また、印刷や金属箔の貼り付けによりシールド層6を形成すると、工程作業が簡単になって製造コストが安価になる。ところで、金属箔と樹脂層5との貼り合せ方法としては、熱プレス、超音波溶着、導電接着等が考えられる。また、金属箔を貼る代わりに、銅箔付きのプリプレグで樹脂層5及びシールド層6を形成することも可能であり、この場合も製造コストが安価になる。
[第4の工程]
第4の工程は、シールド層6が形成された集合基板1aをダイサーカットにより分割線Lに沿って切断し、図5に示すように、分割シールド層61及び分割導電部材41aにより子基板11の電子部品3をシールドする構造の回路モジュール2を製造する工程である。
したがって、本実施形態の場合、第1の工程により、集合基板1aの少なくとも各子基板11の領域の分割線(境界線)L上に沿う接地電極7上に、各子基板11の領域に実装される電子部品3より背高に導電部材4aが設けられ、第2の工程により、導電部材4aの上端面が露出するように絶縁性の樹脂層5が形成され、第3の工程により、その上にシールド層6が積層されるため、シールド層6及び導電部材4aが接地電極7に電気的に接続され、従来は必須であった集合基板のハーフカットを行うことなく、電子部品3の上面及び側面のシールドが形成される。さらに、第4の工程により、前記分割線Lに沿って集合基板1aがダイサーカットされることにより、電子部品3を外部の電磁界や静電からシールドする構造の6個の回路モジュール2が一度に製造される(請求項1対応)。
そして、各回路モジュール2は、子基板11上に電子部品3が実装され、その電子部品3を分割導電部材41aが囲み、子基板11上に、分割導電部材41aの側面が露出した分割樹脂層51、分割導電部材41aに電気的に接合した分割シールド層61を積層した構造であり、分割シールド層61及び分割導電部材41aにより子基板11の電子部品3を外部の電磁界や静電からシールドすることができる(請求項9対応)。
この場合、各回路モジュール2は、電子部品3の上面側のシールド及び側面のシールドを、集合基板1aのハーフカットを行うことなく実現される。そして、各回路モジュール2の製造に際し、従来は必須であったダイサーによるハーフカット工程が不要であるので、ハーフカットの深さの厳密な管理が不要であり、容易に製造できる。また、集合基板1aの電極や部品を損傷するおそれがなく、良品率を高くすることができる。なお、ダイサーによるハーフカットを行う場合には、基板の厚みが薄くなればなる程、加工が困難になるという欠点があるが、本発明は、そのようなハーフカットを行わないので集合基板1aの厚みが薄くなっても何ら問題がない。
また、導電部材4aは集合基板1aの接地電極7上にどのようにして形成してもよいが、本実施形態においては、導電部材4aを電子部品3のようなチップ部品に類似した形状の金属成形体とし、電子部品3と一緒に部品実装の工程で成形したため、導電部材4a及びそれを分割した分割導電部材41aの製造工程が簡素化してその管理が一層容易になる利点もある。
さらに、導電部材4a(分割導電部材41a)を分割線L上の任意の位置(適当な位置)に設けることことができるので、シールド層6(分割シールド61)を所望の部分(シールド効果の高い部分)に設けて有効に接地し、回路モジュール2の高周波特性等を向上できる利点もある。さらに、分割導電部材41aが1つの導電チップを分割して形成されるので回路モジュール2における占有面積が少なくなり、回路モジュール2の高密度実装が可能になる利点もある。
また、分割導電部材41aが導電チップで形成されるので、接地電極7の幅を導電チップの幅以下にすることにより、リフロ−後のチップの位置精度を上げることができる利点もある。加えて、接地電極7のラインを回路モジュール2の外形に沿って形成することで、導電チップの実装位置を、接地電極7のライン上で自由に選ぶことができ、レジストマスクを形成した場合にも、レジストマスクの変更のみで導電チップの実装位置を容易に変えることができる利点もある。
さらに、導電部材4aは、平面視が正方形の角柱状或いは平面視が円形の円柱状であってもよいが、本実施形態の場合、図2に示すように分割線Lに沿った平面視が細長い矩形状であるので、電子部品3を囲む分割導電部材41aの面積、すなわちモジュール側面ののシールド面積が広く、シールド効果が向上する利点がある。
(第2の実施形態)
請求項7に対応する第2の実施形態について、図6〜図8を参照して説明する。
図6は集合基板1bの平面図、図7は図6の破線で囲んだ部分の断面図、図8は図6のA−A線の断面図である。なお、図8においては、集合基板1bの電子部品3等は省いている。
本実施形態においては、前記第1の実施形態で説明した第1〜4の工程により、1枚の集合基板1bから、前記第1の実施形態の回路モジュール2と同様の4個(2×2)のシールド構造の回路モジュールを製造する。
そして、本実施形態が前記第1の実施形態と最も異なる点は、第1の工程において、集合基板1bの接地電極7の略分割線Lを中心線とする狭い一定幅の部分が、分割線Lに沿って切り欠いた状態に形成され、図6及び図7に示すように分割線Lに沿った細い溝8aが形成される点である。なお、溝8aは、実施形態においては接地電極7を完全に切り欠いて形成されているが、U字やV字の断面に凹ませて形成されていてもよい。また、溝8aは、集合基板1bのリフローパターン形成時に溝8aのスリットをエッチングにより同時に形成するか、又は、前記リフローパターンにしたがって接地電極7を形成した後、接地電極7を削って形成する。
この場合、例えば前記の部品の自動実装により、前記導電部材4aは図6、図8に示すように溝8aを跨ぐようにして接地電極7上に設けられ、リフロー半田付けの処理により、図7に示すように半田9によって接地電極7に取り付けられる。
そして、第4の工程により、前記溝8aがダイサーのガイド溝を形成し、分割線Lに沿った集合基板1bのダイサーカットが容易に行える利点がある。
(第3の実施形態)
集合基板1cに球形状の導電部材4bを設ける第3の実施形態について、図9〜図11を参照して説明する。
図9は集合基板1cから回路モジュール2を製造する場合の製造工程の説明図である。図10は電子部品3及び導電部材4bが実装された状態の集合基板1cの平面図、図11は図10の導電部材4bの部分の拡大した断面図である。
本実施形態において、前記第1、第2の実施形態と最も異なる点は、集合基板1cの導電部材4bが球形状である点である。
この球形状の導電部材4bは、第1の工程において、例えば、電子回路3等の他のチップ部品の実装とは別個に、金属ペーストの落とし込み等によって複数個同時に集合基板1cに実装されて電子回路3等より背高に分割線Lに沿って設けられるか、球状の導電チップを用意し、自動実装により電子回路3等の他のチップ部品と一緒に実装して電子回路3等より背高に分割線Lに沿って設けられ、他の部品と同時にリフロー半田付けされる。
そして、導電部材4bを形成した後、第2の工程により樹脂層5を設け、第3の工程によりシールド層6を設け、第4の工程により集合基板1cを切断して各回路モジュール2を製造する。なお、図9の41bは分割導電部材である。
(第4の実施形態)
第3の実施形態の変形例であって、請求項2に対応する第4の実施形態について、図12及び図13を参照して説明する。
図12は集合基板1cの平面図、図13はその導電部材4cの形状を示す断面図であり、(a)は一例を示す断面図、(b)は他の例を示す断面図である。
本実施形態の場合、前記第1の工程において、導電部材4cは図13に示すように平面形状が分割線Lに沿った略細長い楕円形である。すなわち、導電部材4cは、球形状でなく、図13(a)に示す紡錘形状(フットボール形状)又は同図(b)に示すような扁平な半球形状等である。この場合、第1の実施形態の導電部材4aと同様、回路モジュールに分割したときに、電子部品3を囲む分割導電部材の面積、すなわちモジュール側面のシールド面積が球形状の場合より広く、シールド効果が向上する利点がある。
(第5の実施形態)
請求項3に対応する第5の実施形態について、前記第3の実施形態の図11に対応する図14を参照して説明する。
図14に示すように、本実施形態においては、導電球からなる球形状の導電部材4bは集合基板1cの接地電極7を貫通したスルーホール10上に、集合基板1c上の電子部品3等より背高に設けられ、その後、リフロー半田の処理によって接地電極7に半田9により半田付けされる。
この場合、導電部材4bはスルーホール10が位置決め手段として作用し、スルーホール10上に精度良く容易に設けることができ、導電部材4bを電子部品3等の他の部品との間隔を詰めて集合基板1cに設けることができるようになるので、集合基板1cの実装密度を高めることができる利点がある。
(第6の実施形態)
請求項5に対応する第6の実施形態について、図15〜図17を参照して説明する。
図15は電子部品3及び導電部材4dが実装された状態の集合基板1dの平面図、図16はその一部の拡大図、図17は集合基板1dを切断して子基板11に分割した状態の部分平面図である。
本実施形態においては、前記第1の工程により用意される集合基板1dは、図16、図17から明らかなように、各子基板11の領域は縦横の分割線Lにより集合基板1dを格子状に分割するように集合基板1dに形成され、しかも、他のチップ部品(電子部品3)より背高の金属成形体の導電チップからなる導電部材4dが前記縦横の分割線Lが交差する個所の接地電極7上に設けられる。なお、導電部材4dは前記交差する個所以外にも設けられていてもよい。
そして、第2の工程により集合基板1d上に前記樹脂層5を設け、第3の工程により前記樹脂層5上に前記シールド層6を設けた後、第4の工程により、集合基板1dをダイサーカットにより分割線Lに沿って切断して回路モジュールを製造すると、その子基板11は図17に示すように、電極部材4dを4分割して形成された分割導電部材41cが分割接地電極71上に設けられて、電子部品3の側面シールド(モジュール側面のシールド)を形成する。
したがって、本実施形態の場合、集合基板1dの導電部材4dを4分割して4つの回路モジュールを経済的に製造することができ、安価に量産できる効果を奏する。なお、導電部材4dは例えば導電部材4bのような球形状や、導電部材4cのような平面形状が集合基板1dの分割線Lに沿った略細長い楕円形状等であってもよい。
(第7の実施形態)
請求項6に対応する第7の実施形態について、図18及び図19を参照して説明する。
図18は電子部品3及び導電部材4eが設けられた状態の集合基板1eの平面図、図19はその一部の断面図である。
本実施形態においては、前記第1の工程において、接地電極7に沿って導電性樹脂(ダム材)を塗布し、硬化して接地電極7上に一体に導電部材4eを設ける。
そして、前記第2の工程により、電子部品や導電部材4eが設けられた集合基板1eの上から絶縁樹脂(フィル材)を塗布して充填し、硬化して絶縁性の樹脂層を形成し、その後、樹脂層の表面を研磨等して導電部材4eの端面を露出する。
さらに、前記第3の工程により、シールド層を吹き付け塗装や印刷、金属箔の貼付により形成した後、前記第4の工程により、ダイサーを使って集合基板1eを切断し、回路モジュールを製造する。
この場合、製造された回路モジュールは、導電性樹脂の導電部材4eを分割して形成された分割導電部材が、接地電極7を分割して形成された子基板11の接地電位のランド(分割接地電極)に接続されて側面シールドを形成し、また、前記分割導電部材の露出した端面にシールド層を分割して形成された分割シールド層が接続されて上面シールドを形成し、前記第1ないし第6の実施形態と同様の効果を奏する。
そして、回路モジュールの上面(表面)は、前記樹脂層の研磨等の加工によって平坦になる。また、前記シールド層は、銀ペースト等導電性ペーストで吹き付け塗装で形成する場合は、平面に塗装するだけなので、容易に均一に塗って形成することができ、スピンコータ等の特殊設備は不要である。前記シールド層は、印刷により安価に形成することも可能であり、金属箔等を樹脂層平面に貼り付けて安価に形成することも可能である。その場合、金属箔と樹脂との貼り合せは熱プレス、超音波溶着、導電接着等で行えばよい。
ところで、本実施形態においても、図19に示すように、接地電極7の中央部に前記第2の実施形態の溝8aと同様の細い溝8bが接地電極7に沿って形成される。なお、溝8bは接地電極7を完全に切り欠いて形成されるか、U字やV字の断面に凹ませて形成される。その形成手法は、溝8aと同様である。
この場合、溝8bによって導電性樹脂の溜まりが接地電極7の中央部に形成され、導電性樹脂が外側に濡れ広がるのを防ぐことができる。また、溝8bが接地電極7を完全に切り欠いて形成される場合、子基板11に分割する際に接地電極7の銅箔を切らずに済み、切断が容易になる利点もある。なお、溝8bは導電性樹脂を塗布する際の基準にもなり、導電性樹脂の塗布精度が向上する利点もある。
(第8の実施形態)
第7の実施形態の変形例について、図19に対応する図20を参照して説明する。
本実施形態においては、図20に示すように、図19の分割線Lに沿って接地電極7及び集合基板1eがVカットされ、図20の溝8bに代えてVカット形状の溝8cが形成される。
この場合、溝8cによって導電性樹脂の溜まりが接地電極7の中央部に形成され、導電性樹脂が外側に濡れ広がるのを防ぐことができる。また、集合基板1eもVカットの切り込みが入っているので、子基板11に分割する際に接地電極7の銅箔を切らずに済むだけでなく集合基板1eの切断も容易に行え、集合基板1eを一層容易に子基板11に分割できる。なお、溝8cも導電性樹脂を塗布する際の基準になり、導電性樹脂の塗布精度が向上する利点もある。なお、前記Vカットは、例えば先端がV型の円盤を回転させて削ることにより容易に形成できる。
そして、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行なうことが可能であり、例えば、集合基板1a〜1e、導電部材4a〜4e、樹脂層5、シールド層6の寸法や、集合基板1a〜1eの分割格子の縦横の数等はどのようであってもよく、集合基板1a〜1eは1列に分割されるものであってもよい。また、各実施形態の集合基板1a〜1eの接地電極7は分割線Lに沿って不連続に形成されていてもよく、具体的には、例えば第1の実施形態の集合基板1aの接地電極7は図21に示すように分割線Lに沿った不連続なランドに形成されていてもよい。
さらに、集合基板1a〜1e、導電部材4a〜4e、樹脂層5、シールド層6等の材質は、どのようであってもよい。
そして、本発明は、高周波回路モジュール等の種々のこの種の回路モジュールの製造に適用できる。
第1の実施形態の製造工程の説明図である。 図1の集合基板を示し、(a)は平面図、(b)は斜視図である。 図1の集合基板の樹脂封止の状態の斜視図である。 図1の集合基板のシールド層が設けられた状態の斜視図である。 図1の集合基板を切断して形成された回路モジュールの斜視図である。 第2の実施形態の集合基板の平面図である。 図6の一部の断面図である。 図6の他の一部の断面図である。 第3の実施形態の製造工程の説明図である。 図9の集合基板の平面図である。 図10の一部の拡大断面図である。 第4の実施形態の集合基板の平面図である。 図12の導電部材の形状を示す断面図であり、(a)は一例を示す断面図、(b)は他の例を示す断面図である。 第5の実施形態の集合基板の一部の拡大断面図である。 第6の実施形態の集合基板の平面図である。 図15の一部の拡大図である。 図15の集合基板を子基板に分割した状態の部分平面図である。 第7の実施形態の集合基板の平面図である。 図18の一部の断面図である。 第8の実施形態の集合基板の一部の断面図である。 接地電極の他の例を示す集合基板の平面図である。 従来例の製造工程の説明図である。
符号の説明
1a〜1e 集合基板
2 回路モジュール
3 電子部品
4a〜4e 導電部材
5 樹脂層
6 シールド層
7 接地電極
11 子基板
41a〜41c 分割導電部材
51 分割樹脂層
61 分割シールド層
71 分割接地電極
L 分割線

Claims (12)

  1. 電子部品を実装した複数個の子基板に分割される基板であって、少なくとも前記各子基板の領域の境界線である分割線上に接地電極が形成される集合基板を用意し、前記各子基板の領域に実装された前記電子部品より背高の導電部材を前記電子部品を囲むように前記接地電極上に設ける第1の工程と、
    前記集合基板上に、前記電子部品が埋設されて前記導電部材の少なくとも上端面が露出するように絶縁性の樹脂層を形成する第2の工程と、
    前記絶縁性の樹脂層上に導電性のシールド層を形成する第3の工程と、
    前記シールド層が形成された前記集合基板を前記分割線に沿って切断し、切断された前記シールド層及び前記導電部材により前記電子部品をシールドする構造の複数個の回路モジュールを得る第4の工程と、
    を含むことを特徴とする回路モジュールの製造方法。
  2. 前記第1の工程において、前記導電部材は平面形状が前記分割線に沿った略細長い形状であることを特徴とする請求項1に記載の回路モジュールの製造方法。
  3. 前記第1の工程において、前記導電部材は球形状であり、前記集合基板の前記接地電極を貫通したスルーホール上に設けられることを特徴とする請求項1に記載の回路モジュールの製造方法。
  4. 前記第1の工程において、前記導電部材は前記集合基板に実装される金属成形体であることを特徴とする請求項1ないし3のいずれかに記載の回路モジュールの製造方法。
  5. 前記第1の工程において、前記各子基板の領域は縦横の分割線により前記集合基板を格子状に分割するように前記集合基板に形成され、前記導電部材は少なくとも前記縦横の分割線が交差する個所に設けられ、 前記第4の工程における前記集合基板の切断により前記縦横の分割線が交差する個所の導電部材が4分割されることを特徴とする請求項1ないし4のいずれかに記載の回路モジュールの製造方法。
  6. 前記第1の工程において、前記導電部材は前記接地電極に導電性樹脂を塗布して前記接地電極上に設けられることを特徴とする請求項1又は2に記載の回路モジュールの製造方法。
  7. 前記第1の工程において、前記接地電極の前記導電部材が設けられる部分は前記分割線に沿って凹ませるか切り欠かれていることを特徴とする請求項1ないし6のいずれかに記載の回路モジュールの製造方法。
  8. 前記第2の工程において、前記絶縁性の樹脂層は前記導電部材の上端面が露出するように加工して厚みが調整されることを特徴とする請求項1ないし7のいずれかに記載の回路モジュールの製造方法。
  9. 集合基板を分割線に沿って切断して形成され電子部品が実装された子基板と、
    前記集合基板の切断により、前記集合基板の前記接地電極を分割して形成された分割接地電極と、
    前記集合基板の切断により、前記集合基板の前記接地電極上に設けられた導電部材が切断されて前記分割接地電極上に前記電子部品より背高に設けられた分割導電部材と、
    前記集合基板の切断により、前記集合基板上に積層された絶縁性の樹脂層が切断されて形成され、前記電子部品が埋設されて前記分割導電部材の側面及び上端面が露出するように前記子基板上に設けられた絶縁性の分割樹脂層と、
    前記集合基板の切断により、前記集合基板の前記樹脂層上に積層された導電性のシールド層が切断されて前記分割樹脂層上に設けられ、前記分割導電部材の上端面を覆う導電性の分割シールド層と、
    を備えたことを特徴とする回路モジュール。
  10. 前記分割導電部材は、平面形状を前記集合基板の前記接地電極に沿った略細長い形状とする前記導電部材が前記分割線に沿って切断されて形成されたものであることを特徴とする請求項9に記載の回路モジュール。
  11. 前記分割導電部材は、前記集合基板に前記分割線に沿って実装された金属成形体が切断されて形成されたものであることを特徴とする請求項9又は10に記載の回路モジュール。
  12. 前記分割導電部材は、前記集合基板の少なくとも縦横の前記分割線が交差する個所に設けられた前記導電部材が前記分割線に沿って4分割に切断されて形成されたものであることを特徴とする請求項9ないし11のいずれかに記載の回路モジュール。
JP2008129041A 2008-05-16 2008-05-16 回路モジュールの製造方法及び回路モジュール Withdrawn JP2009277954A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008129041A JP2009277954A (ja) 2008-05-16 2008-05-16 回路モジュールの製造方法及び回路モジュール

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008129041A JP2009277954A (ja) 2008-05-16 2008-05-16 回路モジュールの製造方法及び回路モジュール

Publications (1)

Publication Number Publication Date
JP2009277954A true JP2009277954A (ja) 2009-11-26

Family

ID=41443093

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008129041A Withdrawn JP2009277954A (ja) 2008-05-16 2008-05-16 回路モジュールの製造方法及び回路モジュール

Country Status (1)

Country Link
JP (1) JP2009277954A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812385B2 (en) 2015-05-25 2017-11-07 Panasonic Intellectual Property Management Co., Ltd. Electronic component package including electronic component, metal member, and sealing resin
CN107535081A (zh) * 2015-05-11 2018-01-02 株式会社村田制作所 高频模块
KR20180087844A (ko) * 2017-01-25 2018-08-02 가부시기가이샤 디스코 반도체 패키지의 제조 방법
WO2024099380A1 (zh) * 2022-11-08 2024-05-16 北京唯捷创芯精测科技有限责任公司 一种集成式芯片封装方法、封装单元、基板及电子产品

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107535081A (zh) * 2015-05-11 2018-01-02 株式会社村田制作所 高频模块
JPWO2016181954A1 (ja) * 2015-05-11 2018-02-15 株式会社村田製作所 高周波モジュール
US10772244B2 (en) 2015-05-11 2020-09-08 Murata Manufacturing Co., Ltd. High-frequency module
US9812385B2 (en) 2015-05-25 2017-11-07 Panasonic Intellectual Property Management Co., Ltd. Electronic component package including electronic component, metal member, and sealing resin
KR20180087844A (ko) * 2017-01-25 2018-08-02 가부시기가이샤 디스코 반도체 패키지의 제조 방법
KR102334782B1 (ko) * 2017-01-25 2021-12-02 가부시기가이샤 디스코 반도체 패키지의 제조 방법
WO2024099380A1 (zh) * 2022-11-08 2024-05-16 北京唯捷创芯精测科技有限责任公司 一种集成式芯片封装方法、封装单元、基板及电子产品

Similar Documents

Publication Publication Date Title
JP5480923B2 (ja) 半導体モジュールの製造方法及び半導体モジュール
CN102760667B (zh) 形成双面电磁屏蔽层的半导体封装方法及构造
CN102111968B (zh) 多层布线基板的制造方法及多层布线基板
JP4968255B2 (ja) 中継基板とその製造方法およびそれを用いた立体回路装置
US7745910B1 (en) Semiconductor device having RF shielding and method therefor
CN105140207B (zh) 半导体装置
TWI520661B (zh) 電路模組及其製造方法
JP6449837B2 (ja) 無線モジュール及び無線モジュールの製造方法
US20130271928A1 (en) Circuit module and method of manufacturing the same
US8772088B2 (en) Method of manufacturing high frequency module and high frequency module
US9161483B2 (en) Electronic module and method of manufacturing electronic module
CN102610591A (zh) 半导体模块
US20170098637A1 (en) Circuit module and method for manufacturing the same
JP2010010441A (ja) 回路モジュールの製造方法および回路モジュール
JP2013058513A (ja) 高周波モジュールおよびその製造方法
KR20170067947A (ko) 측면 차폐부를 가지는 반도체 패키지 및 제조 방법
CN104718802A (zh) 印刷电路板及其制造方法
JP2015072935A (ja) 回路モジュール及びその製造方法
JP2009277954A (ja) 回路モジュールの製造方法及び回路モジュール
CN105280624A (zh) 电子装置模块及其制造方法
US6512288B1 (en) Circuit board semiconductor package
JPWO2009110355A1 (ja) 実装構造およびその製造方法
CN105304580A (zh) 半导体装置及其制造方法
CN105722299A (zh) 中介基板及其制法
WO2020110578A1 (ja) モジュール

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20110802