JP2009277842A - インダクタ素子、集積回路装置、及び、三次元実装回路装置 - Google Patents

インダクタ素子、集積回路装置、及び、三次元実装回路装置 Download PDF

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Abstract

【課題】 インダクタ素子、集積回路装置、及び、三次元実装回路装置に関し、コイルの開口部にも配線を通して配線の利用効率を高める。
【解決手段】 互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素１，２を設け、各コイル要素１（２）を異なった層準に形成したコイル要素２（１）に接続することにより１つのコイルを構成する。
【選択図】 図１

Description

本発明はインダクタ素子、集積回路装置、及び、三次元実装回路装置に関するものであり、特に、ＩＣベアチップやプリント基板等の基板間の通信を磁気的に行うためのインダクタ素子を他の配線の配置に多大の影響を与えることなく形成するための構成に特徴のあるインダクタ素子、集積回路装置、及び、三次元実装回路装置に関するものである。
近年、携帯用電子機器等の小型化に伴って半導体集積回路装置等の高密度実装が求められており、それに応えるために複数の半導体チップを三次元的に積層する三次元実装が試みられている。
このような三次元実装半導体集積回路装置においては、各半導体チップ間で信号のやり取りを行うために、一般的には各半導体チップ間をマイクロバンプで接続することになる。しかし、３つ以上の半導体チップを積層させる場合には、中間に設ける半導体チップにチップを貫通するスルービアを形成する必要がある。このような半導体チップを貫通するスルービアを形成するためには、複雑な製造工程を必要とするとともに、高い加工精度が要求される。
また、他の方法としては、半導体チップ間を容量性結合により電気的に接続することも提案されている。この場合も、半導体チップが２つの場合には問題はないものの、３つ以上になると信号の伝送効率が急激に低下する。それを補うためには出力を大きくする必要があるので、消費電力が増大するという問題がある。
さらに、他の方法として、半導体チップにアンテナを搭載することによってチップ間通信を行うことも提案されている。しかし、この場合も半導体チップが３つ以上になると伝送効率が低下するという問題がある。
即ち、半導体チップは、不純物ドープ領域を形成したシリコン基板上に、酸化膜や窒化膜等の層間絶縁膜を設けて多層配線構造を形成しているため、アンテナで発生した電界が半導体チップを通過する場合に、不純物ドープ領域、シリコン基板、酸化膜及び窒化膜等の互いに異なった誘電率を有する領域を通過することになる。電界が異なった誘電率を有する膜を通過する場合には、その界面で反射が生じるため伝送効率が低下することになる。
そこで、本発明者らは、ＬＳＩ（集積回路装置）チップのチップ上の配線により形成されるコイルを介して積層実装されたチップ間で誘導結合による磁界による通信を行うことを提案している（例えば、特許文献１乃至特許文献７、及び、非特許文献１乃至非特許文献８参照）。
ここで、本発明者等の提案による磁界通信型三次元実装集積回路装置を説明する。
図１１は、本発明者等の提案による磁界通信のためのコイルの構成説明図であり（例えば、非特許文献２のＦｉｇ．２参照）、図１１（ａ）は概念的斜視図であり、図１１（ｂ）は概念的投影平面図である。
図に示すように、中層と上層とに投影的にほぼ重なる２対ずつの矩形スパイラル状コイルパターンを金属配線を利用して形成し、ビアによって上下の矩形スパイラル状コイルパターンを交互に接続して一つのコイルを構成するものである。具体的には、Ａ点からコイルの配線を辿ると、例えば、下層金属配線でＡ点から線を引き出し（一点鎖線）、ビア（菱形）で中層金属配線に接続し、中層金属配線を時計周りに１周巻いたのち（点線）、ビア（四角）で上層金属配線と接続する。上層金属配線を時計周りに２巻きしたのち（実線）、ビア（四角）で中層金属配線と接続して中層金属配線を時計周りに２巻きし（点線）、ビア（四角）で再び上層金属配線と接続し、上層金属配線を時計周りに１巻きして（実線）、Ｂ点に引出している。
また、本発明者等はこの様なコイルを利用した磁界通信において、送信側コイルから信号が１：１に対向する受信側コイルだけではなく、この受信側コイルに隣接配置された受信側コイルにも入力されるクロストークに関しても検討を行っている。この検討によれば、隣接するコイルを間隔を所定の間隔に設定することにより、磁束密度Ｂを受信コイル内で積分した値が０になること、即ち、クロストークを防止することができることを見いだしている（例えば、特許文献４参照）。
さらに、本発明者等は、このような一対の対向するコイル間に周辺配線を配置した場合に、信号の伝送効率に与える周辺配線の影響も検討している（例えば、非特許文献８参照）。この検討結果によれば、通常のバスラインのように一方向に延在する周辺配線は伝送効率に殆ど影響を与えないことを確認している。但し、閉回路を構成するような配線パターンの場合には、コイルからの磁界により周辺配線に渦電流が発生して、この渦電流が伝送効率を妨げる原因となる。
特開２００５−２２８９８１号公報 特開２００５−３４８２６４号公報 特開２００６−０５０３５４号公報 特開２００６−０６６４５４号公報 特開２００６−１０５６３０号公報 特開２００６−１７３９８６号公報 特開２００６−１７３４１５号公報 Ｄ．Ｍｉｚｏｇｕｃｈｉ ｅｔ ａｌ，"Ａ １．２Ｇｂ／ｓ／ｐｉｎ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｂａｓｅｄ ｏｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｓｉｇｎａｌｉｎｇ（ＩＩＳ）"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，"Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅｓｉｇｎ ｏｆ Ｔｒａｎｓｃｅｉｖｅｒ Ｃｉｒｃｕｉｔ ａｎｄ Ｉｎｄｕｃｔｏｒ Ｌａｙｏｕｔ ｆｏｒ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"， Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４６−２４９，Ｊｕｎ．２００４ Ｎ．Ｍｉｕｒａ ｅｔ ａｌ，"Ｃｒｏｓｓ Ｔａｌｋ Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ ｉｎ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ"，ｉｎ Ｐｒｏｃ．ＩＥＥＥ Ｃｕｓｔｏｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＣＩＣＣ’０４），ｐｐ．９９−１０２，Ｏｃｔ．２００４ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｈ．Ｔｓｕｊｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １９５Ｇｂ／ｓ １．２Ｗ ３Ｄ−Ｓｔａｃｋｅｄ Ｉｎｄｕｃｔｉｖｅ Ｉｎｔｅｒ−Ｃｈｉｐ Ｗｉｒｅｌｅｓｓ Ｓｕｐｅｒｃｏｎｎｅｃｔ ｗｉｔｈ Ｔｒａｎｓｍｉｔ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ Ｓｃｈｅｍｅ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０５），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００５ Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｋ．Ｎｉｉｔｓｕ，Ｙ．Ｎａｋａｇａｗａ，Ｍ．Ｔａｇｏ，Ｍ．Ｆｕｋａｉｓｈｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ １Ｔｂ／ｓ ３Ｗ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｔｒａｎｓｃｅｉｖｅｒ ｆｏｒ Ｉｎｔｅｒ−Ｃｈｉｐ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｌｉｎｋ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０６），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４２４−４２５，Ｆｅｂ．２００６ Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ， ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ ０．１４ｐＪ／ｂ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｉｎｔｅｒ−Ｃｈｉｐ Ｄａｔａ Ｔｒａｎｓｃｅｉｖｅｒ ｗｉｔｈ Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ Ｐｒｅｃｉｓｅ Ｐｕｌｓｅ Ｓｈａｐｉｎｇ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００７ Ｎ．Ｍｉｕｒａ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａｎ １１Ｇｂ／ｓ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ ｗｉｔｈ Ｂｕｒｓｔ Ｔｒａｎｓｍｉｓｓｉｏｎ"，ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ０８），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２９８−２９９，Ｆｅｂ．２００８ Ｋ．Ｎｉｉｔｕ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｋ．Ｏｓａｄａ，Ｎ．Ｉｒｅｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ｉｎｔｅｒｆｅｒｅｎｃｅ ｆｒｏｍ Ｐｏｗｅｒ／Ｓｉｇｎａｌ Ｌｉｎｅｓ ａｎｄ ｔｏ Ｓｒａｍ Ｃｉｒｃｕｉｒｓ ｉｎ ６５ｎｍ ＣＭＯＳ Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｌｉｎｋ"，ＩＥＥＥ Ａｓｉａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１３１−１３４，Ｎｏｖ．２００７
しかし、こうした従来の構成のコイルでは、同一平面で巻回するスパイラルパターンを形成しているので、同じ層の他の金属配線がコイルを横断できない。したがって、コイルの中央に配線が使われていない領域（開口部）が存在しても、この領域を活用できず、配線はコイルの回りを迂回しなければならないという問題がある。
図１２は、コイルと周辺配線との関係を示す概念的投影平面図であり、この場合には、上層金属配線と中層金属配線とを交互に接続することによって迂回パターンを形成した例を示している。このように、従来の構成のコイルを用いると、集積回路の配線の利用効率が低下するという問題があった。
したがって、本発明は、コイルの開口部にも配線を通して配線の利用効率を高めることを目的とする。
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。なお、図における符号３はコイル要素を接続する接続ビアである
図１参照
上記課題を解決するために、本発明は、インダクタ素子であって、互いに上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素１，２を設け、各コイル要素１（２）を異なった層準に設けたコイル要素２（１）に接続することにより１つのコイルを構成する。なお、本願明細書において「層準」とは、同じ階層の配線層が存在する層を意味する。
このように、各層準のそれぞれに各主配線方向に沿うコイル要素１，２を設けることによって、各層準においてコイルの中央部においてコイル要素１，２の延在方向と異なる方向が開放された平面を構成するので、コイル要素１，２の延在方向に沿って開口部を通過するように周辺配線を配置することが可能になる。特に、各コイル要素１（２）としては、中央部を挟んで対向する少なくとも主要部が直線状のコイル要素１，２が典型的なものである。
この１つのコイルは、互いの主配線方向が直交する２つの層準のコイル要素１，２により構成しても良い。この場合、各コイル要素１，２を全て直線状の配線パターンから構成しても良いし、或いは、コイル要素１，２の少なくとも一部を、直線状の主配線パターンと折線状の副配線パターンにより構成しても良い。
さらには、各コイル要素１，２を、直線状の主配線パターンと直線状の主配線パターンの両端に接続されるとともに、中央部に向かって４５°折れ曲がった折れ曲がりパターンとにより構成しても良く、投影平面パターンが八角形状のスパイラルパターンからなる一つのコイルを構成することができる。このように、円形パターンに近づけることによって、コイルの性能を向上することができる。
また、１つのコイルを互いの主配線方向が直交する２つの層準のコイル要素１，２により構成されるサブコイルを２つ積層して構成しても良い。この場合、サブコイルの内の第１のサブコイルが内側に向かって巻回し、サブコイルの内の第２のサブコイルが外側に向かって巻回するようにすれば良く、同じ専有面積で２倍のインダクタンスを得ることができる。
さらに、１つのコイルを、互いの主配線方向が順次４５°傾斜する４つの層準に設けた少なくとも主要部が直線状のコイル要素１，２を、４つの層準間を隣接する層準を上下方向の一つの方向に沿って順次接続して構成しても良い。この場合も八角形状のスパイラルパターンからなる一つのコイルを構成することができるので、コイルの性能を向上することができる。
上述の各１つのコイルの中央部には、各層準の主配線方向に沿った周辺配線が配置することが望ましく、それによって、配線密度を向上することができるので、集積度向上に寄与することができる。
上述の構成のインダクタ素子の典型的形態は、半導体集積回路装置となる半導体チップに搭載されたインダクタ素子であるが、プリント基板等の実装基板に搭載して集積回路装置を構成しても良い。
また、この様な積回路装置を複数個積み重ねて三次元実装回路装置を構成することによって、各集積回路装置間の通信をインダクタ素子を用いて磁気的に行うことができる。 それによって、高度な加工精度等を要することなく、大きな伝送効率で基板間通信を行うことができる。
本発明の集積回路によれば、コイルの開口部の配線資源を利用してコイルを横断する配線を作れるので、より小さな面積と少ない配線やビアでコイルとその他の回路の配線を集積することができる。
本発明は、隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素を設け、各コイル要素を異なった層準に形成したコイル要素に接続することにより１つのコイルを構成するものである。典型的には、互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うとともに中央部を挟んで対向する少なくとも主要部が直線状のコイル要素を設け、各コイル要素の両端を異なった層準に設けたコイル要素に接続することにより１つのコイルを構成するものである。この場合の１つのコイルのインダクタンスは、現在の典型値として１〜１０ｎＨとなるように構成するものであり、この程度のインダクタンスにより基板間通信は可能となる。
この場合のコイル要素は全て直線状の配線パターンから構成しても良いし、或いは、コイル要素の少なくとも一部を、直線状の主配線パターンと折線状の副配線パターンにより構成しても良い。さらには、コイル要素を、直線状の主配線パターンと直線状の主配線パターンの両端に接続されるとともに、中央部に向かって４５°折れ曲がった折れ曲がりパターンとにより構成しても良い。
また、この１つのコイルは、互いの主配線方向が直交する２つの層準のコイル要素により構成しても良い。この場合、１つのコイルを互いの主配線方向が直交する２つの層準のコイル要素により構成されるサブコイルを２つ積層して構成しても良い。
或いは、１つのコイルを、互いの主配線方向が順次４５°傾斜する４つの層準に設けた少なくとも主要部が直線状のコイル要素を、４つの層準間を隣接する層準を第１の層準から第４の層準に順に向かうように順次接続して構成しても良い。即ち、層準1 →層準2 →層準3 →層準4 →層準1 →層準2 →層準3 →層準4 →層準1 →層準3 ・・・・となるように接続する。
また、典型的には、１つのコイルの中央部には、各層準の主配線方向に沿った周辺配線が配置される。
また、このようなインダクタ素子を搭載した半導体チップ或いは実装基板を複数個積み重ねて三次元実装回路装置を構成することによって、各集積回路装置間の通信をインダクタ素子を用いて磁気的に行う。
以上を前提として、次に、図２乃至図５を参照して、本発明の実施例１のインダクタ素子を説明する。図２は、本発明の実施例１のインダクタ素子の構成説明図であり、図２（ａ）は概念的斜視図であり、図２（ｂ）は、概念的投影平面図である。図に示すように、第１層金属配線で直線状の第１コイル要素１０を形成し、第２層金属配線で第１コイル要素１０と直交する方向に延在する第２コイル要素３０を形成し、第１コイル要素１０と第２コイル要素３０を交互に巻回するように接続ビア２０で接続して時計回りで巻回する一つのコイルを構成する。この場合のコイル要素の配線方向は、各層における主配線、例えば、バスラインの配線方向に沿った方向に形成する。ここでは、コイル要素１０，３０を例えば１μｍルールのラインアンドスペースパターンにより構成し、最外周のコイル要素１０，３０の長さは、例えば、１００μｍとする。なお、図２（ｂ）において、第２コイル要素３０を実線で表し、第１コイル要素１０を点線で表している。
Ａ点からコイルの配線を辿ると、Ａ点から線を引き出して第２コイル要素３０1 とし、この第２コイル要素３０1 の他端を接続ビア２０1 で第１コイル要素１０1 と接続し、この第１コイル要素１０1 の他端を接続ビア２０2 で第２コイル要素３０2 と接続する。次いで、この第２コイル要素３０2 の他端を接続ビア２０3 で第１コイル要素１０2 と接続し、この第１コイル要素１０2 の他端を接続ビア２０4 で第２コイル要素３０3 と接続する。次いで、この第２コイル要素３０3 の他端を接続ビア２０5 で第１コイル要素１０3 と接続し、この第１コイル要素１０3 の他端を接続ビア２０6 で第２コイル要素３０4 と接続する。次いで、この第２コイル要素３０4 の他端を接続ビア２０7 で第１コイル要素１０4 と接続し、この第１コイル要素１０4 の他端を接続ビア２０8 で第２コイル要素３０5 と接続する。次いで、この第２コイル要素３０5 の他端を接続ビア２０9 で第１コイル要素１０5 と接続し、この第１コイル要素１０5 の他端を接続ビア２０10で第２コイル要素３０6 と接続する。次いで、この第２コイル要素３０6 の他端を接続ビア２０11で第１コイル要素１０6 と接続し、最後にこの第１コイル要素１０6 の他端を接続ビア２０12でＢ点に引出している。
図３は、周辺配線を加えたインダクタ素子の概念的投影平面図であり、ここでは、インダクタ素子を構成するコイル要素と周辺配線の区別を容易にするために、周辺配線を細線で図示している。なお、ここでも、第２層金属配線で構成される周辺配線３５を実線で表し、第１層金属配線で構成される周辺配線１５を点線で示している。図に示すように、周辺配線１５，３５はそれぞれコイルの中央の開口部を通過するように形成されており、コイルの開口部の配線資源を利用しながらコイルを横断するように配線を配置している。
次に、図４を参照して、本発明の実施例１のこのようなインダクタ素子の製造方法を説明する。なお、説明を簡単にするために各層間絶縁膜を１層構造で説明するが、実際には研磨ストッパー層を設けた多層構造膜で構成されている。まず、図４（ａ）に示すように、厚さが、例えば、０．８μｍの第１層間絶縁膜１１に深さが０．４μｍの溝１２を形成したのち、ＴａＮ膜１３を介してＣｕ膜１４を堆積し、ＣＭＰ（化学機械研磨）法により平坦化することによって埋込配線構造の第１コイル要素１０を形成する。
次いで、図４（ｂ）に示すように、厚さが、例えば、０．４μｍの第２層間絶縁膜２１を設けたのち、各第１コイル要素１０の両端部に接する位置にビアホール２２を形成し、次いで、このビアホール２２をＴａＮ膜２３を介してＷ膜２４で埋め込んだのち、再び、ＣＭＰ法により平坦化することによって接続ビア２０を形成する。
次いで、図４（ｃ）に示すように、厚さが、例えば、０．４μｍの第３層間絶縁膜３１にその両端が接続ビア２０に接するとともに、対向する１対の第１コイル要素１０を接続する深さが、例えば、０．４μｍの溝３２を形成したのち、ＴａＮ膜３３を介してＣｕ膜３４を堆積し、再び、ＣＭＰ法により平坦化することによって埋込配線構造の第１コイル要素１０を形成することによって、上述の図２（ａ）に示したインダクタ素子が形成される。
このように、本発明の実施例１においては、直線状パターンのコイル要素を交互に組み合わせて一つのコイルを構成しているので、パターン形成工程が容易になるともに、中央の開口部を周辺配線形成領域として有効に活用することができる。
図５は、本発明の実施例１のインダクタ素子を備えた半導体チップを積層した三次元半導体集積回路装置の概念的構成図であり、各半導体チップ１０１〜１０３に設けたインダクタ素子１１１〜１１３を用いてチップ間通信を行う。
但し、この場合のインダクタ素子１１１〜１１３は、受信用コイル１１１1 〜１１３1 と送信用コイル１１１2 〜１１３2 の対で構成するものである。なお、受信用コイル１１１1 〜１１３1 と送信用コイル１１１2 〜１１３2 とは隣接して設けても良いし、投影的に重なるように上下に分けて設けても良い。
この場合、インダクタ素子１１１〜１１３を上記の特許文献４で開示したように、クロストークが生じない間隔で配置すれば良い。また、各コイルの中央の開口部を横断するように周辺配線を配置しても、上記の非特許文献８で確認したように、周辺配線が基板間通信の伝送効率に影響を与えることはない。
次に、図６を参照して、本発明の実施例２のインダクタ素子を説明するが、平面パターンが異なるだけで、基本的製造工程は上記の実施例１と全く同様であるので、概念的投影平面図のみ説明する。図６は、本発明の実施例２のインダクタ素子の概念的投影平面図であり、上述の図１０に示した従来のインダクタ素子の投影平面パターンと同じになるようにパターン形成したものであり、この場合には、第２層金属配線層を用いて２本の引き出し線を取ったものである。
この実施例２においては、接続ビアを矩形のコーナー部に形成するようにしているため、上述の実施例１と比較して、第１層金属配線層で構成される第１コイル要素１０8 ，１０10が折れ曲がっているが、コイルを横断する周辺配線も実施例１と同様に形成することができる。
このように、レイアウトの都合でコイルの辺の一部を少し曲げることがあるが、そのことによってコイルを横断通過できなくなる他の周辺配線の数が比較的少ない場合は、特に問題は発生しない。
次に、図７を参照して、本発明の実施例３のインダクタ素子を説明するが、この実施例３は、上述の実施例１のインダクタ素子を２つ重ねて接続したものである。図７（ａ）は、本発明の実施例３のインダクタ素子の概念的投影平面図であり、図７（ｂ）は、コーナー部の概略的斜視図であり、また、図７（ｃ）はＢ点の引出部の概略的斜視図であり、図７（ｄ）は２つのサブコイルの接続部の概念的斜視図である。ここでも、コイル要素１０，３０，５０，７０を例えば１μｍルールのラインアンドスペースパターンで形成する。なお、図において、第１コイル要素１０は点線で、第２コイル要素３０は実線で、第３コイル要素５０は一点鎖線で、第４コイル要素７０は二点鎖線で示している。
図に示すように、まず、第１層金属配線で直線状の第１コイル要素１０を形成し、第２層金属配線で第１コイル要素１０と直交する方向に延在する第２コイル要素３０を形成し、第１コイル要素１０と第２コイル要素３０を交互に巻回するように接続ビア２０で接続して時計回りで巻回する第１のサブコイルを構成する。なお、この場合には、実施例１のコイルとは逆に時計回りで内側に巻き込むように巻回する。
次いで、第３層金属配線で直線状の第３コイル要素５０を形成し、第４層金属配線でコイル要素５０と直交する方向に延在する第４コイル要素７０を形成し、第２コイル要素５０と第４コイル要素７０を交互に巻回するように接続ビア６０で接続して時計回りで巻回する第２のサブコイルを構成する。なお、この場合には、実施例１のコイルと全く同等になる。
なお、第１のサブコイルと第２のサブコイルは、図７（ｄ）に示すように、接続ビア４０で接続されている。また、Ｂ点の引出部は図７（ｃ）に示すように、接続ビア２０−接続ビア４０−接続ビア６０と順に接続されて、最後に第４層金属配線層で引き出される。
なお、接続ビア２０と接続ビア４０との間は第２層金属配線層を利用して形成した接続導体３６を介して接続され、また、接続ビア４０と接続ビア６０との間は第３層金属配線層を利用して形成した接続導体５６を介して接続される。
この本発明の実施例３の場合には、同じ平面面積で２倍のインダクタンスを有するコイルを実現することができる。
次に、図８を参照して、本発明の実施例４のインダクタ素子を説明するが、この実施例４は、上述の実施例１のインダクタ素子と同じ投影平面形状のものを、上記の実施例３と同様に４つの層準に設けたコイル要素により構成するものである。
図８は、本発明の実施例４のインダクタ素子の概念的投影平面図であり、ここでも、コイル要素１０，３０，５０，７０を例えば１μｍルールのラインアンドスペースパターンで形成する。なお、図において、第１コイル要素１０は点線で、第２コイル要素３０は実線で、第３コイル要素５０は一点鎖線で、第４コイル要素７０は二点鎖線で示している。
図に示すように、第１層金属配線で直線状の第１コイル要素１０を形成し、第２層金属配線で第１コイル要素１０と直交する方向に延在する第２コイル要素３０を形成し、第３層金属配線で第１コイル要素１０とコイルの開口部を介して投影平面図として対向する直線状の第３コイル要素５０を形成し、第４層金属配線で第２コイル要素３０とコイルの開口部を介して投影平面図として対向する第４コイル要素７０を形成する。
この時、第１コイル要素１０の一端を接続ビア２０を介して第２コイル要素３０の一端と接続し、第２コイル要素３０の他端を接続ビア４０を介して第３コイル要素５０の一端と接続し、第３コイル要素５０の他端を接続ビア６０を介して第４コイル要素７０の一端と接続し、第４コイル要素７０の他端を接続部８０を介して他の第１コイル要素１０の一端と接続する。このような接続を必要とする回数繰り返すことにより実施例４のコイルとなる。なお、接続部８０は、上記の図７（ｃ）に示した構造と同様に、接続ビア２０−接続導体−接続ビア４０−接続導体−接続ビア６０と順に積層した構成となる。
この本発明の実施例４の場合には、一つの層準に設けるコイル要素はコイルの開口部に対して一方の方向のみであるので、各層準における周辺配線の配置自由度が増すことになる。
次に、図９を参照して、本発明の実施例５のインダクタ素子を説明するが、平面パターンが異なるだけで、基本的製造工程は上記の実施例１と全く同様であるので、概念的投影平面図のみ説明する。図９は、本発明の実施例５のインダクタ素子の概念的投影平面図であり、投影平面パターンが八角形状になるようコイル要素の形状を変更したものである。
この場合、第１コイル要素１０11〜１０16を第１層金属配線層の主配線方向に沿った直線部と、その両端に設けた４５°中央よりに傾斜した傾斜部により構成する。また、第２コイル要素３０11〜３０16も第２層金属配線層の主配線方向に沿った直線部と、その両端に設けた４５°中央よりに傾斜した傾斜部により構成する。
そして、これらの第１コイル要素１０11〜１０16と第２コイル要素３０11〜３０16を接続ビア２０21〜２０32によって交互に順次接続する。この場合も、上記の実施例１と同様に、コイルの中央の開口を横断するように周辺配線を配置することができる。
本発明の実施例５においては、投影平面パターンを八角形状にして円形に近づけているので、実施例１の矩形状コイルに比べてコイルの性能を向上することができる。
次に、図１０を参照して、本発明の実施例６のインダクタ素子を説明する。図１０は、本発明の実施例６のインダクタ素子の概念的投影平面図であり、この場合、第１コイル要素１０31〜１０36を第１層金属配線層の主配線方向に沿った直線部で形成し、第２のコイル要素３０31〜３０36を第１層金属層の主配線方向に対して４５°傾斜した第２層金属配線層の主配線方向に沿った直線部で形成する。また、第３のコイル要素５０31〜５０36を第２層金属層の主配線方向に対して４５°傾斜した第３層金属配線層の主配線方向に沿った直線部で形成し、第４のコイル要素７０31〜７０36を第３層金属層の主配線方向に対して４５°傾斜した第４層金属配線層の主配線方向に沿った直線部で形成する。
これらの第１コイル要素１０31〜１０36、第２のコイル要素３０31〜３０36、第３のコイル要素５０31〜５０36、第４のコイル要素７０31〜７０36を接続ビア２０41〜２０46、接続ビア４０31〜４０36、接続ビア６０31〜６０36、で順次巻回するように接続していく。
なお、この場合、第１コイル要素１０31〜１０36から第４のコイル要素７０31〜７０36への接続部８０31〜８０36においては、上記の図７（ｃ）に示したように、３つのビアが２つの接続導体を介して積層した構造になっている。
本発明の実施例６においても、投影平面パターンを八角形状にして円形に近づけているので、実施例１の矩形状コイルに比べてコイルの性能を向上することができる。また、この場合には、全てのコイル要素を直線要素のみで構成しているので、上記の実施例４のように同じ層準において４５°傾斜したパターンを利用する必要がないので、回路パターンの設計が容易になる。
以上、本発明の各実施例を説明したが、本発明は各実施例に記載した構成及び条件に限られるものではなく、各種の変更が可能であり、例えば、６層構造或いは８層構造でコイルを構成しても良いものである。
また、上記の実施例４においては４つの層準に設けたコイル要素を順次接続することによってコイルを構成しているが、層準は４つに限られるものではなく任意である。例えば、３つの層準でコイルを構成する場合には、中間の層準に形成するコイル要素をコイルの開口部を介して対向するように形成し、コイル要素１０−コイル要素３０−コイル要素５０−コイル要素３０−コイル要素１０−コイル要素３０・・・というように順次接続すれば良い。
また、上記の各実施例においては、シングルダマシン法を用いてコイル要素と接続ビアを別工程で形成しているが、デュアルダマシン法を用いて上層のコイル要素と接続ビアとを同時に形成しても良い。なお、この場合には、接続ビアもＣｕで構成されることになる。
また、上記の実施例２においては、２つの層準で折線状の副配線パターンを有するコイルを構成しているが、上記の実施例３と同様に、４つの層準を利用して２つの層準毎に折線状の副配線パターンを有するサブコイルを構成し、この２つのサブコイルを接続して１つのコイルを構成しても良い。
また、上記の実施例５においては、２つの層準で八角形状のコイルを構成しているが、上記の実施例３と同様に、４つの層準を利用して２つの層準毎に八角形状のサブコイルを構成し、この２つのサブコイルを接続して１つのコイルを構成しても良い。
また、上記の各実施例においては、ダマシン法を用いて埋込配線構造でコイルを形成しているが、Ａｌ等の金属を用いて通常の配線構造として形成しても良い。
本発明の活用例としては、複数の半導体チップを積層した三次元半導体集積回路装置における基板間通信用のインダクタ素子が典型的なものであるが、一般的な回路要素のＬとして用いても良く、また、コイルの中央の開口部に周辺配線を配置するか否かは任意である。
また、三次元集積回路装置の場合にも、半導体チップではなく、半導体チップ等をディスクリートに集積化した実装基板を三次元的に積層した三次元実装回路装置にも適用されるものである。
本発明の原理的構成の説明図である。 本発明の実施例１のインダクタ素子の構成説明図である。 周辺配線を加えたインダクタ素子の概念的投影平面図である。 本発明の実施例１のインダクタ素子の製造工程の説明図である。 本発明の実施例１のインダクタ素子を備えた半導体チップを積層した三次元半導体集積回路装置の概念的構成図である。 本発明の実施例２のインダクタ素子の概念的投影平面図である。 本発明の実施例３のインダクタ素子の構成説明図である。 本発明の実施例４のインダクタ素子の概念的投影平面図である。 本発明の実施例５のインダクタ素子の概念的投影平面図である。 本発明の実施例６のインダクタ素子の概念的投影平面図である。 本発明者等の提案による磁界通信のためのコイルの構成説明図である。 コイルと周辺配線との関係を示す概念的投影平面図である。
符号の説明
１ コイル要素
２ コイル要素
３ 接続ビア
１０，１０1 〜１０6 ，１０8 ，１０10，１０11〜１０16，１０31〜１０36 第１コイル要素
１１ 第１層間絶縁膜
１２ 溝
１３ ＴａＮ膜
１４ Ｃｕ膜
１５ 周辺配線
２０，２０1 〜２０12，２０21〜２０32 ,２０41〜２０46 接続ビア
２１ 第２層間絶縁膜
２２ ビアホール
２３ ＴａＮ膜
２４ Ｗ膜
３０，３０1 〜３０6 ，３０11〜３０16，３０31〜３０36 第２コイル要素
３１ 第３層間絶縁膜
３２ 溝
３３ ＴａＮ膜
３４ Ｃｕ膜
３５ 周辺配線
３６ 接続導体
４０，４０31〜４０36 接続ビア
５０，５０31〜５０36 第３コイル要素
５６ 接続導体
６０，６０31〜６０36 接続ビア
７０，７０31〜７０36 第４コイル要素
８０31〜８０36 接続部
１０１〜１０３ 半導体チップ
１１１〜１１３ インダクタ素子
１１１1 〜１１３1 受信用コイル
１１１2 〜１１３2 送信用コイル

Claims (12)

  1. 上下方向で隣接する層準において互いの主配線方向が異なる少なくとも２つの層準のそれぞれに各主配線方向に沿うコイル要素を設け、前記各コイル要素を異なった層準に設けたコイル要素と接続することにより１つのコイルを構成するインダクタ素子。
  2. 前記各層準に設けるコイル要素が、中央部を挟んで対向する少なくとも主要部が直線状のコイル要素からなり、前記各コイル要素の両端を異なった層準に設けたコイル要素に接続することにより１つのコイルを構成する請求項１記載のインダクタ素子。
  3. 前記１つのコイルが、互いの主配線方向が直交する２つの層準のコイル要素により構成される請求項１または２に記載のインダクタ素子。
  4. 前記各コイル要素が、全て直線状の配線パターンからなる請求項３記載のインダクタ素子。
  5. 前記コイル要素の少なくとも一部が、直線状の主配線パターンと折線状の副配線パターンにより構成される請求項３記載のインダクタ素子。
  6. 前記各コイル要素が、直線状の主配線パターンと前記直線状の主配線パ
    ターンの両端に接続されるとともに、前記中央部に向かって４５°折れ曲がった折れ曲がりパターンからなり、前記１つのコイルの投影平面パターンが八角形状のスパイラルパターンを構成する請求項３記載のインダクタ素子。
  7. 前記１つのコイルが、互いの主配線方向が直交する２つの層準のコイル要素により構成されるサブコイルを２つ積層して構成されるとともに、前記サブコイルの内の第１のサブコイルが内側に向かって巻回し、前記サブコイルの内の第２のサブコイルが外側に向かって巻回する請求項１または２に記載のインダクタ素子。
  8. 前記１つのコイルが、互いの主配線方向が順次４５°傾斜する４つの層準に設けた少なくとも主要部が直線状のコイル要素を、前記４つの層準間を隣接する層準を第１の層準から第４の層準に向かって順次繰り返して接続して構成される請求項１または２に記載のインダクタ素子。
  9. 前記１つのコイルの中央部に、前記各層準の主配線方向に沿った周辺配線が配置されている請求項１乃至８のいずれか１項に記載のインダクタ素子。
  10. 請求項１乃至９のいずれか１項に記載のインダクタ素子を半導体チップに設けた集積回路装置。
  11. 請求項１乃至９のいずれか１項に記載のインダクタ素子を実装基板に設けた集積回路装置。
  12. 請求項１０または１１に記載の積回路装置を複数個積み重ねるとともに、前記各集積回路装置間の通信を前記インダクタ素子を用いて磁気的に行う三次元実装回路装置。
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