JPS61144052A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61144052A JPS61144052A JP26795084A JP26795084A JPS61144052A JP S61144052 A JPS61144052 A JP S61144052A JP 26795084 A JP26795084 A JP 26795084A JP 26795084 A JP26795084 A JP 26795084A JP S61144052 A JPS61144052 A JP S61144052A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＭＯ８ｉＪ＆またはバイポーラ型の集積回
路において、多層配線技術を用い【インダクタンス素子
を形成した半導体装置に関するものである。
路において、多層配線技術を用い【インダクタンス素子
を形成した半導体装置に関するものである。
従来、インダクタンス素子を半導体で形成することは非
常に困鑓とされていた。通常、インダクタンス素子は４
綴をコイル状に巻いて形成するが、集積回路では、この
巻緘状の導線を作ることは困難とされていた。また、！
チップ上の回路素子を製造するうえでは、はとんど不可
能であった。
常に困鑓とされていた。通常、インダクタンス素子は４
綴をコイル状に巻いて形成するが、集積回路では、この
巻緘状の導線を作ることは困難とされていた。また、！
チップ上の回路素子を製造するうえでは、はとんど不可
能であった。
〔発明が解決りようとする問題点〕 −七のため、
集積回路に組み込むことができず、自ずと外付けするの
が常であり、かつ、七のた゛めの工数の増加とそのスペ
ースを確保しなければならないという問題点があった。
集積回路に組み込むことができず、自ずと外付けするの
が常であり、かつ、七のた゛めの工数の増加とそのスペ
ースを確保しなければならないという問題点があった。
゛この発明は、上記の点Ｋかんがみてなされたも
ので、同一チップ上にインダクタンス素子を組み込んだ
半導体装置を提供することを目的とするものである。
ので、同一チップ上にインダクタンス素子を組み込んだ
半導体装置を提供することを目的とするものである。
この発ＱｌｌＫｅる半導体装置は、Ｍ’０８ｆｆｉまた
はバイポーラ型の集積回路の製造における多層配線技術
を利用して基板上の絶縁膜の上に金属配線層のパターン
をそれぞれ層間絶縁膜を介して複数層に、かつらせん状
に形成することＫよってインダクタンス素子とするもの
である。
はバイポーラ型の集積回路の製造における多層配線技術
を利用して基板上の絶縁膜の上に金属配線層のパターン
をそれぞれ層間絶縁膜を介して複数層に、かつらせん状
に形成することＫよってインダクタンス素子とするもの
である。
この開明においては、通常の襄造工Ｓにおいて金属配線
層のパターンをらせん状に形成するので、集積回路の同
一チップ上に半導体によってインダクタンス素子が形成
される。
層のパターンをらせん状に形成するので、集積回路の同
一チップ上に半導体によってインダクタンス素子が形成
される。
第１図、第２図はこの発明の一実施例を示す半導体装置
の要部の斜視図および…−ｎｌｄによる断面図である。
の要部の斜視図および…−ｎｌｄによる断面図である。
これらの図において、１は基板、２は前記基板１上に生
成された絶縁膜である。３は前記絶縁膜２上に形成され
た第１層目の金属配線層のパターンであり、４は同じく
＃！２層目の金属配線層のパターンである・ ５は＃！２図に示すようにスルーホールと呼ばれ、１層
目と２層目の金属配線層３，４の接合部であり、６は層
間絶縁膜である。すなわち、１層目の金属配線層３と２
層目の金属配線層４とをらせん状にパターニングして擬
似的にコイルを形成してインダクタンス素子とするもの
である。この場合、層間絶縁Ｍ６は、磁性体として働く
。インダクタンス値は、第１層目または第２層目の金属
配線層３および４の配繊数、関隔あるいは層間絶縁膜６
の膜質や膜厚を制御することにより精度よく制御できる
。
成された絶縁膜である。３は前記絶縁膜２上に形成され
た第１層目の金属配線層のパターンであり、４は同じく
＃！２層目の金属配線層のパターンである・ ５は＃！２図に示すようにスルーホールと呼ばれ、１層
目と２層目の金属配線層３，４の接合部であり、６は層
間絶縁膜である。すなわち、１層目の金属配線層３と２
層目の金属配線層４とをらせん状にパターニングして擬
似的にコイルを形成してインダクタンス素子とするもの
である。この場合、層間絶縁Ｍ６は、磁性体として働く
。インダクタンス値は、第１層目または第２層目の金属
配線層３および４の配繊数、関隔あるいは層間絶縁膜６
の膜質や膜厚を制御することにより精度よく制御できる
。
通常、第１層目の金属配線層３には、アルミニウムまた
はアルミニウム合金が使用されている。
はアルミニウム合金が使用されている。
膜厚１μｍ程度に蒸着またはスパッタ法で堆積され、写
真製版技術で配線パターンを形成するが、そのときにイ
ンダクタンス素子となるべき個所Ｋ。
真製版技術で配線パターンを形成するが、そのときにイ
ンダクタンス素子となるべき個所Ｋ。
ｊＩ１図に示すようにバターニングする。層間絶縁膜６
としては酸化シリコンまたは窒化シリコンが適用され、
スルーホール５か写真製版技術で形成される。
としては酸化シリコンまたは窒化シリコンが適用され、
スルーホール５か写真製版技術で形成される。
次忙、第２層目の金属配線層４としてアルミニウムまた
はアルミニウム合金を堆積し、パターニングすることく
より蕗１図のように、らせん状にコイルが形成され、イ
ンダクタンス素子が形成される。
はアルミニウム合金を堆積し、パターニングすることく
より蕗１図のように、らせん状にコイルが形成され、イ
ンダクタンス素子が形成される。
なお、上記実施例では、自己インダクタンス素子の形成
について述べたが、パターン形成を変えることにより、
相互コンダクタンス素子をも藺単に作ることができる。
について述べたが、パターン形成を変えることにより、
相互コンダクタンス素子をも藺単に作ることができる。
また、金属配線層３，４の２層配線で説明したが、３層
以上の金属配線層の場合でも応用できる。
以上の金属配線層の場合でも応用できる。
この発明は以上説明したとおり、通常の襄造工１１にお
いて金属配線層をそれぞれ層間絶縁膜を介し【複数層に
、かつ、らせん状にバターニングしたので、従来困確と
されていたインダクタンス素子の集積回路での形成が多
層配線の技術を用いることにより、特別な工程なくして
簡単に実現できる利点がある。
いて金属配線層をそれぞれ層間絶縁膜を介し【複数層に
、かつ、らせん状にバターニングしたので、従来困確と
されていたインダクタンス素子の集積回路での形成が多
層配線の技術を用いることにより、特別な工程なくして
簡単に実現できる利点がある。
［１図５ＪＩｚ図はこの発明の一実ＩｆＡｆＩｌを示す
半導体装置のｔＬｓの斜視図およびｎ−ａｍによる断面
図である。 図において、１は基板、２は絶縁膜、３，４は金属配線
層、５はスルーホール、６は層間絶縁膜である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 手続補正書（自発）５゜ 証 ６ 。 特許庁長官殿 ＠ｙ
町１、事イ牛。表□ 持願１召、
。−２６□８５８９ 除−２、
発明の名称 半導体装置 ３、補正をする者 、補正の対象 月細書の発明の詳細な説明の欄 補正の内容 月細書ＷＳ２頁２０行の「半導体によって」をｍ１る。 以上
半導体装置のｔＬｓの斜視図およびｎ−ａｍによる断面
図である。 図において、１は基板、２は絶縁膜、３，４は金属配線
層、５はスルーホール、６は層間絶縁膜である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第１図 第２図 手続補正書（自発）５゜ 証 ６ 。 特許庁長官殿 ＠ｙ
町１、事イ牛。表□ 持願１召、
。−２６□８５８９ 除−２、
発明の名称 半導体装置 ３、補正をする者 、補正の対象 月細書の発明の詳細な説明の欄 補正の内容 月細書ＷＳ２頁２０行の「半導体によって」をｍ１る。 以上
Claims (1)
- 集積回路の同一チップ上に、金属配線層を層間絶縁膜を
介して複数層に、かつらせん状にパターニングしたこと
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26795084A JPS61144052A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26795084A JPS61144052A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61144052A true JPS61144052A (ja) | 1986-07-01 |
Family
ID=17451848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26795084A Pending JPS61144052A (ja) | 1984-12-17 | 1984-12-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61144052A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0782190A2 (en) | 1995-12-27 | 1997-07-02 | Nec Corporation | Semiconductor device comprising an inductor element |
| US6169320B1 (en) | 1998-01-22 | 2001-01-02 | Raytheon Company | Spiral-shaped inductor structure for monolithic microwave integrated circuits having air gaps in underlying pedestal |
| JP2009277842A (ja) * | 2008-05-14 | 2009-11-26 | Keio Gijuku | インダクタ素子、集積回路装置、及び、三次元実装回路装置 |
| JP2010199280A (ja) * | 2009-02-25 | 2010-09-09 | Keio Gijuku | インダクタ素子及び集積回路装置 |
-
1984
- 1984-12-17 JP JP26795084A patent/JPS61144052A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0782190A2 (en) | 1995-12-27 | 1997-07-02 | Nec Corporation | Semiconductor device comprising an inductor element |
| US6002161A (en) * | 1995-12-27 | 1999-12-14 | Nec Corporation | Semiconductor device having inductor element made of first conductive layer of spiral configuration electrically connected to second conductive layer of insular configuration |
| US6169320B1 (en) | 1998-01-22 | 2001-01-02 | Raytheon Company | Spiral-shaped inductor structure for monolithic microwave integrated circuits having air gaps in underlying pedestal |
| US6258652B1 (en) | 1998-01-22 | 2001-07-10 | Raytheon Company | Spiral-shaped inductor structure for monolithic microwave integrated circuits having air gaps in underlying pedestal |
| JP2009277842A (ja) * | 2008-05-14 | 2009-11-26 | Keio Gijuku | インダクタ素子、集積回路装置、及び、三次元実装回路装置 |
| JP2010199280A (ja) * | 2009-02-25 | 2010-09-09 | Keio Gijuku | インダクタ素子及び集積回路装置 |
| US8872609B2 (en) | 2009-02-25 | 2014-10-28 | Keio University | Inductor element and integrated circuit device |
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