JP2009253003A - 電界効果トランジスタの製造方法 - Google Patents
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Abstract
【課題】所望の閾値まで低減させたnMOSFETおよびpMOSFETを簡易に製造できる電界効果トランジスタの製造方法を提供する。
【解決手段】pMOSFET領域に閾値制御膜としてAl2O3膜が少なくとも形成され、nMOSFET領域に閾値制御膜としてランタノイド系のフッ化酸化膜が形成されるとともに、閾値制御膜上にHfSiONによるゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、nMOSFET領域では疎水性を示すSi基板101表面を露出させ、pMOSFET領域では親水性を示すAl2O3膜104bを露出させた状態で、LaOF膜を形成することによって、pMOSFET領域に形成されるLaOF膜105aの膜厚をnMOSFET領域に形成されるLaOF膜105bの膜厚よりも薄くする。
【選択図】 図2−5
【解決手段】pMOSFET領域に閾値制御膜としてAl2O3膜が少なくとも形成され、nMOSFET領域に閾値制御膜としてランタノイド系のフッ化酸化膜が形成されるとともに、閾値制御膜上にHfSiONによるゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、nMOSFET領域では疎水性を示すSi基板101表面を露出させ、pMOSFET領域では親水性を示すAl2O3膜104bを露出させた状態で、LaOF膜を形成することによって、pMOSFET領域に形成されるLaOF膜105aの膜厚をnMOSFET領域に形成されるLaOF膜105bの膜厚よりも薄くする。
【選択図】 図2−5
Description
この発明は、閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法に関する。
半導体装置の高集積化および高速化を実現するため、MOSFET(Metal Oxide Semiconductor-Field Effect Transistor)の微細化が進められている。このMOSFETの微細化にともなってゲート絶縁膜を薄膜化させた場合、トンネル電流によるゲートリーク電流が増大するという現象が生じる。そこで、近年では、ゲート絶縁膜材料として高誘電率材料であるHfSiON等の金属酸化物を採用し、SiO2換算膜厚を薄くするとともに実際の物理的膜厚を厚くして、ゲートリーク電流の増大を抑制している。さらに、近年では、ゲート電極材料として金属材料を採用して、電極空乏化による容量低下を防止して、実効的なゲート絶縁膜の薄膜化を図っている(たとえば、特許文献1〜3参照)。
ここで、HfSiON膜および金属電極を採用した場合、ピニングと呼ばれる現象によって、フラットバンド電圧(Vfb)をバンドエッジに調整できず、閾値電圧を低くすることができない場合があった。そこで、近年では、pMOSFETおよびnMOSFETが一対で形成されるCMOS(Complementary Metal Oxide Silicon)半導体集積回路において、nMOSFETにはランタノイド系の閾値制御膜を挿入し、pMOSFETにはアルミニウム系の閾値制御膜を挿入して、nMOSFETおよびpMOSFETのVfbをバンドエッジにそれぞれ調整する方法が提案されている。
しかしながら、nMOSFETとpMOSFETとで異なる材料の閾値制御膜を形成するためには、成膜、パターニングおよびエッチングなどの工程を複数回繰り返す必要があり、複雑かつ多数の工程が要求されるという問題があった。特に、nMOSFETに挿入するランタノイド系の閾値制御膜は水溶性であるため、このランタノイド系の閾値制御膜をnMOSFETに作り分けることは非常に困難であった。このため、所望の閾値まで低減させたnMOSFETおよびpMOSFETを簡易に製造することができなかった。
本発明は、所望の閾値まで低減させたnMOSFETおよびpMOSFETを簡易に製造できる電界効果トランジスタの製造方法を提供することを目的とする。
本発明の一態様によれば、p型トランジスタ領域に閾値制御膜としてAlを含む絶縁膜が少なくとも形成され、n型トランジスタ領域に閾値制御膜としてランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜が形成されるとともに、前記閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、前記n型トランジスタ領域では疎水性層を露出させ、前記p型トランジスタ領域では親水性層が露出させた状態で、前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を形成することによって、前記p型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚を前記n型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚よりも薄くすることを特徴とする電界効果トランジスタの製造方法が提供される。
本発明にかかる電界効果トランジスタの製造方法によれば、所望の閾値まで低減させたnMOSFETおよびpMOSFETを簡易に製造できるという効果を奏する。
以下に添付図面を参照して、本発明にかかる電界効果トランジスタの製造方法の最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、実施の形態中に示した層の厚さは一例であり、これに限定されるものではない。
まず、本実施の形態にかかる電界効果トランジスタの製造方法によって製造される半導体装置の構造について説明する。図1は、本発明の実施の形態にかかる半導体装置の製造方法によって製造される電界効果トランジスタの構造の一例を模式的に示す断面図である。図1に示すように、本実施の形態では、nMOSFET100nおよびpMOSFET100pが一対で形成されるCMOS構造の半導体装置100について説明する。
図1に示すように、シリコン(Si)基板101には、nMOSFET領域とpMOSFET領域とがあり、nMOSFET領域にはnMOSFET100nが形成され、pMOSFET領域にはpMOSFET100pが形成されている。
Si基板101には、素子分離領域102が形成されている。素子分離領域102は、Si基板101に形成される素子の活性領域間を分離する機能を有し、たとえばSTI(Shallow Trench Isolation)法によって形成される。nMOSFET領域のSi基板101内にはp型不純物をドーピングしたp型ウェルが形成されており、pMOSFET領域のSi基板101内にはn型不純物をドーピングしたn型ウェルが形成されている。
まず、nMOSFET領域に形成されるnMOSFET100nの構成について説明する。図1に示すように、nMOSFET100nは、Si基板101上に形成された閾値制御膜105n、閾値制御膜105n上に形成されたゲート絶縁膜106、ゲート絶縁膜106上に形成された金属電極107、金属電極107上に形成され金属電極107とともに電極として機能する多結晶シリコン膜108を有するゲート電極を備え、さらにゲート電極の側壁にシリコン窒化膜(SiNx膜)およびTEOS膜によって形成された側壁膜109を有する構成を有する。nMOSFET領域における側壁膜109直下のSi基板101内には、n型不純物が低濃度で拡散されたエクステンション領域110nが形成されており、このエクステンション領域110nの外側にはn型不純物が高濃度で拡散されたソース/ドレイン拡散層111nが形成されている。
閾値制御膜105nは、4.0V程度の仕事関数をnMOSFET100nに提供するように、たとえばLaOF膜によって形成される。このLaOFなどによって形成される閾値制御膜105nは、nMOSFET100nの閾値電圧を低減させる機能を有し、所望の閾値電圧となるように膜厚が設定される。たとえばLaOF膜を用いて閾値電圧膜105nを形成した場合には、3Å程度に膜厚が設定される。
ゲート絶縁膜106は、従来ゲート絶縁膜材料として選択されていたシリコン酸化膜(SiO2膜)よりも誘電率の高い高誘電体膜によって形成される。この結果、SiO2換算膜厚を薄くするとともに実際の物理的膜厚を厚くして、ゲートリーク電流の増大を抑制している。ゲート絶縁膜106は、たとえば、高誘電体材料であるハフニウム系のHfSiONを用いて形成される。
金属電極107は、たとえば炭化タンタル(TaC)を用いて形成され、さらに多結晶シリコン膜108とTaCとの反応防止用に、たとえば窒化チタン膜(TiN膜)がTaC膜上にバリア膜として形成される。この金属電極107を採用することによって、電極空乏化による容量低下を防止することができるため、実効的なゲート絶縁膜をさらに薄膜化することができる。
次に、pMOSFET領域に形成されるpMOSFET100pの構成について説明する。図1に示すように、pMOSFET100pは、Si基板101上に形成された閾値制御膜103,104,105p、閾値制御膜105p上に形成されたゲート絶縁膜106、ゲート絶縁膜106上に形成された金属電極107、多結晶シリコン膜108を有するゲート電極および側壁膜109を有する構成を有する。pMOSFET領域における側壁膜109直下のSi基板101内には、p型不純物が低濃度で拡散されたエクステンション領域110pが形成されており、このエクステンション領域110pの外側にはp型不純物が高濃度で拡散されたソース/ドレイン拡散層111pが形成されている。pMOSFET100pを構成するゲート絶縁膜106、金属電極107、多結晶シリコン膜108および側壁膜109は、nMOSFET100nを構成する各構成膜と同じ材料によって形成される。また、閾値制御膜105pは、nMOSFET100nにおける閾値制御膜105nと同様に、たとえばLaOF膜などによって形成される。
閾値制御膜103および閾値制御膜104は、ともにpMOSFET100pの閾値電圧を低減させる機能を有し、4.0V程度の仕事関数をpMOSFET100nに提供して所望の閾値電圧となるようにそれぞれ膜厚が設定される。閾値制御膜103は、たとえばc−SiGe膜によって形成される。また、閾値制御膜104は、たとえばAl2O3膜など、Alを含む絶縁膜によって形成される。閾値制御膜104を形成するAl2O3膜は、厚膜化による移動度低下を防ぐため、2〜10Å程度の膜厚に抑制される。このようにAl2O3の厚膜化が制限されるため、閾値電圧低減効果がAl2O3膜よりも大きいc−SiGe膜を閾値制御膜103として形成することによって、pMOSFET100pの閾値電圧を所望の電圧値まで低くしている。この閾値制御膜103を形成するc−SiGe膜の膜厚は、たとえば6〜7nm程度に設定される。
そして、閾値制御膜104上には、nMOSFET100nにおける閾値制御膜105nと同様にLaOF膜などによって形成された閾値制御膜105pが形成される。ここで、nMOSFET100nにおける閾値制御膜105nが3Å程度の膜厚を有しているのに対し、pMOSFET100pにおける閾値制御膜105pは、閾値制御膜105nの7分の1程度の0.4〜0.5Åの膜厚しかなく、pMOSFET100pの閾値電圧を実際にシフトさせるほどの機能は有さない。
このように、本実施の形態における半導体装置100は、LaOF膜などで形成したpMOSFET100pにおける閾値制御膜105pの膜厚をpMOSFET100pの閾値シフトに影響が出ない程度まで薄くし、nMOSFET100nの閾値制御膜105nの膜厚を、nMOSFET100nの閾値電圧を所望の電圧値まで十分に低下できる程度に厚くした構造を有する。
ここで、このnMOSFET100nおよびpMOSFET100pにおいてそれぞれ膜厚が異なる閾値制御膜105n,105pは、一度の成膜処理で形成されたものである。
本実施の形態では、疎水性層表面におけるLaOF膜の成膜速度よりも親水性層表面におけるLaOF膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いて、閾値制御膜105n,105pを構成するLaOF膜を形成している。膜厚の厚いLaOF膜で閾値制御膜105nを形成するnMOSFET領域では疎水性層の表面を露出させ、膜厚の薄いLaOF膜で閾値制御膜105pを形成するpMOSFET領域では親水性層を露出させた状態で、所定のプレカーサおよび反応ガスを用いてLaOF膜の成長を行なうことによって、一度の成膜処理だけで、pMOSFET領域に形成されるLaOF膜をnMOSFET領域に形成されるLaOF膜と比して薄くしている。
具体的に、図1に示す半導体装置100の製造方法について説明する。まず、図2−1に示すように、Si基板であるSi基板101の表面に、STI法などによって所定のパターンの素子分離領域102を形成する。具体的には、たとえばSi基板101上にバッファ膜を介してマスクとなるSiNx膜を堆積し、レジストによるパターン転写法を用いて、SiNx膜、バッファ膜、Si基板101を所定の深さまでエッチングする。そして、レジストを除去後に、Si基板101全面にSiO2膜を堆積させ、CMP(Chemical-Mechanical Polishing)等で平坦化することによって、STI法による素子分離領域102を形成する。
次に、素子分離領域102が形成されたSi基板101におけるnMOSFET領域にp型不純物をドーピングしてp型ウェルを形成し、pMOSFET領域内にn型不純物をドーピングしてn型ウェルを形成する。
そして、図2−2に示すように、選択性エピタキシャル成長などを用いて、pMOSFET領域に選択的に閾値制御膜103を構成するc−SiGe膜103aを成長させる。具体的には、Si基板101全面にSiO2膜を形成した後、pMOSFET領域のSiO2膜を除去してから、c−SiGe膜を成長させる。c−SiGe膜は、SiO2膜上では成長しないため、Si基板が露出した領域、すなわちpMOSFET領域にのみ選択的に成長する。その後、nMOSFET領域のSiO2膜を除去することによって、pMOSFET領域にのみにc−SiGe膜103aを選択的に形成することができる。
次いで、図2−3に示すように、基板全面に閾値制御膜104を構成するAl2O3膜104aを形成する。このAl2O3膜は、たとえば、MOCVD(Metalorganic Chemical Vapor Deposition)法またはALD(Atomic Layer Deposition)法などによって形成することができる。次いで、図2−4に示すように、nMOSFET領域に形成されたAl2O3膜を除去し、pMOSFET領域のみにAl2O3膜104bを残存させる。すなわち、nMOSFET領域においては、Si基板101のSiが露出した状態となり、pMOSFET領域においては、Al2O3膜104bが最表面に形成された状態となる。ここで、nMOSFET領域において露出するSi基板101を構成するSiは疎水性を有し、pMOSFET領域の最表面に形成されたAl2O3は親水性を有する。
そして、疎水性層表面におけるLaOF膜の成膜速度よりも親水性層表面におけるLaOF膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いて、CVD法(hemical Vapor Deposition:化学気相成長法)で閾値制御膜105n,105pを構成するLaOF膜を形成する。この疎水性表面におけるLaOF膜の成膜速度よりも親水性層表面におけるLaOF膜の成膜速度の方が遅くなる条件として、La(haf)3・diglyme(hfa = 1,1,1,5,5,5,-hexafluoro-2,4-pentanedione; diglyme = bis (2-metoxyethyl)-ether)をプレカーサとして用い、N2に加え、酸化剤であるO2およびH2Oを反応ガスとして用いている。
ここで、この条件を用いた場合における成膜速度について説明する。図3の表T1は、La(haf)3・diglymeをプレカーサとして用い、N2に加え、酸化剤であるO2およびH2Oを反応ガスとして用いてCVD法でLaOF膜を成長させた場合におけるLaOF膜の成膜速度を示すものである。この表T1では、疎水性を示すSi(100)上と、親水性を示すSiO2膜上とにおける各成長温度のLaOF膜の成長速度を示す。
表T1に示すように、成長温度が300℃以下の場合には、疎水性を示すSi(100)上での成膜速度の方が、親水性を示すSiO2膜上における成膜速度よりも遅くなる。これに対し、成長温度が350℃以上の場合には、疎水性を示すSi(100)上での成膜速度の方よりも、親水性を示すSiO2膜上における成膜速度の方が遅くなる。そして、半導体装置100におけるLaOF膜成長のために実際に使用する成長温度500℃では、表T1の行L1に示すように、親水性を示すSiO2膜上における成膜速度は、疎水性を示すSi上での成膜速度の1/7まで遅くなってしまう。これは、親水性を有する膜に共通する傾向であり、pMOSFET100pにおいて使用するAl2O3膜についても同様のことがいえる。すなわち、親水性であるAl2O3膜上に成長するLaOF膜の成膜速度は、疎水性を示すSi上に成長するLaOF膜の成膜速度の1/7程度まで遅くなってしまう。
本実施の形態では、nMOSFET領域では、疎水性を示すSi基板101表面を露出させた状態とし、pMOSFET領域では、親水性を示すAl2O3膜104bを露出させた状態として、親水性であるAl2O3膜上に成長するLaOF膜の成膜速度が疎水性を示すSi基板上に成長するLaOF膜の成膜速度の1/7程度まで遅くなる条件を用いて、閾値制御膜105n,105pを構成するLaOF膜を成長させている。この結果、図2−5に示すように、一度の成膜処理にもかかわらず、pMOSFET領域に形成されるLaOF膜105aの膜厚をnMOSFET領域に形成されるLaOF膜105bの膜厚よりも薄くすることができる。たとえば、nMOSFET領域におけるLaOF膜105bの膜厚は3Å程度まで厚く成膜できるに対し、pMOSFET領域におけるLaOF膜105aは、LaOF膜105bの7分の1程度の0.4〜0.5Åの膜厚しか成膜しない。
さらに、pMOSFET領域のAl2O3膜104bと成膜中に供給されるLaとは、反応エネルギーの関係からLa2O3とAlが生成する方向に反応する。すなわち、図4に示すように、pMOSFET領域のAl2O3膜104b上の領域A1は、LaOF膜の膜厚が薄い場合には、実際にはLaOF膜ではなくLa2O3層105cとAl層104pとが混在した状態となり、誘電率が上がり等価酸化膜(EOT)が下がる結果となる。そして、このLa2O3層105cは、一原子分程度のLa2O3が形成される程度であるため、pMOSFET100pの閾値のシフトに与える影響は小さく、pMOSFET100pの閾値電圧をバンドエッジ近傍に制御することができる。また、pMOSFET100pの閾値のシフトに影響を与える程度の膜厚でLaOF膜105aまたはLa2O3層105cが形成された場合であっても、pMOSFETの閾値制御を行なう閾値制御膜103,104をそれぞれ構成するAl2O3膜105bおよびc−SiGe膜103aの膜厚を調整することによって、pMOSFET100pの閾値電圧を所望の電圧とすることができる。
そして、図2−6に示すように、ゲート絶縁膜106を構成するHfSiON膜106aを、たとえばMOCVD法を用いてLaOF膜105a,105b上に堆積する。次いで、図2−7に示すように、このHfSiON膜106a上に、たとえばスパッタ法を用いて、金属電極107を構成するTaC膜およびTiN膜の積層膜107aを堆積する。後述する熱処理工程によって、nMOSFET領域では、閾値制御膜105n中の原子(たとえばLa)が基板およびゲート絶縁膜の界面近くでダイポールを作るとともに、pMOSFET領域では、同様に閾値制御膜103,104中の原子(たとえばAl)が基板およびゲート絶縁膜の界面近くでダイポールを作る。この結果、nMOSFET100nおよびpMOSFET100pの各閾値電圧がそれぞれバンドエッジ近傍に制御される。
そして、図2−8に示すように、たとえばCVD法を用いて、ゲート電極を構成する多結晶シリコン膜108aを基板全面に積層する。続いて、多結晶シリコン膜108a上にフォトレジストを塗布し、これを露光および現像処理することでnMOSFET領域およびpMOSFET領域の各ゲート電極形成領域上方にレジストパターンを形成し、このレジストパターンをマスクとして、ゲート電極形成領域以外の、多結晶シリコン膜108a、TaC/TiNの積層膜107a、HfSiON膜106a、LaOF膜105a,105b、pMOSFET領域におけるAl2O3膜104bおよびc−SiGe膜103aをエッチングする。この結果、図2−9に示すように、閾値制御膜103,104,105p,105n、ゲート絶縁膜106、金属電極107、多結晶シリコン膜108によって構成されるゲート電極がnMOSFET,pMOSFETにそれぞれ形成される。なお、レジストパターンは、その後除去される。
そして、図2−10に示すように、nMOSFET領域のSi基板101内に低濃度のn型不純物を注入し、pMOSFET領域のSi基板101内に低濃度のp型不純物を注入し、その後結晶回復用の熱処理工程を行なうことによって、エクステンション領域110n,110pを形成する。なお、半導体装置100に要求される性能によっては、エクステンション領域110n,110pの形成を省略してもよい。
次いで、CVD法などを用いて、基板全面に、SiNx膜ライナーおよびTEOS膜を形成した後、異方性エッチングを行なうことによって、図2−11に示すように、側壁膜109を形成する。
つぎに、nMOSFET領域のSi基板101内に高濃度のn型不純物を注入し、pMOSFET領域のSi基板101内に高濃度のp型不純物を注入し、その後、注入された各不純物を活性化させるための活性化アニール処理を行なって、図2−12に示すように、ソース/ドレイン拡散層111n,111pを形成する。なお、この後にソース/ドレイン拡散層111nにシリサイドを形成する工程を追加してもよい。
そして、たとえばTEOS膜などの層間膜を全面に堆積させた後に平坦化処理を行ない、フォトリソグラフィ技術およびエッチング技術を用いてコンタクトホールを形成する。その後、Ti、TiNを堆積してから熱処理工程を加えてソース/ドレイン拡散層111n,111pまたはシリサイド部分と反応させた後、平坦化処理を行なって、コンタクトホールにコンタクトを形成する。そして、配線を構成するTi、TiN、Alを基板全面に形成後、所望のパターンを転写してから異方性エッチングを行なうことによって、配線を完成させることで、図1に示す半導体装置100が得られる。
本実施の形態では、疎水性層表面におけるLaOF膜の成膜速度よりも親水性層表面におけるLaOF膜の成膜速度の方が遅くなるプレカーサ条件および反応ガス条件を用いてpMOSFET領域に形成されるLaOF膜をnMOSFET領域に形成されるLaOF膜と比して薄くすることによって、閾値制御膜105nとして機能する所定の膜厚のLaOF膜を一度の成膜処理のみでnMOSFET領域に形成することができるため、所望の閾値まで低減させたnMOSFETおよびpMOSFETを簡易に製造することができる。
なお、本実施の形態では、HfSiONを用いてゲート絶縁膜106を形成した場合を例に説明したが、もちろんこれに限らず、HfSiONと同様に高誘電体材料であるハフニウム系のHfO2またはHfSiOを用いてゲート絶縁膜を形成してもよい。
また、本実施の形態では、LaOFを用いて閾値制御膜105n,105pを形成した場合を例に説明したが、もちろんこれに限らず、LaOF膜と同様にnMOSFETの閾値低減作用を有するイットリウム、テルビウム、エルビウム、イッテルビウム、その他ランタノイド、あるいはアクチノイドのいずれかのフッ化酸化膜を用いて閾値制御膜105n,105pを形成してもよい。この場合、O2およびH2Oを反応ガスとして用いるとともに、各膜に対応するプレカーサとして用いた条件であって、疎水性層表面における成膜速度よりも親水性層表面における成膜速度の方が遅くなる条件を適用することによって、これらのフッ化酸化膜を形成する。
また、本実施の形態では、pMOSFETの閾値制御膜として、Al2O3膜によって閾値制御膜104を形成した場合を例に説明したが、もちろんこれに限らず、pMOSFETの閾値低減作用を有するAlを含む絶縁膜であって親水性を示すAlN膜で閾値制御膜104を構成してもよい。また、本実施の形態におけるpMOSFET100pとして、Al2O3膜によって形成される閾値制御膜104とともにc−SiGe膜によって形成される閾値制御膜103を設けた場合を例に説明したが、Al2O3膜によって形成される閾値制御膜104のみでpMOSFETの閾値電圧を所望の電圧まで低減できる場合には、c−SiGe膜によって形成される閾値制御膜103を省略した構成としてもよい。
また、本実施の形態では、TaCを用いて金属電極107を形成した場合を例に説明したが、もちろんこれに限らず、Taなどの遷移金属類、それらのシリサイド、窒化物、炭化物のいずれかを用いて金属電極107を形成してもよい。この場合も、TaCを用いて金属電極107を形成した場合と同様に、電極空乏化による容量低下を防止することができるため、実効的なゲート絶縁膜をさらに薄膜化することができる。また、バリア層は、多結晶シリコン膜108と反応しないものであれば、TiNに限らず、TaC、ルテニウムなどの遷移金属、それらのシリサイド、窒化物、炭化物のいずれでもよく、また、金属電極107の構成材料が多結晶シリコン膜108と反応しない場合にはバリア層を省略することも可能である。
また、本実施の形態では、Si基板101を用いた場合を例に説明したが、もちろんSi基板101に限らず、たとえばSOI基板を用いて素子間リークを確実に防止するようにしてもよい。
100 半導体装置
100n nMOSFET
100p pMOSFET
101 Si基板
102 素子分離領域
103,104,105n,105p 閾値制御膜
106 ゲート絶縁膜
107 金属電極
108 多結晶シリコン膜
109 側壁膜
110n,110p エクステンション領域
111n,111p ソース/ドレイン拡散層
100n nMOSFET
100p pMOSFET
101 Si基板
102 素子分離領域
103,104,105n,105p 閾値制御膜
106 ゲート絶縁膜
107 金属電極
108 多結晶シリコン膜
109 側壁膜
110n,110p エクステンション領域
111n,111p ソース/ドレイン拡散層
Claims (3)
- p型トランジスタ領域に閾値制御膜としてAlを含む絶縁膜が少なくとも形成され、n型トランジスタ領域に閾値制御膜としてランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜が形成されるとともに、前記閾値制御膜上にハフニウム系ゲート絶縁膜が形成される電界効果トランジスタの製造方法であって、
前記n型トランジスタ領域では疎水性層を露出させ、前記p型トランジスタ領域では親水性層を露出させた状態で、前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を形成することによって、前記p型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚を前記n型トランジスタ領域に形成されるランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜の膜厚よりも薄くすることを特徴とする電界効果トランジスタの製造方法。 - 疎水性層表面における成膜速度よりも親水性層表面における成膜速度の方が遅くなる条件で前記ランタノイド系のフッ化酸化膜またはアクチノイド系のフッ化酸化膜を成長させることを特徴とする請求項1に記載の電界効果トランジスタの製造方法。
- 前記ランタノイド系のフッ化酸化膜は、La(haf)3・diglymeをプレカーサとして用い、O2およびH2Oを反応ガスとして用いて化学気相成長法で形成することを特徴とする請求項1または2に記載の電界効果トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008098949A JP2009253003A (ja) | 2008-04-07 | 2008-04-07 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008098949A JP2009253003A (ja) | 2008-04-07 | 2008-04-07 | 電界効果トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009253003A true JP2009253003A (ja) | 2009-10-29 |
Family
ID=41313423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008098949A Pending JP2009253003A (ja) | 2008-04-07 | 2008-04-07 | 電界効果トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009253003A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011077536A1 (ja) * | 2009-12-24 | 2011-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2013004968A (ja) * | 2011-06-17 | 2013-01-07 | Toshiba Corp | 半導体装置とその製造方法 |
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2008
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Publication number | Priority date | Publication date | Assignee | Title |
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