JP2009232169A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 電源VDD0と接地GND0との間に接続されその入力端が入力端子にその出力端が出力端子に接続された出力回路と、入力端子と出力端子とに接続され、入力端子と出力端子との電位差に基づいて出力端子に電源VDD0から流れ込む電流又は出力端子から接地GND0に流れ出す電流をキャンセルする電流を発生させる電源ノイズキャンセル回路とを備える。
【選択図】図1
Description
(1) 信号A’がHからLに変化し、出力段2の出力電圧がLからHに変化した場合に、電源端子のリード成分により発生する同時スイッチングノイズをキャンセルすることができると共に、更に電源端子にキャンセル電流を流したときにGND端子側でキャンセル電流による干渉がなくなり、安定に動作する。
(2) 信号A’がLからHに変化し、出力段2の出力電圧がHからLに変化した場合に、GND端子のリード成分により発生する同時スイッチングノイズをキャンセルすることができると共に、更にGND端子にキャンセル電流を流したときに電源端子側でキャンセル電流による干渉がなくなり、安定に動作する。
第1の実施の形態の電源ノイズキャンセル回路に対して、N-chトランジスタとゲート回路EXORで構成したものである。
電源ノイズキャンセル回路72は、入力端子T1と出力端子T2とが2つの入力に接続され出力がノードN10に接続されたゲート回路EXOR10、ノードN10にゲートが接続されると共にドレインはLSI内部の内部電源VDD0に接続されるNチャネルトランジスタMN4、内部電源VDD0に一端が接続された定電流源I00、定電流源I00の他端と内部接地GND0との間にソース及びドレインが接続されゲートが定電流源I00の他端と接続されたNチャネルトランジスタMN2、内部接地GND0とNチャネルトランジスタMN4のソースに接続されゲートがNチャネルトランジスタMN2のゲートに接続されたNチャネルトランジスタMN3とから構成される。NチャネルトランジスタMN2とNチャネルトランジスタMN3は、カレントミラーの構成をとる。
第1の実施の形態では、出力回路1をインバータにて構成したが、これに対して、本実施の形態では、出力回路をバッファで構成したものである。
出力回路81は、入力端子T1にゲートが内部電源VDD0にソースが接続されたPチャネルトランジスタMP1と、入力端子T1にゲートが内部接地GND0にソースが接続されると共にドレインがPチャネルトランジスタMP1のドレインと接続されたNチャネルトランジスタMN1と、内部電源VDD0と出力端子T2との間にソース・ドレインが接続されゲートがPチャネルトランジスタMP1及びNチャネルトランジスタMN1のドレインと接続されたPチャネルトランジスタMP100と、出力端子T2と内部接地GND0との間にソース・ドレインが接続されゲートがPチャネルトランジスタMP1及びNチャネルトランジスタMN1のドレインと接続されたNチャネルトランジスタMN100とから構成される。
他の動作については、第1の実施の形態と同様であるので省略する。
GND 外部GND
VDD0 内部電源
GND0 内部接地
I0、I00 電流源
I1、I10 定電流
IL1、IL100 充電電流
IL2、IL200 放電電流
MN1、MN2、MN3、MN4 Nチャネルトランジスタ
MP1、MP2、MP3、MP4 Pチャネルトランジスタ
CL 負荷容量
T1 IN端子(入力端子)
T2 OUT端子(出力端子)
N1、N10、N100 ノード
RVDD 電源端子につくリードのR(抵抗)成分
LVDD 電源端子につくリードのL(インダクタ)成分
RGND GND端子につくリードのR(抵抗)成分
LVDD GND端子につくリードのL(インダクタ)成分
Ivdd 電源VDDに流れる電流
Ignd 接地GNDに流れる電流
EXNOR 排他的論理和の否定
EXOR10 排他的論理和
EXOR100 排他的論理和
Claims (8)
- 第1の電源ラインと第2の電源ラインとの間に接続されると共にその入力端が入力端子にその出力端が出力端子に接続された出力回路と、
前記入力端子と出力端子との間に接続され、前記入力端子と前記出力端子との電位差に基づいて前記出力端子に前記第1の電源ラインから流れ込む電流又は前記出力端子から前記第2の電源ラインに流れ出す電流をキャンセルする電流を発生させる電源ノイズキャンセル回路とを備えることを特徴とする半導体集積回路。 - 前記電源ノイズキャンセル回路は、前記第1の電源ラインと前記第2の電源ラインとの間に直列に接続された負荷素子及びスイッチング素子を備え、前記スイッチング素子は前記入力端子と前記出力端子との電位差に基づいて導通及び非導通が制御されることを特徴とする請求項1記載の半導体集積回路。
- 前記電源ノイズキャンセル回路は、前記第1の電源ラインと第1のノードとの間に接続され制御端子が第2のノードに接続された前記負荷素子としての第1のトランジスタと、前記第1の電源ラインと前記第2のノードとの間に接続され制御端子が前記第2のノードに接続された第2のトランジスタと、前記第2のノードと前記第2の電源ラインとの間に接続された電流源と、前記第1のノードと前記第2の電源ラインとの間に接続された前記スイッチング素子としての第3のトランジスタと、前記入力端子と前記出力端子との電位差に基づいて前記第3のトランジスタの導通及び非導通を制御する制御回路とを備えることを特徴とする請求項2記載の半導体集積回路。
- 前記出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間に接続され、入力が前記入力端子、出力が前記出力端子に接続されたインバータ回路で構成されることを特徴とする請求項3記載の半導体集積回路。
- 前記出力回路は、前記第1の電源ラインと前記第2の電源ラインとの間に接続された入力が前記入力端子、出力が前記出力端子に接続されたバッファ回路で構成されることを特徴とする請求項3記載の半導体集積回路。
- 前記第3のトランジスタはPチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第3のトランジスタの制御端子に出力が接続された排他的論理和の否定を出力するゲート回路によって構成されることを特徴とする請求項4記載の半導体集積回路。
- 前記第3のトランジスタはNチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第3のトランジスタの制御端子に出力が接続された排他的論理和を出力するゲート回路によって構成されていることを特徴とする請求項4記載の半導体集積回路。
- 前記第3のトランジスタはPチャネルトランジスタにより構成されると共に、前記制御回路は前記入力端子と前記出力端子にその入力が接続され前記第3のトランジスタの制御端子に出力が接続された排他的論理和を出力するゲート回路によって構成されていることを特徴とする請求項5記載の半導体集積回路。
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