JP2009218280A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly accurate semiconductor device for preventing generation of solder balls and reducing positional deviation including θ rotation of a chip. <P>SOLUTION: The semiconductor device includes a mounting member 120 having a mounting surface 121, and a semiconductor chip 140 bonded on the mounting surface 121 by solder, wherein a first region 141 and a second region 160 surrounding the semiconductor chip 140 and having wettability to the solder lower than the first region 141 are provided around the semiconductor chip 140 of the mounting surface 121. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体チップを、はんだによってリードフレーム（ベッド）などの実装部材に接合して形成した半導体装置がある。
このような半導体装置を製造する際の、実装部材のマウント面に半導体チップをはんだ接合するダイボンディング工程は、使用されるはんだによって、大きく分けて２種に分かれる。１つは、ワイヤーはんだやシートはんだを用いる方法であり、還元ガス中で行われる。もう１つは、はんだペーストを用いる方法であり、大気中または窒素雰囲気中で行われる。 There is a semiconductor device formed by bonding a semiconductor chip to a mounting member such as a lead frame (bed) with solder.
The die bonding process for soldering a semiconductor chip to the mounting surface of the mounting member when manufacturing such a semiconductor device is roughly divided into two types depending on the solder used. One is a method using wire solder or sheet solder, which is performed in a reducing gas. The other is a method using a solder paste, which is performed in the air or in a nitrogen atmosphere.

ワイヤーはんだやシートはんだを用いる方法は、はんだペーストを用いる方法に比べて、ダイボンディング後にフラックス残渣除去が不要であり、ダイボンディングの位置精度に優れる。
一方、はんだペーストを用いる方法は、常温でチップマウントができるため、生産効率が優れている。すなわち、ダイボンディングのインデックスアップが可能である。 Compared with a method using a solder paste, the method using wire solder or sheet solder does not require removal of flux residue after die bonding, and is excellent in positional accuracy of die bonding.
On the other hand, the method using solder paste is excellent in production efficiency because chip mounting can be performed at room temperature. That is, the index of die bonding can be increased.

生産効率を優先し、はんだペーストを用いた場合、ダイボンディングの位置精度、すなわち半導体チップのθ回転を含む位置ずれの制御が困難なことが問題である。
チップの位置ずれを防止するには、はんだペーストの量を減らしたり、実装部材のマウント面上に刻印（溝）を設け余分なはんだを刻印に流れ込ませる手法などが考えられる。しかし、これらの対策では、チップ下のはんだの量が減少するため、はんだ厚の確保が困難である。すなわち、チップ位置ずれ対策とはんだ厚の確保とは、トレードオフの関係があり、両立が難しかった。 When soldering paste is used in consideration of production efficiency, it is a problem that it is difficult to control the positional accuracy of die bonding, that is, the positional deviation including the θ rotation of the semiconductor chip.
In order to prevent the displacement of the chip, it is conceivable to reduce the amount of solder paste, or provide a marking (groove) on the mounting surface of the mounting member to allow excess solder to flow into the marking. However, with these countermeasures, it is difficult to ensure the solder thickness because the amount of solder under the chip is reduced. That is, there is a trade-off relationship between countermeasures against chip position deviation and securing the solder thickness, and it is difficult to achieve both.

一方、特許文献１には、支持板の上の銅被膜の表面を選択的に加熱して、半導体チップが固着される領域を残して銅酸化膜を形成し、銅被膜が露出する領域に半導体チップをはんだ付けする方法が開示されている。しかし、チップ搭載部の周囲を酸化させるこの方法を用いた場合、チップ端と銅酸化膜とが近すぎる場合は、ダイボンディング時にはんだが溶融した際、溶融したはんだが銅酸化膜でせき止められ、はんだボールが発生し、はんだの飛散などを引き起こす。逆に、チップ端と銅酸化膜とを遠ざけた場合は、チップのθ回転を含むチップ位置ずれが発生してしまう。すなわち、特許文献１の方法では、はんだボールの発生の防止とチップ位置ずれの防止の両方を同時に実現できなかった。
特開平８−３１８４８号公報 On the other hand, in Patent Document 1, the surface of the copper coating on the support plate is selectively heated to form a copper oxide film leaving a region where the semiconductor chip is fixed, and the semiconductor is exposed in the region where the copper coating is exposed. A method of soldering a chip is disclosed. However, when this method of oxidizing the periphery of the chip mounting portion is used, if the chip end and the copper oxide film are too close, when the solder melts during die bonding, the molten solder is dammed by the copper oxide film, Solder balls are generated, causing solder scattering. On the contrary, when the chip end and the copper oxide film are moved away from each other, a chip position shift including the θ rotation of the chip occurs. That is, the method of Patent Document 1 cannot simultaneously realize both the prevention of the generation of solder balls and the prevention of chip position deviation.
JP-A-8-31848

本発明は、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供する。   The present invention provides a highly accurate semiconductor device in which solder balls are not generated and positional deviation including θ rotation of a chip is reduced.

本発明の一態様によれば、マウント面を有する実装部材と、はんだにより前記マウント面に接合された半導体チップと、を備え、前記マウント面の前記半導体チップの周囲には、第１の領域と、前記半導体チップを囲み、前記はんだに対する濡れ性が前記第１の領域よりも低い第２の領域と、が設けられていることを特徴とする半導体装置が提供される。   According to one aspect of the present invention, a mounting member having a mount surface, and a semiconductor chip joined to the mount surface by solder, a first region around the semiconductor chip on the mount surface, And a second region surrounding the semiconductor chip and having lower wettability to the solder than the first region is provided.

本発明によれば、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置が提供される。   According to the present invention, there is provided a highly accurate semiconductor device in which solder balls are not generated and positional deviation including θ rotation of a chip is reduced.

以下、図面を参照しつつ、本発明の実施形態について説明する。
なお、本願明細書及び以下の各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係る半導体装置の構造を例示する模式図である。
同図（ａ）は斜視図であり、同図（ｂ）は平面図、同図（ｃ）は同図（ｂ）のＡ−Ａ線断面図、同図（ｄ）は、要部を例示する平面図である。
図１に表したように、本発明の第１の実施形態に係る半導体装置１０は、リードフレーム（実装部材）１２０と、リードフレーム１２０の主面（マウント面）１２１に、はんだ層１５０によって接合された半導体チップ１４０と、を備えている。リードフレーム１２０の主面１２１の半導体チップ１４０の周囲には、第１の領域１４１と、第２の領域１６０とが設けられている。第２の領域１６０は、半導体チップ１４０を囲むように設けられる。そして第２の領域１６０のはんだに対する濡れ性は、第１の領域１４１のはんだに対する濡れ性より低い。すなわち、第２の領域１６０のはんだに対する濡れ性は、第１の領域１４１のはんだに対する濡れ性より悪い。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the present specification and the following drawings, the same reference numerals are given to the same elements as those described above with reference to the previous drawings, and the detailed description will be omitted as appropriate.
(First embodiment)
FIG. 1 is a schematic view illustrating the structure of a semiconductor device according to the first embodiment of the invention.
(A) is a perspective view, (b) is a plan view, (c) is a cross-sectional view taken along line AA of (b), and (d) illustrates the main part. FIG.
As shown in FIG. 1, the semiconductor device 10 according to the first embodiment of the present invention is joined to a lead frame (mounting member) 120 and a main surface (mount surface) 121 of the lead frame 120 by a solder layer 150. The semiconductor chip 140 is provided. A first region 141 and a second region 160 are provided around the semiconductor chip 140 on the main surface 121 of the lead frame 120. The second region 160 is provided so as to surround the semiconductor chip 140. The wettability of the second region 160 with respect to the solder is lower than the wettability of the first region 141 with respect to the solder. That is, the wettability of the second region 160 with respect to the solder is worse than the wettability of the first region 141 with respect to the solder.

すなわち、半導体装置１０は、半導体チップ１４０を、はんだ層１５０によって、リードフレーム１２０に接合した構造を有する。なお、半導体装置１０には、インナーリード１１０が適宜設けられ、インナーリード１１０と半導体チップ１４０とを、内部配線１３０などで接続するようにしても良い。これらインナーリード１１０と内部配線１３０は、図１（ｂ）〜（ｄ）では省略されている。また、リードフレーム１２０の周りに図示しないモールド樹脂を設けても良い。また、図１には、実装部材の一例としてリードフレーム１２０を表したが、本発明はこれには限定されず、半導体チップ１４０をマウントする実装部材としては、基板やカップなど、マウント面を有する各種のものを用いることができる。   That is, the semiconductor device 10 has a structure in which the semiconductor chip 140 is joined to the lead frame 120 by the solder layer 150. The semiconductor device 10 may be provided with an inner lead 110 as appropriate, and the inner lead 110 and the semiconductor chip 140 may be connected by an internal wiring 130 or the like. The inner lead 110 and the internal wiring 130 are omitted in FIGS. Further, a mold resin (not shown) may be provided around the lead frame 120. 1 shows the lead frame 120 as an example of the mounting member, the present invention is not limited to this, and the mounting member for mounting the semiconductor chip 140 has a mounting surface such as a substrate or a cup. Various things can be used.

図１に例示したリードフレーム１２０は、例えば、銅からなる内部層１２２と、その周囲を被覆した例えばニッケルメッキ層１２３と、を有する。ニッケルメッキ層１２３の厚さは、例えば０．５μｍ〜１．５μｍである。ただし、本発明は、これには制限されず、リードフレーム１２０の構造や用いられる材料は任意である。   The lead frame 120 illustrated in FIG. 1 includes, for example, an inner layer 122 made of copper and a nickel plating layer 123 covering the periphery thereof. The thickness of the nickel plating layer 123 is, for example, 0.5 μm to 1.5 μm. However, the present invention is not limited to this, and the structure of the lead frame 120 and the material used are arbitrary.

図１（ｄ）は、はんだ層１５０と半導体チップ１４０を取り除いた状態（または、はんだ層１５０と半導体チップ１４０を搭載する前の状態）を例示している。図１（ｄ）に表したように、半導体チップ１４０の周りに、第１の領域１４１と第２の領域１６０が設けられている。   FIG. 1D illustrates a state where the solder layer 150 and the semiconductor chip 140 are removed (or a state before the solder layer 150 and the semiconductor chip 140 are mounted). As shown in FIG. 1D, the first region 141 and the second region 160 are provided around the semiconductor chip 140.

図１に例示する半導体装置１０においては、第２の領域１６０は、互いに離間した複数の要素領域１６９を有す。このように、第２の領域１６０が、互いに離間した要素領域１６９からなる場合も、第２の領域１６０は、半導体チップ１４０を囲っている。
すなわち、本願明細書において、「囲う」とは、特定の領域の周囲を連続して囲う場合の他、特定の領域の周囲の一部を露出して囲う場合も含み、さらには、互いに離間した複数の要素領域によって、特定の領域を囲う場合も含める。また、囲われる特定の領域の外周の内側に、囲うモノの一部が入る場合も、囲うモノは、囲われる特定の領域を囲っており、この場合も「囲う」に含む。
そして、この例では、第１の領域１４１は、第２の領域１６０の要素領域１６９同士の間に設けられている。これにより、後述するように、第１の領域１４１の部分が流出路１６２となり、この流出路１６２にはんだ層１５０のはんだが流出可能とされている。 In the semiconductor device 10 illustrated in FIG. 1, the second region 160 has a plurality of element regions 169 spaced apart from each other. As described above, even when the second region 160 includes the element regions 169 spaced apart from each other, the second region 160 surrounds the semiconductor chip 140.
That is, in this specification, “enclose” includes not only continuously enclosing the periphery of a specific area, but also including exposing and enclosing a part of the periphery of the specific area. The case where a specific region is surrounded by a plurality of element regions is also included. In addition, even when a part of the surrounding object enters inside the outer periphery of the specific area to be surrounded, the surrounding object surrounds the specific area to be surrounded, and this case is also included in “enclose”.
In this example, the first area 141 is provided between the element areas 169 of the second area 160. Thereby, as will be described later, the portion of the first region 141 becomes the outflow path 162, and the solder of the solder layer 150 can flow out into the outflow path 162.

第２の領域１６０は、例えば、第２の領域１６０の表面に凹凸を形成したり、表面処理層を形成したりすることで、第１の領域１４１の表面よりもはんだに対する濡れ性を相対的に低く（悪く）することで設けられる。
例えば、炭酸ガスレーザやＹＡＧレーザ等をリードフレーム１２０のマウント面１２１の所定の領域に照射することにより、その照射領域の表面に凹凸を形成し、第２の領域１６０を形成することができる。
また、リードフレーム１２０のマウント面１２１の所定の領域に各種の表面処理を施して酸化膜等を形成し、それによって、他の領域（第１の領域１４１）よりもはんだに対する濡れ性を低くすることによっても、第２の領域１６０を形成できる。なお、炭酸ガスレーザやＹＡＧレーザ等を照射することによっても、その照射領域の表面に酸化膜等の表面処理層を設けることができ、これにより第２の領域１６０を設けることもできる。
また、第２の領域１６０のはんだに対する濡れ性が、第１の領域１４１よりも相対的に低くなるように、第１の領域１４１となる面に濡れ性を高める各種の処理を施したり、各種の層を設けても良い。
すなわち、第１の領域１４１となる面、及び、第２の領域１６０となる面の少なくともいずれかに表面処理を施したり、各種の表面特性の異なる層を設けても良い。例えば、レジストなどからなるマスクを形成した後に、リードフレーム１２０の表面の所定の領域に、酸等の各種薬品処理や、プラズマ処理等のような気相による表面処理を施したり、各種カップリング剤層等の層を設けることによって、第１の領域１４１と第２の領域１６０とで、はんだに対する濡れ性に差異を設けても良い。 In the second region 160, for example, by forming irregularities on the surface of the second region 160 or forming a surface treatment layer, the wettability with respect to the solder is relatively higher than the surface of the first region 141. It is provided by making it low (bad).
For example, by irradiating a predetermined region of the mounting surface 121 of the lead frame 120 with a carbon dioxide laser, a YAG laser, or the like, irregularities can be formed on the surface of the irradiation region, and the second region 160 can be formed.
Further, various surface treatments are performed on a predetermined region of the mount surface 121 of the lead frame 120 to form an oxide film or the like, thereby lowering the wettability with respect to solder than other regions (first region 141). Also, the second region 160 can be formed. Note that a surface treatment layer such as an oxide film can be provided on the surface of the irradiated region also by irradiation with a carbon dioxide laser, a YAG laser, or the like, whereby the second region 160 can be provided.
In addition, various treatments for increasing wettability are performed on the surface to be the first region 141 such that the wettability of the second region 160 with respect to the solder is relatively lower than that of the first region 141, These layers may be provided.
That is, surface treatment may be performed on at least one of the surface to be the first region 141 and the surface to be the second region 160, or various layers having different surface characteristics may be provided. For example, after forming a mask made of resist or the like, a predetermined region on the surface of the lead frame 120 is subjected to various chemical treatments such as acid or surface treatment by a gas phase such as plasma treatment, or various coupling agents. By providing a layer such as a layer, the first region 141 and the second region 160 may have different wettability with respect to solder.

なお、第１の領域１４１の表面は、半導体チップ１４０が搭載されるマウント領域１９０の表面と実質的に同じ特性とすることができる。例えば、実装部材１２０のマウント面１２１の第２の領域１６０となる部分に、レーザ照射等の特定の処理を施すことにより、第２の領域１６０を設けた場合は、第１の領域１４１は、マウント領域１９０と実質的に同じ表面状態とすることができる。   Note that the surface of the first region 141 can have substantially the same characteristics as the surface of the mount region 190 on which the semiconductor chip 140 is mounted. For example, when the second region 160 is provided by performing a specific process such as laser irradiation on a portion that becomes the second region 160 of the mounting surface 121 of the mounting member 120, the first region 141 is The surface state can be substantially the same as the mount region 190.

以下では、第２の領域１６０をＹＡＧレーザの照射により形成した場合を例に挙げて説明する。そして、この場合、第１の領域１４１の表面は、マウント領域１９０の表面と同じ表面状態である。   Hereinafter, a case where the second region 160 is formed by YAG laser irradiation will be described as an example. In this case, the surface of the first region 141 is in the same surface state as the surface of the mount region 190.

図２は、本発明の第１の実施形態に係る半導体装置の要部の構造を例示する走査型電子顕微鏡写真図である。
すなわち、図２（ａ）〜（ｃ）は、それぞれ図１（ｄ）に例示した領域２１１〜２１３に対応する領域のリードフレーム１２０の主面１２１の表面の走査型電子顕微鏡写真である。
なお、これらの図は、リードフレーム１２０の主面１２１に対して斜め４５°の角度から撮影した走査型電子顕微鏡写真である。
図２（ａ）は、第１の領域１４１と第２の領域１６０の表面状態を例示している。同図に表したように、本発明の第１の実施形態に係る半導体装置１０の第２の領域１６０の表面は、第１の領域１４１に比べて粗い。
なお、図２（ｂ）、（ｃ）では、第２の領域１６０とマウント領域１９０の表面状態を例示している。図２（ａ）〜（ｃ）に表したように、マウント領域１９０の表面状態は、第１の領域１４１の表面状態と同様である。
このように、第２の領域１６０の表面は、第１の領域１４１より粗く、また、この例では、マウント領域１９０よりも粗い。 FIG. 2 is a scanning electron micrograph illustrating the structure of the main part of the semiconductor device according to the first embodiment of the invention.
2A to 2C are scanning electron micrographs of the surface of the main surface 121 of the lead frame 120 in regions corresponding to the regions 211 to 213 illustrated in FIG. 1D, respectively.
These drawings are scanning electron micrographs taken from an angle of 45 ° with respect to the main surface 121 of the lead frame 120.
FIG. 2A illustrates the surface states of the first region 141 and the second region 160. As shown in the figure, the surface of the second region 160 of the semiconductor device 10 according to the first embodiment of the present invention is rougher than the first region 141.
2B and 2C illustrate the surface states of the second region 160 and the mount region 190. As illustrated in FIGS. 2A to 2C, the surface state of the mount region 190 is the same as the surface state of the first region 141.
Thus, the surface of the second region 160 is rougher than the first region 141, and in this example, is rougher than the mount region 190.

図３は、本発明の第１の実施形態に係る半導体装置の要部の構造を例示するグラフ図である。
すなわち、同図（ａ）〜（ｅ）は、第２の領域１６０の表面粗さを例示し、同図（ｆ）〜（ｈ）は、第１の領域１４１の表面粗さを例示している。横軸は、リードフレーム１２０の主面１２１に平行な面内の水平位置（距離）を表し、縦軸は垂直位置（表面の凹凸）を表している。 FIG. 3 is a graph illustrating the structure of the main part of the semiconductor device according to the first embodiment of the invention.
That is, FIGS. 5A to 5E illustrate the surface roughness of the second region 160, and FIGS. 5F to 5H illustrate the surface roughness of the first region 141. Yes. The horizontal axis represents a horizontal position (distance) in a plane parallel to the main surface 121 of the lead frame 120, and the vertical axis represents a vertical position (surface unevenness).

図３に表したように、第１の領域１４１の表面は実質的に平滑であり、表面凹凸（高さの振幅）は例えば１μｍ〜２μｍ程度以下であるのに対して、第２の領域１６０の表面は粗い凹凸を有しており、表面凹凸（高さの振幅）は、例えば、４μｍ〜５μｍ程度である。
例えば、第２の領域１６０の算術平均粗さＲａは、例えば０．３〜０．４μｍ程度である。また、最大高さＲｙは、例えば、４μｍ〜５μｍ程度である。また、十点平均粗さＲｚは、例えば２．５μｍ〜３．３μｍ程度である。 As shown in FIG. 3, the surface of the first region 141 is substantially smooth, and the surface unevenness (the amplitude of the height) is, for example, about 1 μm to 2 μm or less, whereas the second region 160. The surface has rough unevenness, and the surface unevenness (height amplitude) is, for example, about 4 μm to 5 μm.
For example, the arithmetic average roughness Ra of the second region 160 is, for example, about 0.3 to 0.4 μm. The maximum height Ry is, for example, about 4 μm to 5 μm. The ten-point average roughness Rz is, for example, about 2.5 μm to 3.3 μm.

一方、第１の領域１４１の表面は平滑であり、第１の領域１４１の算術平均粗さＲａは、例えば０．１２〜０．１３μｍ程度である。また、最大高さＲｙは、例えば、１．３μｍ〜２．２μｍ程度である。また、十点平均粗さＲｚは、例えば０．９μｍ〜１．１μｍ程度である。
このように、第１の領域１４１における算術平均粗さＲａ、最大高さＲｙ、十点平均粗さＲｚは、それぞれ上記の第２の領域１６０の各値の半分以下である。
ただし、本発明は上記に限らず、第２の領域１６０の表面粗さが、第１の領域１４１の表面粗さより相対的に粗ければ良い。 On the other hand, the surface of the first region 141 is smooth, and the arithmetic average roughness Ra of the first region 141 is, for example, about 0.12 to 0.13 μm. Moreover, the maximum height Ry is, for example, about 1.3 μm to 2.2 μm. Further, the ten-point average roughness Rz is, for example, about 0.9 μm to 1.1 μm.
As described above, the arithmetic average roughness Ra, the maximum height Ry, and the ten-point average roughness Rz in the first region 141 are each half or less of each value of the second region 160.
However, the present invention is not limited to the above, and the surface roughness of the second region 160 may be relatively rougher than the surface roughness of the first region 141.

これにより、第２の領域１６０におけるはんだの濡れ性を、第１の領域１４１におけるはんだの濡れ性より低くすることができる。すなわち、第２の領域１６０は、第１の領域１４１に比べて、はんだをはじき易い。   Thereby, the solder wettability in the second region 160 can be made lower than the solder wettability in the first region 141. That is, the second area 160 is easier to repel solder than the first area 141.

これにより、マウント領域１９０の上に設けられたはんだ層１５０のはんだが、マウント領域１９０から流れ出る場合、第１の領域１４１に流れ出す。すなわち、制御された状態で流れ出させることができる。
すなわち、本実施形態の半導体装置１０では、第２の領域１６０が、互いに離間した複数の要素領域１６９を有しており、要素領域１６９同士の間に第１の領域１４１が設けられている。そして、この第１の領域１４１に、余分なはんだが流出可能とされている。 Thereby, when the solder of the solder layer 150 provided on the mount region 190 flows out of the mount region 190, it flows out to the first region 141. That is, it can flow out in a controlled state.
In other words, in the semiconductor device 10 of the present embodiment, the second region 160 has a plurality of element regions 169 spaced apart from each other, and the first region 141 is provided between the element regions 169. Then, excess solder can flow out into the first region 141.

図４は、本発明の第１の実施形態に係る半導体装置の構造を例示する模式図である。すなわち、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
図４に表したように、本実施形態に係る半導体装置１０においては、第２の領域１６０が、互いに離間した複数の要素領域１６９を有している。そして、要素領域１６９同士の間の第１の領域１４１が流出路１６２となり、この流出路１６２から、余分なはんだ１５１が連続して流出できるようにされている。 FIG. 4 is a schematic view illustrating the structure of the semiconductor device according to the first embodiment of the invention. 1A is a plan view, and FIG. 1B is a cross-sectional view taken along line AA in FIG.
As shown in FIG. 4, in the semiconductor device 10 according to the present embodiment, the second region 160 has a plurality of element regions 169 spaced apart from each other. The first region 141 between the element regions 169 serves as an outflow path 162, and excess solder 151 can be continuously discharged from the outflow path 162.

そして、はんだが溶融した際、はんだ内のフラックスが突沸した場合においても、はんだは、半導体チップ１４０の外側に位置する流出路１６２にはみ出すことができる。その結果として、はんだが狭い領域に閉じ込められた状態で突沸した時に生ずるはんだボールの発生を抑制できる。
すなわち、はんだが溶融した際、余分なはんだを流出路１６２から制御した状態で流出可能とすることで、はんだボールが発生しない。これにより、第２の領域１６０の内側境界（境界）１６８（半導体チップ１４０側の境界）を、半導体チップ１４０に近接させることができ、半導体チップ１４０の面内のθ回転を含むチップ位置ずれを低減できる。 Even when the flux in the solder bumps when the solder is melted, the solder can protrude into the outflow path 162 located outside the semiconductor chip 140. As a result, it is possible to suppress the generation of solder balls that occur when the solder bumps in a state where the solder is confined in a narrow region.
That is, when the solder is melted, by allowing excess solder to flow out in a controlled state from the outflow path 162, solder balls are not generated. Thereby, the inner boundary (boundary) 168 (boundary on the semiconductor chip 140 side) of the second region 160 can be brought close to the semiconductor chip 140, and the chip position shift including θ rotation in the plane of the semiconductor chip 140 can be reduced. Can be reduced.

すなわち、本実施形態によれば、はんだボールの発生を抑制しつつ、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   That is, according to the present embodiment, it is possible to provide a highly accurate semiconductor device in which the positional deviation including the θ rotation of the chip is reduced while suppressing the generation of solder balls.

（第１の比較例）
図５は、第１の比較例の半導体装置の構造を例示する模式図である。
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
図５に表したように、第１の比較例の半導体装置９０においては、第２の領域１６０が、半導体チップ１４０を取り囲む連続した枠状の形状である。そして、本比較例では、半導体チップ１４０の位置ずれを防止することを重視し、第２の領域１６０の内側境界１６８は、半導体チップ１４０の外形と実質的に同一とされている。そして、第１の領域１４１は設けられていない。 (First comparative example)
FIG. 5 is a schematic view illustrating the structure of the semiconductor device of the first comparative example.
FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the line AA in FIG.
As shown in FIG. 5, in the semiconductor device 90 of the first comparative example, the second region 160 has a continuous frame shape surrounding the semiconductor chip 140. In this comparative example, emphasis is placed on preventing the displacement of the semiconductor chip 140, and the inner boundary 168 of the second region 160 is substantially the same as the outer shape of the semiconductor chip 140. The first region 141 is not provided.

この場合、はんだが溶融して流れ出す余分なはんだは、第２の領域１６０によってせき止められ、はんだ内のフラックスが突沸した時、はんだが逃げる経路がないため、はんだボール１５２が発生し、周囲に飛散する。このように飛散したはんだボール１５２は、他の電気回路などに付着し、電気的短絡や回路の誤動作を引き起こす原因となる。   In this case, excess solder that melts and flows out is blocked by the second region 160, and when the flux in the solder bumps, there is no way for the solder to escape, so solder balls 152 are generated and scattered around. To do. The scattered solder balls 152 adhere to other electric circuits and the like, causing an electrical short circuit and a circuit malfunction.

（第２の比較例）
図６は、第２の比較例の半導体装置の構造を例示する模式図である。
同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＡ−Ａ線断面図である。
図６に表したように、第２の比較例の半導体装置９１においては、第２の領域１６０が、半導体チップ１４０を取り囲む連続した枠状の形状である。そして、本比較例では、はんだが溶融した際にはんだボール１５２が発生しないように、第２の領域１６０の内側境界１６８は、半導体チップ１４０に対して外側に配置されている。例えば、第２の領域１６０の内側境界１６８は、例えば半導体チップ１４０の一辺が５ｍｍである時、半導体チップ１４０の端面から０．８ｍｍの外側に配置されている。 (Second comparative example)
FIG. 6 is a schematic view illustrating the structure of the semiconductor device of the second comparative example.
FIG. 4A is a plan view, and FIG. 4B is a cross-sectional view taken along the line AA in FIG.
As shown in FIG. 6, in the semiconductor device 91 of the second comparative example, the second region 160 has a continuous frame shape surrounding the semiconductor chip 140. In this comparative example, the inner boundary 168 of the second region 160 is disposed outside the semiconductor chip 140 so that the solder balls 152 are not generated when the solder is melted. For example, the inner boundary 168 of the second region 160 is arranged outside 0.8 mm from the end face of the semiconductor chip 140 when, for example, one side of the semiconductor chip 140 is 5 mm.

この場合、はんだが溶融して流れ出した余分なはんだを溜めておけるだけの容積が、第２の領域１６０の内側境界１６８の内側に確保できるので、余分なはんだは、半導体チップ１４０と第２の領域１６０との間に連続的に流出することができ、はんだボール１５２が発生し難い。   In this case, a volume sufficient to store excess solder that has flowed out due to melting of the solder can be secured inside the inner boundary 168 of the second region 160, so that the excess solder is separated from the semiconductor chip 140 and the second chip. It can flow out continuously between the region 160 and the solder ball 152 is hardly generated.

しかしながら、図６に例示したように、半導体チップ１４０は、第２の領域１６０の内側で、面内で回転したり、面内に平行移動し、結果としてチップのθ回転を含む位置ずれが大きくなる。   However, as illustrated in FIG. 6, the semiconductor chip 140 rotates or translates in the plane inside the second region 160, and as a result, the positional deviation including the θ rotation of the chip is large. Become.

すなわち、はんだが溶融した時、はんだ中のフラックスとはんだ成分とで比重の差異があるため、フラックスとはんだ成分が分離することがある。そして、フラックスが、はんだ層１５０の半導体チップ１４０側に偏在し、このフラックスによって半導体チップ１４０が容易に移動可能な状態となる。そして、はんだのリフローの後に半導体チップ１４０の位置は、所望の位置から移動し、または、面内角度が所定の角度からずれてしまい、高精度の半導体装置は得られない。   That is, when the solder is melted, there is a difference in specific gravity between the flux in the solder and the solder component, so the flux and the solder component may be separated. Then, the flux is unevenly distributed on the semiconductor chip 140 side of the solder layer 150, and the semiconductor chip 140 can be easily moved by this flux. Then, after the solder reflow, the position of the semiconductor chip 140 moves from a desired position, or the in-plane angle deviates from a predetermined angle, and a highly accurate semiconductor device cannot be obtained.

なお、これら比較例の半導体装置９０、９１において、はんだ層１５０の厚みを薄くすることによって、余分なはんだの量も減少させ、これにより、はんだボール１５２が発生し難くし、また、これにより、第２の領域１６０の内側境界１６８を半導体チップ１４０に近づけ、半導体チップの位置ずれを減少させることが考えられる。しかしながら、この場合、はんだ層１５０の厚みが所定の厚さより薄くなる不良が発生し問題となる。すなわち、フラックスの特性のばらつき、リードフレーム１２０の濡れ性のばらつき、半導体チップ１４０の濡れ性のばらつき、及び、はんだ塗布量のばらつき等のために、はんだ層１５０の厚みがばらつき、所定の厚さ以下になる場合が発生し、安定した高品位の半導体装置は得られにくい。   In the semiconductor devices 90 and 91 of these comparative examples, by reducing the thickness of the solder layer 150, the amount of excess solder is also reduced, thereby making it difficult for the solder balls 152 to be generated. It is conceivable that the inner boundary 168 of the second region 160 is brought closer to the semiconductor chip 140 to reduce the positional deviation of the semiconductor chip. However, in this case, a defect that the thickness of the solder layer 150 becomes thinner than a predetermined thickness occurs and becomes a problem. That is, the thickness of the solder layer 150 varies due to variations in the characteristics of the flux, variations in the wettability of the lead frame 120, variations in the wettability of the semiconductor chip 140, variations in the amount of applied solder, and the like. The following cases occur, and it is difficult to obtain a stable high-quality semiconductor device.

これに対して、本実施形態に係る半導体装置１０では、第２の領域１６０が、互いに離間した複数の要素領域１６９を有しており、要素領域１６９同士の間の第１の領域１４１が流出路１６２となる。そして、この流出路１６２から、余分なはんだが制御された状態で流出可能とされている。これにより、はんだが溶融した際、余分なはんだは流出路１６２に流れ出すことかできるので、はんだボールが発生することがなく、第２の領域１６０の内側境界１６８を、半導体チップ１４０に近接させることができ、半導体チップ１４０の面内のθ回転を含むチップ位置ずれを低減できる。   On the other hand, in the semiconductor device 10 according to the present embodiment, the second region 160 has a plurality of element regions 169 spaced apart from each other, and the first region 141 between the element regions 169 flows out. The road 162 becomes. From the outflow passage 162, the excess solder can be outflowed in a controlled state. Thereby, when the solder is melted, excess solder can flow out to the outflow path 162, so that no solder ball is generated, and the inner boundary 168 of the second region 160 is brought close to the semiconductor chip 140. As a result, chip position shift including θ rotation in the plane of the semiconductor chip 140 can be reduced.

これにより、本実施形態に係る半導体装置１０によって、はんだボールの発生を抑制しつつチップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   Thereby, the semiconductor device 10 according to the present embodiment can provide a highly accurate semiconductor device in which the positional deviation including the θ rotation of the chip is reduced while suppressing the generation of solder balls.

図７は、本発明の第１の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図７に表したように、本実施形態に係る半導体装置の製造方法では、まず、実装部材１２０（例えばリードフレーム）の半導体チップ１４０が搭載されるマウント領域の周囲に、第１の領域１４１のはんだに対する濡れ性より低い濡れ性を有する第２の領域１６０を形成する（ステップＳ１１０）。
すなわち、例えば、炭酸ガスレーザやＹＡＧレーザ等をリードフレーム１２０に照射することにより、その照射領域の表面に凹凸を形成する。また、レジストなどにより適当なマスクを形成した後に、リードフレーム１２０の表面を各種の表面処理することによっても、他の部分（第１の領域１４１）に比べてはんだに対する濡れ性が低い表面を形成しても良い。なお、上記のようにレーザを用いる方法は、レジスト等を設けないで処理できるので簡便であり、便利である。 FIG. 7 is a flowchart illustrating the method for manufacturing the semiconductor device according to the first embodiment of the invention.
As shown in FIG. 7, in the manufacturing method of the semiconductor device according to the present embodiment, first, the first region 141 is formed around the mount region where the semiconductor chip 140 of the mounting member 120 (for example, the lead frame) is mounted. A second region 160 having a wettability lower than the wettability with respect to the solder is formed (step S110).
That is, for example, by irradiating the lead frame 120 with a carbon dioxide laser, a YAG laser, or the like, irregularities are formed on the surface of the irradiated region. Further, after forming an appropriate mask with a resist or the like, the surface of the lead frame 120 is also subjected to various surface treatments, thereby forming a surface with low wettability with respect to solder compared to other portions (the first region 141). You may do it. Note that the method using a laser as described above is simple and convenient because it can be processed without providing a resist or the like.

そして、実装部材１２０（例えばリードフレーム）のマウント領域に、はんだ層１５０となるはんだを設置する（ステップＳ１２０）。例えば、ディスペンサにより、はんだペーストを適量塗出して、マウント領域に塗布する。
そして、半導体チップ１４０をマウント領域の上に設置する（ステップＳ１３０）。
そして、はんだ層１５０となるはんだを溶融して、半導体チップ１４０をリードフレーム１２０のマウント面１２１に接合する（ステップＳ１４０）。 Then, solder to be the solder layer 150 is placed in the mounting region of the mounting member 120 (for example, lead frame) (step S120). For example, an appropriate amount of solder paste is applied by a dispenser and applied to the mount region.
Then, the semiconductor chip 140 is placed on the mount area (step S130).
Then, the solder that becomes the solder layer 150 is melted, and the semiconductor chip 140 is joined to the mounting surface 121 of the lead frame 120 (step S140).

これにより、第１の領域１４１が流出路１６２となり、この流出路１６２から余分なはんだが連続して流出でき、はんだボールが発生することがない。そして、第２の領域１６０の内側境界１６８は、半導体チップ１４０に近接させることができ、第２の領域１６０によって、半導体チップ１４０の位置を制御し、半導体チップ１４０の面内のθ回転を含むチップ位置ずれを低減できる。
なお、上記において、ステップＳ１２０のはんだの設置は、例えばステップＳ１１０の前に行っても良い。また、ステップＳ１１０の第２の領域１６０の形成は、例えば、ステップＳ１３０の後に実施することもできる。すなわち、上記のステップＳ１１０〜ステップＳ１４０は、技術的に可能な範囲で、順序を入れ替えることが可能であり、また、同時に実施したり、省略することも可能である。 As a result, the first region 141 becomes the outflow path 162, and excess solder can continuously flow out from the outflow path 162, so that no solder balls are generated. The inner boundary 168 of the second region 160 can be brought close to the semiconductor chip 140, and the second region 160 controls the position of the semiconductor chip 140 and includes θ rotation in the plane of the semiconductor chip 140. Chip misalignment can be reduced.
In the above, the installation of the solder in step S120 may be performed, for example, before step S110. The formation of the second region 160 in step S110 can be performed after step S130, for example. That is, the above steps S110 to S140 can be interchanged within a technically possible range, and can be performed simultaneously or omitted.

このように、本実施形態に係る半導体装置の製造方法によって、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   As described above, the semiconductor device manufacturing method according to the present embodiment can provide a highly accurate semiconductor device in which no solder balls are generated and the positional deviation including the θ rotation of the chip is reduced.

このように、本実施形態に係る半導体装置においては、第１の領域１４１は、余分なはんだを流出させる機能を有し、第２の領域１６０は、第１の領域１４１よりもはんだを弾き易いことで、はんだの端面を制御することができ、半導体チップ１４０の位置を制御する。この第１の領域１４１と第２の領域１６０の形状や配置は、以下説明するように各種変形することができる。   As described above, in the semiconductor device according to the present embodiment, the first region 141 has a function of causing excess solder to flow out, and the second region 160 is easier to play solder than the first region 141. Thus, the end face of the solder can be controlled, and the position of the semiconductor chip 140 is controlled. The shape and arrangement of the first region 141 and the second region 160 can be variously modified as will be described below.

図８〜図１１は、本発明の第１の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。
図８（ａ）に表したように、本実施形態に係る別の半導体装置１１では、第２の領域１６０が、半導体チップ１４０を取り囲むように設けられ、第２の領域１６０の一部に隙間があり、その隙間の部分が第１の領域１４１である。そして、この第１の領域１４１が、はんだの流出路１６２となる。このように、第１の領域１４１は、半導体チップ１４０の周りに少なくとも１つ設けられれば良い。 FIGS. 8 to 11 are schematic plan views illustrating the structure of the main part of another semiconductor device according to the first embodiment of the invention.
As illustrated in FIG. 8A, in another semiconductor device 11 according to the present embodiment, the second region 160 is provided so as to surround the semiconductor chip 140, and a gap is formed in a part of the second region 160. The gap portion is the first region 141. The first region 141 becomes a solder outflow path 162. As described above, at least one first region 141 may be provided around the semiconductor chip 140.

また、図８（ｂ）に表したように、本実施形態に係る別の半導体装置１２では、第２の領域１６０として、半導体チップ１４０の図の紙面での上部と下部に、半導体チップ１４０の横方向の辺と平行な部分と、その部分の左右の端に接続され、半導体チップ１４０の縦の辺に平行な部分とを有する要素領域１６９がそれぞれ設けられ、この要素領域１６９は互いに離間している。そして、この要素領域１６９の間に２つの第１の領域１４１が設けられ、この第１の領域１４１がはんだの流出路１６２となる。このように、第１の領域１４１を、半導体チップ１４０の周りに複数設けても良い。   Further, as shown in FIG. 8B, in another semiconductor device 12 according to the present embodiment, the second region 160 has the upper and lower portions of the semiconductor chip 140 in the drawing of the semiconductor chip 140. Element regions 169 each having a portion parallel to the side in the horizontal direction and a portion parallel to the vertical side of the semiconductor chip 140 are provided. The element regions 169 are spaced apart from each other. ing. Two first regions 141 are provided between the element regions 169, and the first regions 141 serve as solder outflow paths 162. As described above, a plurality of the first regions 141 may be provided around the semiconductor chip 140.

また、図８（ｃ）に表したように、本実施形態に係る別の半導体装置１３では、第２の領域１６０として、半導体チップ１４０の各辺に３つずつの円形状の要素領域１６９が設けられている。そして、これら要素領域１６９の間に第１の領域１４１が設けられ、これが、はんだの流出路１６２となる。   Further, as illustrated in FIG. 8C, in another semiconductor device 13 according to the present embodiment, three circular element regions 169 are provided as the second region 160 on each side of the semiconductor chip 140. Is provided. A first region 141 is provided between the element regions 169 and serves as a solder outflow path 162.

また、図８（ｄ）に表したように、本実施形態に係る別の半導体装置１４では、第２の領域１６０として、半導体チップ１４０の各辺側に凸形状を有する略半円形状の要素領域１６９が設けられ、そして、これら要素領域１６９の間に、第１の領域１４１が設けられ、この第１の領域１４１がはんだの流出路１６２となる。このように、要素領域１６９の間の幅が、半導体チップ１４０から離れるに従って狭くなる形状にすると、マウント領域からはんだが流れ出した時に、その流量や流速を制限することができ、これにより、余分なはんだの量が多い時にも所定領域外にはんだが流れ出にくくすることができる。   Further, as shown in FIG. 8D, in another semiconductor device 14 according to the present embodiment, a substantially semicircular element having a convex shape on each side of the semiconductor chip 140 as the second region 160. A region 169 is provided, and a first region 141 is provided between the element regions 169, and the first region 141 serves as a solder outflow path 162. As described above, when the width between the element regions 169 becomes narrower as the distance from the semiconductor chip 140 increases, when the solder flows out of the mount region, the flow rate and flow velocity can be limited. Even when the amount of solder is large, it is possible to make it difficult for the solder to flow out of the predetermined region.

また、図８（ｅ）に表したように、本実施形態に係る別の半導体装置１５では、第２の領域１６０として、半導体チップ１４０のコーナー部に、略半円形状の要素領域１６９が設けられている。半導体チップ１４０が搭載されるマウント領域のコーナー部のみに、要素領域１６９を設けることによっても、半導体チップ１４０の位置の制御が可能である。第２の領域１６０を例えばレーザの走査照射等によって設ける場合、半導体チップ１４０のコーナー部のみに第２の領域１６０を設けた半導体装置１５は、半導体チップ１４０の辺の中央部にも第２の領域１６０を設けた半導体装置１４よりも、レーザの走査照射時間が短縮でき、生産性の点で有利である。   In addition, as illustrated in FIG. 8E, in another semiconductor device 15 according to the present embodiment, a substantially semicircular element region 169 is provided as a second region 160 at a corner portion of the semiconductor chip 140. It has been. The position of the semiconductor chip 140 can also be controlled by providing the element region 169 only at the corner portion of the mount region where the semiconductor chip 140 is mounted. When the second region 160 is provided by, for example, laser scanning irradiation, the semiconductor device 15 in which the second region 160 is provided only at the corner portion of the semiconductor chip 140 has the second region 160 at the center of the side of the semiconductor chip 140. Compared with the semiconductor device 14 provided with the region 160, the laser scanning irradiation time can be shortened, which is advantageous in terms of productivity.

また、図８（ｆ）に表したように、本実施形態に係る別の半導体装置１６では、第２の領域１６０として、半導体チップ１４０の各辺に、各辺側に凸形状を向けた略半円形状の要素領域１６９が４つずつ設けられている。各要素領域１６９の間に第１の領域１４１が設けられ、この第１の領域１４１がはんだの流出路１６２となる。そして、半導体チップ１４０のコーナー部に設けられた要素領域１６９ａは、半導体チップ１４０にほぼ接して設けられている。これにより、半導体チップ１４０の設置位置の高精度な制御が可能である。そして、半導体チップ１４０の各辺の中央付近に設けられた要素領域１６９ｂは、半導体チップ１４０より外側に離間して設けられている。要素領域１６９ｂは、はみ出した余分なはんだをせき止める機能を果たすものであり、半導体チップ１４０と離れていても良く、すなわち、要素領域１６９ｂと半導体チップ１４０の外周との距離は任意である。このように、要素領域１６９の内の一部を半導体チップ１４０と実質的に接して設け、その他の一部を半導体チップ１４０と離間して設けても良い。   Further, as illustrated in FIG. 8F, in another semiconductor device 16 according to the present embodiment, as the second region 160, an approximately convex shape is directed to each side of each side of the semiconductor chip 140. Four semicircular element regions 169 are provided. A first region 141 is provided between the element regions 169, and the first region 141 serves as a solder outflow path 162. The element region 169 a provided at the corner portion of the semiconductor chip 140 is provided substantially in contact with the semiconductor chip 140. Thereby, the installation position of the semiconductor chip 140 can be controlled with high accuracy. The element region 169 b provided in the vicinity of the center of each side of the semiconductor chip 140 is provided apart from the semiconductor chip 140. The element region 169b functions to stop excess solder that protrudes, and may be separated from the semiconductor chip 140. That is, the distance between the element region 169b and the outer periphery of the semiconductor chip 140 is arbitrary. In this manner, a part of the element region 169 may be provided in substantially contact with the semiconductor chip 140 and the other part may be provided apart from the semiconductor chip 140.

また、図９（ａ）に表したように、本実施形態に係る別の半導体装置１７では、第２の領域１６０として、半導体チップ１４０の各コーナー部にＬ字形状の要素領域１６９が設けられ、そして、これら要素領域１６９の間に第１の領域１４１が設けられ、この第１の領域１４１がはんだの流出路１６２となる。そして、さらに、要素領域１６９の間に、小さい要素領域１６３が設けられている。この小さい要素領域１６３は、マウント領域からはんだが流れ出した時に、その流量や流速を制限する機能を持ち、これにより、余分なはんだの量が多い時にも所定領域外にはんだが流れ出さないようにすることができる。   Further, as illustrated in FIG. 9A, in another semiconductor device 17 according to the present embodiment, an L-shaped element region 169 is provided in each corner portion of the semiconductor chip 140 as the second region 160. A first region 141 is provided between the element regions 169, and the first region 141 serves as a solder outflow path 162. Further, a small element region 163 is provided between the element regions 169. The small element region 163 has a function of restricting the flow rate and flow velocity when the solder flows out of the mount region, so that the solder does not flow out of the predetermined region even when the amount of excess solder is large. can do.

また、図９（ｂ）に表したように、本実施形態に係る別の半導体装置１８では、第２の領域１６０として、半導体チップ１４０の各コーナー部にＬ字形状の要素領域１６９が設けられ、そして、これら要素領域１６９の間に第１の領域１４１が設けられている。この第１の領域１４１がはんだの流出路１６２となる。そして、要素領域１６９の間の第１の領域１４１の流出路１６２の部分に、交互に突出した要素領域１６４が要素領域１６９から突出するように連続して設けられている。そして、突出した要素領域１６４の間も第１の領域１４１であり、ここにクランプ状の流出路１６２が形成される。この突出した要素領域１６４は、マウント領域からはんだが流れ出した際に、はんだの流量や流速を制限する機能を持ち、これにより、余分なはんだの量が多い時にも所定領域外にはんだが流れ出さないようにすることができる。   In addition, as illustrated in FIG. 9B, in another semiconductor device 18 according to this embodiment, an L-shaped element region 169 is provided in each corner portion of the semiconductor chip 140 as the second region 160. The first region 141 is provided between the element regions 169. The first region 141 becomes a solder outflow path 162. And the element area | region 164 which protruded alternately is provided in the part of the outflow path 162 of the 1st area | region 141 between the element area | regions 169 so that it may protrude from the element area | region 169. FIG. A portion between the projecting element regions 164 is also a first region 141, and a clamp-shaped outflow passage 162 is formed here. The protruding element region 164 has a function of restricting the flow rate and flow rate of the solder when the solder flows out of the mount region, so that the solder flows out of the predetermined region even when the amount of excess solder is large. Can not be.

また、図９（ｃ）に表したように、本実施形態に係る別の半導体装置１９では、第２の領域１６０として、半導体チップ１４０の各辺に長方形状の要素領域１６９が設けられ、要素領域１６９は、半導体チップ１４０の４つのコーナー部で互いに離間している。そして、これら要素領域１６９の間に第１の領域１４１が設けられており、この第１の領域１４１がはんだの流出路１６２となる。   Further, as illustrated in FIG. 9C, in another semiconductor device 19 according to the present embodiment, a rectangular element region 169 is provided on each side of the semiconductor chip 140 as the second region 160. The regions 169 are separated from each other at the four corners of the semiconductor chip 140. A first region 141 is provided between the element regions 169, and the first region 141 serves as a solder outflow path 162.

また、図９（ｄ）に表したように、本実施形態に係る別の半導体装置２０では、第２の領域１６０として、半導体チップ１４０の各コーナー部にＬ字形状の要素領域１６９が、各辺に２つずつ、ずれた位置に設けられている。これにより、これら要素領域１６９の間に、細長い形状の第１の領域１４１が設けられ、この第１の領域１４１が、はんだの流出路１６２となる。このはんだの流出路１６２は、細長い経路であり、はんだの流量と流速を制御できる。   In addition, as illustrated in FIG. 9D, in another semiconductor device 20 according to the present embodiment, as the second region 160, L-shaped element regions 169 are provided at the corner portions of the semiconductor chip 140. It is provided at a position shifted by two on each side. As a result, an elongated first region 141 is provided between the element regions 169, and the first region 141 becomes a solder outflow path 162. The solder outflow path 162 is an elongated path and can control the flow rate and flow rate of the solder.

また、図９（ｅ）に表したように、本実施形態に係る別の半導体装置２１では、第２の領域１６０として、半導体チップ１４０の各辺に６個ずつの円形の要素領域１６９が設けられ、要素領域１６９の間に第１の領域１４１が設けられている。そして、第２の領域１６０の外側に、第１の領域１４１よりも粗い表面粗さを有する（第１の領域１４１よりもはんだに対する濡れ性が低い）第３の領域２６０が、さらに設けられている。この第３の領域２６０によって、第２の領域１６０の間に設けられた流出路１６２から流れ出したはんだを、第３の領域２６０の外に流出させないようにできる。   In addition, as illustrated in FIG. 9E, in another semiconductor device 21 according to the present embodiment, six circular element regions 169 are provided as the second region 160 on each side of the semiconductor chip 140. In addition, a first region 141 is provided between the element regions 169. Further, a third region 260 having a rougher surface roughness than the first region 141 (lower wettability with respect to solder than the first region 141) is further provided outside the second region 160. Yes. The third region 260 can prevent the solder that has flowed out from the outflow passage 162 provided between the second regions 160 from flowing out of the third region 260.

また、図９（ｆ）に表したように、本実施形態に係る別の半導体装置２２では、第２の領域１６０として、半導体チップ１４０の各辺に１つずつ、半導体チップ１４０の各コーナーで離間した、長方形の要素領域１６９が設けられ、要素領域１６９の間に第１の領域１４１が設けられている。そして、第２の領域１６０の外側に、第１の領域１４１よりも粗い表面粗さを有する第３の領域２６０が、さらに設けられている。この第３の領域２６０によって、第２の領域１６０の間に設けられた流出路１６２から流れ出したはんだを、第３の領域２６０の外に流出させないようにできる。   In addition, as illustrated in FIG. 9F, in another semiconductor device 22 according to the present embodiment, as the second region 160, one on each side of the semiconductor chip 140 and at each corner of the semiconductor chip 140. A rectangular element region 169 that is spaced apart is provided, and a first region 141 is provided between the element regions 169. A third region 260 having a rougher surface roughness than the first region 141 is further provided outside the second region 160. The third region 260 can prevent the solder that has flowed out from the outflow passage 162 provided between the second regions 160 from flowing out of the third region 260.

なお、半導体装置２１、２２において、第３の領域２６０が連続した枠状の形状を有しているが、これに限らず、第３の領域２６０は、一部に隙間がある形状でも良く、また、互いに離間した独立形状の複数の要素領域に分離されていても良い。   In the semiconductor devices 21 and 22, the third region 260 has a continuous frame shape. However, the present invention is not limited thereto, and the third region 260 may have a shape with a gap in part. Moreover, you may isolate | separate into the several element area | region of the independent shape spaced apart from each other.

また、上記の半導体装置１１〜２２において、第２の領域１６０の半導体チップ１４０側の内側境界１６８は、半導体チップ１４０に接して設けることができる。これにより、はんだの広がりによる半導体チップ１４０の位置ずれを可及的に抑制することが可能となる。   In the semiconductor devices 11 to 22, the inner boundary 168 on the semiconductor chip 140 side of the second region 160 can be provided in contact with the semiconductor chip 140. Thereby, it is possible to suppress the positional deviation of the semiconductor chip 140 due to the spread of solder as much as possible.

さらに、本実施形態に係る半導体装置においては、第２の領域１６０の半導体チップ１４０側の内側境界１６８は、半導体チップ１４０の外周より内側に設定することもできる。
図１０（ａ）に表したように、本実施形態に係る別の半導体装置３１では、第２の領域１６０として、要素領域１６９の一部が、半導体チップ１４０の外周よりも内側に配置されるように、要素領域１６９が設けられている。このような構造の場合も、要素領域１６９の間の第１の領域１４１による流出路１６２から、余分なはんだが流出可能であり、はんだボールやはんだの飛散が防止できる。そして、要素領域１６９の内側境界１６８が、半導体チップ１４０の外周よりも内側にあっても、溶融した時のはんだの表面張力によって、半導体チップ１４０は、要素領域１６９で囲まれた領域に、高精度で位置制御される。 Furthermore, in the semiconductor device according to the present embodiment, the inner boundary 168 of the second region 160 on the semiconductor chip 140 side can be set inside the outer periphery of the semiconductor chip 140.
As shown in FIG. 10A, in another semiconductor device 31 according to the present embodiment, a part of the element region 169 is disposed inside the outer periphery of the semiconductor chip 140 as the second region 160. As shown, an element region 169 is provided. Also in such a structure, excess solder can flow out from the outflow path 162 by the first region 141 between the element regions 169, and solder balls and solder can be prevented from scattering. Even if the inner boundary 168 of the element region 169 is inside the outer periphery of the semiconductor chip 140, the semiconductor chip 140 is placed in a region surrounded by the element region 169 by the surface tension of the solder when melted. The position is controlled with accuracy.

また、図１０（ｂ）に表したように、本実施形態に係る別の半導体装置３２では、第２の領域１６０として、半導体チップ１４０の各コーナー部において、要素領域１６９の一部が、半導体チップ１４０の外周よりも内側に配置されるように、要素領域１６９が設けられている。   Further, as shown in FIG. 10B, in another semiconductor device 32 according to the present embodiment, as the second region 160, a part of the element region 169 is formed in each corner portion of the semiconductor chip 140. An element region 169 is provided so as to be disposed inside the outer periphery of the chip 140.

また、図１０（ｃ）に表したように、本実施形態に係る別の半導体装置３３では、半導体チップ１４０のコーナー部に設けられた要素領域１６９ａの一部が、半導体チップ１４０の外周より内側に設けられている。そして、半導体チップ１４０の各辺の中央部の要素領域１６９ｂは、半導体チップ１４０に実質的に接して設けられている。なお、要素領域１６９ｂは、半導体チップ１４０の外周よりも外側に設けられていても良い。   Further, as shown in FIG. 10C, in another semiconductor device 33 according to the present embodiment, a part of the element region 169 a provided in the corner portion of the semiconductor chip 140 is inside the outer periphery of the semiconductor chip 140. Is provided. The element region 169 b at the center of each side of the semiconductor chip 140 is provided substantially in contact with the semiconductor chip 140. The element region 169b may be provided outside the outer periphery of the semiconductor chip 140.

また、図１０（ｄ）に表したように、本実施形態に係る別の半導体装置３４では、第２の領域１６０として、半導体チップ１４０の各コーナー部に要素領域１６９ｃと１６９ｄとが設けられている。そして、半導体チップ１４０の図面中の縦方向の辺に近接する要素領域１６９ｃは、実質的に半導体チップ１４０と接して設けられている。一方、半導体チップ１４０の横方向の辺に近接する要素領域１６９ｄは、半導体チップ１４０の外周よりも内側にその一部が設けられている。このように半導体チップ１４０の上下辺と左右辺とで、第２の領域１６０と半導体チップ１４０との位置関係を変えることにより、例えば、高精度で位置制御したい辺と、相対的に位置精度の許容が大きい辺とを、独立して制御することができ、実用上有利である。   In addition, as illustrated in FIG. 10D, in another semiconductor device 34 according to the present embodiment, element regions 169 c and 169 d are provided as the second region 160 at each corner portion of the semiconductor chip 140. Yes. The element region 169 c close to the vertical side of the semiconductor chip 140 in the drawing is provided substantially in contact with the semiconductor chip 140. On the other hand, a part of the element region 169 d close to the lateral side of the semiconductor chip 140 is provided inside the outer periphery of the semiconductor chip 140. As described above, by changing the positional relationship between the second region 160 and the semiconductor chip 140 between the upper and lower sides and the left and right sides of the semiconductor chip 140, for example, the position accuracy of the side that is desired to be controlled with high accuracy is relatively high. Sides with large tolerances can be controlled independently, which is practically advantageous.

これら、半導体装置３１〜３４のように、第２の領域１６０の内側境界１６８が、半導体チップ１４０の外周よりも内側にあっても、はんだボールの発生を抑制しつつチップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   As in these semiconductor devices 31 to 34, even when the inner boundary 168 of the second region 160 is inside the outer periphery of the semiconductor chip 140, the position including the θ rotation of the chip while suppressing the generation of solder balls A highly accurate semiconductor device with reduced deviation can be provided.

さらに、図１０（ｅ）に表したように、本実施形態に係る別の半導体装置３５では、第２の領域１６０として、半導体チップ１４０の各辺に、長方形の要素領域１６９が設けられている。この要素領域１６９は、半導体チップ１４０の外周よりも外側に設けられている。はんだが溶融した場合、はんだ中に含まれるフラックスが溶け出すが、要素領域１６９の間の第１の領域１４１による流出路１６２において、フラックスはこの流出路１６２に流出し易い。このため、流出路１６２が設けられた場合は、半導体チップ１４０が搭載されるマウント領域においては、フラックスの量が減少する。   Further, as illustrated in FIG. 10E, in another semiconductor device 35 according to the present embodiment, a rectangular element region 169 is provided on each side of the semiconductor chip 140 as the second region 160. . The element region 169 is provided outside the outer periphery of the semiconductor chip 140. When the solder is melted, the flux contained in the solder starts to melt, but the flux tends to flow out into the outflow path 162 in the outflow path 162 by the first region 141 between the element regions 169. For this reason, when the outflow path 162 is provided, the amount of flux decreases in the mount region where the semiconductor chip 140 is mounted.

一方、例えば、先に説明した第２の比較例の半導体装置９１のように、第２の領域１６０が連続した枠状の形状の場合は、流出路１６２が設けられていないため、マウント領域におけるフラックスの量が相対的に多く、その上に配置される半導体チップ１４０はこのフラックスによって容易に滑り、半導体チップ１４０の位置はずれ易い。   On the other hand, for example, in the case where the second region 160 has a continuous frame shape like the semiconductor device 91 of the second comparative example described above, the outflow path 162 is not provided. The amount of flux is relatively large, and the semiconductor chip 140 disposed thereon easily slides due to this flux, and the position of the semiconductor chip 140 tends to shift.

これに対し、本実施形態に係る半導体装置３５は、要素領域１６９の間に流出路１６２が設けられるので、流出路１６２にフラックスが溶け出せるため、マウント領域におけるフラックス量が相対的に減少し、第２の比較例よりも半導体チップ１４０は動き難くなる。これにより、第２の領域１６０と半導体チップ１４０との距離が同じ場合には、本実施形態に係る半導体装置３５においては、比較例の半導体装置９１に比べて、半導体チップ１４０の位置精度が向上する。   In contrast, in the semiconductor device 35 according to the present embodiment, since the outflow path 162 is provided between the element regions 169, the flux can be melted into the outflow path 162, so that the flux amount in the mount region is relatively reduced. The semiconductor chip 140 is less likely to move than the second comparative example. Accordingly, when the distance between the second region 160 and the semiconductor chip 140 is the same, the positional accuracy of the semiconductor chip 140 is improved in the semiconductor device 35 according to the present embodiment compared to the semiconductor device 91 of the comparative example. To do.

すなわち、本実施形態の半導体装置３５のように、第２の領域１６０の間にはんだを流出可能とする第１の領域１４１を設けることにより、第２の領域１６０が連続して設けられ第１の領域１４１を有さない場合よりも、半導体チップ１４０が動き難くなり、半導体チップ１４０の位置精度が向上する効果がある。これにより、第２の領域１６０の内側境界１６８と半導体チップ１４０との距離の制約が緩和され、第２の領域１６０の内側境界１６８の設置位置の自由度が拡大する。
ただし、内側境界１６８が半導体チップ１４０の外周に近接（内側でも外側でも）している場合、半導体チップ１４０の位置精度はより精密に制御できるので、内側境界１６８は半導体チップ１４０の外周に近接していることがより望ましい。なお、ここでいう「近接」は、接している場合も含む。 That is, as in the semiconductor device 35 of this embodiment, by providing the first region 141 that allows the solder to flow out between the second regions 160, the second regions 160 are provided continuously. The semiconductor chip 140 is more difficult to move than the case where the region 141 is not provided, and the positional accuracy of the semiconductor chip 140 is improved. Thereby, the restriction on the distance between the inner boundary 168 of the second region 160 and the semiconductor chip 140 is relaxed, and the degree of freedom of the installation position of the inner boundary 168 of the second region 160 is expanded.
However, when the inner boundary 168 is close to the outer periphery of the semiconductor chip 140 (both inside and outside), the positional accuracy of the semiconductor chip 140 can be controlled more precisely, so the inner boundary 168 is close to the outer periphery of the semiconductor chip 140. It is more desirable. Note that the term “proximity” as used herein includes the case of contact.

また、図１１（ａ）に表したように、本実施形態に係る別の半導体装置４１では、第２の領域１６０として、半導体チップ１４０の各辺に、円周の一部の形状を有する要素領域１６９が３つずつ設けられている。第２の領域１６０（要素領域１６９）の半導体チップ１４０側の内側境界１６８によって、半導体チップ１４０の位置が制御されるので、同図に例示したように幅が狭い要素領域１６９を有する半導体装置４１によっても、例えば図８（ｄ）に例示した半導体装置１４と同等の精度で半導体チップ１４０の位置制御が可能である。   In addition, as illustrated in FIG. 11A, in another semiconductor device 41 according to this embodiment, as the second region 160, an element having a part of the circumference on each side of the semiconductor chip 140. Three regions 169 are provided. Since the position of the semiconductor chip 140 is controlled by the inner boundary 168 on the semiconductor chip 140 side of the second region 160 (element region 169), the semiconductor device 41 having the narrow element region 169 as illustrated in FIG. Also, for example, the position control of the semiconductor chip 140 can be performed with the same accuracy as the semiconductor device 14 illustrated in FIG.

また、図１１（ｂ）に表したように、本実施形態に係る別の半導体装置４２では、第２の領域１６０として、半導体チップ１４０のコーナー部に、円周の一部の形状を有する要素領域１６９が設けられている。この場合も、第２の領域１６０の内側境界１６８によって半導体チップ１４０の位置が制御できるため、例えば図８（ｅ）に例示した半導体装置１５と同等の精度で半導体チップ１４０の位置制御が可能である。   In addition, as illustrated in FIG. 11B, in another semiconductor device 42 according to the present embodiment, as the second region 160, an element having a part of the circumference at the corner portion of the semiconductor chip 140. Region 169 is provided. Also in this case, since the position of the semiconductor chip 140 can be controlled by the inner boundary 168 of the second region 160, the position of the semiconductor chip 140 can be controlled with the same accuracy as the semiconductor device 15 illustrated in FIG. 8E, for example. is there.

なお、第２の領域１６０を例えばレーザ照射によって形成する等の場合、図１１（ａ）、（ｂ）に例示した、幅が狭く面積が小さい要素領域１６９は、図８（ｄ）、（ｅ）に例示した、面状に広がった広い面積の要素領域１６９に比べて、レーザ照射の時間が短縮でき生産性の点で有利である。また、第２の領域１６０を半導体チップ１４０のコーナー部のみに設けた半導体装置４２は、第２の領域１６０を半導体チップ１４０の辺の中央部にも設けた半導体装置４１に比べて、レーザ照射の時間が短縮でき、生産性の点でより有利である。なお、図１１（ａ）、（ｂ）に例示した要素領域１６９の幅１７０は、例えば、０．０５ｍｍ〜１．０ｍｍとすることができる。ただし、本発明はこれには限定されず、はんだをせき止めることができることができれば、幅１７０の太さは任意である。   Note that when the second region 160 is formed by, for example, laser irradiation, the element region 169 having a small width and a small area illustrated in FIGS. 11A and 11B is illustrated in FIGS. Compared with the element region 169 having a wide area spread in a planar shape, the laser irradiation time can be shortened, which is advantageous in terms of productivity. In addition, the semiconductor device 42 in which the second region 160 is provided only at the corner portion of the semiconductor chip 140 is irradiated with laser as compared with the semiconductor device 41 in which the second region 160 is also provided in the central portion of the side of the semiconductor chip 140. This is advantageous in terms of productivity. Note that the width 170 of the element region 169 illustrated in FIGS. 11A and 11B can be set to, for example, 0.05 mm to 1.0 mm. However, the present invention is not limited to this, and the thickness of the width 170 is arbitrary as long as the solder can be damped.

（第２の実施の形態）
図１２〜図１５は、本発明の第２の実施形態に係る半導体装置の要部の構造を例示する模式的平面図である。
図１２（ａ）に表したように、本発明の第２の実施形態に係る半導体装置５１においては、第２の領域１６０の半導体チップ１４０側の内側境界（境界）１６８（の平面形状）は、半導体チップ１４０に近接した部分と、半導体チップ１４０と離間した部分とを有している。この場合、第２の領域１６０は、半導体チップ１４０を取り囲むように連続して設けられている。そして、第２の領域１６０の内側境界１６８が、半導体チップ１４０と離間した部分における、第２の領域１６０と半導体チップ１４０との間に、第１の領域１４１が設けられている。そして、第２の領域１６０の表面粗さは、第１の領域１４１の表面粗さより粗い。すなわち、第２の領域１６０のはんだに対する濡れ性は、第１の領域１４１のはんだに対する濡れ性よりも低い（悪い）。なお、第１の領域１４１の表面は、マウント領域の表面と実質的に同じとすることができる。 (Second Embodiment)
12 to 15 are schematic plan views illustrating the structure of the main part of the semiconductor device according to the second embodiment of the invention.
As shown in FIG. 12A, in the semiconductor device 51 according to the second embodiment of the present invention, the inner boundary (boundary) 168 (planar shape) of the second region 160 on the semiconductor chip 140 side is And a portion adjacent to the semiconductor chip 140 and a portion spaced apart from the semiconductor chip 140. In this case, the second region 160 is continuously provided so as to surround the semiconductor chip 140. A first region 141 is provided between the second region 160 and the semiconductor chip 140 in a portion where the inner boundary 168 of the second region 160 is separated from the semiconductor chip 140. The surface roughness of the second region 160 is rougher than the surface roughness of the first region 141. That is, the wettability of the second region 160 with respect to the solder is lower (bad) than the wettability of the first region 141 with respect to the solder. Note that the surface of the first region 141 can be substantially the same as the surface of the mount region.

これにより、半導体装置５１においては、半導体チップ１４０の下のはんだ層１５０の余分なはんだが、半導体チップ１４０の外周よりも外側の第１の領域１４１に流れ出すことができ、実質的にはんだボール１５２が発生しない。   As a result, in the semiconductor device 51, excess solder in the solder layer 150 under the semiconductor chip 140 can flow out to the first region 141 outside the outer periphery of the semiconductor chip 140, and the solder balls 152 substantially. Does not occur.

一方、第２の領域１６０の内側境界１６８が、半導体チップ１４０と近接する部分があるために、半導体チップ１４０は、第２の領域１６０の内側境界１６８によって位置が制御される。これにより、半導体チップ１４０の位置ずれは発生しない。   On the other hand, since the inner boundary 168 of the second region 160 is close to the semiconductor chip 140, the position of the semiconductor chip 140 is controlled by the inner boundary 168 of the second region 160. Thereby, the position shift of the semiconductor chip 140 does not occur.

これにより、本実施形態に係る半導体装置５１によって、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   Thereby, the semiconductor device 51 according to the present embodiment can provide a highly accurate semiconductor device in which solder balls are not generated and the positional deviation including the θ rotation of the chip is reduced.

なお、図２に例示したように、第２の領域１６０を、例えばレーザを走査して照射することによって形成した場合、第２の領域１６０の境界の平面形状は、レーザのスポット径に応じた微視的な凹凸を持つことがある。すなわち、図２に例示した例では、レーザのスポット径は、約４０μｍであり、これに対応するように、図２では、直径４０μｍの円を微小距離ずつずらせた形状の凹凸を有する境界線が観察される。本実施形態に係る半導体装置２０においては、このようなレーザのスポットの径に対応した平面形状の凹凸より大きな振幅を持つ凹凸形状を、第２の領域１６０の内側境界１６８に形成する。これにより、半導体チップ１４０の設置位置を精度良く制御できる。   As illustrated in FIG. 2, when the second region 160 is formed by, for example, scanning and irradiating a laser, the planar shape of the boundary of the second region 160 corresponds to the spot diameter of the laser. May have microscopic irregularities. That is, in the example illustrated in FIG. 2, the spot diameter of the laser is about 40 μm, and in order to correspond to this, in FIG. 2, the boundary line having the irregularities formed by shifting the circle of 40 μm in diameter by a minute distance. Observed. In the semiconductor device 20 according to the present embodiment, a concavo-convex shape having an amplitude larger than the planar concavo-convex shape corresponding to the diameter of the laser spot is formed on the inner boundary 168 of the second region 160. Thereby, the installation position of the semiconductor chip 140 can be accurately controlled.

また、図１２（ｂ）に表したように、本発明の第２の実施形態に係る別の半導体装置５２では、第２の領域１６０の内側境界１６８の平面形状に合わせて、第２の領域１６０の外側の境界も変形させ、第２の領域１６０の幅１７０は狭い。第２の領域１６０の幅１７０が狭い形状でも、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   In addition, as illustrated in FIG. 12B, in another semiconductor device 52 according to the second embodiment of the present invention, the second region is matched with the planar shape of the inner boundary 168 of the second region 160. The outer boundary of 160 is also deformed, and the width 170 of the second region 160 is narrow. Even if the width 170 of the second region 160 is narrow, it is possible to provide a highly accurate semiconductor device in which solder balls are not generated and positional deviation including θ rotation of the chip is reduced.

また、図１２（ｃ）に表したように、本発明の第２の実施形態に係る別の半導体装置５３においては、第２の領域１６０は、半導体チップ１４０の各辺に実質的に接する、３個ずつの小さい半円形状の内側に突出した突出部１６１を有している。   Further, as shown in FIG. 12C, in another semiconductor device 53 according to the second embodiment of the present invention, the second region 160 substantially contacts each side of the semiconductor chip 140. It has the protrusion part 161 which protruded inside the small semicircle shape of every 3 pieces.

また、図１２（ｄ）に表したように、本発明の第２の実施形態に係る別の半導体装置５４においては、第２の領域１６０は、半導体チップ１４０の各コーナー部に設けられた小さい半円形状の突出部１６１を有している。この例では、突出部１６１は、半導体チップ１４０と実質的に接している。このように突出部１６１を半導体チップ１４０のコーナー部に設けることで、半導体チップ１４０の位置の制御が可能なので、突出部１６１をレーザ照射によって設ける場合、半導体装置５４は、突出部１６１を半導体チップ１４０の辺の中央部にも設けた半導体装置５３に比べレーザ照射の時間が短縮でき、生産性の点でより有利である。   In addition, as shown in FIG. 12D, in another semiconductor device 54 according to the second embodiment of the present invention, the second region 160 is small provided at each corner portion of the semiconductor chip 140. A semicircular protrusion 161 is provided. In this example, the protruding portion 161 is substantially in contact with the semiconductor chip 140. By providing the protrusion 161 at the corner of the semiconductor chip 140 in this way, the position of the semiconductor chip 140 can be controlled. Therefore, when the protrusion 161 is provided by laser irradiation, the semiconductor device 54 includes the protrusion 161 in the semiconductor chip. Compared with the semiconductor device 53 provided at the central portion of the side 140, the laser irradiation time can be shortened, which is more advantageous in terms of productivity.

また、図１２（ｅ）に表したように、本発明の第２の実施形態に係る別の半導体装置５５においては、第２の領域１６０は、半導体チップ１４０の各辺に実質的に接する、３個ずつの大きい半円形状の内側に突出した突出部１６１を有している。   As shown in FIG. 12E, in another semiconductor device 55 according to the second embodiment of the present invention, the second region 160 substantially contacts each side of the semiconductor chip 140. It has the protrusion part 161 which protruded in the inside of every three large semicircle shape.

また、図１２（ｆ）に表したように、本発明の第２の実施形態に係る別の半導体装置５６においては、第２の領域１６０は、半導体チップ１４０の外周の各コーナー部に設けられた大きい半円形状の突出部１６１を有している。この例では、突出部１６１は、半導体チップ１４０と実質的に接している。   In addition, as shown in FIG. 12F, in another semiconductor device 56 according to the second embodiment of the present invention, the second region 160 is provided at each corner portion on the outer periphery of the semiconductor chip 140. A large semicircular protrusion 161 is provided. In this example, the protruding portion 161 is substantially in contact with the semiconductor chip 140.

また、図１３（ａ）に表したように、本発明の第２の実施形態に係る別の半導体装置５７においては、第２の領域１６０は、半導体チップ１４０の各辺に実質的に接する、６個ずつの小さい円形状の内側に突出した突出部１６１を有している。   Further, as shown in FIG. 13A, in another semiconductor device 57 according to the second embodiment of the present invention, the second region 160 substantially contacts each side of the semiconductor chip 140. There are six protruding portions 161 that protrude inwardly into small circles.

また、図１３（ｂ）に表したように、本発明の第２の実施形態に係る別の半導体装置５８においては、第２の領域１６０は、半導体チップ１４０の各辺に実質的に接する、長方形の突出部１６１を有している。そして、突出部１６１は、半導体チップ１４０の４つのコーナー部分で離間しており、この４つのコーナー部では、第２の領域１６０の内側境界１６８は、半導体チップ１４０より外側である。   Further, as shown in FIG. 13B, in another semiconductor device 58 according to the second embodiment of the present invention, the second region 160 substantially contacts each side of the semiconductor chip 140. A rectangular protrusion 161 is provided. The protruding portions 161 are separated at the four corner portions of the semiconductor chip 140, and the inner boundary 168 of the second region 160 is outside the semiconductor chip 140 at the four corner portions.

図１２（ｃ）〜（ｆ）及び図１３に例示したように、突出部１６１の大きさと位置によって、突出部１６１同士の間の第１の領域１４１の面積と形状を変えることができ、半導体チップ１４０の位置精度を制御しつつ、はんだの溶出量に合わせた最適の大きさと形状の第１の領域１４１を形成することができる。   As illustrated in FIGS. 12C to 12F and FIG. 13, the area and shape of the first region 141 between the protrusions 161 can be changed depending on the size and position of the protrusions 161. While controlling the positional accuracy of the chip 140, it is possible to form the first region 141 having the optimum size and shape in accordance with the amount of elution of solder.

これら、半導体装置５１〜５８においては、第２の領域１６０の内側境界１６８が、半導体チップ１４０と離間した部分における、第２の領域１６０と半導体チップ１４０との間に、第１の領域１４１が設けられている。そして、この第１の領域１４１にはんだが流出でき、はんだボールの発生がない。また、第２の領域１６０の内側境界１６８が、半導体チップ１４０に近接した部分（突出部１６１）を有していることで、半導体チップ１４０の位置を高精度に制御できる。   In these semiconductor devices 51 to 58, the first region 141 is between the second region 160 and the semiconductor chip 140 in the portion where the inner boundary 168 of the second region 160 is separated from the semiconductor chip 140. Is provided. Then, solder can flow out to the first region 141, and no solder balls are generated. In addition, since the inner boundary 168 of the second region 160 has a portion (protrusion 161) close to the semiconductor chip 140, the position of the semiconductor chip 140 can be controlled with high accuracy.

これらの構造を有する半導体装置５１〜５８においても、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   Also in the semiconductor devices 51 to 58 having these structures, it is possible to provide a highly accurate semiconductor device in which no solder balls are generated and the positional deviation including the θ rotation of the chip is reduced.

また、上記の半導体装置５１〜５８において、第２の領域１６０の内側境界１６８は、半導体チップ１４０と接する部分を有するが、厳密に接した状態の他、内側境界１６８は、半導体チップ１４０と近接していれば良い。   In the semiconductor devices 51 to 58 described above, the inner boundary 168 of the second region 160 has a portion in contact with the semiconductor chip 140, but the inner boundary 168 is close to the semiconductor chip 140 in addition to the state of being strictly in contact. If you do.

さらに、第２の領域１６０の内側境界１６８の一部は、半導体チップ１４０の外周より内側に設定されていても良い。   Furthermore, a part of the inner boundary 168 of the second region 160 may be set inside the outer periphery of the semiconductor chip 140.

図１４（ａ）に表したように、本発明の第２の実施形態に係る別の半導体装置６１においては、第２の領域１６０の内側境界１６８の平面形状は、半導体チップ１４０の外周よりも内側の部分と、半導体チップ１４０よりも外側の部分とを有している。そして、半導体チップ１４０と第２の領域１６０の内側境界１６８との間に、第１の領域１４１が設けられている。
この場合も、内側境界１６８が半導体チップ１４０よりも外側の部分の第１の領域１４１に、半導体チップ１４０の下の余分なはんだが、流れ出すことができ、実質的にはんだボール１５２が発生せず、はんだボールの飛散もない。
また、内側境界１６８が、半導体チップ１４０の外周よりも内側の部分においては、はんだの表面張力によって、半導体チップ１４０の位置が制御される。これにより、半導体チップ１４０の位置ずれは実質的に発生しない。
このように、第２の領域１６０の内側境界１６８の一部が、半導体チップ１４０の外周の内側にあり、他の一部が半導体チップ１４０の外周の外側にある半導体装置６１によっても、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。 As shown in FIG. 14A, in another semiconductor device 61 according to the second embodiment of the present invention, the planar shape of the inner boundary 168 of the second region 160 is larger than the outer periphery of the semiconductor chip 140. It has an inner portion and a portion outside the semiconductor chip 140. A first region 141 is provided between the semiconductor chip 140 and the inner boundary 168 of the second region 160.
Also in this case, excess solder under the semiconductor chip 140 can flow out into the first region 141 where the inner boundary 168 is outside the semiconductor chip 140, and the solder balls 152 are not substantially generated. There is no scattering of solder balls.
Further, the position of the semiconductor chip 140 is controlled by the surface tension of the solder in the portion where the inner boundary 168 is inside the outer periphery of the semiconductor chip 140. Thereby, the position shift of the semiconductor chip 140 does not substantially occur.
As described above, the solder ball is also formed by the semiconductor device 61 in which a part of the inner boundary 168 of the second region 160 is inside the outer periphery of the semiconductor chip 140 and the other part is outside the outer periphery of the semiconductor chip 140. Therefore, it is possible to provide a highly accurate semiconductor device in which the positional deviation including the θ rotation of the chip is reduced.

また、図１４（ｂ）に表したように、本発明の第２の実施形態に係る別の半導体装置６２では、第２の領域１６０の内側境界１６８の形状に合わせて、第２の領域１６０の外側の境界も変形させ、第２の領域１６０は幅１７０が狭い形状を有している。この場合も、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。   Further, as shown in FIG. 14B, in another semiconductor device 62 according to the second embodiment of the present invention, the second region 160 is matched with the shape of the inner boundary 168 of the second region 160. The outer boundary of the second region 160 is also deformed, and the second region 160 has a shape with a narrow width 170. Also in this case, it is possible to provide a highly accurate semiconductor device in which no solder balls are generated and the positional deviation including the θ rotation of the chip is reduced.

また、図１４（ｃ）に表したように、本発明の第２の実施形態に係る別の半導体装置６３においては、第２の領域１６０は、半導体チップ１４０の各辺に対応して設けられた３個ずつの半円形状の内側に突出した突出部１６１を有している。この突出部１６１の一部は、半導体チップ１４０の外周より内側に入っている。   In addition, as shown in FIG. 14C, in another semiconductor device 63 according to the second embodiment of the present invention, the second region 160 is provided corresponding to each side of the semiconductor chip 140. In addition, there are three projecting portions 161 projecting inwardly in a semicircular shape. A part of the protrusion 161 is located inside the outer periphery of the semiconductor chip 140.

また、図１４（ｄ）に表したように、本発明の第２の実施形態に係る別の半導体装置６４においては、第２の領域１６０は、半導体チップ１４０の各コーナー部に設けられた半円形状の突出部１６１を有している。そして、この突出部１６１の一部は、半導体チップ１４０の外周より内側に入っている。   In addition, as shown in FIG. 14D, in another semiconductor device 64 according to the second embodiment of the present invention, the second region 160 is a half provided at each corner portion of the semiconductor chip 140. A circular protrusion 161 is provided. A part of the projecting portion 161 is inside the outer periphery of the semiconductor chip 140.

上記の本実施形態に係る別の半導体装置６１〜６４のように、第２の領域１６０の内側境界１６８が、半導体チップ１４０の外周よりも内側の部分と、半導体チップ１４０の外周よりも外側の部分とを有している場合も、はんだボールの発生がなく、チップのθ回転を含む位置ずれを低減した高精度の半導体装置を提供できる。
このように、本実施形態において、内側境界１６８は、半導体チップ１４０に近接する部分と、半導体チップ１４０の外周と離間した部分を有するが、半導体チップ１４０と近接する部分は、内側境界１６８が半導体チップ１４０の外周の内側に入っていても良い。 Like the other semiconductor devices 61 to 64 according to the present embodiment, the inner boundary 168 of the second region 160 is located on the inner side of the outer periphery of the semiconductor chip 140 and on the outer side of the outer periphery of the semiconductor chip 140. Even if it has a portion, it is possible to provide a highly accurate semiconductor device in which solder balls are not generated and the positional deviation including the θ rotation of the chip is reduced.
As described above, in the present embodiment, the inner boundary 168 includes a portion that is close to the semiconductor chip 140 and a portion that is separated from the outer periphery of the semiconductor chip 140, but the inner boundary 168 is a semiconductor that is close to the semiconductor chip 140. It may be inside the outer periphery of the chip 140.

また、図１５（ａ）に表したように、本実施形態に係る別の半導体装置７１では、第２の領域１６０は、幅の狭い線状であり、そして、半導体チップ１４０の各辺に、円周の一部の形状を有する突出部１６１が３つずつ設けられている。この場合も、第２の領域１６０の内側境界１６８によって、半導体チップ１４０の位置が制御されるので、例えば、図１２（ｃ）に例示した半導体装置５３と同等の精度で半導体チップ１４０の位置制御が可能である。   Further, as shown in FIG. 15A, in another semiconductor device 71 according to the present embodiment, the second region 160 has a narrow line shape, and on each side of the semiconductor chip 140, Three protrusions 161 each having a shape of a part of the circumference are provided. Also in this case, since the position of the semiconductor chip 140 is controlled by the inner boundary 168 of the second region 160, for example, the position control of the semiconductor chip 140 is performed with the same accuracy as the semiconductor device 53 illustrated in FIG. Is possible.

また、図１５（ｂ）に表したように、本実施形態に係る別の半導体装置７２では、第２の領域１６０は、幅の狭い線状であり、そして、半導体チップ１４０のコーナー部に、円周の一部の形状を有する突出部１６１が設けられている。この場合も、第２の領域１６０の内側境界１６８によって半導体チップ１４０の位置が制御できるため、例えば、図１２（ｄ）に例示した半導体装置５４と同等の精度で半導体チップ１４０の位置制御が可能である。   Further, as shown in FIG. 15B, in another semiconductor device 72 according to this embodiment, the second region 160 has a narrow linear shape, and the corner portion of the semiconductor chip 140 is A protrusion 161 having a partial shape of the circumference is provided. Also in this case, since the position of the semiconductor chip 140 can be controlled by the inner boundary 168 of the second region 160, for example, the position control of the semiconductor chip 140 can be performed with the same accuracy as the semiconductor device 54 illustrated in FIG. It is.

なお、第２の領域１６０を例えばレーザ照射によって形成する等の場合、図１５（ａ）、（ｂ）に例示した、幅が狭く面積が小さい第２の領域１６０は、図１２（ｃ）、（ｄ）に例示した、面状に広がった広い面積の第２の領域１６０に比べて、レーザ照射の時間が短縮でき有利である。この幅が狭い第２の領域１６０の幅１７０は、例えば、０．０５ｍｍ〜１．０ｍｍとすることができる。ただし、本発明はこれには限定されず、はんだをせき止めることができることができれば、幅１７０の太さは任意である。   Note that when the second region 160 is formed by laser irradiation, for example, the second region 160 having a small width and a small area illustrated in FIGS. 15A and 15B is illustrated in FIG. Compared with the second region 160 having a wide area spread in a planar shape as illustrated in (d), the laser irradiation time can be shortened, which is advantageous. The width 170 of the second region 160 having a narrow width can be set to 0.05 mm to 1.0 mm, for example. However, the present invention is not limited to this, and the thickness of the width 170 is arbitrary as long as the solder can be damped.

なお、本実施形態に係る半導体装置５１〜５８、半導体装置６１〜６４及び半導体装置７１、７２において、内側境界１６８が、半導体チップ１４０の外周より外側の部分は、半導体チップ１４０の位置制御への寄与が小さい部分なので、この部分における内側境界１６８と外周との距離は任意である。   In the semiconductor devices 51 to 58, the semiconductor devices 61 to 64, and the semiconductor devices 71 and 72 according to the present embodiment, the inner boundary 168 is a portion outside the outer periphery of the semiconductor chip 140 for controlling the position of the semiconductor chip 140. Since the contribution is small, the distance between the inner boundary 168 and the outer periphery in this portion is arbitrary.

また、上記の各実施形態において、第２の領域１６０の表面粗さが、第１の領域１４１の表面粗さよりも粗い例を示したが、本発明はこれに限らず、第２の領域１６０のはんだに対する濡れ性が、第１の領域１４１のはんだに対する濡れ性よりも低くければ良い。   Further, in each of the above embodiments, the example in which the surface roughness of the second region 160 is rougher than the surface roughness of the first region 141 has been shown, but the present invention is not limited thereto, and the second region 160 is not limited thereto. It suffices that the wettability of the first region 141 with respect to the solder is lower than the wettability of the first region 141 with respect to the solder.

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置を構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。 The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to these specific examples. For example, with regard to the specific configuration of each element constituting the semiconductor device, the present invention is similarly implemented by appropriately selecting from a well-known range by those skilled in the art, as long as the same effect can be obtained. Included in the range.
Moreover, what combined any two or more elements of each specific example in the technically possible range is also included in the scope of the present invention as long as the gist of the present invention is included.
In addition, all semiconductor devices that can be implemented by those skilled in the art based on the above-described semiconductor device as an embodiment of the present invention are included in the scope of the present invention as long as they include the gist of the present invention. .
In addition, in the category of the idea of the present invention, those skilled in the art can conceive various changes and modifications, and it is understood that these changes and modifications also belong to the scope of the present invention. .

本発明の第１の実施形態に係る半導体装置の構造を例示する模式図である。1 is a schematic view illustrating the structure of a semiconductor device according to a first embodiment of the invention. 本発明の第１の実施形態に係る半導体装置の要部の構造を例示する走査型電子顕微鏡写真図である。1 is a scanning electron micrograph illustrating the structure of a main part of a semiconductor device according to a first embodiment of the invention. 本発明の第１の実施形態に係る半導体装置の要部の構造を例示するグラフ図である。1 is a graph illustrating the structure of a main part of a semiconductor device according to a first embodiment of the invention. 本発明の第１の実施形態に係る半導体装置の構造を例示する模式図である。1 is a schematic view illustrating the structure of a semiconductor device according to a first embodiment of the invention. 第１の比較例の半導体装置の構造を例示する模式図である。It is a schematic diagram which illustrates the structure of the semiconductor device of a 1st comparative example. 第２の比較例の半導体装置の構造を例示する模式図である。It is a schematic diagram which illustrates the structure of the semiconductor device of the 2nd comparative example. 本発明の実施形態に係る半導体装置の製造方法を例示するフローチャート図である。It is a flowchart figure which illustrates the manufacturing method of the semiconductor device which concerns on embodiment of this invention. 本発明の第１の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of the main part of another semiconductor device according to the first embodiment of the invention. 本発明の第１の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of the main part of another semiconductor device according to the first embodiment of the invention. 本発明の第１の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of the main part of another semiconductor device according to the first embodiment of the invention. 本発明の第１の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of the main part of another semiconductor device according to the first embodiment of the invention. 本発明の第２の実施形態に係る半導体装置の要部の構造を例示する模式的平面図である。FIG. 5 is a schematic plan view illustrating the structure of a main part of a semiconductor device according to a second embodiment of the invention. 本発明の第２の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of a main part of another semiconductor device according to the second embodiment of the invention. 本発明の第２の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of a main part of another semiconductor device according to the second embodiment of the invention. 本発明の第２の実施形態に係る別の半導体装置の要部の構造を例示する模式的平面図である。FIG. 6 is a schematic plan view illustrating the structure of a main part of another semiconductor device according to the second embodiment of the invention.

符号の説明Explanation of symbols

１０〜２２、３１〜３５、４１、４２、５１〜５８、６１〜６４、７１、７２、９０、９１ 半導体装置
１１０ インナーリード
１２０ リードフレーム
１２１ 主面（マウント面）
１２２ 内部層
１２３ ニッケルメッキ層
１３０ 内部配線
１４０ 半導体チップ
１４１ 第１の領域
１４５ 辺（端面）
１５０ はんだ層
１５１ 余分なはんだ
１５２ はんだボール
１６０ 第２の領域
１６１ 突出部
１６２ 流出路
１６３ 小さい要素領域
１６４ 突出した要素領域
１６８ 内側境界（境界）
１６９、１６９ａ、１６９ｂ、１６９ｃ、１６９ｄ 要素領域
１７０ 幅
１９０ マウント領域
２１１〜２１３ 領域
２６０ 第３の領域 10-22, 31-35, 41, 42, 51-58, 61-64, 71, 72, 90, 91 Semiconductor device 110 Inner lead 120 Lead frame 121 Main surface (mounting surface)
122 Internal layer 123 Nickel plating layer 130 Internal wiring 140 Semiconductor chip 141 First region 145 Side (end face)
150 Solder Layer 151 Excess Solder 152 Solder Ball 160 Second Area 161 Protrusion 162 Outflow Path 163 Small Element Area 164 Projected Element Area 168 Inner Boundary (Boundary)
169, 169a, 169b, 169c, 169d Element area 170 Width 190 Mount area 211-213 area 260 Third area

Claims (5)

マウント面を有する実装部材と、
はんだにより前記マウント面に接合された半導体チップと、
を備え、
前記マウント面の前記半導体チップの周囲には、
第１の領域と、
前記半導体チップを囲み、前記はんだに対する濡れ性が前記第１の領域よりも低い第２の領域と、
が設けられていることを特徴とする半導体装置。 A mounting member having a mounting surface;
A semiconductor chip joined to the mounting surface by solder;
With
Around the semiconductor chip on the mounting surface,
A first region;
A second region surrounding the semiconductor chip and having lower wettability to the solder than the first region;
A semiconductor device is provided. 前記第２の領域の表面粗さは、前記第１の領域よりも粗いことを特徴とする請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the surface roughness of the second region is rougher than that of the first region. 前記第２の領域は、互いに離間した複数の要素領域からなることを特徴とする請求項１または２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the second region includes a plurality of element regions separated from each other. 前記第２の領域の前記半導体チップ側の境界は、前記半導体チップに近接した部分と、前記半導体チップと離間した部分とを有していることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。   The boundary of the second region on the semiconductor chip side includes a portion close to the semiconductor chip and a portion spaced apart from the semiconductor chip. The semiconductor device described in one. 前記第２の領域は、前記実装部材の前記マウント面をレーザ照射することによって形成されたことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second region is formed by irradiating a laser on the mount surface of the mounting member.
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