JP2009212729A - Active inductor and differential amplifier circuit - Google Patents
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Abstract
Description
本発明はアクティブインダクタおよび差動アンプ回路に関し、特に、イコライザの利得の周波数特性のピーキングを調整するためにアクティブインダクタを用いる方法に適用して好適なものである。 The present invention relates to an active inductor and a differential amplifier circuit, and is particularly suitable for application to a method using an active inductor in order to adjust peaking of frequency characteristics of an equalizer gain.
半導体デバイス間で高速データ伝送を行う場合、プリント配線基板などの伝送線路は、周波数に依存する減衰特性を有するため、受信端では送信データ信号の高周波成分が減衰する。このため、送信データ信号に符号間干渉が生じ、正確なデータの受信が困難になることがある。このような符号間干渉を低減する方法として、利得の周波数特性のピーキングを調整するイコライザを用いることで、伝送線路の高周波の減衰を打ち消す方法がある。
従来のイコライザの一例として、非特許文献１には、抵抗素子と容量素子によるソースディジェネレーションを用いる方法が開示されている。
このイコライザでは、ソースディジェネレーションによる負帰還部分に周波数特性を持たせることにより、トランスコンダクタンスの周波数特性、すなわち利得の周波数特性にピーキングを持たせることができる。すなわち、このイコライザの利得の周波数特性には１つの零点が存在し、この零点の高域側にピーキングが現れることから、伝送線路の高周波の減衰を打ち消すことができる。ただし、このイコライザでは、トランスコンダクタンスおよび出力インピーダンスに１つずつ存在する２つの極の影響で、高域になるに従いピーキングの傾きが小さくなる。
When performing high-speed data transmission between semiconductor devices, a transmission line such as a printed wiring board has a frequency-dependent attenuation characteristic, so that a high-frequency component of a transmission data signal is attenuated at a receiving end. For this reason, intersymbol interference occurs in the transmission data signal, and accurate data reception may be difficult. As a method of reducing such intersymbol interference, there is a method of canceling the high-frequency attenuation of the transmission line by using an equalizer that adjusts the peaking of the frequency characteristic of the gain.
As an example of a conventional equalizer, Non-Patent
In this equalizer, it is possible to give peaking to the frequency characteristic of transconductance, that is, the frequency characteristic of gain, by giving a frequency characteristic to the negative feedback portion by source degeneration. That is, there is one zero point in the frequency characteristic of the gain of this equalizer, and peaking appears on the high frequency side of this zero point, so that it is possible to cancel the high frequency attenuation of the transmission line. However, in this equalizer, the slope of peaking becomes smaller as the frequency becomes higher due to the influence of two poles existing one by one in transconductance and output impedance.
これに対して、伝送線路における減衰の主な要因である表皮効果や誘電損失では、周波数が高くなるにつれて減衰の傾きが大きくなる特性となり、伝送線路の減衰特性は、周波数が高くなるに従って利得の減衰の傾きが急峻となる。このため、このイコライザで伝送線路の減衰特性を補償すると、高周波の減衰に対する補償量が不足し、このイコライザでは符号間干渉を十分に低減することができない。
このイコライザを用いて十分な補償量を確保する方法として、イコライザを多段に縦続接続する方法がある。この方法では、異なる周波数に零点を配置することで、高周波になるに従って利得のピーキングの傾きが急峻となるイコライザを実現できる。だだし、この方法では、イコライザを多段に縦続接続するため、消費電力の増加を伴う。
In contrast, the skin effect and dielectric loss, which are the main causes of attenuation in transmission lines, have characteristics in which the slope of attenuation increases as the frequency increases, and the attenuation characteristics of the transmission line increase in gain as the frequency increases. The slope of attenuation becomes steep. For this reason, when the attenuation characteristic of the transmission line is compensated with this equalizer, the amount of compensation for the attenuation of the high frequency is insufficient, and the intersymbol interference cannot be sufficiently reduced with this equalizer.
As a method for securing a sufficient amount of compensation using this equalizer, there is a method of cascading equalizers in multiple stages. In this method, by arranging zeros at different frequencies, it is possible to realize an equalizer in which the slope of gain peaking becomes steeper as the frequency becomes higher. However, this method involves increasing power consumption because the equalizers are cascaded in multiple stages.
消費電力の増加を抑えつつ、高域での急峻なピーキングを実現する方法として、特許文献１には、イコライザの負荷の抵抗と直列にインダクタを接続する方法が開示されている。この方法では、イコライザの負荷の抵抗と直列にインダクタを接続することで、イコライザの出力インピーダンス特性に零点を持たせることができ、イコライザを多段に縦続接続することなく、高域での急峻なピーキングを実現することができる。
しかしながら、半導体集積回路上でインダクタを実現するには、トランジスタ、抵抗、容量に比べて大きな面積を必要とする。
このため、特許文献２では、トランジスタなどの能動素子と抵抗や容量などの受動素子を組み合わせることで、インダクタンスに相当する特性を持つアクティブインダクタを構成し、このアクティブインダクタを負荷として用いる方法が提案されている。
しかし、このアクティブインダクタを負荷として用いる方法では、ＭＯＳトランジスタのゲート・ソース間電圧の電圧降下が負荷において発生する。ＭＯＳトランジスタのゲート・ソース間電圧は、ＭＯＳトランジスタのしきい電圧とオーバードライブ電圧の和で表され、このようなアクティブインダクタが負荷として用いられると、負荷において大きな電圧降下が発生することから、低電源電圧下での動作が難しいという問題があった。
However, realizing an inductor on a semiconductor integrated circuit requires a larger area than transistors, resistors, and capacitors.
For this reason,
However, in the method using this active inductor as a load, a voltage drop of the gate-source voltage of the MOS transistor occurs in the load. The gate-source voltage of a MOS transistor is expressed as the sum of the threshold voltage and the overdrive voltage of the MOS transistor. When such an active inductor is used as a load, a large voltage drop occurs at the load. There was a problem that operation under power supply voltage was difficult.
このため、特許文献３では、負荷として用いられたアクティブインダクタの電圧降下を低減させる方法として、負荷として接続されるＭＯＳトランジスタＭ１を線形領域で動作させる方法が提案されている。このアクティブインダクタは、負荷として接続されるＭＯＳトランジスタＭ１が線形領域で動作することから、負荷における電圧降下はソース・ドレイン間電圧だけである。このソース・ドレイン間電圧は、しきい電圧よりも小さく設定することが可能であり、低電源電圧下での動作に適している。
このアクティブインダクタの出力インピーダンスは、以下の（１０１）式で表すことができる。
For this reason, Patent Document 3 proposes a method of operating the MOS transistor M1 connected as a load in a linear region as a method of reducing the voltage drop of the active inductor used as the load. In this active inductor, since the MOS transistor M1 connected as a load operates in a linear region, the voltage drop at the load is only the source-drain voltage. This source-drain voltage can be set smaller than the threshold voltage, and is suitable for operation under a low power supply voltage.
The output impedance of this active inductor can be expressed by the following equation (101).
μｐ：ＰＭＯＳトランジスタＭ１の正孔移動度
ＣＯＸ：ＭＯＳトランジスタのゲート酸化膜の厚さ
Ｗ：ゲート幅
Ｌ：ゲート長
Ｖｔｈ：ＭＯＳトランジスタのしきい値電圧
Ｖｇｓｏ，Ｍ１：ＭＯＳトランジスタＭ１のゲート・ソース間電圧
Ｖｄｓｏ，Ｍ１：ＭＯＳトランジスタＭ１のソース・ドレイン間電圧
ｇｍ，Ｍ２：ＭＯＳトランジスタＭ２のトランスコンダクタンス
Ｃ：容量値
ｓ：ラプラス演算子
従って、（１０１）式の零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
μ p : hole mobility of PMOS transistor M1 C OX : thickness of gate oxide film of MOS transistor W: gate width L: gate length V th : threshold voltage of MOS transistor V gso, M1 : of MOS transistor M1 Gate-source voltage V dso, M1 : Source-drain voltage of MOS transistor M1 g m, M2 : Transconductance of MOS transistor M2 C: Capacitance value s: Laplace operator Therefore, from the zero point to the pole of equation (101) It can be seen that the characteristic of inductance increases as the frequency increases.
しかしながら、このアクティブインダクタでは、ＭＯＳトランジスタＭ１を線形領域で動作させるためのカレントソースに並列に容量Ｃが接続される。このため、特許文献３に開示された方法では、零点を低周波側に移動させると、極も低周波側に移動し、高い周波数での動作が困難になるという問題があった。 However, in this active inductor, the capacitor C is connected in parallel to the current source for operating the MOS transistor M1 in the linear region. For this reason, the method disclosed in Patent Document 3 has a problem that if the zero point is moved to the low frequency side, the pole also moves to the low frequency side, which makes it difficult to operate at a high frequency.
そこで、本発明は、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することを目的とする。 Therefore, the present invention provides an active inductor and a differential circuit capable of steepening the slope of gain peaking at high frequencies while suppressing an increase in area and power consumption on a semiconductor integrated circuit even under a low power supply voltage. An object is to provide a dynamic amplifier circuit.
上述した課題を解決するために、本発明の一態様によれば、出力端子にドレインが接続された第１導電型電界効果トランジスタと、前記第１導電型電界効果トランジスタのゲートにソースが接続された第２導電型電界効果トランジスタと、前記第１導電型電界効果トランジスタのドレインと前記第２導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、前記第２導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタが提供される。 In order to solve the above-described problem, according to one aspect of the present invention, a first conductivity type field effect transistor having a drain connected to an output terminal, and a source connected to the gate of the first conductivity type field effect transistor. A second conductivity type field effect transistor; a resistance element connected between a drain of the first conductivity type field effect transistor and a gate of the second conductivity type field effect transistor; and the second conductivity type field effect transistor. There is provided an active inductor comprising a current source connected to the source of the active inductor.
また、本発明の一態様によれば、請求項１に記載の第１のアクティブインダクタと、請求項１に記載の第２のアクティブインダクタと、前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、前記第１および第２の第２導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路が提供される。
According to an aspect of the present invention, a drain is connected to the first active inductor according to
また、本発明の一態様によれば、請求項１に記載の第１のアクティブインダクタと、請求項１に記載の第２のアクティブインダクタと、前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、前記第１の第２導電型トランジスタのソースに接続された第１の電流源と、前記第２の第２導電型トランジスタのソースに接続された第２の電流源と、前記第１の第２導電型トランジスタのソースと前記第２の第２導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路が提供される。
According to an aspect of the present invention, a drain is connected to the first active inductor according to
また、本発明の一態様によれば、アクティブインダクタを含むイコライザがｎ（ｎは２以上の整数）段縦続接続された差動アンプ回路において、ｉ（ｉは（ｎ−１）以下の１以上の整数）段目のイコライザは、ｉ番目の第１の第１導電型電界効果トランジスタと、ｉ番目の第２の第１導電型電界効果トランジスタと、前記ｉ番目の第１の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第１の第２導電型電界効果トランジスタと、前記ｉ番目の第２の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第２の第２導電型電界効果トランジスタと、前記ｉ番目の第１の第２導電型トランジスタのソースに接続されたｉ番目の第１の電流源と、前記ｉ番目の第２の第２導電型トランジスタのソースに接続されたｉ番目の第２の電流源と、前記ｉ番目の第１の第２導電型トランジスタのソースと前記ｉ番目の第２の第２導電型トランジスタのソースとの間に接続されたｉ番目のインピーダンス素子または短絡部とを備え、ｎ段目のイコライザは、ｎ番目の第１の第２導電型電界効果トランジスタと、ｎ番目の第２の第２導電型電界効果トランジスタと、前記ｎ番目の第１の第２導電型トランジスタのソースに接続されたｎ番目の第１の電流源と、前記ｎ番目の第２の第２導電型トランジスタのソースに接続されたｎ番目の第２の電流源と、前記ｎ番目の第１の第２導電型トランジスタのソースと前記ｎ番目の第２の第２導電型トランジスタのソースとの間に接続されたｎ番目のインピーダンス素子または短絡部とをそれぞれ備え、ｉ番目の第１の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのゲートに接続され、ｉ番目の第２の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのゲートに接続され、ｉ番目の第１の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのソースに接続され、ｉ番目の第２の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路が提供される。 Further, according to one aspect of the present invention, in the differential amplifier circuit in which the equalizer including the active inductor is cascade-connected in n (n is an integer of 2 or more) stages, i (i is 1 or more of (n−1) or less). The i th first first conductivity type field effect transistor, the i th second first conductivity type field effect transistor, and the i th first first conductivity type. An i-th first second conductivity type field effect transistor having a drain connected to the drain of the field effect transistor, and an i-th one having a drain connected to the drain of the i-th second first conductivity type field effect transistor A second second conductivity type field effect transistor, an i th first current source connected to a source of the i th first second conductivity type transistor, and the i th second second Conductive transistor An i-th second current source connected to the source, and a source between the i-th first second-conductivity type transistor and a source of the i-th second second-conductivity type transistor The nth stage equalizer includes an nth first second conductivity type field effect transistor, an nth second second conductivity type field effect transistor, and an i th impedance element or a short circuit portion. , The nth first current source connected to the source of the nth first second conductivity type transistor, and the nth first current source connected to the source of the nth second second conductivity type transistor. A second current source, an n th impedance element or a short circuit connected between the source of the n th first second conductivity type transistor and the source of the n th second second conductivity type transistor; Each with i The drain of the first first conductivity type field effect transistor of the eye is connected to the gate of the (i + 1) th first second conductivity type field effect transistor, and the i th second first conductivity type field effect transistor. Is connected to the gate of the (i + 1) th second second conductivity type field effect transistor, and the gate of the i th first first conductivity type field effect transistor is the (i + 1) th first The gate of the i th second first conductivity type field effect transistor is connected to the source of the (i + 1) th second second conductivity type field effect transistor. A differential amplifier circuit is provided.
以上説明したように、本発明によれば、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能なアクティブインダクタおよび差動アンプ回路を提供することができるという効果を奏する。 As described above, according to the present invention, an active inductor and a differential that can sharpen a gain peaking slope in a high frequency while suppressing an increase in area and power consumption on a semiconductor integrated circuit. There is an effect that an amplifier circuit can be provided.
以下、本発明の実施形態に係るアクティブインダクタおよびイコライザについて図面を参照しながら説明する。 Hereinafter, active inductors and equalizers according to embodiments of the present invention will be described with reference to the drawings.
（第１実施形態）
図１は、本発明の第１実施形態に係るイコライザに適用されるアクティブインダクタの概略構成を示す回路図である。
図１において、アクティブインダクタには、第１導電型電界効果トランジスタとしてＰ型電界効果トランジスタＭ１が設けられ、第２導電型電界効果トランジスタとしてＮ型電界効果トランジスタＭ２が設けられている。
そして、Ｐ型電界効果トランジスタＭ１のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭ１のドレインは出力端子ｏｕｔに接続されている。また、Ｎ型電界効果トランジスタＭ２のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭ２のソースは電流源ＩＢを介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭ１のゲートはＮ型電界効果トランジスタＭ２のソースに接続され、Ｎ型電界効果トランジスタＭ２のゲートは抵抗素子Ｒｐを介してＰ型電界効果トランジスタＭ１のドレインに接続されている。ここで、Ｎ型電界効果トランジスタＭ２および電流源ＩＢで形成されるソースフォロワは、Ｐ型電界効果トランジスタＭ１を線形領域で動作させるためのバイアス回路を構成することができる。
(First embodiment)
FIG. 1 is a circuit diagram showing a schematic configuration of an active inductor applied to an equalizer according to a first embodiment of the present invention.
In FIG. 1, the active inductor is provided with a P-type field effect transistor M1 as a first conductivity type field effect transistor and an N-type field effect transistor M2 as a second conductivity type field effect transistor.
The source of the P-type field effect transistor M1 is connected to the power supply potential VDD, and the drain of the P-type field effect transistor M1 is connected to the output terminal out. The drain of the N-type field effect transistor M2 is connected to the power supply potential VDD, and the source of the N-type field effect transistor M2 is connected to the ground potential via the current source IB. The gate of the P-type field effect transistor M1 is connected to the source of the N-type field effect transistor M2, and the gate of the N-type field effect transistor M2 is connected to the drain of the P-type field effect transistor M1 through the resistance element Rp. Yes. Here, the source follower formed by the N-type field effect transistor M2 and the current source IB can constitute a bias circuit for operating the P-type field effect transistor M1 in a linear region.
なお、出力端子ｏｕｔは、配線を介してイコライザ内部の回路に接続することができ、
電源電位ＶＤＤはパッド電極を介して外部に接続することができる。また、電流源ＩＢはＮ型電界効果トランジスタなどを用いて構成することができる。また、Ｐ型電界効果トランジスタＭ１およびＮ型電界効果トランジスタＭ２としては、例えば、絶縁ゲート型電界効果トランジスタを用いることができる。
The output terminal out can be connected to a circuit inside the equalizer via a wiring,
The power supply potential VDD can be connected to the outside through a pad electrode. The current source IB can be configured using an N-type field effect transistor or the like. As the P-type field effect transistor M1 and the N-type field effect transistor M2, for example, an insulated gate field effect transistor can be used.
そして、電流源ＩＢを介してＮ型電界効果トランジスタＭ２にバイアス電流を流しながら、Ｎ型電界効果トランジスタＭ２を介してＰ型電界効果トランジスタＭ１に負帰還をかけることで、Ｐ型電界効果トランジスタＭ１を線形領域で動作させつつ、アクティブインダクタの出力インピーダンスＺｏｕｔの周波数特性の広域にピーキングを持たせることができる。また、負荷における電圧降下は、Ｐ型電界効果トランジスタＭ１のソース・ドレイン間電圧だけであり、このソース・ドレイン間電圧はしきい値電圧よりも小さくすることが可能であることから、低電源電圧下においても動作させることができる。
ここで、出力インピーダンスＺｏｕｔを考えるため、Ｐ型電界効果トランジスタＭ１のドレイン電圧が低く変化したとすると、Ｎ型電界効果トランジスタＭ２のソース電圧も低くなる。よって、Ｐ型電界効果トランジスタＭ１のゲート・ソース間電圧が大きくなり、Ｐ型電界効果トランジスタＭ１の電流が増加するため、出力インピーダンスＺｏｕｔが低下する。
Then, by applying a negative feedback to the P-type field effect transistor M1 via the N-type field effect transistor M2 while flowing a bias current to the N-type field effect transistor M2 via the current source IB, the P-type field effect transistor M1 Can be peaked in a wide range of frequency characteristics of the output impedance Zout of the active inductor. The voltage drop at the load is only the source-drain voltage of the P-type field effect transistor M1, and this source-drain voltage can be made smaller than the threshold voltage. It can also be operated below.
Here, in order to consider the output impedance Zout, if the drain voltage of the P-type field effect transistor M1 changes low, the source voltage of the N-type field effect transistor M2 also decreases. Accordingly, the gate-source voltage of the P-type field effect transistor M1 increases and the current of the P-type field effect transistor M1 increases, so that the output impedance Zout decreases.
低域においては、Ｎ型電界効果トランジスタＭ２によるソースフォロワの利得がおよそ1倍であるが、周波数が高くなるに従って、ソースフォロワおよび抵抗素子Ｒｐによるローパスフィルタによって負帰還の利得が小さくなる。そして、高域になるに従って、出力インピーダンスＺｏｕｔを低下させるループ利得が低下することから、高域になるに従って出力インピーダンスＺｏｕｔが高くなり、出力インピーダンスＺｏｕｔの周波数特性にピーキングを実現することができる。
この出力インピーダンスＺｏｕｔは、以下の（１）式で表すことができる。
In the low band, the gain of the source follower by the N-type field effect transistor M2 is about 1 time. However, as the frequency increases, the gain of the negative feedback is reduced by the low pass filter by the source follower and the resistance element Rp. Since the loop gain that decreases the output impedance Zout decreases as the frequency increases, the output impedance Zout increases as the frequency increases, and peaking can be realized in the frequency characteristics of the output impedance Zout.
This output impedance Zout can be expressed by the following equation (1).
ｒｄｓ１：Ｐ型電界効果トランジスタＭ１のソース・ドレイン間抵抗
Ｃｇｓ１：Ｐ型電界効果トランジスタＭ１のゲート・ソース間容量
Ｃｇｓ２：Ｎ型電界効果トランジスタＭ２のゲート・ソース間容量
Ｃｇｄ２：Ｎ型電界効果トランジスタＭ２のゲート・ドレイン間容量
ｇｍ１：Ｐ型電界効果トランジスタＭ１のトランスコンダクタンス
ｇｍ２：Ｎ型電界効果トランジスタＭ２のトランスコンダクタンス
Ｒｐ：抵抗素子Ｒｐの値
また、Ｐ型電界効果トランジスタＭ１のトランスコンダクタンスｇｍ１、Ｐ型電界効果トランジスタＭ１のソース・ドレイン間抵抗ｒｄｓ１は、以下の（２）式で表すことができる。
r ds1: P-type field effect between the source and the drain of the transistor M1 resistance C gs1: capacitance between the gate and source of the P-type field effect transistor M1 C gs2: capacitance between the gate and the source of N-type field effect transistor M2 C gd2: N-type gate-drain capacitance g of the field-effect transistor M2 m1: P-type field transconductance g effect transistor M1 m @ 2: transconductance of N-type field effect transistor M2 R p: the value of the resistance element Rp Furthermore, P-type field effect transistor M1 The transconductance g m1 and the source-drain resistance r ds1 of the P-type field effect transistor M1 can be expressed by the following equation (2).
μｐ：Ｐ型電界効果トランジスタＭ１の正孔移動度
μｎ：Ｎ型電界効果トランジスタＭ２の電子移動度
ＣＯＸ：Ｐ型電界効果トランジスタＭ１およびＮ型電界効果トランジスタＭ２のゲート酸化膜の厚さ
（Ｗ／Ｌ）１：Ｐ型電界効果トランジスタＭ１のゲート電極のアスペクト比
（Ｗ／Ｌ）２：Ｎ型電界効果トランジスタＭ２のゲート電極のアスペクト比
Ｖｔｐ：Ｐ型電界効果トランジスタＭ１のしきい値電圧
ＶＳＤ１：Ｐ型電界効果トランジスタＭ１のソース・ドレイン間電圧
ＩＢ：電流源ＩＢの電流値
また、以下の（３）式の関係が成り立つものとすると、（１）式は以下の（４）式で表すことができる。
μ p : hole mobility of P-type field
この（４）式から、零点ω０はｇｍ２／（Ｃｇｓ１＋Ｃｇｓ２＋ｇｍ２ＲｐＣｇｄ２）、極ω１はｇｍ２／Ｃｇｓ２で与えることができる。そして、零点ω０から極ω１までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示すことがわかる。
また、零点ω０は抵抗素子Ｒｐの値に依存するが、極ω１は抵抗素子Ｒｐの値に依存することはない。このため、抵抗素子Ｒｐの値を調整することで、極ω１とは無関係に零点ω０を調整することができ、広帯域化を図ることができる。
From equation (4), the zero ω 0 can be given by g m2 / (C gs1 + C gs2 + g m2 R p C gd2 ), and the pole ω 1 can be given by g m2 / C gs2 . From the zero point ω 0 to the pole ω 1 , it can be seen that the inductance characteristic increases as the frequency increases.
The zero point ω 0 depends on the value of the resistance element Rp, but the pole ω 1 does not depend on the value of the resistance element Rp. For this reason, by adjusting the value of the resistance element Rp, the zero point ω 0 can be adjusted regardless of the pole ω 1, and a wide band can be achieved.
このように、アクティブインダクタの出力インピーダンスＺｏｕｔの零点を抵抗素子Ｒｐによって設定した上で、Ｐ型電界効果トランジスタＭ１を線形領域で動作させることにより、負荷における電圧降下を低減することが可能となるとともに、出力インピーダンスＺｏｕｔの極を高域側に配置したまま、零点を低周波側に移動させることができる。このため、図１のアクティブインダクタをイコライザに用いることにより、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、高域での利得のピーキングの傾きを急峻化することが可能となり、大型化や高価格化を抑制しつつ、伝送線路の高周波の減衰を補償することができる。 As described above, by setting the zero point of the output impedance Zout of the active inductor by the resistance element Rp and operating the P-type field effect transistor M1 in the linear region, it is possible to reduce the voltage drop at the load. The zero point can be moved to the low frequency side while the pole of the output impedance Zout is arranged on the high frequency side. Therefore, by using the active inductor shown in FIG. 1 as an equalizer, the slope of gain peaking at high frequencies is sharpened while suppressing an increase in area and power consumption on a semiconductor integrated circuit even under a low power supply voltage. It is possible to compensate for high-frequency attenuation of the transmission line while suppressing an increase in size and price.
図２は、図１のアクティブインダクタの出力インピーダンスＺｏｕｔの周波数特性を示す図である。
図２において、抵抗値Ｒｐを大きくすると、極ω１を一定に保ったまま、零点ω０を低域側に移動させることができ、高域での利得のピーキングの傾きを急峻化することができる。
FIG. 2 is a diagram illustrating frequency characteristics of the output impedance Zout of the active inductor of FIG.
In FIG. 2, when the resistance value Rp is increased, the zero point ω 0 can be moved to the low frequency side while keeping the pole ω 1 constant, and the slope of the peaking of the gain in the high frequency region is made steep. Can do.
（第２実施形態）
図３は、本発明の第２実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図３において、このイコライザには、一対のアクティブインダクタＡＫ１、ＡＫ２が設けられている。なお、アクティブインダクタＡＫ１、ＡＫ２としては、図１の構成を用いることができる。
すなわち、アクティブインダクタＡＫ１において、Ｐ型電界効果トランジスタＭＰ１のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ１のドレインは出力端子ｏｕｔｎに接続されている。また、Ｎ型電界効果トランジスタＭＮ３のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭＮ３のソースは電流源ＩＢ２を介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭＰ１のゲートはＮ型電界効果トランジスタＭＮ３のソースに接続され、Ｎ型電界効果トランジスタＭＮ３のゲートは抵抗素子Ｒ１を介してＰ型電界効果トランジスタＭＰ１のドレインに接続されている。
(Second Embodiment)
FIG. 3 is a circuit diagram showing a schematic configuration of an equalizer using an active inductor according to the second embodiment of the present invention.
In FIG. 3, the equalizer is provided with a pair of active inductors AK1 and AK2. Note that the configuration shown in FIG. 1 can be used as the active inductors AK1 and AK2.
That is, in the active inductor AK1, the source of the P-type field effect transistor MP1 is connected to the power supply potential VDD, and the drain of the P-type field effect transistor MP1 is connected to the output terminal outn. The drain of the N-type field effect transistor MN3 is connected to the power supply potential VDD, and the source of the N-type field effect transistor MN3 is connected to the ground potential via the current source IB2. The gate of the P-type field effect transistor MP1 is connected to the source of the N-type field effect transistor MN3, and the gate of the N-type field effect transistor MN3 is connected to the drain of the P-type field effect transistor MP1 through the resistor element R1. Yes.
また、アクティブインダクタＡＫ２において、Ｐ型電界効果トランジスタＭＰ２のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ２のドレインは出力端子ｏｕｔｐに接続されている。また、Ｎ型電界効果トランジスタＭＮ４のドレインは電源電位ＶＤＤに接続され、Ｎ型電界効果トランジスタＭＮ４のソースは電流源ＩＢ３を介して接地電位に接続されている。また、Ｐ型電界効果トランジスタＭＰ２のゲートはＮ型電界効果トランジスタＭＮ４のソースに接続され、Ｎ型電界効果トランジスタＭＮ４のゲートは抵抗素子Ｒ２を介してＰ型電界効果トランジスタＭＰ２のドレインに接続されている。
また、このイコライザには、差動対として動作するＮ型電界効果トランジスタＭＮ１、ＭＮ２が設けられ、Ｎ型電界効果トランジスタＭＮ１のドレインは出力端子ｏｕｔｎに接続され、Ｎ型電界効果トランジスタＭＮ２のドレインは出力端子ｏｕｔｐに接続されている。
In the active inductor AK2, the source of the P-type field effect transistor MP2 is connected to the power supply potential VDD, and the drain of the P-type field effect transistor MP2 is connected to the output terminal outp. The drain of the N-type field effect transistor MN4 is connected to the power supply potential VDD, and the source of the N-type field effect transistor MN4 is connected to the ground potential via the current source IB3. Further, the gate of the P-type field effect transistor MP2 is connected to the source of the N-type field effect transistor MN4, and the gate of the N-type field effect transistor MN4 is connected to the drain of the P-type field effect transistor MP2 via the resistor element R2. Yes.
The equalizer is provided with N-type field effect transistors MN1 and MN2 that operate as a differential pair. The drain of the N-type field effect transistor MN1 is connected to the output terminal outn, and the drain of the N-type field effect transistor MN2 is It is connected to the output terminal outp.
また、Ｎ型電界効果トランジスタＭＮ１のゲートは外部入力端子ｉｎｐに接続され、外部入力端子ｉｎｐにはパッド電極Ｐ１が接続されている。Ｎ型電界効果トランジスタＭＮ２のゲートは外部入力端子ｉｎｎに接続され、外部入力端子ｉｎｎにはパッド電極Ｐ２が接続されている。さらに、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは共通端子ｃｓに接続され、共通端子ｃｓは電流源ＩＢ１を介して接地電位に接続されている。
そして、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに差動信号が入力されると、アクティブインダクタＡＫ１、ＡＫ２がＮ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてそれぞれ作用しながら、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作することができる。
The gate of the N-type field effect transistor MN1 is connected to the external input terminal inp, and the pad electrode P1 is connected to the external input terminal inp. The gate of the N-type field effect transistor MN2 is connected to the external input terminal inn, and the pad electrode P2 is connected to the external input terminal inn. Further, the sources of the N-type field effect transistors MN1 and MN2 are connected to the common terminal cs, and the common terminal cs is connected to the ground potential via the current source IB1.
When a differential signal is input to the gates of the N-type field effect transistors MN1 and MN2, the active inductors AK1 and AK2 function as loads of the N-type field effect transistors MN1 and MN2, respectively. , MN2 can operate as a differential pair.
ここで、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてアクティブインダクタＡＫ１、ＡＫ２をそれぞれ用いることで、負荷としての電圧降下をＰ型電界効果トランジスタＭＰ１、ＭＰ２のソース・ドレイン間電圧だけで規定することが可能となるとともに、イコライザの利得の周波数特性の高域にピーキングを実現することができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。 Here, by using the active inductors AK1 and AK2 as the loads of the N-type field effect transistors MN1 and MN2, respectively, the voltage drop as the load is defined only by the source-drain voltage of the P-type field effect transistors MP1 and MP2. In addition, peaking can be realized in the high frequency range of the gain gain frequency characteristic. For this reason, even under a low power supply voltage, it is possible to sufficiently compensate for high-frequency attenuation of the transmission line while suppressing an increase in area and power consumption on the semiconductor integrated circuit, thereby reducing intersymbol interference of the transmission data signal. can do.
（第３実施形態）
図４は、本発明の第３実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図４において、このイコライザには、図３の構成に加え、直流電位変換回路ＩＶが設けられている。ここで、直流電位変換回路ＩＶには、容量素子Ｃ１、Ｃ２および抵抗素子Ｒ３、Ｒ４が設けられ、パッド電極Ｐ１とＮ型電界効果トランジスタＭＮ１のゲートとの間には容量素子Ｃ１が接続され、パッド電極Ｐ２とＮ型電界効果トランジスタＭＮ２のゲートとの間には容量素子Ｃ２が接続されている。また、抵抗素子Ｒ３、Ｒ４は互いに直列接続され、この抵抗素子Ｒ３、Ｒ４の直列回路はＮ型電界効果トランジスタＭＮ１、ＭＮ２のゲート間に接続され、抵抗素子Ｒ３、Ｒ４の接続点には直流電位ＶＢ１が接続されている。
(Third embodiment)
FIG. 4 is a circuit diagram showing a schematic configuration of an equalizer using an active inductor according to the third embodiment of the present invention.
In FIG. 4, this equalizer is provided with a DC potential conversion circuit IV in addition to the configuration of FIG. Here, the capacitive elements C1 and C2 and the resistive elements R3 and R4 are provided in the DC potential conversion circuit IV, and the capacitive element C1 is connected between the pad electrode P1 and the gate of the N-type field effect transistor MN1. A capacitive element C2 is connected between the pad electrode P2 and the gate of the N-type field effect transistor MN2. The resistance elements R3 and R4 are connected in series with each other. The series circuit of the resistance elements R3 and R4 is connected between the gates of the N-type field effect transistors MN1 and MN2, and a DC potential is connected to the connection point of the resistance elements R3 and R4. VB1 is connected.
そして、パッド電極Ｐ１、Ｐ２に差動信号が入力されると、その差動信号の直流電位が直流電位変換回路ＩＶにて直流電位ＶＢ１に変換された後、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに入力され、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作する。
これにより、パッド電極Ｐ１、Ｐ２に入力される直流電位に依存することなく、動作電圧範囲内でイコライザを動作さることができ、低電源電圧下においても、伝送線路の高周波の減衰を十分に補償することができる。
When a differential signal is input to the pad electrodes P1, P2, the DC potential of the differential signal is converted into the DC potential VB1 by the DC potential conversion circuit IV, and then the N-type field effect transistors MN1, MN2 The N-type field effect transistors MN1 and MN2 input to the gate operate as a differential pair.
As a result, the equalizer can be operated within the operating voltage range without depending on the DC potential input to the pad electrodes P1 and P2, and sufficiently compensates for the high-frequency attenuation of the transmission line even under a low power supply voltage. can do.
（第４実施形態）
図５は、本発明の第４実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図５において、図３のイコライザでは、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは共通端子ｃｓに接続されているのに対して、図５のイコライザでは、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソースは端子ｃｓｐ、ｃｓｎにそれぞれ接続されている。
そして、端子ｃｓｐ、ｃｓｎは電流源ＩＢ４、ＩＢ５をそれぞれ介して接地電位に接続されている。
また、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のソース間にはインピーダンス素子が接続され、このインピーダンス素子としては、例えば、抵抗素子Ｒ３と容量素子Ｃ１とが並列接続された並列回路を用いることができる。
なお、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートにそれぞれ接続された外部入力端子ｉｎｐ、ｉｎｎは、図３に示すように、パッド電極Ｐ１、Ｐ２に直接接続するようにしてもよいし、図４に示すように、直流電位変換回路ＩＶを介してパッド電極Ｐ１、Ｐ２に接続するようにしてもよい。
(Fourth embodiment)
FIG. 5 is a circuit diagram showing a schematic configuration of an equalizer using an active inductor according to a fourth embodiment of the present invention.
5, in the equalizer of FIG. 3, the sources of the N-type field effect transistors MN1 and MN2 are connected to the common terminal cs, whereas in the equalizer of FIG. 5, the sources of the N-type field effect transistors MN1 and MN2 Are connected to terminals csp and csn, respectively.
The terminals csp and csn are connected to the ground potential via current sources IB4 and IB5, respectively.
Also, an impedance element is connected between the sources of the N-type field effect transistors MN1 and MN2, and as this impedance element, for example, a parallel circuit in which a resistance element R3 and a capacitance element C1 are connected in parallel can be used.
The external input terminals inp and inn respectively connected to the gates of the N-type field effect transistors MN1 and MN2 may be directly connected to the pad electrodes P1 and P2, as shown in FIG. As shown in FIG. 4, the pad electrodes P1 and P2 may be connected via the DC potential conversion circuit IV.
そして、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２のゲートに差動信号が入力されると、アクティブインダクタＡＫ１、ＡＫ２がＮ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてそれぞれ作用するとともに、抵抗素子Ｒ３と容量素子Ｃ１にてソースディジェネレーションによる負帰還がかけられながら、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２は差動対として動作することができる。 When a differential signal is input to the gates of the N-type field effect transistors MN1 and MN2, the active inductors AK1 and AK2 function as loads of the N-type field effect transistors MN1 and MN2, respectively, and the resistance element R3 and the capacitive element The N-type field effect transistors MN1 and MN2 can operate as a differential pair while negative feedback by source degeneration is applied at C1.
ここで、Ｎ型電界効果トランジスタＭＮ１、ＭＮ２の負荷としてアクティブインダクタＡＫ１、ＡＫ２をそれぞれ用いるとともに、抵抗素子Ｒ３と容量素子Ｃ１にてソースディジェネレーションによる負帰還をかけることで、負荷としての電圧降下をＰ型電界効果トランジスタＭＰ１、ＭＰ２のソース・ドレイン間電圧だけで規定することが可能となるとともに、アクティブインダクタＡＫ１、ＡＫ２にて零点を設定することが可能となるだけでなく、抵抗素子Ｒ３と容量素子Ｃ１によるソースディジェネレーションにて零点を設定することが可能となり、１段分のイコライザを用いただけで２つの零点を持たせることができる。このため、低電源電圧下においても、半導体集積回路上での面積および消費電力の増大を抑えつつ、伝送線路の高周波の減衰を十分に補償することができ、送信データ信号の符号間干渉を低減することができる。 Here, the active inductors AK1 and AK2 are used as loads of the N-type field effect transistors MN1 and MN2, respectively, and negative feedback by source degeneration is applied to the resistor element R3 and the capacitor element C1, thereby reducing a voltage drop as a load. It is possible not only to specify the voltage between the source and drain of the P-type field effect transistors MP1 and MP2, but also to set the zero point with the active inductors AK1 and AK2, as well as the resistance element R3 and the capacitance. A zero point can be set by source degeneration by the element C1, and two zeros can be provided by using only one stage of equalizer. For this reason, even under a low power supply voltage, it is possible to sufficiently compensate for high-frequency attenuation of the transmission line while suppressing an increase in area and power consumption on the semiconductor integrated circuit, thereby reducing intersymbol interference of the transmission data signal. can do.
図６−１は、図５の抵抗素子Ｒ３の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図、図６−２は、図５の抵抗素子Ｒ１、Ｒ２の抵抗値をパラメータとした時のイコライザの利得の周波数特性を示す図である。
図６−１において、抵抗素子Ｒ３の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。また、図６−２において、抵抗素子Ｒ１、Ｒ２の抵抗値を大きくすると、極を一定に保ったまま、零点を低域側に移動させることができる。このため、抵抗素子Ｒ１〜Ｒ３の抵抗値を調整することで、イコライザの段数を増やすことなく、高域での利得のピーキングの傾きを急峻化することができる。
FIG. 6A is a diagram illustrating frequency characteristics of the gain of the equalizer when the resistance value of the resistance element R3 in FIG. 5 is used as a parameter, and FIG. 6B is a diagram illustrating the resistance value of the resistance elements R1 and R2 in FIG. It is a figure which shows the frequency characteristic of the gain of an equalizer at the time.
In FIG. 6A, when the resistance value of the resistance element R3 is increased, the zero point can be moved to the low frequency side while keeping the pole constant. In FIG. 6B, when the resistance values of the resistance elements R1 and R2 are increased, the zero point can be moved to the low frequency side while keeping the pole constant. Therefore, by adjusting the resistance values of the resistance elements R1 to R3, it is possible to sharpen the gain peaking slope in the high frequency range without increasing the number of equalizer stages.
（第５実施形態）
図７は、本発明の第５実施形態に係るアクティブインダクタを用いたイコライザの概略構成を示す回路図である。
図７において、このイコライザには、ｎ（ｎは２以上の整数）段分のイコライザＥＱ１〜ＥＱｎが設けられ、これらのイコライザＥＱ１〜ＥＱｎはｎ段縦続接続されている。
ここで、ｉ（ｉはｎ以下の１以上の整数）段目のイコライザＥＱｉには、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞、ＭＰ２＜ｉ＞、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞、抵抗素子Ｒ１＜ｉ＞、容量素子Ｃ１＜ｉ＞および電流源ＩＢ１＜ｉ＞、ＩＢ２＜ｉ＞が設けられている。だたし、ｎ段目のイコライザＥＱｎには、Ｐ型電界効果トランジスタＭＰ１＜ｎ＞、ＭＰ２＜ｎ＞の代わりに、抵抗素子Ｒ２＜ｎ＞、Ｒ３＜ｎ＞が設けられている。
(Fifth embodiment)
FIG. 7 is a circuit diagram showing a schematic configuration of an equalizer using an active inductor according to a fifth embodiment of the present invention.
In FIG. 7, this equalizer is provided with n (n is an integer of 2 or more) stages of equalizers EQ1 to EQn, and these equalizers EQ1 to EQn are cascaded in n stages.
Here, the i-th equalizer EQi (i is an integer of 1 or more of n or less) includes P-type field effect transistors MP1 <i>, MP2 <i>, N-type field effect transistors MN1 <i>, MN2 <. i>, resistance element R1 <i>, capacitive element C1 <i>, and current sources IB1 <i>, IB2 <i> are provided. However, the n-th stage equalizer EQn is provided with resistance elements R2 <n> and R3 <n> instead of the P-type field effect transistors MP1 <n> and MP2 <n>.
そして、イコライザＥＱｉにおいて、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のドレインは出力端子ｏｕｔｎ＜ｉ＞に接続されている。また、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞のドレインは出力端子ｏｕｔｎ＜ｉ＞に接続され、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞のソースは端子ｃｓｎ＜ｉ−１＞に接続されている。また、端子ｃｓｎ＜ｉ−１＞は、電流源ＩＢ１＜ｉ＞を介して接地電位に接続されている。
また、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ１＜ｉ＞のゲートは、次段のイコライザＥＱ（ｉ＋１）の端子ｃｓｎ＜ｉ＞に接続され、ｉ段目のイコライザＥＱｉの出力端子ｏｕｔｎ＜ｉ＞は、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ１＜ｉ＞のゲートに接続されている。
In the equalizer EQi, the source of the P-type field effect transistor MP1 <i> is connected to the power supply potential VDD, and the drain of the P-type field effect transistor MP1 <i> is connected to the output terminal outn <i>. The drain of the N-type field effect transistor MN1 <i> is connected to the output terminal outn <i>, and the source of the N-type field effect transistor MN1 <i> is connected to the terminal csn <i-1>. The terminal csn <i-1> is connected to the ground potential via the current source IB1 <i>.
The gate of the P-type field effect transistor MP1 <i> of the i-th stage equalizer EQi is connected to the terminal csn <i> of the next-stage equalizer EQ (i + 1), and the output terminal outn of the i-th stage equalizer EQi. <I> is connected to the gate of the N-type field effect transistor MN1 <i> of the equalizer EQ (i + 1) at the next stage.
また、Ｐ型電界効果トランジスタＭＰ２＜ｉ＞のソースは電源電位ＶＤＤに接続され、Ｐ型電界効果トランジスタＭＰ２＜ｉ＞のドレインは出力端子ｏｕｔｐ＜ｉ＞に接続されている。また、Ｎ型電界効果トランジスタＭＮ２＜ｉ＞のドレインは出力端子ｏｕｔｐ＜ｉ＞に接続され、Ｎ型電界効果トランジスタＭＮ２＜ｉ＞のソースは端子ｃｓｐ＜ｉ−１＞に接続されている。また、端子ｃｓｐ＜ｉ−１＞は、電流源ＩＢ２＜ｉ＞を介して接地電位に接続されている。
また、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ２＜ｉ＞のゲートは、次段のイコライザＥＱ（ｉ＋１）の端子ｃｓｐ＜ｉ＞に接続され、ｉ段目のイコライザＥＱｉの出力端子ｏｕｔｐ＜ｉ＞は、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ２＜ｉ＞のゲートに接続されている。
The source of the P-type field effect transistor MP2 <i> is connected to the power supply potential VDD, and the drain of the P-type field effect transistor MP2 <i> is connected to the output terminal outp <i>. The drain of the N-type field effect transistor MN2 <i> is connected to the output terminal outp <i>, and the source of the N-type field effect transistor MN2 <i> is connected to the terminal csp <i-1>. The terminal csp <i-1> is connected to the ground potential via the current source IB2 <i>.
The gate of the P-type field effect transistor MP2 <i> of the i-th equalizer EQi is connected to the terminal csp <i> of the next-stage equalizer EQ (i + 1), and the output terminal outp of the i-th equalizer EQi. <I> is connected to the gate of the N-type field effect transistor MN2 <i> of the equalizer EQ (i + 1) at the next stage.
さらに、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のソース間にはインピーダンス素子がそれぞれ接続され、このインピーダンス素子としては、例えば、抵抗素子Ｒ１＜ｉ＞と容量素子Ｃ１＜ｉ＞とが並列接続された並列回路をそれぞれ用いることができる。
ただし、初段のイコライザＥＱ１のＮ型電界効果トランジスタＭＮ１＜１＞、ＭＮ２＜１＞のゲートには、外部入力端子ｉｎｐ、ｉｎｎがそれぞれ接続されている。また、最終段のイコライザＥＱｎの抵抗素子Ｒ２＜ｎ＞は、電源電位ＶＤＤと出力端子ｏｕｔｐ＜ｎ＞との間に接続され、最終段のイコライザＥＱｎの抵抗素子Ｒ３＜ｎ＞は、電源電位ＶＤＤと出力端子ｏｕｔｎ＜ｎ＞との間に接続されている。
Further, impedance elements are connected between the sources of the N-type field effect transistors MN1 <i> and MN2 <i>, respectively. Examples of the impedance elements include a resistance element R1 <i> and a capacitance element C1 <i>. Can be used in parallel.
However, external input terminals inp and inn are connected to the gates of the N-type field effect transistors MN1 <1> and MN2 <1> of the first-stage equalizer EQ1, respectively. The resistance element R2 <n> of the final-stage equalizer EQn is connected between the power supply potential VDD and the output terminal outp <n>, and the resistance element R3 <n> of the final-stage equalizer EQn is connected to the power supply potential VDD. And the output terminal outn <n>.
ここで、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ１＜ｉ＋１＞および電流源ＩＢ１＜ｉ＋１＞で形成されるソースフォロワは、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ１＜ｉ＞を線形領域で動作させるためのバイアス回路を構成することができる。また、次段のイコライザＥＱ（ｉ＋１）のＮ型電界効果トランジスタＭＮ２＜ｉ＋１＞および電流源ＩＢ２＜ｉ＋１＞で形成されるソースフォロワは、ｉ段目のイコライザＥＱｉのＰ型電界効果トランジスタＭＰ２＜ｉ＞を線形領域で動作させるためのバイアス回路を構成することができる。
なお、初段のイコライザＥＱ１のＮ型電界効果トランジスタＭＮ１＜１＞、ＭＮ２＜１＞のゲートにそれぞれ接続された外部入力端子ｉｎｐ、ｉｎｎは、図３に示すように、パッド電極Ｐ１、Ｐ２に直接接続するようにしてもよいし、図４に示すように、直流電位変換回路ＩＶを介してパッド電極Ｐ１、Ｐ２に接続するようにしてもよい。
Here, the source follower formed by the N-type field effect transistor MN1 <i + 1> and the current source IB1 <i + 1> of the equalizer EQ (i + 1) at the next stage is the P-type field effect transistor MP1 <of the i-th equalizer EQi. A bias circuit for operating i> in the linear region can be configured. The source follower formed by the N-type field effect transistor MN2 <i + 1> and the current source IB2 <i + 1> of the next-stage equalizer EQ (i + 1) is a P-type field effect transistor MP2 <i of the i-th equalizer EQi. Can be configured to operate in the linear region.
The external input terminals inp and inn respectively connected to the gates of the N-type field effect transistors MN1 <1> and MN2 <1> of the first-stage equalizer EQ1 are directly connected to the pad electrodes P1 and P2 as shown in FIG. You may make it connect, and as shown in FIG. 4, you may make it connect to pad electrode P1, P2 via DC potential conversion circuit IV.
図８は、図７のイコライザにおけるｉ段目の負荷の差動信号に関する等価回路を示す図である。
図８において、ｉ段目（ｉ＝１〜（ｎ−１））の出力インピーダンスＺｏｕｔを考えるため、ｉ段目の負荷の差動信号に関する等価回路を考える。この等価回路は、Ｎ型電界効果トランジスタＭＮ１＜ｉ＋１＞、電流源ＩＢ１＜ｉ＋１＞、抵抗素子Ｒ１＜ｉ＋１＞の半分の値を持つ抵抗Ｒ１＜ｉ＋１＞／２および容量素子Ｃ１＜ｉ＋１＞の２倍の値を持つ容量２Ｃ１＜ｉ＋１＞で構成されるソースフォロワと、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞で構成することができる。
低域では、ソースフォロワの負荷のインピーダンスが抵抗Ｒ１＜ｉ＋１＞／２によって決まるが、高域になるにつれて、容量２Ｃ１＜ｉ＋１＞の影響で負荷のインピーダンスが低下することから、ソースフォロワの利得は周波数が高くなるにつれて低下する。
FIG. 8 is a diagram showing an equivalent circuit related to the differential signal of the i-th load in the equalizer of FIG.
In FIG. 8, in order to consider the output impedance Zout of the i-th stage (i = 1 to (n−1)), an equivalent circuit regarding the differential signal of the i-th stage load is considered. This equivalent circuit includes N-type field effect transistor MN1 <i + 1>, current source IB1 <i + 1>, resistance R1 <i + 1> / 2 having a value half that of resistance element R1 <i + 1>, and capacitance element C1 <i + 1>. It can be composed of a source follower composed of a capacitor 2C1 <i + 1> having a double value and a P-type field effect transistor MP1 <i>.
In the low frequency range, the impedance of the source follower load is determined by the resistance R1 <i + 1> / 2. However, as the frequency becomes higher, the load impedance decreases due to the influence of the capacitance 2C1 <i + 1>. It decreases as the frequency increases.
次に、出力インピーダンスＺｏｕｔを考えるため出力電圧が変動した場合を考えると、低域では高域よりもソースフォロワの利得が大きいため、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のゲートの電圧変動も大きくなる。従って、低域の方が高域よりも、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のゲート・ソース間電圧の変動が大きくなるため、Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のドレイン電流の変化量も大きくなる。このドレイン電流は、出力インピーダンスＺｏｕｔを低下させる向きに流れるため、低域の方が高域よりも出力インピーダンスＺｏｕｔが低くなる。ｉ段目の出力インピーダンスＺｏｕｔは、以下の（５）式で表すことができる。 Next, considering the case where the output voltage fluctuates in consideration of the output impedance Zout, since the gain of the source follower is larger in the low band than in the high band, the voltage fluctuation of the gate of the P-type field effect transistor MP1 <i> is also large. Become. Accordingly, since the fluctuation of the gate-source voltage of the P-type field effect transistor MP1 <i> is larger in the low band than in the high band, the amount of change in the drain current of the P-type field effect transistor MP1 <i> is also large growing. Since this drain current flows in a direction that lowers the output impedance Zout, the output impedance Zout is lower in the low band than in the high band. The i-th output impedance Zout can be expressed by the following equation (5).
ｒｄｓＰ１＜ｉ＞：Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のソース・ドレイン間抵抗
ｇｍＰ１＜ｉ＞：Ｐ型電界効果トランジスタＭＰ１＜ｉ＞のトランスコンダクタンス
ｇｍＮ１＜ｉ＋１＞：Ｎ型電界効果トランジスタＭＮ１＜ｉ＋１＞のトランスコンダクタンス
Ｒ１＜ｉ＋１＞：抵抗素子Ｒ１＜ｉ＋１＞の抵抗値
Ｃ１＜ｉ＋１＞：容量素子Ｃ１＜ｉ＋１＞の容量値
r dsP1 <i> : resistance between source and drain of P-type field effect transistor MP1 <i> g mP1 <i> : transconductance of P-type field effect transistor MP1 <i> g mN1 <i + 1> : N-type field effect transistor Transconductance of MN1 <i + 1> R1 <i + 1>: Resistance value of resistance element R1 <i + 1> C1 <i + 1>: Capacity value of capacitance element C1 <i + 1>
この（５）式から、出力インピーダンスに零点を実現できることが分かる。また、零点から極までは、周波数が高くなるにつれてインピーダンスが高くなるインダクタンスの特性を示す。 From this equation (5), it can be seen that a zero point can be realized in the output impedance. In addition, from the zero point to the pole, the inductance characteristic in which the impedance increases as the frequency increases is shown.
図５の回路では、出力インピーダンスに零点を持たせるため、電流源ＩＢ２、ＩＢ３を追加したが、図７の回路では、次段のイコライザの電流パスを利用するため、電流源ＩＢ２、ＩＢ３を削減することが可能となる。これにより、電流パスや素子数を増やすことなく、イコライザＥＱ１〜ＥＱｎをｎ段縦続接続した場合には、（２ｎ−１）個の零点を実現できる。
また、図７の回路では、非特許文献１のイコライザを多段縦続接続する方法に比べて、同一個数の零点をほぼ半分の段数のイコライザで実現することが可能となることから、広帯域に渡って補償特性を得ることを可能としつつ、消費電力を削減することができる。
なお、図７の実施形態では、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のソース間にはインピーダンス素子をそれぞれ接続する方法について説明したが、Ｎ型電界効果トランジスタＭＮ１＜ｉ＞、ＭＮ２＜ｉ＞のいずれかのソース間を短絡するようにしてもよい。
In the circuit of FIG. 5, the current sources IB2 and IB3 are added to give a zero point to the output impedance. However, in the circuit of FIG. 7, the current sources IB2 and IB3 are reduced because the current path of the equalizer of the next stage is used. It becomes possible to do. Thereby, (2n-1) zeros can be realized when the equalizers EQ1 to EQn are connected in cascade in n stages without increasing the number of current paths and the number of elements.
In addition, in the circuit of FIG. 7, compared to the method of cascading the equalizers of
In the embodiment of FIG. 7, the method of connecting the impedance elements between the sources of the N-type field effect transistors MN1 <i> and MN2 <i> has been described, but the N-type field effect transistors MN1 <i>, Any source of MN2 <i> may be short-circuited.
なお、上述したイコライザは、ＡＶ機器のデジタルインターフェイスであるＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ ｉｎｔｅｒｆａｃｅ）、パソコン向けシリアル転送インターフェイスであるＰＣＩＥ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔｓ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、各種の電子機器の接続規格であるＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などに用いることができる。
また、上述した実施形態では、第１導電型電界効果トランジスタとしてＰ型電界効果トランジスタ、第２導電型電界効果トランジスタとしてＮ型電界効果トランジスタを使用する方法について説明したが、第１導電型電界効果トランジスタとしてＮ型電界効果トランジスタ、第２導電型電界効果トランジスタとしてＰ型電界効果トランジスタを使用するようにしてもよい。
Note that the equalizer described above is a high-definition multimedia interface (HDMI) that is a digital interface of an AV device, PCIE (Peripheral Components Interconnect Express) that is a serial transfer interface for a personal computer, and USB (univ) that is a connection standard for various electronic devices. (Serial Bus).
In the above-described embodiment, the method of using a P-type field effect transistor as the first conductivity type field effect transistor and an N type field effect transistor as the second conductivity type field effect transistor has been described. An N-type field effect transistor may be used as the transistor, and a P-type field effect transistor may be used as the second conductivity type field effect transistor.
Ｍ１、ＭＰ１、ＭＰ２、ＭＰ１＜１＞、ＭＰ２＜１＞ 、ＭＰ１＜２＞、ＭＰ２＜２＞ Ｐ型電界効果トランジスタ、Ｍ２、ＭＮ３、ＭＮ４、ＭＮ１＜１＞、ＭＮ２＜１＞ 、ＭＮ１＜２＞、ＭＮ２＜２＞、ＭＮ１＜ｎ＞、ＭＮ２＜ｎ＞ Ｎ型電界効果トランジスタ、Ｒｐ、Ｒ１〜Ｒ４、Ｒ１＜１＞、Ｒ１＜２＞ 、Ｒ１＜ｎ＞ 抵抗素子、ＩＢ、ＩＢ１〜ＩＢ５、ＩＢ１＜１＞、ＩＢ２＜１＞、ＩＢ１＜２＞、ＩＢ２＜２＞、ＩＢ１＜ｎ＞、ＩＢ２＜ｎ＞ 電流源、ＡＫ１、ＡＫ２ アクティブインダクタ、Ｐ１、Ｐ２ パッド電極、ＩＶ 直流電位変換回路、Ｃ１、Ｃ２、Ｃ１＜１＞、Ｃ１＜２＞ 、Ｃ１＜ｎ＞ 容量素子、ＥＱ１〜ＥＱｎ イコライザ M1, MP1, MP2, MP1 <1>, MP2 <1>, MP1 <2>, MP2 <2> P-type field effect transistors, M2, MN3, MN4, MN1 <1>, MN2 <1>, MN1 <2 >, MN2 <2>, MN1 <n>, MN2 <n> N-type field effect transistors, Rp, R1 to R4, R1 <1>, R1 <2>, R1 <n> resistive elements, IB, IB1 to IB5 , IB1 <1>, IB2 <1>, IB1 <2>, IB2 <2>, IB1 <n>, IB2 <n> Current source, AK1, AK2 active inductor, P1, P2 pad electrode, IV DC potential conversion circuit , C1, C2, C1 <1>, C1 <2>, C1 <n> capacitive elements, EQ1 to EQn equalizers
Claims (5)
前記第１導電型電界効果トランジスタのゲートにソースが接続された第２導電型電界効果トランジスタと、
前記第１導電型電界効果トランジスタのドレインと前記第２導電型電界効果トランジスタのゲートとの間に接続された抵抗素子と、
前記第２導電型電界効果トランジスタのソースに接続された電流源とを備えることを特徴とするアクティブインダクタ。 A first conductivity type field effect transistor having a drain connected to the output terminal;
A second conductivity type field effect transistor having a source connected to a gate of the first conductivity type field effect transistor;
A resistance element connected between a drain of the first conductivity type field effect transistor and a gate of the second conductivity type field effect transistor;
An active inductor comprising: a current source connected to a source of the second conductivity type field effect transistor.
請求項１に記載の第２のアクティブインダクタと、
前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、
前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、
前記第１および第２の第２導電型トランジスタのソースに共通に接続された電流源とを備えることを特徴とする差動アンプ回路。 A first active inductor according to claim 1;
A second active inductor according to claim 1;
A first second conductivity type transistor having a drain connected to an output terminal of the first active inductor;
A second second conductivity type transistor having a drain connected to the output terminal of the second active inductor;
A differential amplifier circuit comprising: a current source commonly connected to sources of the first and second second conductivity type transistors.
請求項１に記載の第２のアクティブインダクタと、
前記第１のアクティブインダクタの出力端子にドレインが接続された第１の第２導電型トランジスタと、
前記第２のアクティブインダクタの出力端子にドレインが接続された第２の第２導電型トランジスタと、
前記第１の第２導電型トランジスタのソースに接続された第１の電流源と、
前記第２の第２導電型トランジスタのソースに接続された第２の電流源と、
前記第１の第２導電型トランジスタのソースと前記第２の第２導電型トランジスタのソースとの間に接続されたインピーダンス素子とを備えることを特徴とする差動アンプ回路。 A first active inductor according to claim 1;
A second active inductor according to claim 1;
A first second conductivity type transistor having a drain connected to an output terminal of the first active inductor;
A second second conductivity type transistor having a drain connected to the output terminal of the second active inductor;
A first current source connected to a source of the first second conductivity type transistor;
A second current source connected to a source of the second second conductivity type transistor;
A differential amplifier circuit comprising: an impedance element connected between a source of the first second conductivity type transistor and a source of the second second conductivity type transistor.
前記第２の第２導電型トランジスタのゲートに接続された第２の外部入力端子と、
前記第１および第２の外部入力端子と、前記第１および第２の第２導電型トランジスタのゲートの間にそれぞれ接続された直流電圧変換回路を備えることを特徴とする請求項２または３に記載の差動アンプ回路。 A first external input terminal connected to the gate of the first second conductivity type transistor;
A second external input terminal connected to the gate of the second second conductivity type transistor;
4. The DC voltage conversion circuit connected between the first and second external input terminals and the gates of the first and second second conductivity type transistors, respectively, according to claim 2 or 3, The differential amplifier circuit described.
ｉ（ｉは（ｎ−１）以下の１以上の整数）段目のイコライザは、
ｉ番目の第１の第１導電型電界効果トランジスタと、
ｉ番目の第２の第１導電型電界効果トランジスタと、
前記ｉ番目の第１の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第１の第２導電型電界効果トランジスタと、
前記ｉ番目の第２の第１導電型電界効果トランジスタのドレインにドレインが接続されたｉ番目の第２の第２導電型電界効果トランジスタと、
前記ｉ番目の第１の第２導電型トランジスタのソースに接続されたｉ番目の第１の電流源と、
前記ｉ番目の第２の第２導電型トランジスタのソースに接続されたｉ番目の第２の電流源と、
前記ｉ番目の第１の第２導電型トランジスタのソースと前記ｉ番目の第２の第２導電型トランジスタのソースとの間に接続されたｉ番目のインピーダンス素子または短絡部とを備え、
ｎ段目のイコライザは、
ｎ番目の第１の第２導電型電界効果トランジスタと、
ｎ番目の第２の第２導電型電界効果トランジスタと、
前記ｎ番目の第１の第２導電型トランジスタのソースに接続されたｎ番目の第１の電流源と、
前記ｎ番目の第２の第２導電型トランジスタのソースに接続されたｎ番目の第２の電流源と、
前記ｎ番目の第１の第２導電型トランジスタのソースと前記ｎ番目の第２の第２導電型トランジスタのソースとの間に接続されたｎ番目のインピーダンス素子または短絡部とをそれぞれ備え、
ｉ番目の第１の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのゲートに接続され、
ｉ番目の第２の第１導電型電界効果トランジスタのドレインは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのゲートに接続され、
ｉ番目の第１の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第１の第２導電型電界効果トランジスタのソースに接続され、
ｉ番目の第２の第１導電型電界効果トランジスタのゲートは、（ｉ＋１）番目の第２の第２導電型電界効果トランジスタのソースに接続されていることを特徴とする差動アンプ回路。 In a differential amplifier circuit in which equalizers including active inductors are cascade-connected in n (n is an integer of 2 or more) stages,
The equalizer of i (i is an integer of 1 or more of (n-1) or less) is
an i-th first first conductivity type field effect transistor;
an i-th second first conductivity type field effect transistor;
An i-th first second conductivity type field effect transistor having a drain connected to a drain of the i-th first first conductivity type field effect transistor;
An i th second second conductivity type field effect transistor having a drain connected to the drain of the i th second first conductivity type field effect transistor;
An i th first current source connected to a source of the i th first second conductivity type transistor;
An i th second current source connected to a source of the i th second second conductivity type transistor;
An i th impedance element or a short circuit connected between a source of the i th first second conductivity type transistor and a source of the i th second second conductivity type transistor;
The nth stage equalizer is
an nth first second conductivity type field effect transistor;
an nth second second conductivity type field effect transistor;
An nth first current source connected to a source of the nth first second conductivity type transistor;
An nth second current source connected to a source of the nth second second conductivity type transistor;
An nth impedance element or a short circuit connected between the source of the nth first second conductivity type transistor and the source of the nth second second conductivity type transistor, respectively.
The drain of the i-th first first conductivity type field effect transistor is connected to the gate of the (i + 1) th first second conductivity type field effect transistor,
The drain of the i-th second first conductivity type field effect transistor is connected to the gate of the (i + 1) th second conductivity type field effect transistor,
The gate of the i-th first first conductivity type field effect transistor is connected to the source of the (i + 1) th first second conductivity type field effect transistor,
A differential amplifier circuit, wherein the gate of the i-th second first conductivity type field effect transistor is connected to the source of the (i + 1) th second second conductivity type field effect transistor.
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