JP2009194558A - カレントミラー回路及びデジタルアナログ変換回路 - Google Patents

Abstract

【課題】入出力電流間の電流ミスマッチを低減し、低電圧動作が可能なカレントミラー回路を提供する。
【解決手段】ＭＯＳトランジスタ１１、１２を有し、ＭＯＳトランジスタ１１に流れる電流を一定の比に従ってＭＯＳトランジスタ１２にミラー電流として流すカレントミラー対１０と、容量１７、１９及び各容量に並列に接続されクロック信号ＣＫに基づいてオン／オフ制御されるスイッチ１８、２０からなり、ＭＯＳトランジスタ１１、１２の各ソースに接続されたスイッチトキャパシタ回路１５、１６とを具備する。
【選択図】 図１

Description

本発明は、入力電流に比例した電流を出力するカレントミラー回路及びこれを用いたデジタルアナログ変換回路に関する。

一対のＭＯＳトランジスタのゲートが互いに接続され、かつ一方のＭＯＳトランジスタのドレイン、ゲート間が接続された構成を有する一般的なカレントミラー回路では、素子ばらつき、特にＭＯＳトランジスタの閾値電圧のばらつきの影響により、入出力電流間に大きな電流ミスマッチが生じる。素子面積を拡大することなく素子バラツキの影響を小さくするために、従来では、一対の各ＭＯＳトランジスタのソースにソース抵抗を接続したカレントミラー回路（Degenerating Resistor Current Mirror回路）が知られている。この改良されたカレントミラー回路において高い電流ミスマッチ低減効果を得るためには、ソース抵抗として大きな抵抗値のものが必要になる。この結果、従来では、ＭＯＳトランジスタのソース抵抗における電圧降下が大きくなり、結果的に低電圧動作が困難となる。

なお、特許文献１には、カレントミラー対を構成する一対のＭＯＳトランジスタの出力側のＭＯＳトランジスタのソース側にスイッチトキャパシタ回路を接続して、基準電圧とクロック周波数により制御される高精度電流源を実現するものが開示されている。
特開２０００−２９５０４７号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、入出力電流間で高い電流ミスマッチ低減効果が得られると共に、低電圧動作が可能なカレントミラー回路及びこれを用いたデジタルアナログ変換回路を提供することである。

第１の発明のカレントミラー回路は、同一極性の第１、第２のＭＯＳトランジスタを有し、一定の比に従って第１のＭＯＳトランジスタに流れる電流を第２のＭＯＳトランジスタにミラー電流として流すカレントミラー対と、第１の容量及び第１の容量に並列に接続され一定周期でオン／オフ制御される第１のスイッチからなり、前記第１のＭＯＳトランジスタのソースに接続された第１のスイッチトキャパシタ回路と、第２の容量及び第２の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第２のスイッチからなり、前記第２のＭＯＳトランジスタのソースに接続された第２のスイッチトキャパシタ回路とを具備したことを特徴とする。

第２の発明のカレントミラー回路は、同一極性の第１、第２のＭＯＳトランジスタを有し、一定の比に従って第１のＭＯＳトランジスタに流れる電流を第２のＭＯＳトランジスタにミラー電流として流すカレントミラー対と、前記第１のＭＯＳトランジスタのソースに一端が接続され一定周期でオン／オフ制御される第１のスイッチと、前記第１のＭＯＳトランジスタのソースに一端が接続され前記第１のＭＯＳスイッチと同一周期でかつ前記第１のＭＯＳスイッチと逆相でオン／オフ制御される第２のスイッチと、第１の容量及び第１の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第３のスイッチからなり、前記第１のスイッチの他端に接続された第１のスイッチトキャパシタ回路と、第２の容量及び第２の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第４のスイッチからなり、前記第２のスイッチの他端に接続された第２のスイッチトキャパシタ回路と、前記第２のＭＯＳトランジスタのソースに一端が接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第５のスイッチと、前記第２のＭＯＳトランジスタのソースに一端が接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第６のスイッチと、第３の容量及び第３の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第７のスイッチからなり、前記第５のスイッチの他端に接続された第３のスイッチトキャパシタ回路と、第４の容量及び第４の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第８のスイッチからなり、前記第６のスイッチの他端に接続された第４のスイッチトキャパシタ回路とを具備したことを特徴とする。

第３の発明のデジタルアナログ変換回路は、第１のＭＯＳトランジスタと、反転入力ノード、非反転入力ノード及び出力ノードを有し、反転入力ノードに基準電圧が供給され、非反転入力ノード及び出力ノードが前記第１のＭＯＳトランジスタのドレイン及びゲートに接続された演算増幅器と、第１の電源電圧のノードと前記第１のＭＯＳトランジスタのドレインとの間に接続された第１の抵抗と、ゲートが前記第１のＭＯＳトランジスタのゲートに共通に接続されてそれぞれ前記第１のＭＯＳトランジスタとカレントミラー対を構成する前記第１のＭＯＳトランジスタと同一極性の複数の第２のＭＯＳトランジスタと、それぞれ容量及び容量に並列に接続され互いに同一の一定周期でかつ同相でオン／オフ制御されるスイッチからなり、前記複数の第２のＭＯＳトランジスタの各ソースと第２の電源電圧のノードとの間に接続された複数のスイッチトキャパシタ回路と、一端が前記第１の電源電圧のノードに接続され、他端が第１のアナログ電圧出力ノードに接続された第２の抵抗と、一端が前記第１の電源電圧のノードに接続され、他端が第２のアナログ電圧出力ノードに接続された第３の抵抗と、前記第１、第２のアナログ電圧出力ノードと前記複数の第２のＭＯＳトランジスタのドレインとの間に接続され、複数ビットのデジタル信号に応じて前記複数の第２のＭＯＳトランジスタに流れる電流を前記第１、第２のアナログ電圧出力ノードに選択的に流す複数の切り換え回路とを具備したことを特徴とする。

本発明によれば、入出力電流間において高い電流ミスマッチ低減効果が得られると共に、低電圧動作が可能なカレントミラー回路及びこれを用いたデジタルアナログ変換回路を提供することができる。

以下、図面を参照して本発明を実施形態により説明する。

＜第１の実施形態＞
図１は、第１の実施の形態に係るカレントミラー回路の構成を示す回路図である。一対のＮチャネルのＭＯＳトランジスタ１１、１２は、互いにゲートが接続され、さらにＭＯＳトランジスタ１１のドレイン、ゲート間が接続されており、ＭＯＳトランジスタ１１に流れる電流（入力電流）を一定の比に従ってＭＯＳトランジスタ１２にミラー電流（出力電流）として流すカレントミラー対１０を構成している。カレントミラー対１０における入出力電流比であるカレントミラー比は、ＭＯＳトランジスタ１１、１２の寸法比、例えばチャネル長Ｌを同じにした場合は両トランジスタのチャネル幅Ｗの比によって決定される。カレントミラー対の入力側のＭＯＳトランジスタ１１のドレインと電源電圧ＶDDのノードとの間には入力電流源１３が接続され、出力側のＭＯＳトランジスタ１２のドレインには電圧源１４が接続されている。

ＭＯＳトランジスタ１１、１２の各ソースと接地電圧のノードとの間にはスイッチトキャパシタ（Switched Capacitor）回路１５、１６が接続されている。一方のスイッチトキャパシタ回路１５は、容量１７及び容量１７に並列に接続されたスイッチ１８により構成されている。スイッチ１８は、一定周期のクロック信号ＣＫに同期してオン／オフ制御される。他方のスイッチトキャパシタ回路１６は、容量１９及び容量１９に並列に接続されたスイッチ２０により構成されている。このスイッチ２０も、一定周期のクロック信号ＣＫに同期してオン／オフ制御される。つまり、上記両スイッチ１８、２０は、一定周期でかつ同相でオン／オフ制御される。

上記両スイッチ１８、２０は、例えばＮチャネルもしくはＰチャネル単独のＭＯＳトランジスタ、もしくはＮチャネルとＰチャネルのＭＯＳトランジスタを並列接続したアナログスイッチ等によって構成してもよく、本例では例えばＮチャネルＭＯＳトランジスタによって構成されている。上記両容量１７、１９の容量比はカレントミラー対１０のカレントミラー比と同値にされている。

図１のカレントミラー回路において、クロック信号ＣＫがLowレベルで、スイッチトキャパシタ回路１５、１６内のスイッチ１８、２０がオフしている時は、カレントミラー対を構成する一対のＭＯＳトランジスタ１１、１２に流れる電流により容量１７、１９がそれぞれ一定期間充電される。他方、クロック信号ＣＫがHighレベルで、スイッチ１８、２０がオンしている時は、容量１７、１９は充電されない。すなわち、スイッチトキャパシタ回路１５、１６は、等価的に高い抵抗値を有する抵抗として作用し、従来回路におけるソース抵抗と同等の機能を有する。

ここで、従来回路と上記実施形態回路の特性について考えてみる。図２は、ソース抵抗が設けられた従来回路の構成を示している。先に述べたように、図２に示す従来回路は、カレントミラー対を構成する一対のＭＯＳトランジスタ１１、１２にソース抵抗２１、２２がそれぞれ接続された構成を有する。

いま、図２の従来回路において、ＭＯＳトランジスタ１１、１２の閾値電圧に差がないと仮定した場合に、カレントミラー対の伝達コンダクタンスをＧm 、ＭＯＳトランジスタ１２のゲート電位をＶG 、ソース電位をＶS 、ソース抵抗２１、２２の抵抗値をＲ、出力電流をＩOUT とすると、ＩOUT は次の（１）式で与えられる。

ここで、ＭＯＳトランジスタ１１、１２の閾値電圧にばらつきが生じており、ＭＯＳトランジスタ１２のＶth12が、ＭＯＳトランジスタ１１の閾値電圧Ｖth11と比べてΔＶthだけ大きい（Ｖth12=Ｖth11＋ΔＶth）場合のＩOUT ´は次の（２）式で与えられる。

上記（２）式において、右辺の第１項目は閾値電圧にばらつきが生じていない時のＩOUT を表わし、第２項目は閾値電圧にばらつきが生じたことによる出力電流のばらつきを示している。

これに対して、図１に示す実施形態回路において、ＭＯＳトランジスタ１１、１２の閾値電圧に差がないと仮定とした場合に、カレントミラー対の伝達コンダクタンスをＧm 、容量１７、１９の値をＣ、出力側のＭＯＳトランジスタ１２のゲート電位、ソース電位をＶG 、ＶS (t)、出力電流をＩOUT (t)とすると、ＶS (t)は（３）式で与えられる。なお、図１の実施形態回路では、スイッチ１８、２０がオン／オフ制御されるので、ＭＯＳトランジスタ１２のソース電位及び出力電流は時間の関数で表わされる。また、（３）式からＩOUT (t)は（４）式で与えられる。

ここで、ＭＯＳトランジスタ１１、１２の閾値電圧にばらつきが生じており、ＭＯＳトランジスタ１２のＶth12が、ＭＯＳトランジスタ１１の閾値電圧Ｖth11に対してΔＶthだけ大きい（Ｖth12=Ｖth11＋ΔＶth）場合のＩOUT ´(t)は次の（５）式で与えられる。

上記（５）式において、右辺の第１項目は閾値電圧にばらつきが生じていない時のＩOUT (t)を示し、第２項目は閾値電圧にばらつきが生じたことによる出力電流のばらつきを示している。

ここで、Δｔ／Ｃ＝Ｒ（Ｒは図２の従来回路中のソース抵抗２１、２２の抵抗値）となるようにΔｔ／Ｃを選ぶと、（２）式中のＲＧm に相当するものが、（５）式ではＲＧm の自然対数の乗数になっている。つまり、図１の実施形態回路では、図２の従来回路に比べて、Ｇm が大幅に小さくなったようにみえる。この結果、Δｔ／Ｃを小さく（ＶS の電圧値に相当する動作点を低く）しても、出力電流ＩOUT (t)の大きなばらつき低減効果が得られる。つまり、電源電圧ＶDDを低くしても、閾値電圧のばらつきに基づく出力電流のばらつきを大幅に少なくすることができる。

すなわち、本実施形態回路では、従来回路におけるソース抵抗の代わりに、容量１７、１９とスイッチ１８、２０とから構成されるスイッチトキャパシタ回路１５、１６を接続し、容量１７、１９にカレントミラー回路自体の電流を一定期間充電することで決定される等価的な大抵抗により、カレントミラー回路の伝達コンダクタンスを大幅に低減させることが可能な負帰還効果が得られる。これによって、入出力電流間に生じる電流ミスマッチを大幅に低減させることができるので、低電圧動作時においても入出力電流の電流ミスマッチが小さい高精度なカレントミラー回路が得られる。

ここで、従来回路と本実施形態回路に対してモンテカルロ解析を実施して、出力電流をシミュレーションした結果について説明する。第１のシミュレーションでは、従来回路と本実施形態回路の動作点を同等に設定する。この場合、素子ばらつきはＭＯＳトランジスタにのみに与え、その他の素子、すなわち、抵抗、容量、スイッチは全て理想素子であるとする。そして、電源電圧ＶDDを2.5Ｖ、入力電流源１３の電流値を10μＡ、電圧源１４の電圧をＶGと同じ電圧、従来回路におけるソース抵抗２１、２２の抵抗値Ｒを50ＫΩ、本実施形態における容量１７、１９の値Ｃを250ｆＦ、クロック信号ＣＫの周波数を40ＭＨｚとした。

従来回路において、入力電流値を10μＡ、抵抗値Ｒを50ＫΩに設定することにより、トランジスタ１２のソース電圧ＶS は、50ＫΩ×10μＡ＝0.5Ｖとなる。他方、本実施形態回路において、容量値Ｃを250ｆＦ、クロック周波数を40ＭＨｚとすることにより、トランジスタ１２のソース電圧ＶS (t)の最大値ＶS (max)は、10μＡ／（250ｆＦ×２×40ＭＨｚ）＝0.5Ｖとなり、図１及び図２の両回路の動作点は0.5Ｖで同等となる。

図３は第１のシミュレーション結果を示している。横軸は時間、縦軸は電圧又は電流である。図３の（ａ）はスイッチ１８、２０を制御するクロック信号ＣＫを示している。クロック信号ＣＫがLowレベル（０Ｖ）のときはスイッチ１８、２０がオフ状態となり、Highレベル（2.5Ｖ）のときはオン状態となる。図３の（ｂ）は、従来回路である図２の回路中のＭＯＳトランジスタ１２のソース電圧ＶS と、図１に示す本実施形態回路のＭＯＳトランジスタ１２のソース電圧ＶS (t)のシミュレーション結果を示している。クロック信号ＣＫがLowレベルからHighレベルに変化する直前では２つの回路の動作点がほぼ同等になっている。図３の（ｃ）は、参考として、一対のＭＯＳトランジスタのみによって構成されている一般的なカレントミラー回路の出力電流ＩOUT1のモンテカルロ解析結果を示している。図３の（ｄ）は、図２に示した従来回路の出力電流ＩOUT2のモンテカルロ解析結果を示している。また、図３の（ｅ）は、図１に示した本実施形態回路の出力電流ＩOUT3のモンテカルロ解析結果を示している。

図３（ｃ）、（ｄ）、（ｅ）に示す出力電流の統計的特性として平均（Mean）と標準偏差（Sigma）を求めると下記の表１に示すようになる。

表１から明らかなように、図１、図２の回路の動作点が0.5Ｖと同等であるにも係らず、図２の従来回路の出力電流ＩOUT2に比べて、図１の本実施形態回路の出力電流ＩOUT3の電流ばらつき（Sigma）が約１／２０に低減されていることが分かる。

次に第２のシミュレーション結果について説明する。先の第１のシミュレーションが、図１及び図２の回路の動作点を同等にした場合に出力電流に生じる電流ばらつきについて解析するものであるのに対し、第２のシミュレーションは、出力電流に生じる電流ばらつきが同等になる条件の動作点を解析したものである。この場合にも、素子ばらつきはＭＯＳトランジスタにのみに与え、その他の素子は全て理想素子であるとする。さらに、電源電圧ＶDDを2.5Ｖ、入力電流源１３の電流値を10μＡ、電圧源１４の電圧をＶGと同じ電圧、従来回路におけるソース抵抗２１、２２の抵抗値Ｒを50ＫΩ、本実施形態における容量１７、１９の値Ｃを1ｆＦ、クロック信号ＣＫの周波数を40ＭＨｚとした。

従来回路において、入力電流値を10μＡ、抵抗値Ｒを50ＫΩに設定することにより、トランジスタ１２のソース電圧ＶS は0.5Ｖとなる。他方、本実施形態において、容量値Ｃを1ｆＦ、クロック周波数を40ＭＨｚとすることにより、トランジスタ１２のソース電圧ＶS (t)の最大値ＶS (max)は、10μＡ／（1ｆＦ×２×40ＭＨｚ）＝0.125Ｖとなる。

図４は第２のシミュレーション結果を示している。図３と同様に、横軸は時間、縦軸は電圧又は電流である。図４の（ａ）はスイッチ１８、２０を制御するクロック信号ＣＫを示している。図４の（ｂ）は、従来回路である図２の回路中のＭＯＳトランジスタ１２のソース電圧ＶS と、図１に示す本実施形態回路のＭＯＳトランジスタ１２のソース電圧ＶS (t)のシミュレーション結果を示している。図４（ｂ）に示すように図２の回路における動作点が0.5Ｖであるのに対し、図１の実施形態回路では、クロック信号ＣＫがLowレベルからHighレベルに変化する直前に動作点が最大値となり、0.125Ｖになっている。図４の（ｃ）は、参考として、一対のＭＯＳトランジスタのみによって構成されている一般的なカレントミラー回路の出力電流IOUT1のモンテカルロ解析結果を示している。図４の（ｄ）は、図２に示した従来回路の出力電流IOUT2のモンテカルロ解析結果を示している。また、図４の（ｅ）は、図１に示した本実施形態回路の出力電流IOUT3のモンテカルロ解析結果を示している。

図４（ｃ）、（ｄ）、（ｅ）に示す出力電流の統計的特性として平均（Mean）と標準偏差（Sigma）を求めると下記の表２に示すようになる。

表２に示すように、図２の従来回路の出力電流ＩOUT2及び図１の本実施形態回路の出力電流ＩOUT3の電流ばらつき（Sigma）がほぼ同等であるにも係らず、図４（ｂ）に示すように、図２の従来回路の動作点（ＶS）0.5Ｖに比べ、図１の本実施形態回路の動作点（ＶS(t)）を0.125Ｖと低くすることができる。つまり、図１の本実施形態回路は、図２の従来回路の約１／４の電圧で動作していることになり、結果的に本実施形態回路は従来に比べて低電圧動作が可能であることを示している。

すなわち、本実施形態回路は、同一極性の第１、第２のＭＯＳトランジスタ１１、１２を有し、第１のＭＯＳトランジスタ１１に流れる電流を一定の比に従って第２のＭＯＳトランジスタ１２にミラー電流として流すカレントミラー対１０と、第１の容量１７及び第１の容量１７に並列に接続され一定周期でオン／オフ制御される第１のスイッチ１８からなり、第１のＭＯＳトランジスタ１１のソースに接続された第１のスイッチトキャパシタ回路１５と、第２の容量１９及び第２の容量１９に並列に接続され第１のスイッチ１８と同一周期でかつ第１のスイッチ１８と同相でオン／オフ制御される第２のスイッチ２０からなり、第２のＭＯＳトランジスタ１２のソースに接続された第２のスイッチトキャパシタ回路１６とを具備した構成を有し、第１、第２の容量１７、１９をカレントミラー対に流れる電流で充電する時間によって動作点が決定される。

そして、このような構成を有することにより、従来回路と同等の動作点で動作させた場合には、入出力電流間の電流ミスマッチは従来回路の約１／２０に低減できる。さらに、従来回路と同等の電流ミスマッチになるように動作させる場合は、従来回路に比べて動作点を低く設定できる。この結果、従来回路に比べ、入出力電流間で高い電流ミスマッチ低減効果が得られると共に低電圧動作が実現できる。

＜第２の実施形態＞
次に、出力電流に生じるばらつきの低減期間をクロック信号ＣＫの両相で得られるようにした本発明の第２の実施の形態について、図５を参照して説明する。本実施形態のカレントミラー回路では、図１の実施形態回路で付加されたスイッチトキャパシタ回路を、カレントミラー対１０を構成する２つのＭＯＳトランジスタ１１、１２に対してそれぞれ２組用意し、各２組のスイッチトキャパシタ回路をスイッチにより切り換えて、クロック信号ＣＫがHigh、Lowレベルの両方の期間で電流ばらつきの低減効果が得られるようにしたものである。なお、図５において、図１と対応する箇所には同じ符号を付してその説明は省略する。

カレントミラー対１０を構成する一対のＮチャネルのＭＯＳトランジスタ１１、１２のうち、一方のＭＯＳトランジスタ１１については互いに同様の構成を有する２組のスイッチトキャパシタ回路１５、１５Ｂが設けられており、他方のＭＯＳトランジスタ１２については互いに同様の構成を有する２組のスイッチトキャパシタ回路１６、１６Ｂが設けられている。図１の場合と同様に各容量１７、１９は同値にされている。

スイッチトキャパシタ回路１５、１５Ｂは、それぞれスイッチ２１、２２を介してＭＯＳトランジスタ１１のソースに接続されており、一方のスイッチ２１は一定周期のクロック信号ＣＫＢ（ＣＫＢはＣＫの逆相の信号）に同期してオン／オフ制御され、他方のスイッチ２２は一定周期のクロック信号ＣＫに同期してオン／オフ制御される。

スイッチトキャパシタ回路１６、１６Ｂは、それぞれスイッチ２３、２４を介してＭＯＳトランジスタ１２のソースに接続されており、一方のスイッチ２３は一定周期のクロック信号ＣＫＢに同期してオン／オフ制御され、他方のスイッチ２４は一定周期のクロック信号ＣＫに同期してオン／オフ制御される。

スイッチトキャパシタ回路１５Ｂ、１６Ｂ内のスイッチ１８、２０は、一定周期のクロック信号ＣＫＢに同期してオン／オフ制御される。

本実施形態回路では、クロック信号ＣＫＢがHighレベル（クロック信号ＣＫがLowレベル）の期間はスイッチ２１、２３がオン状態となり、一対のＭＯＳトランジスタ１１、１２のソース側にスイッチトキャパシタ回路１５、１６が接続されて、スイッチトキャパシタ回路１５、１６がそれぞれ等価的に高い抵抗値を有する抵抗として作用する。また、クロック信号ＣＫがHighレベル（クロック信号ＣＫＢがLowレベル）の期間はスイッチ２２、２４がオン状態となり、一対のＭＯＳトランジスタ１１、１２のソース側にスイッチトキャパシタ回路１５Ｂ、１６Ｂが接続されて、スイッチトキャパシタ回路１５Ｂ、１６Ｂがそれぞれ等価的に高い抵抗値を有する抵抗として作用する。

ここで、図２に示す従来回路と本実施形態回路に対してモンテカルロ解析を実施して、出力電流をシミュレーションした結果について説明する。本シミュレーションでは、従来回路と本実施形態回路の動作点を同等に設定している。この場合、素子ばらつきはＭＯＳトランジスタにのみに与え、その他の素子、すなわち、抵抗、容量、スイッチは全て理想素子であるとする。そして、電源電圧ＶDDを2.5Ｖ、入力電流源１３の電流値を10μＡ、電圧源１４の電圧をＶGと同じ電圧、従来回路におけるソース抵抗２１、２２の抵抗値Ｒを50ＫΩ、本実施形態における容量１７、１９の値Ｃを250ｆＦ、クロック信号ＣＫの周波数を40ＭＨｚとした。

従来回路において、入力電流値を10μＡ、抵抗値Ｒを50ＫΩに設定することにより、トランジスタ１２のソース電圧ＶS は、50ＫΩ×10μＡ＝0.5Ｖとなる。他方、本実施形態回路において、容量値Ｃを250ｆＦ、クロック周波数を40ＭＨｚとすることにより、トランジスタ１２のソース電圧ＶS (t)の最大値ＶS (max)は、10μＡ／（250ｆＦ×２×40ＭＨｚ）＝0.5Ｖとなり、図５及び図２の両回路の動作点は0.5Ｖで同等となる。

図６はこのシミュレーション結果を示している。横軸は時間、縦軸は電圧又は電流である。図６の（ａ）はスイッチ１８、２０、２１〜２４を制御するクロック信号ＣＫを示している。クロック信号ＣＫがLowレベル（０Ｖ）のときはスイッチ２１、２３がオン状態、かつスイッチトキャパシタ回路１５、１６内のスイッチ１８、２０がオフ状態となり、Highレベル（2.5Ｖ）のときはスイッチ２２、２４がオン状態、かつスイッチトキャパシタ回路１５Ｂ、１６Ｂ内のスイッチ１８、２０がオフ状態となる。図６の（ｂ）は、従来回路である図２の回路中のＭＯＳトランジスタ１２のソース電圧ＶS と、図５に示す本実施形態回路のＭＯＳトランジスタ１２のソース電圧ＶS (t)のシミュレーション結果を示している。クロック信号ＣＫがLowレベルからHighレベルに変化する直前、及びHighレベルからLowレベルに変化する直前で、２つの回路の動作点がほぼ同等になっている。図６の（ｃ）は、参考として、一対のＭＯＳトランジスタのみによって構成されている一般的なカレントミラー回路の出力電流ＩOUT1のモンテカルロ解析結果を示している。図６の（ｄ）は、図２に示した従来回路の出力電流ＩOUT2のモンテカルロ解析結果を示している。また、図６の（ｅ）は、図５に示した本実施形態回路の出力電流ＩOUT3のモンテカルロ解析結果を示している。

本実施形態回路では、第１の実施形態と同様の効果が得られる上に、クロック信号がLowレベルの期間だけではなく、Highレベルの期間でも入出力電流間の電流ミスマッチを低減する効果を得ることができる。

＜第１、第２の実施形態の変形例＞
第１、第２の実施形態では、カレントミラー対がＮチャネルのＭＯＳトランジスタによって構成される場合を説明したが、ＰチャネルのＭＯＳトランジスタによって構成してもよい。図７は、カレントミラー対３０をＰチャネルのＭＯＳトランジスタ３１、３２によって構成した第１の実施形態の変形例に係るカレントミラー回路を示している。ＰチャネルのＭＯＳトランジスタを用いてカレントミラー対を構成する場合、入力電流源３３はＭＯＳトランジスタ３１のドレインと接地電圧のノードとの間に接続され、電圧源３４はＭＯＳトランジスタ３２のドレインと接地電圧のノードとの間に接続され、さらにスイッチトキャパシタ回路３５、３６はＭＯＳトランジスタ３１、３２の各ソースと電源電圧ＶDDのノードとの間に接続される。スイッチトキャパシタ回路３５、３６は、容量３７、３９と容量３７、３９に並列に接続されたスイッチ３８、４０により構成されている。この場合、スイッチ３８、４０は、カレントミラー対３０と同様にＰチャネルのＭＯＳトランジスタを用いて構成してもよいが、先に説明したようにＮチャネルのＭＯＳトランジスタ、あるいはＮチャネルとＰチャネルのＭＯＳトランジスタを並列接続したアナログスイッチ等によって構成してもよい。容量３７、３９の容量比はカレントミラー対３０のカレントミラー比と同値にされている。

上述した第１の実施形態の変形例と同様に、第２の実施形態においてもカレントミラー対をＰチャネルのＭＯＳトランジスタによって構成してもよい。

＜第３の実施形態＞
図８は、カレントミラー回路を用いたデジタルアナログ変換回路に本発明を実施した第３の実施形態の構成を示す回路図である。本実施形態のデジタルアナログ変換回路は、ＮチャネルのＭＯＳトランジスタ５１と、反転入力ノード、非反転入力ノード及び出力ノードを有し、反転入力ノードに基準電圧ＶREF が供給され、非反転入力ノード及び出力ノードがＭＯＳトランジスタ５１のドレイン及びゲートにそれぞれ接続された演算増幅器５２と、電源電圧ＶDDのノードとＭＯＳトランジスタ５１のドレインとの間に接続された第１の抵抗５３と、ゲートがＭＯＳトランジスタ５１のゲートに共通に接続されてそれぞれＭＯＳトランジスタ５１とでカレントミラー対を構成する複数のＮチャネルのＭＯＳトランジスタ５４と、それぞれ容量５５及び容量５５に並列に接続されクロック信号ＣＫによりオン／オフ制御されるスイッチ５６からなり、ＭＯＳトランジスタ５１のソースと接地電圧のノード、及び複数のＭＯＳトランジスタ５４の各ソースと接地電圧のノードとの間に接続された複数のスイッチトキャパシタ回路５７と、一端が電源電圧ＶDDのノードに接続され、他端が第１のアナログ電圧出力ノード５８に接続された第２の抵抗５９と、一端が電源電圧ＶDDのノードに接続され、他端が第２のアナログ電圧出力ノード６０に接続された第３の抵抗６１と、第１、第２のアナログ電圧出力ノード５８、６０と複数のＭＯＳトランジスタ５４のドレインとの間に接続され、複数ビットの相補デジタル信号ＳＷ0 ，／ＳＷ0 〜ＳＷn+1 ，／ＳＷn+1 に応じて、複数のＭＯＳトランジスタ５４に流れる電流を第１、第２のアナログ電圧出力ノード５８、６０に選択的に流す複数の切り換え回路６２とを具備する。

複数の各切り換え回路６２は、図示するように、例えば相補なデジタル信号の一方の信号ＳＷi （i=0〜n+1）がゲートに供給されるＮチャネルのＭＯＳトランジスタと、他方の信号／ＳＷi がゲートに供給されるＮチャネルのＭＯＳトランジスタとから構成されている。

図８のデジタルアナログ変換回路の基本的な動作は以下のようである。すなわち、演算増幅器５２の帰還作用により、第１の抵抗５３の抵抗値と基準電圧ＶREF とに応じた一定電流ＩREF が第１の抵抗５３に流れるように制御され、この電流ＩREF が入力電流としてＭＯＳトランジスタ５１に入力される。このＭＯＳトランジスタ５１と共にカレントミラー対を構成する複数の各ＭＯＳトランジスタ５４にはそれぞれ、カレントミラー対のカレントミラー比に応じた電流が流れる。複数の各ＭＯＳトランジスタ５４に流れる電流は、複数ビットの相補デジタル信号ＳＷ0 ，／ＳＷ0 〜ＳＷn+1 ，／ＳＷn+1 に応じて複数の切り換え回路６２で切り換えられることより、第１、第２のアナログ電圧出力ノード５８、６０に選択的に流される。そして、第１、第２のアナログ電圧出力ノード５８、６０からは、第２、第３の抵抗５９、６１に流れる電流の総和と、第２、第３の抵抗５９、６１の抵抗値とに応じたアナログ電圧ＯＵＴＰ、ＯＵＴＮが出力される。

ここで、ＭＯＳトランジスタ５１及びこのＭＯＳトランジスタ５１と共にカレントミラー対を構成している複数の各ＭＯＳトランジスタ５４のソースにはスイッチトキャパシタ回路５７がそれぞれ接続されており、各スイッチトキャパシタ回路５７は第１、第２の実施形態及び変形例におけるスイッチトキャパシタ回路と同様にソース抵抗として作用する。この結果、本実施形態のデジタルアナログ変換回路では、低電圧動作が可能となり、かつ電流ばらつきが小さくデジタルアナログ変換を高精度に行なうことができる。

なお、この発明は、上記各実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。

さらに、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

第１の実施の形態に係るカレントミラー回路の構成を示す回路図。 従来のカレントミラー回路の構成を示す回路図。 従来回路と第１の実施形態回路に対してモンテカルロ解析を実施してシミュレーションした第１のシミュレーション結果を示す波形図。 従来回路と第１の実施形態回路に対してモンテカルロ解析を実施してシミュレーションした第２のシミュレーション結果を示す波形図。 第２の実施の形態に係るカレントミラー回路の構成を示す回路図。 従来回路と第２の実施形態回路に対してモンテカルロ解析を実施してシミュレーションした結果を示す波形図。 第１の実施形態の変形例に係るカレントミラー回路の構成を示す回路図。 第３の実施の形態に係るデジタルアナログ変換回路の構成を示す回路図。

符号の説明

１０、３０…カレントミラー対、１１、１２、３１、３２…ＭＯＳトランジスタ、１３、３３…入力電流源、１４、３４…電圧源、１５、１６、３５、３６…スイッチトキャパシタ回路、１７、１９、３７、３９…容量、１８、２０、３８、４０…スイッチ。

Claims (5)

1. 同一極性の第１、第２のＭＯＳトランジスタを有し、一定の比に従って第１のＭＯＳトランジスタに流れる電流を第２のＭＯＳトランジスタにミラー電流として流すカレントミラー対と、
   第１の容量及び第１の容量に並列に接続され一定周期でオン／オフ制御される第１のスイッチからなり、前記第１のＭＯＳトランジスタのソースに接続された第１のスイッチトキャパシタ回路と、
   第２の容量及び第２の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第２のスイッチからなり、前記第２のＭＯＳトランジスタのソースに接続された第２のスイッチトキャパシタ回路と
   を具備したことを特徴とするカレントミラー回路。
2. 前記第１、第２の容量比が前記カレントミラー対の電流比と同値であることを特徴とする請求項１記載のカレントミラー回路。
3. 同一極性の第１、第２のＭＯＳトランジスタを有し、一定の比に従って第１のＭＯＳトランジスタに流れる電流を第２のＭＯＳトランジスタにミラー電流として流すカレントミラー対と、
   前記第１のＭＯＳトランジスタのソースに一端が接続され一定周期でオン／オフ制御される第１のスイッチと、
   前記第１のＭＯＳトランジスタのソースに一端が接続され前記第１のＭＯＳスイッチと同一周期でかつ前記第１のＭＯＳスイッチと逆相でオン／オフ制御される第２のスイッチと、
   第１の容量及び第１の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第３のスイッチからなり、前記第１のスイッチの他端に接続された第１のスイッチトキャパシタ回路と、
   第２の容量及び第２の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第４のスイッチからなり、前記第２のスイッチの他端に接続された第２のスイッチトキャパシタ回路と、
   前記第２のＭＯＳトランジスタのソースに一端が接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第５のスイッチと、
   前記第２のＭＯＳトランジスタのソースに一端が接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第６のスイッチと、
   第３の容量及び第３の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと逆相でオン／オフ制御される第７のスイッチからなり、前記第５のスイッチの他端に接続された第３のスイッチトキャパシタ回路と、
   第４の容量及び第４の容量に並列に接続され前記第１のスイッチと同一周期でかつ前記第１のスイッチと同相でオン／オフ制御される第８のスイッチからなり、前記第６のスイッチの他端に接続された第４のスイッチトキャパシタ回路と
   を具備したことを特徴とするカレントミラー回路。
4. 前記第１、第２、第３、第４の容量が同値であることを特徴とする請求項３記載のカレントミラー回路。
5. 第１のＭＯＳトランジスタと、
   反転入力ノード、非反転入力ノード及び出力ノードを有し、反転入力ノードに基準電圧が供給され、非反転入力ノード及び出力ノードが前記第１のＭＯＳトランジスタのドレイン及びゲートにそれぞれ接続された演算増幅器と、
   第１の電源電圧のノードと前記第１のＭＯＳトランジスタのドレインとの間に接続された第１の抵抗と、
   ゲートが前記第１のＭＯＳトランジスタのゲートに共通に接続されてそれぞれ前記第１のＭＯＳトランジスタとカレントミラー対を構成する前記第１のＭＯＳトランジスタと同一極性の複数の第２のＭＯＳトランジスタと、
   それぞれ容量及び容量に並列に接続され互いに同一の一定周期でかつ同相でオン／オフ制御されるスイッチからなり、前記第１のＭＯＳトランジスタのソースと第２の電源電圧のノード、及び前記複数の第２のＭＯＳトランジスタの各ソースと第２の電源電圧のノードとの間に接続された複数のスイッチトキャパシタ回路と、
   一端が前記第１の電源電圧のノードに接続され、他端が第１のアナログ電圧出力ノードに接続された第２の抵抗と、
   一端が前記第１の電源電圧のノードに接続され、他端が第２のアナログ電圧出力ノードに接続された第３の抵抗と、
   前記第１、第２のアナログ電圧出力ノードと前記複数の第２のＭＯＳトランジスタのドレインとの間に接続され、複数ビットのデジタル信号に応じて前記複数の第２のＭＯＳトランジスタに流れる電流を前記第１、第２のアナログ電圧出力ノードに選択的に流す複数の切り換え回路と
   を具備したことをデジタルアナログ変換回路。

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