JP2000114896A - 利得制御回路及びその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 利得制御回路の利得の温度依存性を低減す
る。 【解決手段】 発振器１からのクロック信号は分周回路
２に入力され、外部からの定数（利得制御定数）は、定
数入力装置７から分周回路２に入力される。分周回路２
は発振器１からのクロック信号周波数を定数入力装置７
からの定数に従って分周し、分周されたクロック信号は
スイッチドキャパシタで構成された等価抵抗３，４に夫
々入力される。等価抵抗３，４は駆動するクロック信号
の周波数によって抵抗値が変化する可変抵抗素子であ
り、この回路の利得は可変抵抗値の抵抗比、すなわち分
周回路２の分周比で決定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は利得制御回路及びそ
の制御方法に関し、特に増幅器の利得を決定する抵抗素
子としてスイッチドキャパシタ回路を使用した利得制御
回路及びその制御方法に関するものである。

【０００２】

【従来の技術】従来、この種の利得制御回路は、例えば
特開平７−４０６５２号公報に示されるように、入力信
号に任意の利得を与えることを目的として用いられてい
る。図１１は従来の利得制御回路の一例を示すブロック
図である。図１１においてトランジスタ１１のベースに
入力信号が入力され、トランジスタ１１のコレクタは抵
抗素子２０を介して直流電源に接続される。トランジス
タ１１、抵抗素子２０、可変抵抗素子１６で構成される
回路は、入力信号を増幅してコレクタから信号を出力す
るエミッタ接地型の増幅回路である。

【０００３】可変抵抗素子１６はいわゆるＰＩＮダイオ
ードと呼ばれる可変抵抗素子であり、その抵抗値は流れ
る直流電流値に反比例して変化する。トランジスタ１１
のエミッタは可変抵抗素子１６と差動回路を構成するト
ランジスタ１３のコレクタに接続されている。可変抵抗
素子１６の一方はバイパスコンデンサ１５を介して接地
され、差動回路を構成するトランジスタ１２のコレクタ
に接続される。

【０００４】差動回路を構成するトランジスタ１２，１
３は各々のベース電圧によってコレクタ電流を制御で
き、トランジスタ１２のベースには本利得制御回路にお
ける利得制御電圧が入力され、トランジスタ１３のベー
スは直流電源１９を介して接地されている。トランジス
タ12，１３のエミッタは、それぞれ抵抗素子１８，１７
を介して定電流源１４に接続される。電源１４は一定の
電流を流す定電流源回路であり、一方の端子は接地され
ている。

【０００５】次にこの回路の動作を説明する。トランジ
スタ１１に入力された入力信号は増幅された後、コレク
タから出力される。前述の通り、トランジスタ１１、抵
抗素子２０、可変抵抗素子１６で構成される回路はトラ
ンジスタ１１を中心とするエミッタ接地型の増幅回路で
ある。

【０００６】この回路の利得はコレクタ抵抗２０と可変
抵抗１６の交流抵抗比によって定まる。可変抵抗１６の
抵抗値は抵抗を流れる直流電流に反比例して変化し、可
変抵抗を流れる電流はトランジスタ１２のコレクタ電流
である。また、定電流源１４に流れる電流はトランジス
タ１２と１３のコレクタ電流の和であり、常に一定であ
る。従って可変抵抗１６を流れる電流はトランジスタ１
２と１３のベースに入力する直流電圧の差によって定ま
る。

【０００７】本回路構成では、トランジスタ１３のベー
スを直流電源１９に接続してベースの電圧値は一定にし
ており、一方トランジスタ１２のベースを本利得制御回
路の利得制御端子としている。従って、本回路におい
て、トランジスタ１２のベース入力電圧、即ち利得制御
端子電圧を変化させ、流れる直流電流に反比例して抵抗
値が変化する可変抵抗素子１６に流れる直流電流を制御
することによって、前述のエミッタ接地増幅回路におけ
る抵抗２０と可変抵抗１６の抵抗比を変化させ、利得制
御を実現している。

【０００８】次に、従来の技術の他の一例を示す。従
来、この種の利得制御回路は、例えば「１９８７年、３
月、インターナショナル・ジャーナル・オブ・エレクト
ロニクス、第６２巻、第３号４１７〜４２４頁（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅ
ｃｔｒｏｎｉｃｓ Ｖｏｌ．６２，Ｎｏ．３，ｐ．４１
７−２４）」で示されるように入力信号に任意の利得を
与えることを目的として用いられている。

【０００９】図１２は従来の利得制御回路の一例を示す
ブロック図である。図１２において、２９は演算増幅器
であり、スイッチ回路２１，２２，２３，３１，３２，
３３はアナログＭＯＳトランジスタで実現するＭＯＳス
イッチである。またインピーダンス素子２４，２５，２
６，３４，３５，３６は受動素子、例えば抵抗やコンデ
ンサなどで実現するインピーダンス素子である。入力信
号Ｖinはスイッチ２１に接続され、スイッチ２１の一方
の端子はインピーダンス素子２４を介して演算増幅器２
９の反転入力端子に接続されている。また、演算増幅器
２９の非反転入力端子は接地されている。

【００１０】図１２に示すように、入力側のスイッチと
インピーダンス素子は、一つの組として入力端子Ｖinと
演算増幅器２９の反転入力端子に並列にｍ個接続されて
いる。また、演算増幅器の反転入力端子はスイッチ３１
に接続されており、インピーダンス素子３４をして演算
増幅器の出力端子、すなわちＶout 端子に接続されてい
る。入力側と同様に、帰還側においてもスイッチとイン
ピーダンス素子は一つの組として演算増幅器２９の反転
入力端子と演算増幅器の出力端子に並列にｎ個接続され
ている。また、スイッチ制御回路３９は入力側並びに帰
還側に接続されているスイッチのオン／オフを制御する
回路であり、スイッチ制御回路３９からの制御信号は各
々のスイッチに接続されている。

【００１１】次に動作を説明する。図１２に示す回路は
典型的な反転増幅回路の構成をしており、本回路の利得
はＶinと演算増幅器２９の反転入力端子間に接続される
入力インピーダンスと、演算増幅器２９の出力端子と反
転入力端子間に接続される帰還インピーダンスとの比に
よって決定される。Ｖinと演算増幅器２９の反転入力端
子間に接続される入力インピーダンスをＺi 、演算増幅
器２９の出力端子と反転入力端子間に接続される帰還イ
ンピーダンスをＺf とすると、本回路の入出力の関係
は、 Ｖout ＝−（Ｚf ／Ｚi ）・Ｖin ……（１） で表される。

【００１２】いま、仮にスイッチ制御回路からの制御信
号によって入力側のｍ個あるスイッチのうち、スイッチ
２１のみオンで他のスイッチはすべてオフであったと
し、また帰還側のｎ個あるスイッチのうち、スイッチ３
１のみオンで他はすべてオフであったとすると、本回路
の入出力関係は（１）式より、 Ｖout ＝−（Ｚf1／Ｚi1）・Ｖin ……（２） となる。

【００１３】仮に入力側のインピーダンス２４，２５，
２６、すなわちＺi1，Ｚi2，…，Ｚimと、帰還側のイン
ピーダンス３４，３５，３６、すなわちＺf1，Ｚf2，
…，Ｚfnのインピーダンス値がすべて同じ値であるとす
れば、本回路の入出力関係は（２）式より、 Ｖout ＝−Ｖin ……（３） となり、利得１倍の増幅回路となる。

【００１４】次に、利得制御が上記とは異なる場合の例
を示す。いま、仮にスイッチ制御回路からの制御信号に
よって入力側のｍ個あるスイッチのうち、スイッチ２１
とスイッチ２２がオンで他のスイッチはすべてオフであ
ったとし、また帰還側のｎ個あるスイッチのうち、スイ
ッチ３１のみがオンで他はすべてオフであったとする
と、本回路の入出力関係は（１）式より、 Ｖout ＝−｛Ｚf 1 ／（Ｚi1‖Ｚi2）｝・Ｖin ……（４） となる。尚、“‖”は並列合成抵抗値を示す。

【００１５】仮に、入力側のインピーダンス２４，２
５，２６、すなわちＺi1，Ｚi2，…，Ｚimと、帰還側の
インピーダンス３４，３５，３６、すなわちＺf1，Ｚf
2，…，Ｚfnとのインピーダンス値がすべて同じ値であ
るとすれば、本回路の入出力関係は（４）式より、 Ｖout ＝−２Ｖin ……（５） となり、利得２倍の増幅回路となる。

【００１６】以上のように、本回路のように典型的な反
転増幅回路構成において、入力に接続しているインピー
ダンス値と帰還回路を構成しているインピーダンス値の
比を、スイッチ制御回路からの制御信号によってスイッ
チのオン／オフを設定することによって利得を任意に可
変することができる。

【００１７】

【発明が解決しようとする課題】第１の従来例の問題点
は、回路利得の温度依存性が大きいということである。
利得の温度依存性が大きいと、温度変動が大きいところ
での正確な利得制御ができない。その理由は、上述の回
路では受動素子の抵抗素子を用いており、一般的に受動
的な抵抗素子の温度係数は大きい。従って、抵抗比によ
って利得を制御している従来の利得制御回路において
は、温度変動による利得の変動が大きくなる。

【００１８】第２の従来例の問題点は、演算増幅器の容
量性出力負荷が大きいということである。容量性負荷が
大きいと利得制御回路として帯域が狭まり、高帯域分野
に適用できない。その理由は、ＭＯＳトランジスタで構
成されたスイッチが出力に並列に複数個接続されている
ためである。

【００１９】尚、特開平５−７１１７号公報には、スイ
ッチドキャパシタ回路を増幅器の利得決定用の抵抗素子
として使用した自動利得制御増幅器の例が開示されてい
る。この例では、入力信号のレベルが変化した時に、自
動的に出力レベルの変動を非常に小さくするための回路
構成が提案されている。すなわち、増幅器の出力信号の
ピークを検出してその検出電圧の反転値で電圧制御発振
器を制御し、その発振クロックを上記のスイッチドキャ
パシタ回路の駆動クロック信号としたものであり、出力
信号レベルが大となると、電圧制御発振器の発振周波数
を制御してスイッチドキャパシタ回路の駆動クロック信
号の周期を可変しその等化抵抗値を制御している。この
抵抗値の制御により、増幅器の利得が抑圧されて結果的
に出力信号レベルが大となることを自動制御するもので
ある。

【００２０】この様に、増幅器の利得決定用抵抗素子と
して、スイッチドキャパシタ回路を利用し、入力信号レ
ベルに応じて電圧制御発振器の発振クロックの周波数
（周期）を連続的に制御して、結果としてスイッチドキ
ャパシタ回路の等化抵抗値を連続的に制御する構成とす
ることにより、特性の良い自動利得制御増幅器を得るも
のである。

【００２１】しかしながら、上記公開公報の技術では、
増幅器の利得決定用抵抗素子として機能するスイッチド
キャパシタ回路の一つのみの等化抵抗値を電圧制御発振
器の出力クロック信号の周期を可変することにより制御
しているので、増幅器の利得が抵抗値の比で決定される
様な場合（ほとんどの増幅器の利得はそうである）、増
幅利得の絶対精度は良好とはならないし、また温度依存
性を有するという問題もある。

【００２２】本発目の目的は、回路利得が温度変動に依
存しにくい利得制御回路を提供することである。

【００２３】本発明の他の目的は、利得の絶対精度が良
好な利得制御回路を提供することである。

【００２４】本発明の更に他の目的は、利得制御におけ
る線形性が良好な利得制御回路を提供することである。

【００２５】本発明の別の目的は、ＩＣ（集積回路）内
でスイッチ切り換え型の構成とする場合に回路が占める
面積を小さくするようにした利得制御回路を提供するこ
とである。

【００２６】本発明の更に別の目的は、ＩＣ内でスイッ
チ切り換え型の構成とする場合にスイッチを駆動する駆
動回路の出力負荷を低減した利得制御回路を提供するこ
とである。

【００２７】

【課題を解決するための手段】本発明によれば、第一及
び第二の抵抗素子の抵抗値の比により増幅器の利得を決
定するようにした利得制御回路であって、前記第一及び
第二の抵抗素子として夫々機能する第一及び第二のスイ
ッドキャパシタ回路と、これ等第一及び第二のスイッド
キャパシタ回路の各々の駆動のための第一及び第二の駆
動クロック信号を生成するクロック信号生成手段と、前
記第一及び第二の駆動クロック信号の周期比率を変化制
御する制御手段とを含むことを特徴とする利得制御回路
が得られる。

【００２８】そして、前記クロック信号生成手段は、一
定周期のクロック信号を発振する発振器と、この一定周
期のクロック信号を分周して前記第一及び第二の駆動ク
ロックを出力する分周器とを有することを特徴とする。
また、前記制御手段は、前記第一及び第二の駆動クロッ
クを生成するための前記分周器における第一及び第二の
分周数を夫々設定する分周数設定手段を含むことを特徴
とする。

【００２９】更に、前記分周数設定手段は、前記第一及
び第二の分周数を設定するための定数を外部から入力自
在であることを特徴とする。また、前記周期比率は２つ
の前記定数の比率により定められるようにしたことを特
徴とする。

【００３０】本発明によれば、増幅器の利得が第一及び
第二の抵抗素子の抵抗値の比により決定され、これ等第
一及び第二の抵抗素子として第一及び第二のスイッチド
キャパシタ回路を使用し、これ等第一及び第二のスイッ
チドキャパシタ回路を第一及び第二の駆動クロック信号
により夫々駆動するようにした利得制御回路の利得制御
方法であって、前記第一及び第二のスイッチドキャパシ
タ回路の各駆動クロックの周期比率により前記利得を決
定するようにしたことを特徴とする利得制御方法が得ら
れる。

【００３１】そして、前記第一及び第二の駆動クロック
の周期比率を外部からの設定により行うようにしたこと
を特徴とする。また、一定周期のクロック信号を分周器
により第一及び第二の分周数で夫々分周して前記第一及
び第二の駆動クロックとし、前記第一及び第二の分周数
の比率を外部より設定するようにしたことを特徴とす
る。

【００３２】本発明では、抵抗比で利得を決定する利得
制御回路において、各抵抗素子をスイッチドキャパシタ
で構成される等価抵抗で構成する。従って、一般的な受
動素子の抵抗素子を用いる必要がない。また、スイッチ
ドキャパシタの等価抵抗値が、スイッチドキャパシタを
駆動する周期とコンデンサ値で決定されることを利用し
ている。従って、利得制御を抵抗比で実現する本利得制
御回路では、スイッチドキャパシタを駆動するクロック
信号の周期を制御することで利得を変化させることが出
来る。

【００３３】また本発明では、一般的な受動素子の抵抗
素子を用いる必要がないため、本回路をＩＣに構成する
ときには回路の占有するチップ面積を小さくすることが
できる。また、利得制御をスイッチドキャパシタを駆動
する周期、すなわち分周回路の分周比を変化することで
実現している。従って比較的容易に、且つ精度良く利得
を制御することができる。

【００３４】

【発明の実施の形態】次に、本発明の第一の実施の形態
について図面を参照して詳細に説明する。図１は本発明
の第一の実施の形態の構成図である。等価抵抗３，４は
後述するスイッチドキャパシタ型回路で構成される等価
抵抗である。発振器１は固有の周波数発生源であり、分
周回路２にクロック信号を入力する。分周回路２はデジ
タルの分周回路であり、発振器１からのクロック信号を
定数入力回路７からの分周情報（Ｎ，Ｍ）に従って分周
し、等価抵抗３に対して１／Ｍ倍に分周したクロック信
号φ１，φ２を、また等価抵抗４に対して１／Ｎ倍に分
周したクロック信号φ３，φ４を夫々入力する。入力信
号Ｅinは等価抵抗３を介して演算増幅器５の反転入力端
子に接続されており、演算増幅器５の非反転入力端子は
接地され、出力端子Ｅout は等価帰還抵抗４を介して演
算増幅器５の反転入力端子に接続されている。

【００３５】次に、図１における等価抵抗３，４の詳細
な構成について図面を参照して説明する。図２、図３は
図１における等価抵抗３，４の詳細な回路図である。図
２において、Ｍ１，Ｍ３はＮチャンネル型ＭＯＳトラン
ジスタであり、Ｍ２，Ｍ４はＰチャンネル型ＭＯＳトラ
ンジスタである。各トランジスタＭ１，Ｍ２のソースＳ
とドレイン（Ｄ）とは接続されており、また各トランジ
スタＭ３，Ｍ４のソースとドレインとは接続されてい
る。これらは従来から一般的に用いられているＰ／Ｎ相
補型のＭＯＳトランジスタで構成されるアナログスイッ
チである。トランジスタＭ１，Ｍ２のソースは図１にお
ける入力信号（Ｅin）と接続され、トランジスタＭ１，
Ｍ２のドレインはコンデンサＣ１と、トランジスタＭ
３，Ｍ４のソースに接続されている。

【００３６】トランジスタＭ１，Ｍ２のゲートには、図
１における分周回路２からの分周クロック信号φ１，φ
２が夫々入力される。また、トランジスタＭ３，Ｍ４の
ソースとドレインとは夫々コンデンサＣ１の両端子に並
列に接続されており、コンデンサＣ１の一方の端子に接
続されているトランジスタＭ３，Ｍ４のドレインは、図
１における演算増幅器５の反転入力端子に接続されてい
る。トランジスタＭ３，Ｍ４のゲートには、図１におけ
る分周回路２からの分周クロック信号φ２，φ１が夫々
入力される。

【００３７】図３において、トランジスタＭ５，Ｍ６，
Ｍ７，Ｍ８並びにコンデンサＣ２は、夫々図２における
トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４並びにコンデンサ
Ｃ１と全く同等の素子である。Ｍ５，Ｍ７はＮチャンネ
ル型ＭＯＳトランジスタであり、Ｍ６，Ｍ８はＰチャン
ネル型ＭＯＳトランジスタである。各トランジスタＭ
５，Ｍ６のソースとドレインとは接続されており、また
各トランジスタＭ７，Ｍ８のソースとドレインとは接続
されている。

【００３８】トランジスタＭ５，Ｍ６のソースは図１に
おける演算増幅器５の反転入力端子に接続され、トラン
ジスタＭ５，Ｍ６のドレインはコンデンサＣ２とトラン
ジスタＭ７，Ｍ８のソースとに接続されている。トラン
ジスタＭ５，Ｍ６のゲートには、図１における分周回路
２からの分周クロック信号φ３，φ４が夫々入力され
る。また、トランジスタＭ７，Ｍ８のソースとドレイン
は、それぞれコンデンサＣ２の両端子に並列に接続され
ており、コンデンサＣ２の一方の端子に接続されている
トランジスタＭ７，Ｍ８のドレインは、図１における演
算増幅器５の出力端子（Ｅout ）に接続されている。ト
ランジスタＭ７，Ｍ８のゲートには、図１における分周
回路２からの分周クロック信号φ４，φ３が夫々入力さ
れる。

【００３９】次に、基本的なスイッチドキャパシタの回
路構成と動作について説明する。図４は基本的なスイッ
チドキャパシタの回路構成図である。また図５は図４の
スイッチドキャパシタを駆動するタイミングを示すタイ
ミング図である。図４（Ａ）及び（Ｂ）の回路におい
て、スイッチＳ１、Ｓ２はＭＯＳトランジスタで構成さ
れるアナログスイッチである。スイッチＳ１は２相クロ
ックのφ１が“Ｈ（ハイレベル）”の期間にオンし、
“Ｌ（ローレベル）”の期間にオフするものとする。同
様に、スイッチ２は２相クロックφ２が“Ｈ”の期間に
オンし、“Ｌ”の期間にオフするものとする。また図４
におけるＶi ，Ｖo は電圧源であるとする。

【００４０】図４（Ａ）では、Ｓ１がオン、Ｓ２がオフ
の時にコンデンサＣに充電される電荷はＱ＝０［Ｃ］
で、Ｓ２がオン、Ｓ１がオフとなると、コンデンサＣに
充電される電荷はＱ＝Ｃ（Ｖo −Ｖi ）［Ｃ］である。
図５に示すように、φ１の立ち下がり時刻をｎｔ、φ２
の立ち下がりの時刻を（ｎ＋０．５）ｔ、φ１の次の立
ち下がりの時刻を（ｎ＋１）ｔとし、Ｔをクロックの周
期と定義すると、電源Ｖi からＶo へは、 Ｑ＝Ｃ｛Ｖo(n+0.5)t −Ｖi(n+0.5)t ｝［Ｃ］ ……（６） の電荷が転送される。

【００４１】従って、１周期の平均電流は、 Ｉ＝Ｃ｛Ｖo(n+0.5)t −Ｖi(n+0.5)t ｝／Ｔ［Ａ］ ……（７） となり、仮にφ１，φ２のクロック周波数の周期がＶi
，Ｖo のスペクトル最高周波数よりも十分に高い場合
は、図４（Ａ）に示す回路は等価的に図４（Ｃ）の抵抗
で表される。その等価抵抗値は、 Ｒ＝Ｔ／Ｃ［Ω］ ……（８） となる。

【００４２】図４（Ｂ）の回路では、時刻（ｎ−０．
５）ｔまでコンデンサＣに、Ｑ＝Ｃ｛Ｖo(n-0.5)t ｝
［Ｃ］の電荷が蓄積されており、スイッチＳ１がオン、
Ｓ２がオフとなると、Ｑ＝ＣＶi(n)t の電荷がコンデン
サＣに充電される。従って、時刻ｎｔまでの間に、Ｖi
よりＣへ電荷Ｑ＝Ｃ｛Ｖo(n-0.5)t −Ｖi(n)t}［Ｃ］が
転送される。

【００４３】次に、スイッチＳ２がオン、Ｓ１がオフと
なると、コンデンサＣにはＱ＝ＣＶo(n+0.5)t ［Ｃ］の
電荷が蓄積され、時刻（ｎ＋０．５）ｔまでにＣからＶ
o に転送される電荷は、 Ｑ＝Ｃ｛Ｖo(n+0.5)t −Ｖi(n)t ｝［Ｃ］ ……（９） となり、図４（Ａ）と同様にφ１，φ２のクロック周波
数の周期がＶi ，Ｖo のスペクトル最高周波数よりも十
分に高い場合は等価的に抵抗素子と見なせる。

【００４４】次に、図１の回路の動作について図を参照
して詳細に説明する。前述のように、図１で示される等
価抵抗３，４は夫々図２，３のスイッチドキャパシタ回
路で構成される等価抵抗である。また、図６は等価抵抗
３並びに４を駆動するパルスのタイミングチャートであ
る。図２，３のスイッチドキャパシタ回路は、基本的な
スイッチドキャパシタ回路の構成で述べた図４（Ａ）同
様の回路構成であり、等価抵抗と見なすことができる。
そして、その等価抵抗値はスイッチドキャパシタを構成
するコンデンサ容量と、スイッチの駆動周期によって任
意に与えることができる。図１に示す回路は典型的な反
転増幅回路の構成であり、この回路の入出力の関係は Ｅout ＝−（Ｒ２／Ｒ１）・Ｅin ……（１０） で表される。

【００４５】すなわち、増幅度Ａv は等価抵抗Ｒ１とＲ
２の抵抗比で決まり、 Ａv ＝Ｒ２／Ｒ１ ……（１１） となる。

【００４６】発振器１は固有の周波数のクロック信号を
発生し、分周回路２へクロック信号を入力する。定数入
力装置７は外部から分周回路の分周比、すなわちＭ並び
にＮ値（Ｍ，Ｎは整数に限らない）を、本利得制御回路
へ入力する入力装置である。分周回路２は与えられたク
ロック信号を定数入力装置７から指定されたＭ，ＮＫ値
に従ってクロック信号を分周する。同時に、分周回路２
は分周したクロック信号φ１，φ２を等価抵抗３に、ク
ロック信号φ３，φ４を等価抵抗４へ夫々入力する。

【００４７】いま、分周されたクロック信号、すなわち
φ１，φ２，φ３，φ４のタイミングが図６に示す関係
であったとする。具体的にφ１，φ２が相補型のパルス
でその周期がＴ１、φ３，φ４が相補型のパルスでその
周期がＴ２であるとする。また、図２，３に示すスイッ
チドキャパシタのコンデンサ値をそれぞれＣ１，Ｃ２と
する。この時、本利得制御回路の入出力関係は式
（８），（１０）から、 Ｅout ＝−｛（Ｔ２／Ｃ２）／（Ｔ１／Ｃ１）｝・Ｅin ……（１２） の様に導かれる。

【００４８】ここで、Ｃ１＝Ｃ２とコンデンサ値を設定
するならば、 Ｅout ＝−（Ｔ２／Ｔ１）・Ｅin ……（１３） となり、本利得制御回路の利得は等価抵抗３，４を駆動
するφ１，φ２とφ３，φ４のクロック信号周期の比で
与えられる。φ１，φ２とφ３，φ４のクロック信号周
期は分周回路２に与える分周情報（Ｍ，Ｎ）によって決
められるので、結果として本利得制御回路の利得は分周
回路２に与える分周情報ＭとＮとの比で決定されること
になる。

【００４９】いま、仮に本利得制御回路で利得を２倍に
設定する場合には、（１３）式においてＴ１：Ｔ２＝
１：２とすればよい。従って、分周回路に入力する分周
情報Ｍ値とＮ値との比を１：２とすれば本利得制御回路
の利得は２倍に設定される。

【００５０】次に本発明の第１の実施の形態の効果につ
いて説明する。本発明の第１の実施の形態では、利得制
御回路の利得をスイッチドキャパシタを駆動するクロッ
ク信号周期の比（Ｔ１：Ｔ２）、すなわち分周回路の分
周比によって決定しているため、利得の絶対精度が従来
の抵抗素子を用いた場合と比較して良好である。同様な
理由により利得制御の線形性も良好である。また、受動
素子である抵抗素子を回路に用いていないため、従来の
利得制御回路に見受けられるような、利得の温度依存性
は小さい。

【００５１】さらに、従来のような受動素子の抵抗素子
を用いて構成される利得制御回路をＩＣ内部に構成する
場合は、一般に抵抗素子が占める面積が大きいために回
路が占める面積は大きくなるが、本利得制御回路では従
来のような抵抗素子を用いて回路を構成していないた
め、ＩＣ内部を占める面積を小さくできる。加えて、本
発明の回路構成では、駆動端子、例えば演算増幅器の出
力端子から見た負荷はスイッチドキャパシタで構成され
る等価抵抗が１つしかなく駆動負荷が小さい。従って、
従来の利得制御回路に見られるように、利得制御を実現
するために複数のスイッチドキャパシタ回路を接続し
て、著しく信号帯域を低下させてしまうような現象は避
けられる。

【００５２】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。図７，８は本発明の第
１の実施の形態（図１）における等価抵抗３，４の詳細
な構成図であり、且つ図４（Ｂ）に示されるスイッチド
キャパシタ回路の詳細な構成図でもある。前述のよう
に、図４（Ａ），（Ｂ）の各々のスイッチドキャパシタ
回路構成で等価抵抗を実現できる。

【００５３】本発明の第２の実施の形態は、等価抵抗を
構成するスイッチドキャパシタの構成が図４（Ｂ）の構
成を採っており、本発明の第１の実施の形態における等
価抵抗３，４を図７，８に示す詳細なスイッチドキャパ
シタの構成で置き換えれば、本発明の第１の実施の形態
と同等の効果が得られる。

【００５４】図７において、Ｍ11，Ｍ13はＮチャンネル
型ＭＯＳトランジスタであり、Ｍ12，Ｍ14はＰチャンネ
ル型ＭＯＳトランジスタである。各トランジスタＭ11，
Ｍ12のソース（Ｓ）とドレイン（Ｄ）とは接続されてお
り、また各トランジスタＭ13，Ｍ14のソースとドレイン
とは接続されている。これらは従来から一般的に用いら
れているＰ／Ｎ相補型のＭＯＳトランジスタで構成され
るアナログスイッチである。

【００５５】トランジスタＭ11，Ｍ12のソースは図１に
おける入力信号（Ｅin）と接続され、トランジスタＭ1
1，Ｍ12のドレインはコンデンサＣ３と、トランジスタ
Ｍ13，Ｍ14のソースに接続されている。トランジスタＭ
11，Ｍ12のゲートには、図１における分周回路２からの
分周クロック信号φ１，φ２が夫々入力される。また、
トランジスタＭ13，Ｍ14のソースは、トランジスタＭ1
1，Ｍ12のドレインとコンデンサＣ３に接続されてお
り、コンデンサＣ３の一方の端子はＧＮＤに接地されて
いる。またトランジスタＭ13，Ｍ14のドレインは、図１
における演算増幅器５の反転入力端子に接続されてい
る。トランジスタＭ13，Ｍ14のゲートには、図１におけ
る分周回路２からの分周クロック信号φ２，φ１が夫々
入力される。

【００５６】図８において、トランジスタＭ15〜18並び
にコンデンサＣ４は夫々図７におけるトランジスタＭ11
〜Ｍ14並びにコンデンサＣ３と全く同等の素子である。
Ｍ15，Ｍ17はＮチャンネルＭＯＳトランジスタであり、
Ｍ16，Ｍ18はＰチャンネルＭＯＳトランジスタである。
各トランジスタＭ15，Ｍ16のソースとドレインとは接続
されており、また各トランジスタＭ17，Ｍ18のソースと
ドレインとは接続されている。

【００５７】トランジスタＭ15，Ｍ16のソースは図１に
おける演算増幅器５の反転入力端子に接続され、トラン
ジスタＭ15，Ｍ16のドレインはコンデンサＣ４と、トラ
ンジスタＭ17，Ｍ18のソースに接続されている。トラン
ジスタＭ15，Ｍ16のゲートには、図１における分周回路
２からの分周クロック信号φ３，φ４が夫々入力され
る。また、トランジスタＭ17，Ｍ18のソースは、トラン
ジスタＭ15，Ｍ16のドレインとコンデンサＣ４に接続さ
れており、コンデンサＣ４の一方の端子はＧＮＤに接地
されている。またトランジスタＭ17，Ｍ18のドレイン
は、図１における演算増幅器５の出力端子（Ｅout ）に
接続されている。トランジスタＭ17，Ｍ18のゲートに
は、図１における分周回路２からの分周クロック信号φ
４，φ３が夫々入力される。

【００５８】図７，８において、本発明の第１の実施の
形態と同様に、コンデンサＣ３とＣ４の値を同じと設定
すれば、利得制御回路の利得は図１における分周回路２
の分周比で決定することができ、第１の実施の形態と全
く同等の効果が得られる。

【００５９】次に、本発明の第３の実施の形態について
図面を参照して説明する。図９は本発明の第３の実施の
形態の構成図である。図９における発振器１、分周回路
２、等価抵抗３，４、演算増幅器５、定数入力装置７は
図１に示した本発明の第１の実施の形態の構成図にある
ものと同等である。

【００６０】図９に示す回路は演算増幅器５を用いた典
型的な非反転増幅回路である。この回路の入出力関係
は、 Ｅout ＝｛（Ｒ１＋Ｒ２）／Ｒ１｝・Ｅin ……（１４） で表される。

【００６１】本発明の第３の実施の形態における増幅度
は、本発明の第１の実施の形態と同様にＲ１，Ｒ２によ
って決定される。従って、増幅度は分周回路２の分周
比、すなわち定数入力装置７の定数を変化させれば、本
回路の利得を任意に設定することが出来る。

【００６２】次に、本発明の第４の実施の形態について
図面を参照して説明する。図１０は本発明の第４の実施
の形態の構成図である。図１０における発振器１、等価
抵抗３，４、演算増幅器５、定数入力装置７は図１に示
した本発明の第１の実施の形態の構成図にあるものと同
等である。また、等価抵抗８，９は等価抵抗３あるいは
４と同等であり、分周回路２からスイッチドキャパシタ
のスイッチを駆動するためのクロック信号が、スイッチ
ドキャパシタで構成されたそれぞれの等価抵抗（等価抵
抗３，４，８，９）に入力されている。図１０に示す回
路は典型的な差動増幅回路であり、この回路の入出力関
係は、 Ｅout ＝｛（Ｒ１＋Ｒ２）／Ｒ１｝・｛Ｒ４／（Ｒ３＋Ｒ４）｝・Ｅin2 ＋｛−（Ｒ２／Ｒ１）｝・Ｅin1 ……（１５） で表される。

【００６３】本発明の第４の実施の形態では、本発明の
第１及び第３の実施の形態と同様に、等価抵抗３，４，
８，９、すなわちＲ１，Ｒ２，Ｒ３，Ｒ４の抵抗比が任
意に設定できる。従って本回路の利得は任意に設定でき
る。

【００６４】

【発明の効果】第１の効果は、回路利得の温度変動が小
さいということである。このため、広い温度範囲での回
路動作が可能となる。その理由は、従来のように受動素
子である抵抗素子を用いず、スイッチドキャパシタによ
る等価抵抗を用いているためである。

【００６５】第２の効果は、本回路をＩＣ内に構成する
場合に、回路が占めるチップ面積を小さくすることが出
来るということである。このため、ＩＣのチップサイズ
縮小やＩＣのコストダウンに貢献できる。その理由は、
広い面積を占有する抵抗素子ではなく、トランジスタと
コンデンサで構成するスイッチドキャパシタ回路による
抵抗素子を用いて利得制御回路を構成しているためであ
る。

【００６６】第３の効果は、絶対的な利得の精度が良好
であるということである。その理由は、利得制御をスイ
ッチドキャパシタを駆動する周期、すなわち分周回路の
分周比を変化させることで実現しているためである。

【００６７】第４の効果は、利得制御の線形性が良好で
あるということである。その理由は、利得制御をスイッ
チドキャパシタを駆動する周期、すなわち分周回路の分
周比を変化させることで実現しているためである。

【００６８】第５の効果は、スイッチとコンデンサで構
成された利得制御回路において、スイッチとコンデンサ
が付加されたことによる帯域の低下を最小限に抑えるこ
とが出来るということである。このため、本利得制御回
路は高帯域の用途に適用できる。その理由は、スイッチ
ドキャパシタ回路を駆動する周期を変化させることで利
得制御を行っているため、最小限のスイッチとコンデン
サの数で利得制御回路を構成でき、出力負荷が少ないた
めである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】図１の等価抵抗の詳細な構成を示すブロック図
である。

【図３】図１の等価抵抗の詳細な構成を示すブロック図
である。

【図４】基本的なスイッチドキャパシタ回路の構成を示
すブロック図である。

【図５】図４のスイッチドキャパシタを駆動するタイミ
ング図である。

【図６】図１に示す等価抵抗を駆動するタイミングを示
すタイミング図である。

【図７】本発明の第２の実施の形態の等価抵抗を示す詳
細回路図である。

【図８】本発明の第２の実施の形態の等価抵抗を示す詳
細回路図である。

【図９】本発明の第３の実施の形態を示す構成図であ
る。

【図１０】本発明の第４の実施の形態を示す構成図であ
る。

【図１１】従来の利得制御回路の一例を示すブロック図
である。

【図１２】従来の利得制御回路の他の一例を示すブロッ
ク図である。

【符号の説明】

１ 発振器 ２ 分周回路 ３，４，８，９ スイッチドキャパシタで構成される等
価抵抗 ５ 演算増幅器 ７ 定数入力装置 Ｃ１〜Ｃ４ コンデンサ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J023 CA01 CB11 5J090 AA01 AA47 CA02 CA21 CA92 CN01 FA20 HA02 HA09 HA25 HA29 HA38 HA39 KA00 KA32 KA35 TA01 TA06 5J100 AA02 AA18 BA07 BB00 BB02 BB08 BB11 BB15 BB16 BC02 BC05 BC07 CA25 CA27 DA05 EA02

Claims (8)

【特許請求の範囲】
1. 【請求項１】 第一及び第二の抵抗素子の抵抗値の比に
   より増幅器の利得を決定するようにした利得制御回路で
   あって、前記第一及び第二の抵抗素子として夫々機能す
   る第一及び第二のスイッドキャパシタ回路と、これ等第
   一及び第二のスイッドキャパシタ回路の各々の駆動のた
   めの第一及び第二の駆動クロック信号を生成するクロッ
   ク信号生成手段と、前記第一及び第二の駆動クロック信
   号の周期比率を変化制御する制御手段とを含むことを特
   徴とする利得制御回路。
2. 【請求項２】 前記クロック信号生成手段は、一定周期
   のクロック信号を発振する発振器と、この一定周期のク
   ロック信号を分周して前記第一及び第二の駆動クロック
   を出力する分周器とを有することを特徴とする請求項１
   記載の利得制御回路。
3. 【請求項３】 前記制御手段は、前記第一及び第二の駆
   動クロックを生成するための前記分周器における第一及
   び第二の分周数を夫々設定する分周数設定手段を含むこ
   とを特徴とする請求項２記載の利得制御回路。
4. 【請求項４】 前記分周数設定手段は、前記第一及び第
   二の分周数を設定するための定数を外部から入力自在で
   あることを特徴とする請求項３記載の利得制御回路。
5. 【請求項５】 前記周期比率は２つの前記定数の比率に
   より定められるようにしたことを特徴とする請求項４記
   載の利得制御回路。
6. 【請求項６】 増幅器の利得が第一及び第二の抵抗素子
   の抵抗値の比により決定され、これ等第一及び第二の抵
   抗素子として第一及び第二のスイッチドキャパシタ回路
   を使用し、これ等第一及び第二のスイッチドキャパシタ
   回路を第一及び第二の駆動クロック信号により夫々駆動
   するようにした利得制御回路の利得制御方法であって、
   前記第一及び第二のスイッチドキャパシタ回路の各駆動
   クロックの周期比率により前記利得を決定するようにし
   たことを特徴とする利得制御方法。
7. 【請求項７】 前記第一及び第二の駆動クロックの周期
   比率を外部からの設定により行うようにしたことを特徴
   とする請求項６記載の利得制御方法。
8. 【請求項８】 一定周期のクロック信号を分周器により
   第一及び第二の分周数で夫々分周して前記第一及び第二
   の駆動クロックとし、前記第一及び第二の分周数の比率
   を外部より設定するようにしたことを特徴とする請求項
   ７記載の利得制御方法。