JP2000114896A - 利得制御回路及びその制御方法 - Google Patents
利得制御回路及びその制御方法Info
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Abstract
る。 【解決手段】 発振器1からのクロック信号は分周回路
2に入力され、外部からの定数(利得制御定数)は、定
数入力装置7から分周回路2に入力される。分周回路2
は発振器1からのクロック信号周波数を定数入力装置7
からの定数に従って分周し、分周されたクロック信号は
スイッチドキャパシタで構成された等価抵抗3,4に夫
々入力される。等価抵抗3,4は駆動するクロック信号
の周波数によって抵抗値が変化する可変抵抗素子であ
り、この回路の利得は可変抵抗値の抵抗比、すなわち分
周回路2の分周比で決定される。
Description
の制御方法に関し、特に増幅器の利得を決定する抵抗素
子としてスイッチドキャパシタ回路を使用した利得制御
回路及びその制御方法に関するものである。
特開平7−40652号公報に示されるように、入力信
号に任意の利得を与えることを目的として用いられてい
る。図11は従来の利得制御回路の一例を示すブロック
図である。図11においてトランジスタ11のベースに
入力信号が入力され、トランジスタ11のコレクタは抵
抗素子20を介して直流電源に接続される。トランジス
タ11、抵抗素子20、可変抵抗素子16で構成される
回路は、入力信号を増幅してコレクタから信号を出力す
るエミッタ接地型の増幅回路である。
ードと呼ばれる可変抵抗素子であり、その抵抗値は流れ
る直流電流値に反比例して変化する。トランジスタ11
のエミッタは可変抵抗素子16と差動回路を構成するト
ランジスタ13のコレクタに接続されている。可変抵抗
素子16の一方はバイパスコンデンサ15を介して接地
され、差動回路を構成するトランジスタ12のコレクタ
に接続される。
3は各々のベース電圧によってコレクタ電流を制御で
き、トランジスタ12のベースには本利得制御回路にお
ける利得制御電圧が入力され、トランジスタ13のベー
スは直流電源19を介して接地されている。トランジス
タ12,13のエミッタは、それぞれ抵抗素子18,17
を介して定電流源14に接続される。電源14は一定の
電流を流す定電流源回路であり、一方の端子は接地され
ている。
スタ11に入力された入力信号は増幅された後、コレク
タから出力される。前述の通り、トランジスタ11、抵
抗素子20、可変抵抗素子16で構成される回路はトラ
ンジスタ11を中心とするエミッタ接地型の増幅回路で
ある。
抵抗16の交流抵抗比によって定まる。可変抵抗16の
抵抗値は抵抗を流れる直流電流に反比例して変化し、可
変抵抗を流れる電流はトランジスタ12のコレクタ電流
である。また、定電流源14に流れる電流はトランジス
タ12と13のコレクタ電流の和であり、常に一定であ
る。従って可変抵抗16を流れる電流はトランジスタ1
2と13のベースに入力する直流電圧の差によって定ま
る。
スを直流電源19に接続してベースの電圧値は一定にし
ており、一方トランジスタ12のベースを本利得制御回
路の利得制御端子としている。従って、本回路におい
て、トランジスタ12のベース入力電圧、即ち利得制御
端子電圧を変化させ、流れる直流電流に反比例して抵抗
値が変化する可変抵抗素子16に流れる直流電流を制御
することによって、前述のエミッタ接地増幅回路におけ
る抵抗20と可変抵抗16の抵抗比を変化させ、利得制
御を実現している。
来、この種の利得制御回路は、例えば「1987年、3
月、インターナショナル・ジャーナル・オブ・エレクト
ロニクス、第62巻、第3号417〜424頁(Int
ernational Journal of Ele
ctronics Vol.62,No.3,p.41
7−24)」で示されるように入力信号に任意の利得を
与えることを目的として用いられている。
ブロック図である。図12において、29は演算増幅器
であり、スイッチ回路21,22,23,31,32,
33はアナログMOSトランジスタで実現するMOSス
イッチである。またインピーダンス素子24,25,2
6,34,35,36は受動素子、例えば抵抗やコンデ
ンサなどで実現するインピーダンス素子である。入力信
号Vinはスイッチ21に接続され、スイッチ21の一方
の端子はインピーダンス素子24を介して演算増幅器2
9の反転入力端子に接続されている。また、演算増幅器
29の非反転入力端子は接地されている。
インピーダンス素子は、一つの組として入力端子Vinと
演算増幅器29の反転入力端子に並列にm個接続されて
いる。また、演算増幅器の反転入力端子はスイッチ31
に接続されており、インピーダンス素子34をして演算
増幅器の出力端子、すなわちVout 端子に接続されてい
る。入力側と同様に、帰還側においてもスイッチとイン
ピーダンス素子は一つの組として演算増幅器29の反転
入力端子と演算増幅器の出力端子に並列にn個接続され
ている。また、スイッチ制御回路39は入力側並びに帰
還側に接続されているスイッチのオン/オフを制御する
回路であり、スイッチ制御回路39からの制御信号は各
々のスイッチに接続されている。
典型的な反転増幅回路の構成をしており、本回路の利得
はVinと演算増幅器29の反転入力端子間に接続される
入力インピーダンスと、演算増幅器29の出力端子と反
転入力端子間に接続される帰還インピーダンスとの比に
よって決定される。Vinと演算増幅器29の反転入力端
子間に接続される入力インピーダンスをZi 、演算増幅
器29の出力端子と反転入力端子間に接続される帰還イ
ンピーダンスをZf とすると、本回路の入出力の関係
は、 Vout =−(Zf /Zi )・Vin ……(1) で表される。
号によって入力側のm個あるスイッチのうち、スイッチ
21のみオンで他のスイッチはすべてオフであったと
し、また帰還側のn個あるスイッチのうち、スイッチ3
1のみオンで他はすべてオフであったとすると、本回路
の入出力関係は(1)式より、 Vout =−(Zf1/Zi1)・Vin ……(2) となる。
26、すなわちZi1,Zi2,…,Zimと、帰還側のイン
ピーダンス34,35,36、すなわちZf1,Zf2,
…,Zfnのインピーダンス値がすべて同じ値であるとす
れば、本回路の入出力関係は(2)式より、 Vout =−Vin ……(3) となり、利得1倍の増幅回路となる。
を示す。いま、仮にスイッチ制御回路からの制御信号に
よって入力側のm個あるスイッチのうち、スイッチ21
とスイッチ22がオンで他のスイッチはすべてオフであ
ったとし、また帰還側のn個あるスイッチのうち、スイ
ッチ31のみがオンで他はすべてオフであったとする
と、本回路の入出力関係は(1)式より、 Vout =−{Zf 1 /(Zi1‖Zi2)}・Vin ……(4) となる。尚、“‖”は並列合成抵抗値を示す。
5,26、すなわちZi1,Zi2,…,Zimと、帰還側の
インピーダンス34,35,36、すなわちZf1,Zf
2,…,Zfnとのインピーダンス値がすべて同じ値であ
るとすれば、本回路の入出力関係は(4)式より、 Vout =−2Vin ……(5) となり、利得2倍の増幅回路となる。
転増幅回路構成において、入力に接続しているインピー
ダンス値と帰還回路を構成しているインピーダンス値の
比を、スイッチ制御回路からの制御信号によってスイッ
チのオン/オフを設定することによって利得を任意に可
変することができる。
は、回路利得の温度依存性が大きいということである。
利得の温度依存性が大きいと、温度変動が大きいところ
での正確な利得制御ができない。その理由は、上述の回
路では受動素子の抵抗素子を用いており、一般的に受動
的な抵抗素子の温度係数は大きい。従って、抵抗比によ
って利得を制御している従来の利得制御回路において
は、温度変動による利得の変動が大きくなる。
量性出力負荷が大きいということである。容量性負荷が
大きいと利得制御回路として帯域が狭まり、高帯域分野
に適用できない。その理由は、MOSトランジスタで構
成されたスイッチが出力に並列に複数個接続されている
ためである。
ッチドキャパシタ回路を増幅器の利得決定用の抵抗素子
として使用した自動利得制御増幅器の例が開示されてい
る。この例では、入力信号のレベルが変化した時に、自
動的に出力レベルの変動を非常に小さくするための回路
構成が提案されている。すなわち、増幅器の出力信号の
ピークを検出してその検出電圧の反転値で電圧制御発振
器を制御し、その発振クロックを上記のスイッチドキャ
パシタ回路の駆動クロック信号としたものであり、出力
信号レベルが大となると、電圧制御発振器の発振周波数
を制御してスイッチドキャパシタ回路の駆動クロック信
号の周期を可変しその等化抵抗値を制御している。この
抵抗値の制御により、増幅器の利得が抑圧されて結果的
に出力信号レベルが大となることを自動制御するもので
ある。
して、スイッチドキャパシタ回路を利用し、入力信号レ
ベルに応じて電圧制御発振器の発振クロックの周波数
(周期)を連続的に制御して、結果としてスイッチドキ
ャパシタ回路の等化抵抗値を連続的に制御する構成とす
ることにより、特性の良い自動利得制御増幅器を得るも
のである。
増幅器の利得決定用抵抗素子として機能するスイッチド
キャパシタ回路の一つのみの等化抵抗値を電圧制御発振
器の出力クロック信号の周期を可変することにより制御
しているので、増幅器の利得が抵抗値の比で決定される
様な場合(ほとんどの増幅器の利得はそうである)、増
幅利得の絶対精度は良好とはならないし、また温度依存
性を有するという問題もある。
存しにくい利得制御回路を提供することである。
好な利得制御回路を提供することである。
る線形性が良好な利得制御回路を提供することである。
でスイッチ切り換え型の構成とする場合に回路が占める
面積を小さくするようにした利得制御回路を提供するこ
とである。
チ切り換え型の構成とする場合にスイッチを駆動する駆
動回路の出力負荷を低減した利得制御回路を提供するこ
とである。
び第二の抵抗素子の抵抗値の比により増幅器の利得を決
定するようにした利得制御回路であって、前記第一及び
第二の抵抗素子として夫々機能する第一及び第二のスイ
ッドキャパシタ回路と、これ等第一及び第二のスイッド
キャパシタ回路の各々の駆動のための第一及び第二の駆
動クロック信号を生成するクロック信号生成手段と、前
記第一及び第二の駆動クロック信号の周期比率を変化制
御する制御手段とを含むことを特徴とする利得制御回路
が得られる。
定周期のクロック信号を発振する発振器と、この一定周
期のクロック信号を分周して前記第一及び第二の駆動ク
ロックを出力する分周器とを有することを特徴とする。
また、前記制御手段は、前記第一及び第二の駆動クロッ
クを生成するための前記分周器における第一及び第二の
分周数を夫々設定する分周数設定手段を含むことを特徴
とする。
び第二の分周数を設定するための定数を外部から入力自
在であることを特徴とする。また、前記周期比率は2つ
の前記定数の比率により定められるようにしたことを特
徴とする。
第二の抵抗素子の抵抗値の比により決定され、これ等第
一及び第二の抵抗素子として第一及び第二のスイッチド
キャパシタ回路を使用し、これ等第一及び第二のスイッ
チドキャパシタ回路を第一及び第二の駆動クロック信号
により夫々駆動するようにした利得制御回路の利得制御
方法であって、前記第一及び第二のスイッチドキャパシ
タ回路の各駆動クロックの周期比率により前記利得を決
定するようにしたことを特徴とする利得制御方法が得ら
れる。
の周期比率を外部からの設定により行うようにしたこと
を特徴とする。また、一定周期のクロック信号を分周器
により第一及び第二の分周数で夫々分周して前記第一及
び第二の駆動クロックとし、前記第一及び第二の分周数
の比率を外部より設定するようにしたことを特徴とす
る。
制御回路において、各抵抗素子をスイッチドキャパシタ
で構成される等価抵抗で構成する。従って、一般的な受
動素子の抵抗素子を用いる必要がない。また、スイッチ
ドキャパシタの等価抵抗値が、スイッチドキャパシタを
駆動する周期とコンデンサ値で決定されることを利用し
ている。従って、利得制御を抵抗比で実現する本利得制
御回路では、スイッチドキャパシタを駆動するクロック
信号の周期を制御することで利得を変化させることが出
来る。
素子を用いる必要がないため、本回路をICに構成する
ときには回路の占有するチップ面積を小さくすることが
できる。また、利得制御をスイッチドキャパシタを駆動
する周期、すなわち分周回路の分周比を変化することで
実現している。従って比較的容易に、且つ精度良く利得
を制御することができる。
について図面を参照して詳細に説明する。図1は本発明
の第一の実施の形態の構成図である。等価抵抗3,4は
後述するスイッチドキャパシタ型回路で構成される等価
抵抗である。発振器1は固有の周波数発生源であり、分
周回路2にクロック信号を入力する。分周回路2はデジ
タルの分周回路であり、発振器1からのクロック信号を
定数入力回路7からの分周情報(N,M)に従って分周
し、等価抵抗3に対して1/M倍に分周したクロック信
号φ1,φ2を、また等価抵抗4に対して1/N倍に分
周したクロック信号φ3,φ4を夫々入力する。入力信
号Einは等価抵抗3を介して演算増幅器5の反転入力端
子に接続されており、演算増幅器5の非反転入力端子は
接地され、出力端子Eout は等価帰還抵抗4を介して演
算増幅器5の反転入力端子に接続されている。
な構成について図面を参照して説明する。図2、図3は
図1における等価抵抗3,4の詳細な回路図である。図
2において、M1,M3はNチャンネル型MOSトラン
ジスタであり、M2,M4はPチャンネル型MOSトラ
ンジスタである。各トランジスタM1,M2のソースS
とドレイン(D)とは接続されており、また各トランジ
スタM3,M4のソースとドレインとは接続されてい
る。これらは従来から一般的に用いられているP/N相
補型のMOSトランジスタで構成されるアナログスイッ
チである。トランジスタM1,M2のソースは図1にお
ける入力信号(Ein)と接続され、トランジスタM1,
M2のドレインはコンデンサC1と、トランジスタM
3,M4のソースに接続されている。
1における分周回路2からの分周クロック信号φ1,φ
2が夫々入力される。また、トランジスタM3,M4の
ソースとドレインとは夫々コンデンサC1の両端子に並
列に接続されており、コンデンサC1の一方の端子に接
続されているトランジスタM3,M4のドレインは、図
1における演算増幅器5の反転入力端子に接続されてい
る。トランジスタM3,M4のゲートには、図1におけ
る分周回路2からの分周クロック信号φ2,φ1が夫々
入力される。
M7,M8並びにコンデンサC2は、夫々図2における
トランジスタM1,M2,M3,M4並びにコンデンサ
C1と全く同等の素子である。M5,M7はNチャンネ
ル型MOSトランジスタであり、M6,M8はPチャン
ネル型MOSトランジスタである。各トランジスタM
5,M6のソースとドレインとは接続されており、また
各トランジスタM7,M8のソースとドレインとは接続
されている。
おける演算増幅器5の反転入力端子に接続され、トラン
ジスタM5,M6のドレインはコンデンサC2とトラン
ジスタM7,M8のソースとに接続されている。トラン
ジスタM5,M6のゲートには、図1における分周回路
2からの分周クロック信号φ3,φ4が夫々入力され
る。また、トランジスタM7,M8のソースとドレイン
は、それぞれコンデンサC2の両端子に並列に接続され
ており、コンデンサC2の一方の端子に接続されている
トランジスタM7,M8のドレインは、図1における演
算増幅器5の出力端子(Eout )に接続されている。ト
ランジスタM7,M8のゲートには、図1における分周
回路2からの分周クロック信号φ4,φ3が夫々入力さ
れる。
路構成と動作について説明する。図4は基本的なスイッ
チドキャパシタの回路構成図である。また図5は図4の
スイッチドキャパシタを駆動するタイミングを示すタイ
ミング図である。図4(A)及び(B)の回路におい
て、スイッチS1、S2はMOSトランジスタで構成さ
れるアナログスイッチである。スイッチS1は2相クロ
ックのφ1が“H(ハイレベル)”の期間にオンし、
“L(ローレベル)”の期間にオフするものとする。同
様に、スイッチ2は2相クロックφ2が“H”の期間に
オンし、“L”の期間にオフするものとする。また図4
におけるVi ,Vo は電圧源であるとする。
の時にコンデンサCに充電される電荷はQ=0[C]
で、S2がオン、S1がオフとなると、コンデンサCに
充電される電荷はQ=C(Vo −Vi )[C]である。
図5に示すように、φ1の立ち下がり時刻をnt、φ2
の立ち下がりの時刻を(n+0.5)t、φ1の次の立
ち下がりの時刻を(n+1)tとし、Tをクロックの周
期と定義すると、電源Vi からVo へは、 Q=C{Vo(n+0.5)t −Vi(n+0.5)t }[C] ……(6) の電荷が転送される。
,Vo のスペクトル最高周波数よりも十分に高い場合
は、図4(A)に示す回路は等価的に図4(C)の抵抗
で表される。その等価抵抗値は、 R=T/C[Ω] ……(8) となる。
5)tまでコンデンサCに、Q=C{Vo(n-0.5)t }
[C]の電荷が蓄積されており、スイッチS1がオン、
S2がオフとなると、Q=CVi(n)t の電荷がコンデン
サCに充電される。従って、時刻ntまでの間に、Vi
よりCへ電荷Q=C{Vo(n-0.5)t −Vi(n)t}[C]が
転送される。
なると、コンデンサCにはQ=CVo(n+0.5)t [C]の
電荷が蓄積され、時刻(n+0.5)tまでにCからV
o に転送される電荷は、 Q=C{Vo(n+0.5)t −Vi(n)t }[C] ……(9) となり、図4(A)と同様にφ1,φ2のクロック周波
数の周期がVi ,Vo のスペクトル最高周波数よりも十
分に高い場合は等価的に抵抗素子と見なせる。
して詳細に説明する。前述のように、図1で示される等
価抵抗3,4は夫々図2,3のスイッチドキャパシタ回
路で構成される等価抵抗である。また、図6は等価抵抗
3並びに4を駆動するパルスのタイミングチャートであ
る。図2,3のスイッチドキャパシタ回路は、基本的な
スイッチドキャパシタ回路の構成で述べた図4(A)同
様の回路構成であり、等価抵抗と見なすことができる。
そして、その等価抵抗値はスイッチドキャパシタを構成
するコンデンサ容量と、スイッチの駆動周期によって任
意に与えることができる。図1に示す回路は典型的な反
転増幅回路の構成であり、この回路の入出力の関係は Eout =−(R2/R1)・Ein ……(10) で表される。
2の抵抗比で決まり、 Av =R2/R1 ……(11) となる。
発生し、分周回路2へクロック信号を入力する。定数入
力装置7は外部から分周回路の分周比、すなわちM並び
にN値(M,Nは整数に限らない)を、本利得制御回路
へ入力する入力装置である。分周回路2は与えられたク
ロック信号を定数入力装置7から指定されたM,NK値
に従ってクロック信号を分周する。同時に、分周回路2
は分周したクロック信号φ1,φ2を等価抵抗3に、ク
ロック信号φ3,φ4を等価抵抗4へ夫々入力する。
φ1,φ2,φ3,φ4のタイミングが図6に示す関係
であったとする。具体的にφ1,φ2が相補型のパルス
でその周期がT1、φ3,φ4が相補型のパルスでその
周期がT2であるとする。また、図2,3に示すスイッ
チドキャパシタのコンデンサ値をそれぞれC1,C2と
する。この時、本利得制御回路の入出力関係は式
(8),(10)から、 Eout =−{(T2/C2)/(T1/C1)}・Ein ……(12) の様に導かれる。
するならば、 Eout =−(T2/T1)・Ein ……(13) となり、本利得制御回路の利得は等価抵抗3,4を駆動
するφ1,φ2とφ3,φ4のクロック信号周期の比で
与えられる。φ1,φ2とφ3,φ4のクロック信号周
期は分周回路2に与える分周情報(M,N)によって決
められるので、結果として本利得制御回路の利得は分周
回路2に与える分周情報MとNとの比で決定されること
になる。
設定する場合には、(13)式においてT1:T2=
1:2とすればよい。従って、分周回路に入力する分周
情報M値とN値との比を1:2とすれば本利得制御回路
の利得は2倍に設定される。
いて説明する。本発明の第1の実施の形態では、利得制
御回路の利得をスイッチドキャパシタを駆動するクロッ
ク信号周期の比(T1:T2)、すなわち分周回路の分
周比によって決定しているため、利得の絶対精度が従来
の抵抗素子を用いた場合と比較して良好である。同様な
理由により利得制御の線形性も良好である。また、受動
素子である抵抗素子を回路に用いていないため、従来の
利得制御回路に見受けられるような、利得の温度依存性
は小さい。
を用いて構成される利得制御回路をIC内部に構成する
場合は、一般に抵抗素子が占める面積が大きいために回
路が占める面積は大きくなるが、本利得制御回路では従
来のような抵抗素子を用いて回路を構成していないた
め、IC内部を占める面積を小さくできる。加えて、本
発明の回路構成では、駆動端子、例えば演算増幅器の出
力端子から見た負荷はスイッチドキャパシタで構成され
る等価抵抗が1つしかなく駆動負荷が小さい。従って、
従来の利得制御回路に見られるように、利得制御を実現
するために複数のスイッチドキャパシタ回路を接続し
て、著しく信号帯域を低下させてしまうような現象は避
けられる。
図面を参照して詳細に説明する。図7,8は本発明の第
1の実施の形態(図1)における等価抵抗3,4の詳細
な構成図であり、且つ図4(B)に示されるスイッチド
キャパシタ回路の詳細な構成図でもある。前述のよう
に、図4(A),(B)の各々のスイッチドキャパシタ
回路構成で等価抵抗を実現できる。
構成するスイッチドキャパシタの構成が図4(B)の構
成を採っており、本発明の第1の実施の形態における等
価抵抗3,4を図7,8に示す詳細なスイッチドキャパ
シタの構成で置き換えれば、本発明の第1の実施の形態
と同等の効果が得られる。
型MOSトランジスタであり、M12,M14はPチャンネ
ル型MOSトランジスタである。各トランジスタM11,
M12のソース(S)とドレイン(D)とは接続されてお
り、また各トランジスタM13,M14のソースとドレイン
とは接続されている。これらは従来から一般的に用いら
れているP/N相補型のMOSトランジスタで構成され
るアナログスイッチである。
おける入力信号(Ein)と接続され、トランジスタM1
1,M12のドレインはコンデンサC3と、トランジスタ
M13,M14のソースに接続されている。トランジスタM
11,M12のゲートには、図1における分周回路2からの
分周クロック信号φ1,φ2が夫々入力される。また、
トランジスタM13,M14のソースは、トランジスタM1
1,M12のドレインとコンデンサC3に接続されてお
り、コンデンサC3の一方の端子はGNDに接地されて
いる。またトランジスタM13,M14のドレインは、図1
における演算増幅器5の反転入力端子に接続されてい
る。トランジスタM13,M14のゲートには、図1におけ
る分周回路2からの分周クロック信号φ2,φ1が夫々
入力される。
にコンデンサC4は夫々図7におけるトランジスタM11
〜M14並びにコンデンサC3と全く同等の素子である。
M15,M17はNチャンネルMOSトランジスタであり、
M16,M18はPチャンネルMOSトランジスタである。
各トランジスタM15,M16のソースとドレインとは接続
されており、また各トランジスタM17,M18のソースと
ドレインとは接続されている。
おける演算増幅器5の反転入力端子に接続され、トラン
ジスタM15,M16のドレインはコンデンサC4と、トラ
ンジスタM17,M18のソースに接続されている。トラン
ジスタM15,M16のゲートには、図1における分周回路
2からの分周クロック信号φ3,φ4が夫々入力され
る。また、トランジスタM17,M18のソースは、トラン
ジスタM15,M16のドレインとコンデンサC4に接続さ
れており、コンデンサC4の一方の端子はGNDに接地
されている。またトランジスタM17,M18のドレイン
は、図1における演算増幅器5の出力端子(Eout )に
接続されている。トランジスタM17,M18のゲートに
は、図1における分周回路2からの分周クロック信号φ
4,φ3が夫々入力される。
形態と同様に、コンデンサC3とC4の値を同じと設定
すれば、利得制御回路の利得は図1における分周回路2
の分周比で決定することができ、第1の実施の形態と全
く同等の効果が得られる。
図面を参照して説明する。図9は本発明の第3の実施の
形態の構成図である。図9における発振器1、分周回路
2、等価抵抗3,4、演算増幅器5、定数入力装置7は
図1に示した本発明の第1の実施の形態の構成図にある
ものと同等である。
型的な非反転増幅回路である。この回路の入出力関係
は、 Eout ={(R1+R2)/R1}・Ein ……(14) で表される。
は、本発明の第1の実施の形態と同様にR1,R2によ
って決定される。従って、増幅度は分周回路2の分周
比、すなわち定数入力装置7の定数を変化させれば、本
回路の利得を任意に設定することが出来る。
図面を参照して説明する。図10は本発明の第4の実施
の形態の構成図である。図10における発振器1、等価
抵抗3,4、演算増幅器5、定数入力装置7は図1に示
した本発明の第1の実施の形態の構成図にあるものと同
等である。また、等価抵抗8,9は等価抵抗3あるいは
4と同等であり、分周回路2からスイッチドキャパシタ
のスイッチを駆動するためのクロック信号が、スイッチ
ドキャパシタで構成されたそれぞれの等価抵抗(等価抵
抗3,4,8,9)に入力されている。図10に示す回
路は典型的な差動増幅回路であり、この回路の入出力関
係は、 Eout ={(R1+R2)/R1}・{R4/(R3+R4)}・Ein2 +{−(R2/R1)}・Ein1 ……(15) で表される。
第1及び第3の実施の形態と同様に、等価抵抗3,4,
8,9、すなわちR1,R2,R3,R4の抵抗比が任
意に設定できる。従って本回路の利得は任意に設定でき
る。
さいということである。このため、広い温度範囲での回
路動作が可能となる。その理由は、従来のように受動素
子である抵抗素子を用いず、スイッチドキャパシタによ
る等価抵抗を用いているためである。
場合に、回路が占めるチップ面積を小さくすることが出
来るということである。このため、ICのチップサイズ
縮小やICのコストダウンに貢献できる。その理由は、
広い面積を占有する抵抗素子ではなく、トランジスタと
コンデンサで構成するスイッチドキャパシタ回路による
抵抗素子を用いて利得制御回路を構成しているためであ
る。
であるということである。その理由は、利得制御をスイ
ッチドキャパシタを駆動する周期、すなわち分周回路の
分周比を変化させることで実現しているためである。
あるということである。その理由は、利得制御をスイッ
チドキャパシタを駆動する周期、すなわち分周回路の分
周比を変化させることで実現しているためである。
成された利得制御回路において、スイッチとコンデンサ
が付加されたことによる帯域の低下を最小限に抑えるこ
とが出来るということである。このため、本利得制御回
路は高帯域の用途に適用できる。その理由は、スイッチ
ドキャパシタ回路を駆動する周期を変化させることで利
得制御を行っているため、最小限のスイッチとコンデン
サの数で利得制御回路を構成でき、出力負荷が少ないた
めである。
ある。
である。
である。
すブロック図である。
ング図である。
すタイミング図である。
細回路図である。
細回路図である。
る。
る。
である。
ク図である。
価抵抗 5 演算増幅器 7 定数入力装置 C1〜C4 コンデンサ
Claims (8)
- 【請求項1】 第一及び第二の抵抗素子の抵抗値の比に
より増幅器の利得を決定するようにした利得制御回路で
あって、前記第一及び第二の抵抗素子として夫々機能す
る第一及び第二のスイッドキャパシタ回路と、これ等第
一及び第二のスイッドキャパシタ回路の各々の駆動のた
めの第一及び第二の駆動クロック信号を生成するクロッ
ク信号生成手段と、前記第一及び第二の駆動クロック信
号の周期比率を変化制御する制御手段とを含むことを特
徴とする利得制御回路。 - 【請求項2】 前記クロック信号生成手段は、一定周期
のクロック信号を発振する発振器と、この一定周期のク
ロック信号を分周して前記第一及び第二の駆動クロック
を出力する分周器とを有することを特徴とする請求項1
記載の利得制御回路。 - 【請求項3】 前記制御手段は、前記第一及び第二の駆
動クロックを生成するための前記分周器における第一及
び第二の分周数を夫々設定する分周数設定手段を含むこ
とを特徴とする請求項2記載の利得制御回路。 - 【請求項4】 前記分周数設定手段は、前記第一及び第
二の分周数を設定するための定数を外部から入力自在で
あることを特徴とする請求項3記載の利得制御回路。 - 【請求項5】 前記周期比率は2つの前記定数の比率に
より定められるようにしたことを特徴とする請求項4記
載の利得制御回路。 - 【請求項6】 増幅器の利得が第一及び第二の抵抗素子
の抵抗値の比により決定され、これ等第一及び第二の抵
抗素子として第一及び第二のスイッチドキャパシタ回路
を使用し、これ等第一及び第二のスイッチドキャパシタ
回路を第一及び第二の駆動クロック信号により夫々駆動
するようにした利得制御回路の利得制御方法であって、
前記第一及び第二のスイッチドキャパシタ回路の各駆動
クロックの周期比率により前記利得を決定するようにし
たことを特徴とする利得制御方法。 - 【請求項7】 前記第一及び第二の駆動クロックの周期
比率を外部からの設定により行うようにしたことを特徴
とする請求項6記載の利得制御方法。 - 【請求項8】 一定周期のクロック信号を分周器により
第一及び第二の分周数で夫々分周して前記第一及び第二
の駆動クロックとし、前記第一及び第二の分周数の比率
を外部より設定するようにしたことを特徴とする請求項
7記載の利得制御方法。
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---|---|---|---|
JP28466898A JP3324527B2 (ja) | 1998-10-07 | 1998-10-07 | 利得制御回路及びその制御方法 |
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---|---|---|---|---|
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-
1998
- 1998-10-07 JP JP28466898A patent/JP3324527B2/ja not_active Expired - Fee Related
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