JP2009194243A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板20の上にゲート絶縁膜30を介してポリシリコンからなるフローティングゲート40が設けられている。フローティングゲート40の両側壁には、側壁絶縁膜50が設けられている。拡散層60は、半導体基板20内に設けられ、フローティングゲート40から所定の距離だけ離間している。拡散層70は、フローティングゲート40に近接して半導体基板20内に設けられている。フローティングゲート40は、拡散層60と拡散層70との間のチャネル領域90から離間して半導体基板20内に設けられた拡散層80とオーバーラップしている。フローティングゲート40と容量カップリングした拡散層80に高電圧を印加し、拡散層70に高電圧より低い電圧を印加することによりフローティングゲート40に電子が注入される。
【選択図】図1
【解決手段】半導体基板20の上にゲート絶縁膜30を介してポリシリコンからなるフローティングゲート40が設けられている。フローティングゲート40の両側壁には、側壁絶縁膜50が設けられている。拡散層60は、半導体基板20内に設けられ、フローティングゲート40から所定の距離だけ離間している。拡散層70は、フローティングゲート40に近接して半導体基板20内に設けられている。フローティングゲート40は、拡散層60と拡散層70との間のチャネル領域90から離間して半導体基板20内に設けられた拡散層80とオーバーラップしている。フローティングゲート40と容量カップリングした拡散層80に高電圧を印加し、拡散層70に高電圧より低い電圧を印加することによりフローティングゲート40に電子が注入される。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
近年、携帯電話やデジタルスチルカメラなどの応用分野の拡大に伴い、電気的にプログラム及び消去可能な読み出し専用メモリ装置(EEPROM; Electrically Erasable and Programmable Read Only Memory)が急速に普及している。このうち、電気的に一括消去可能なEEPROMは、フラッシュEEPROMと呼ばれている。
EEPROMは、フローティングゲートに所定の電荷量が蓄積されているか否かによって、2値またはそれ以上の多値のデジタル情報を記憶し、その電荷量に応じたチャネル領域の導通の変化によって、デジタル情報を読み出す不揮発性半導体記憶装置である。
特開平7−249701号公報
従来のEEPROMでは、フローティングゲートに電荷を出し入れするために、フローティングゲートに積層されたコントロールゲートに電圧を印加する必要があった。このため、メモリセル毎にコントロールゲート用の配線が必要となるため、メモリセルの構造の複雑化を招いていた。また、従来のEEPROMでは、フローティングゲートに電荷を出し入れするために、ソースまたはドレインに高電圧を印加する必要があった。
また、従来のEEPROMを製造する場合には、コントロールゲートを作製する工程が必須となるため、ロジックプロセスとの親和性が得られないという問題があった。そのため、ロジック回路とEEPRROMを混在した半導体集積回路では、ロジックプロセスとは別にEEPROM特有の製造プロセスを実施する必要が生じるため、製造コストの増大を招いていた。
本発明はこうした課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の構造を簡便化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の書き込み時および消去時の印加電圧を低電圧化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の製造プロセスとロジックプロセスとの親和性を高め、不揮発性半導体記憶装置の製造コストの低減を図る技術の提供にある。
本発明のある態様は、不揮発性半導体記憶装置である。当該不揮発性半導体記憶装置は、第1導電型の半導体基板と、半導体基板の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたフローティングゲートと、半導体基板内に設けられ、フローティングゲートから離間している第1導電型と逆の導電型である第2導電型の第1の不純物拡散層と、フローティングゲートに近接して前記半導体基板内に設けられた前記第2導電型の第2の不純物拡散層と、第1の不純物拡散層と第2の不純物拡散層との間のチャネル領域から離間して設けられた第2導電型の第3の不純物拡散層と、を備え、フローティングゲートがチャネル領域および第3の不純物拡散層と重畳していることを特徴とする。この態様において、書き込み時に、第3の不純物拡散層に高電圧を印加し、第2の不純物拡散層に前記高電圧より低い電圧を印加することにより、第3の不純物拡散層とフローティングゲートが容量カップリングし、第1の不純物拡散層から放出された電子がフローティングゲートに注入されてもよい。
この態様によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第3の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、フローティングゲートと容量カップリングした第3の不純物拡散層に高電圧を印加することにより、第2の不純物拡散層に印加する電圧を低電圧化することができる。
上記態様において、消去時に、第1の不純物拡散層に高電圧を印加することにより、フローティングゲートに蓄積された電子が放出されてもよい。
また、上記態様において、消去時に、第1の不純物拡散層に高電圧を印加する際に、第3の不純物拡散層に印加する電圧に応じて、フローティングゲートに蓄積された電子を部分的に放出させてもよい。
この態様によれば、フローティングゲートに保持させる電荷量を任意に変えることにより、単一の不揮発性半導体記憶装置で2値よりも多い多値の値を記憶させることができる。
また、上記態様において、フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、フローティングゲートと第1の不純物拡散層との離間距離が側壁絶縁膜の底部の厚さと同等であってもよい。
本発明の他の態様は、不揮発性半導体記憶装置の製造方法である。当該不揮発性半導体記憶装置の製造方法は、第1導電型の半導体基板内のチャネル領域に近接する第2の不純物拡散層領域およびチャネル領域から離間した第3の不純物拡散層領域にそれぞれ第1導電型と逆の導電型である第2導電型の不純物を注入する第1の工程と、チャネル領域および第3の不純物拡散層領域と重畳するように、半導体基板の上に絶縁膜を介してフローティングゲートを形成する第2の工程と、フローティングゲートの側壁に側壁絶縁膜を形成する第3の工程と、第2の不純物拡散層領域とは反対側のフローティングゲートの側壁絶縁膜の外側の領域に、第2導電型の不純物を注入する第4の工程と、を備えることを特徴とする。
この態様によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第3の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入可能な不揮発性半導体記憶装置を簡便に製造することができる。
この態様によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第3の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入可能な不揮発性半導体記憶装置を簡便に製造することができる。
上記態様の製造方法の第1の工程において、不揮発性半導体記憶装置に並設して製造されるデプレッション型のMOSFETのチャネル領域に前記第2導電型の不純物が注入されてもよい。
これによれば、デプレッション型のMOSFETのチャネル領域へのイオン注入と第2の不純物拡散層領域および第3の不純物拡散層領域へのイオン注入を同一の工程で行うことができるため、ロジック回路と不揮発性半導体記憶装置とが混在された半導体集積回路の製造プロセスを簡便化し、製造コストを低減することができる。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、より低電圧にてフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、ロジックプロセスとの親和性が高くなるため、ロジックプロセスと並行して不揮発性半導体記憶装置の製造することが可能となり、不揮発性半導体記憶装置の製造コストの低減を図ることができる。
以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施の形態)
第1の実施の形態に係る不揮発性半導体記憶装置について図1(A)乃至(C)を参照して説明する。図1(A)は第1の実施の形態に係る不揮発性半導体記憶装置の構造を示す要部平面図である。図1(B)は、図1(A)のA−A線の断面図である。図1(C)は、図1(A)のB−B線の断面図である。本実施の形態に係る不揮発性半導体記憶装置10は、半導体基板20、ゲート絶縁膜30、フローティングゲート40、側壁絶縁膜50、第1の不純物拡散層領域である拡散層60、第2の不純物拡散層領域である拡散層70および第3の不純物拡散層領域である拡散層80を備えるメモリセルである。
第1の実施の形態に係る不揮発性半導体記憶装置について図1(A)乃至(C)を参照して説明する。図1(A)は第1の実施の形態に係る不揮発性半導体記憶装置の構造を示す要部平面図である。図1(B)は、図1(A)のA−A線の断面図である。図1(C)は、図1(A)のB−B線の断面図である。本実施の形態に係る不揮発性半導体記憶装置10は、半導体基板20、ゲート絶縁膜30、フローティングゲート40、側壁絶縁膜50、第1の不純物拡散層領域である拡散層60、第2の不純物拡散層領域である拡散層70および第3の不純物拡散層領域である拡散層80を備えるメモリセルである。
半導体基板20の上にゲート絶縁膜30が設けられている。半導体基板20として、たとえば、P型Si基板を用いることができる。ゲート絶縁膜30として、たとえば、シリコン酸化膜を用いることができる。
半導体基板20の上にゲート絶縁膜30を介してフローティングゲート40が設けられている。フローティングゲート40として、たとえば、ポリシリコンを用いることができる。フローティングゲート40の両側壁には、それぞれ側壁絶縁膜50が設けられている。側壁絶縁膜50として、たとえば、シリコン酸化膜を用いることができる。図1(A)に示すように、フローティングゲート40はチャネル領域90のチャネル幅に対応し、チャネル領域90と重畳する主領域Rと、主領域Rのチャネル幅方向の一方の側に延在する拡張領域R’とを有する。
拡散層60、拡散層70および拡散層80は、N+型拡散層である。
拡散層60は、半導体基板20内に設けられ、フローティングゲート40から所定の距離だけ離間している。本実施の形態では、拡散層60とフローティングゲート40との離間距離は、側壁絶縁膜50の底部の厚さと同等である。
拡散層70は、フローティングゲート40に近接して半導体基板20内に設けられている。図1(A)に示すように、本実施の形態では、側壁絶縁膜50の下方の半導体基板20内にN+型拡散層のエクステンション層74が設けられている。拡散層60とエクステンション層74との間にチャネル領域90が形成されている。
拡散層80は、チャネル領域90から離間して設けられている。図1(A)に示すように、フローティングゲート40の拡張領域R’と、拡散層80とが部分的に重畳している。なお、拡散層80がフローティングゲート40とオーバーラップする長さは、拡散層80とフローティングゲート40とのカップリング容量が十分に得られる長さであればよい。
次に、本実施の形態に係る不揮発性半導体記憶装置10の動作について図2乃至図4を参照して説明する。
(書き込み動作)
書き込み動作は、後述する消去動作により、フローティングゲート40から電子(電荷)が放出された状態で行われる。具体的には、図2(A)および図2(B)に示すように、拡散層60に低電圧(たとえば、0V)を印加し、拡散層80に高電圧(たとえば、10V)印加し、拡散層80に印加した高電圧より低い中間電圧(たとえば、5V)を拡散層70に印加する。これにより、エクステンション層74から拡散層60に向けてチャネル領域に空乏層72が形成され、空乏層72と拡散層60の間の電界が強まる。この結果、拡散層60の近傍でゲート絶縁膜30のエネルギー障壁を超えるエネルギーを有するホットエレクトロンが発生する。このホットエレクトロンは、拡散層80と容量カップリングしたフローティングゲート40の電圧(たとえば、8V)に引かれてフローティングゲート40に注入される。これにより、メモリセルは書き込み状態となり、フローティングゲートの電位が降下する。詳しくは、拡散層70および拡散層80を低電圧としたとき、フローティングゲート40の電位が降下し、フローティングゲート40の下の半導体基板20の界面を反転できない電位までフローティングゲート40の電位が下がる。
書き込み動作は、後述する消去動作により、フローティングゲート40から電子(電荷)が放出された状態で行われる。具体的には、図2(A)および図2(B)に示すように、拡散層60に低電圧(たとえば、0V)を印加し、拡散層80に高電圧(たとえば、10V)印加し、拡散層80に印加した高電圧より低い中間電圧(たとえば、5V)を拡散層70に印加する。これにより、エクステンション層74から拡散層60に向けてチャネル領域に空乏層72が形成され、空乏層72と拡散層60の間の電界が強まる。この結果、拡散層60の近傍でゲート絶縁膜30のエネルギー障壁を超えるエネルギーを有するホットエレクトロンが発生する。このホットエレクトロンは、拡散層80と容量カップリングしたフローティングゲート40の電圧(たとえば、8V)に引かれてフローティングゲート40に注入される。これにより、メモリセルは書き込み状態となり、フローティングゲートの電位が降下する。詳しくは、拡散層70および拡散層80を低電圧としたとき、フローティングゲート40の電位が降下し、フローティングゲート40の下の半導体基板20の界面を反転できない電位までフローティングゲート40の電位が下がる。
(消去動作)
図3(A)および図3(B)に示すように、拡散層60に高電圧(たとえば、10V)を印加し、拡散層70および拡散層80に低電圧(たとえば、0V)を印加する。これにより、拡散層60の近傍に空乏層62が形成され、ファウラー・ノルドハイム・トンネル効果により、フローティングゲート40に蓄積された電子がゲート絶縁膜30を介して空乏層62に放出される。この結果、メモリセルは消去状態となり、フローティングゲート40の電位が上昇する。詳しくは、拡散層70および拡散層80を低電圧としたとき、フローティングゲート40の下の半導体基板20の界面が反転する電位までフローティングゲート40の電位が上昇する。
図3(A)および図3(B)に示すように、拡散層60に高電圧(たとえば、10V)を印加し、拡散層70および拡散層80に低電圧(たとえば、0V)を印加する。これにより、拡散層60の近傍に空乏層62が形成され、ファウラー・ノルドハイム・トンネル効果により、フローティングゲート40に蓄積された電子がゲート絶縁膜30を介して空乏層62に放出される。この結果、メモリセルは消去状態となり、フローティングゲート40の電位が上昇する。詳しくは、拡散層70および拡散層80を低電圧としたとき、フローティングゲート40の下の半導体基板20の界面が反転する電位までフローティングゲート40の電位が上昇する。
(読み出し動作)
図4(A)および図4(B)に示すように、拡散層60に中間電圧(たとえば、5V)を印加し、拡散層70および拡散層80を低電圧(たとえば、0V)にする。このとき、メモリセルが消去状態の場合には、拡散層60と拡散層70との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、拡散層60と拡散層70との間に電流が流れない。この電流に基づいて、フローティングゲート40に記憶された情報が読み出される。なお、拡散層60に印加する電圧によって、拡散層60とフローティングゲート40との離間距離を越えるだけの空乏層が半導体基板20内に形成される必要がある。
図4(A)および図4(B)に示すように、拡散層60に中間電圧(たとえば、5V)を印加し、拡散層70および拡散層80を低電圧(たとえば、0V)にする。このとき、メモリセルが消去状態の場合には、拡散層60と拡散層70との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、拡散層60と拡散層70との間に電流が流れない。この電流に基づいて、フローティングゲート40に記憶された情報が読み出される。なお、拡散層60に印加する電圧によって、拡散層60とフローティングゲート40との離間距離を越えるだけの空乏層が半導体基板20内に形成される必要がある。
以上説明した不揮発性半導体記憶装置10では、書き込み動作時において、フローティングゲート40に積層されたコントロールゲートを用いることなく、フローティングゲート40に容量カップリングした拡散層80に高電圧を印加し、拡散層70に拡散層80に印加した高電圧より低い中間電圧を拡散層70に印加するだけで済むため、メモリセルの構造をより簡便化、微細化することができる。
(製造方法)
次に、第1の実施の形態に係る不揮発性半導体記憶装置10の製造方法について図5乃至図7を参照して説明する。不揮発性半導体記憶装置10は、後述するようにデプレッション型のMOSFETの製造と並行して行うことができる。
次に、第1の実施の形態に係る不揮発性半導体記憶装置10の製造方法について図5乃至図7を参照して説明する。不揮発性半導体記憶装置10は、後述するようにデプレッション型のMOSFETの製造と並行して行うことができる。
まず、図5(A)(i)および(ii)に示すように、周知のSTI (Shallow Trench Isolation)技術などにより形成されたシリコン酸化膜22により素子間分離されたP型Si基板からなる半導体基板20を用意する。なお、図5乃至図7において、(i)の左半分はデプレッション型MOSFETの断面図、(i)の右半分は図1(A)のA−A線に対応する断面図である。また、図5乃至図7において、(ii)は、図1(A)のB−B線に対応する断面図である。
次に、図5(B)(i)および(ii)に示すように、シリコン酸化膜22により素子間分離されたメモリセル形成領域Mの一部に開口を有するマスク(図示せず)を用いてAsをイオン注入することにより、拡散層70および拡散層80を形成する。これと同時に、チャネル領域を含むMOS形成領域NにAsをイオン注入することにより、デプレッション層110を形成する。
次に、図5(C)(i)および(ii)に示すように、半導体基板20の表層に熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜30を形成する。
次に、図5(D)(i)および(ii)に示すように、ゲート絶縁膜30の上に多結晶シリコン膜32を成膜する。
次に、図6(A)(i)および(ii)に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜32の所定領域を選択的に除去して、フローティングゲート40およびゲート電極100を形成する。ここで形成されるフローティングゲート40は、図1(A)に示すように、主領域Rと拡張領域R’からなり、フローティングゲート40の拡張領域R’は、拡散層80の上を交差する。すなわち、フローティングゲート40の拡張領域R’の一部が拡散層80の一部と重畳する。また、フローティングゲート40の主領域Rは、拡散層70から所定の距離だけ離れて近接していることが好適であるが、フローティングゲート40の主領域Rと拡散層70とを離れないようにしてもよい。
次に、図6(B)(i)および(ii)に示すように、露出した部分のゲート絶縁膜30をエッチングにより除去した後、フローティングゲート40の一方の側壁(本実施の形態では、ゲート電極100とは反対側)と拡散層70との間のエクステンション層74、ならびにゲート電極100の両側のソース領域104およびドレイン領域106に開口を有するマスク(図示せず)を用いてAsを浅く注入する。これにより、拡散層70はエクステンション層74を介してフローティングゲート40の主領域Rと自己整合的に近接することとなる。
次に、半導体基板20の上に全面的にシリコン酸化膜(図示せず)を堆積させる。続いて、図6(C)(i)および(ii)に示すように、異方性ドライエッチングによりシリコン酸化膜をエッチバックし、フローティングゲート40およびゲート電極100の両側壁にのみシリコン酸化膜を残す。これにより、フローティングゲート40およびゲート電極100の両側壁にそれぞれ側壁絶縁膜(サイドウォール)50、102が形成される。なお、一方の側壁絶縁膜50はエクステンション層74に対応してその上に形成される。
次に、図7(i)および(ii)に示すように、半導体基板20の表面にAsをイオン注入する。これにより、側壁絶縁膜50とセルフアラインに拡散層60にAsが添加される。また、側壁絶縁膜102とセルフアラインにソース領域114およびドレイン領域116が形成される。なお、ソース領域104およびドレイン領域106は、それぞれソース領域114およびドレイン領域116のエクステンション層となる。
以上の工程により、不揮発性半導体記憶装置10およびデプレッション型のMOSFET190が並行して製造される。上述したように、デプレッション型のMOSFET190のチャネル領域へのイオン注入と拡散層70および拡散層80へのイオン注入を同一の工程で行うことができるため、ロジック回路と不揮発性半導体記憶装置とが混在された半導体集積回路の製造プロセスを簡便化し、製造コストを低減することができる。
(第2の実施の形態)
第2の実施の形態に係る不揮発性半導体記憶装置の構造は、第1の実施の形態と同様である。
第2の実施の形態に係る不揮発性半導体記憶装置の構造は、第1の実施の形態と同様である。
本実施の形態では、図3(A)および図3(B)に示した消去動作において、拡散層70に印加する電圧より高い任意の電圧を拡散層80に印加する。最初は、フローティングゲート40に蓄積された電子がゲート絶縁膜30を介して空乏層62に放出され、次第にフローティングゲート40の電位が上昇し、拡散層60と拡散層70との間に電流が流れ始める。すると、拡散層60のエッジ近傍の電界強度が弱まるため、フローティングゲート40に蓄積された電子がゲート絶縁膜30を介して空乏層62に放出される過程が途中で停止する。このため、拡散層80の電位を変えて消去動作を行うことにより、メモリセルの閾値電圧Vtを任意に設定することができる。すなわち、フローティングゲート40に保持させる電荷量を任意に変えることにより、単一のメモリセルで2値よりも多い多値の値を記憶させることができる。
読み出し動作時において、拡散層80に印加する電圧をメモリセルの閾値電圧Vtに応じて変えることにより、フローティングゲート40に記憶された多値に応じた情報を読み出すことができる。
以上、本実施の形態によれば、不揮発性半導体記憶装置において多値動作を実現することができる。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
以上の実施の形態では、書き込み動作、消去動作を繰り返し行えるものであるが、初期状態を紫外線照射などにより消去状態としておき、書き込み動作のみ行えるよう回路を簡略することもできる。これにより、One−Time PROM(OTPROM)として機能させることができる。
10 不揮発性半導体記憶装置、20 半導体基板、30 ゲート絶縁膜、40 フローティングゲート、50 側壁絶縁膜、60 拡散層、70 拡散層、80 拡散層。
Claims (7)
- 第1導電型の半導体基板と、
前記半導体基板の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたフローティングゲートと、
前記半導体基板内に設けられ、前記フローティングゲートから離間している前記第1導電型と逆の導電型である第2導電型の第1の不純物拡散層と、
前記フローティングゲートに近接して前記半導体基板内に設けられた前記第2導電型の第2の不純物拡散層と、
前記第1の不純物拡散層と前記第2の不純物拡散層との間のチャネル領域から離間して設けられた前記第2導電型の第3の不純物拡散層と、
を備え、
前記フローティングゲートが前記チャネル領域および第3の不純物拡散層と重畳していることを特徴とする不揮発性半導体記憶装置。 - 書き込み時に、前記第3の不純物拡散層に高電圧を印加し、前記第2の不純物拡散層に前記高電圧より低い電圧を印加することにより、前記第3の不純物拡散層と前記フローティングゲートが容量カップリングし、前記第1の不純物拡散層から放出された電子が前記フローティングゲートに注入されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 消去時に、前記第1の不純物拡散層に高電圧を印加することにより、前記フローティングゲートに蓄積された電子が放出されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 消去時に、前記第1の不純物拡散層に高電圧を印加する際に、前記第3の不純物拡散層に印加する電圧に応じて、前記フローティングゲートに蓄積された電子を部分的に放出させることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、
前記フローティングゲートと前記第1の不純物拡散層との離間距離が前記側壁絶縁膜の底部の厚さと同等であることを特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体記憶装置。 - 第1導電型の半導体基板内のチャネル領域に近接する第2の不純物拡散層領域および前記チャネル領域から離間した第3の不純物拡散層領域にそれぞれ前記第1導電型と逆の導電型である第2導電型の不純物を注入する第1の工程と、
前記チャネル領域および前記第3の不純物拡散層領域と重畳するように、前記半導体基板の上に絶縁膜を介してフローティングゲートを形成する第2の工程と、
前記フローティングゲートの側壁に側壁絶縁膜を形成する第3の工程と、
前記第2の不純物拡散層領域とは反対側の前記フローティングゲートの側壁絶縁膜の外側の領域に、前記第2導電型の不純物を注入する第4の工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第1の工程において、前記不揮発性半導体装置に並設して製造されるデプレッション型のMOSFETのチャネル領域に前記第2導電型の不純物が注入されることを特徴とする請求項6に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
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