JP2009194243A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。拡散層７０は、フローティングゲート４０に近接して半導体基板２０内に設けられている。フローティングゲート４０は、拡散層６０と拡散層７０との間のチャネル領域９０から離間して半導体基板２０内に設けられた拡散層８０とオーバーラップしている。フローティングゲート４０と容量カップリングした拡散層８０に高電圧を印加し、拡散層７０に高電圧より低い電圧を印加することによりフローティングゲート４０に電子が注入される。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置およびその製造方法に関する。

近年、携帯電話やデジタルスチルカメラなどの応用分野の拡大に伴い、電気的にプログラム及び消去可能な読み出し専用メモリ装置（EEPROM; Electrically Erasable and Programmable Read Only Memory）が急速に普及している。このうち、電気的に一括消去可能なＥＥＰＲＯＭは、フラッシュＥＥＰＲＯＭと呼ばれている。

ＥＥＰＲＯＭは、フローティングゲートに所定の電荷量が蓄積されているか否かによって、２値またはそれ以上の多値のデジタル情報を記憶し、その電荷量に応じたチャネル領域の導通の変化によって、デジタル情報を読み出す不揮発性半導体記憶装置である。
特開平７−２４９７０１号公報

従来のＥＥＰＲＯＭでは、フローティングゲートに電荷を出し入れするために、フローティングゲートに積層されたコントロールゲートに電圧を印加する必要があった。このため、メモリセル毎にコントロールゲート用の配線が必要となるため、メモリセルの構造の複雑化を招いていた。また、従来のＥＥＰＲＯＭでは、フローティングゲートに電荷を出し入れするために、ソースまたはドレインに高電圧を印加する必要があった。

また、従来のＥＥＰＲＯＭを製造する場合には、コントロールゲートを作製する工程が必須となるため、ロジックプロセスとの親和性が得られないという問題があった。そのため、ロジック回路とＥＥＰＲＲＯＭを混在した半導体集積回路では、ロジックプロセスとは別にＥＥＰＲＯＭ特有の製造プロセスを実施する必要が生じるため、製造コストの増大を招いていた。

本発明はこうした課題に鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の構造を簡便化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の書き込み時および消去時の印加電圧を低電圧化する技術の提供にある。また、本発明の他の目的は、不揮発性半導体記憶装置の製造プロセスとロジックプロセスとの親和性を高め、不揮発性半導体記憶装置の製造コストの低減を図る技術の提供にある。

本発明のある態様は、不揮発性半導体記憶装置である。当該不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられたフローティングゲートと、半導体基板内に設けられ、フローティングゲートから離間している第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、フローティングゲートに近接して前記半導体基板内に設けられた前記第２導電型の第２の不純物拡散層と、第１の不純物拡散層と第２の不純物拡散層との間のチャネル領域から離間して設けられた第２導電型の第３の不純物拡散層と、を備え、フローティングゲートがチャネル領域および第３の不純物拡散層と重畳していることを特徴とする。この態様において、書き込み時に、第３の不純物拡散層に高電圧を印加し、第２の不純物拡散層に前記高電圧より低い電圧を印加することにより、第３の不純物拡散層とフローティングゲートが容量カップリングし、第１の不純物拡散層から放出された電子がフローティングゲートに注入されてもよい。

この態様によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第３の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、フローティングゲートと容量カップリングした第３の不純物拡散層に高電圧を印加することにより、第２の不純物拡散層に印加する電圧を低電圧化することができる。

上記態様において、消去時に、第１の不純物拡散層に高電圧を印加することにより、フローティングゲートに蓄積された電子が放出されてもよい。

また、上記態様において、消去時に、第１の不純物拡散層に高電圧を印加する際に、第３の不純物拡散層に印加する電圧に応じて、フローティングゲートに蓄積された電子を部分的に放出させてもよい。

この態様によれば、フローティングゲートに保持させる電荷量を任意に変えることにより、単一の不揮発性半導体記憶装置で２値よりも多い多値の値を記憶させることができる。

また、上記態様において、フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、フローティングゲートと第１の不純物拡散層との離間距離が側壁絶縁膜の底部の厚さと同等であってもよい。

本発明の他の態様は、不揮発性半導体記憶装置の製造方法である。当該不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板内のチャネル領域に近接する第２の不純物拡散層領域およびチャネル領域から離間した第３の不純物拡散層領域にそれぞれ第１導電型と逆の導電型である第２導電型の不純物を注入する第１の工程と、チャネル領域および第３の不純物拡散層領域と重畳するように、半導体基板の上に絶縁膜を介してフローティングゲートを形成する第２の工程と、フローティングゲートの側壁に側壁絶縁膜を形成する第３の工程と、第２の不純物拡散層領域とは反対側のフローティングゲートの側壁絶縁膜の外側の領域に、第２導電型の不純物を注入する第４の工程と、を備えることを特徴とする。
この態様によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、フローティングゲートとカップリングした第３の不純物拡散層に高電圧を印加することによりフローティングゲートに電子を注入可能な不揮発性半導体記憶装置を簡便に製造することができる。

上記態様の製造方法の第１の工程において、不揮発性半導体記憶装置に並設して製造されるデプレッション型のＭＯＳＦＥＴのチャネル領域に前記第２導電型の不純物が注入されてもよい。

これによれば、デプレッション型のＭＯＳＦＥＴのチャネル領域へのイオン注入と第２の不純物拡散層領域および第３の不純物拡散層領域へのイオン注入を同一の工程で行うことができるため、ロジック回路と不揮発性半導体記憶装置とが混在された半導体集積回路の製造プロセスを簡便化し、製造コストを低減することができる。

なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。

本発明によれば、フローティングゲートに積層されたコントロールゲートを用いることなく、より低電圧にてフローティングゲートに電子を注入することができるため、不揮発性半導体記憶装置の構造のさらなる簡便化を図ることができる。また、ロジックプロセスとの親和性が高くなるため、ロジックプロセスと並行して不揮発性半導体記憶装置の製造することが可能となり、不揮発性半導体記憶装置の製造コストの低減を図ることができる。

以下、本発明の実施の形態を図面を参照して説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施の形態）
第１の実施の形態に係る不揮発性半導体記憶装置について図１（Ａ）乃至（Ｃ）を参照して説明する。図１（Ａ）は第１の実施の形態に係る不揮発性半導体記憶装置の構造を示す要部平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ線の断面図である。図１（Ｃ）は、図１（Ａ）のＢ−Ｂ線の断面図である。本実施の形態に係る不揮発性半導体記憶装置１０は、半導体基板２０、ゲート絶縁膜３０、フローティングゲート４０、側壁絶縁膜５０、第１の不純物拡散層領域である拡散層６０、第２の不純物拡散層領域である拡散層７０および第３の不純物拡散層領域である拡散層８０を備えるメモリセルである。

半導体基板２０の上にゲート絶縁膜３０が設けられている。半導体基板２０として、たとえば、Ｐ型Ｓｉ基板を用いることができる。ゲート絶縁膜３０として、たとえば、シリコン酸化膜を用いることができる。

半導体基板２０の上にゲート絶縁膜３０を介してフローティングゲート４０が設けられている。フローティングゲート４０として、たとえば、ポリシリコンを用いることができる。フローティングゲート４０の両側壁には、それぞれ側壁絶縁膜５０が設けられている。側壁絶縁膜５０として、たとえば、シリコン酸化膜を用いることができる。図１（Ａ）に示すように、フローティングゲート４０はチャネル領域９０のチャネル幅に対応し、チャネル領域９０と重畳する主領域Ｒと、主領域Ｒのチャネル幅方向の一方の側に延在する拡張領域Ｒ’とを有する。

拡散層６０、拡散層７０および拡散層８０は、Ｎ＋型拡散層である。

拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。本実施の形態では、拡散層６０とフローティングゲート４０との離間距離は、側壁絶縁膜５０の底部の厚さと同等である。

拡散層７０は、フローティングゲート４０に近接して半導体基板２０内に設けられている。図１（Ａ）に示すように、本実施の形態では、側壁絶縁膜５０の下方の半導体基板２０内にＮ＋型拡散層のエクステンション層７４が設けられている。拡散層６０とエクステンション層７４との間にチャネル領域９０が形成されている。

拡散層８０は、チャネル領域９０から離間して設けられている。図１（Ａ）に示すように、フローティングゲート４０の拡張領域Ｒ’と、拡散層８０とが部分的に重畳している。なお、拡散層８０がフローティングゲート４０とオーバーラップする長さは、拡散層８０とフローティングゲート４０とのカップリング容量が十分に得られる長さであればよい。

次に、本実施の形態に係る不揮発性半導体記憶装置１０の動作について図２乃至図４を参照して説明する。

（書き込み動作）
書き込み動作は、後述する消去動作により、フローティングゲート４０から電子（電荷）が放出された状態で行われる。具体的には、図２（Ａ）および図２（Ｂ）に示すように、拡散層６０に低電圧（たとえば、０Ｖ）を印加し、拡散層８０に高電圧（たとえば、１０Ｖ）印加し、拡散層８０に印加した高電圧より低い中間電圧（たとえば、５Ｖ）を拡散層７０に印加する。これにより、エクステンション層７４から拡散層６０に向けてチャネル領域に空乏層７２が形成され、空乏層７２と拡散層６０の間の電界が強まる。この結果、拡散層６０の近傍でゲート絶縁膜３０のエネルギー障壁を超えるエネルギーを有するホットエレクトロンが発生する。このホットエレクトロンは、拡散層８０と容量カップリングしたフローティングゲート４０の電圧（たとえば、８Ｖ）に引かれてフローティングゲート４０に注入される。これにより、メモリセルは書き込み状態となり、フローティングゲートの電位が降下する。詳しくは、拡散層７０および拡散層８０を低電圧としたとき、フローティングゲート４０の電位が降下し、フローティングゲート４０の下の半導体基板２０の界面を反転できない電位までフローティングゲート４０の電位が下がる。

（消去動作）
図３（Ａ）および図３（Ｂ）に示すように、拡散層６０に高電圧（たとえば、１０Ｖ）を印加し、拡散層７０および拡散層８０に低電圧（たとえば、０Ｖ）を印加する。これにより、拡散層６０の近傍に空乏層６２が形成され、ファウラー・ノルドハイム・トンネル効果により、フローティングゲート４０に蓄積された電子がゲート絶縁膜３０を介して空乏層６２に放出される。この結果、メモリセルは消去状態となり、フローティングゲート４０の電位が上昇する。詳しくは、拡散層７０および拡散層８０を低電圧としたとき、フローティングゲート４０の下の半導体基板２０の界面が反転する電位までフローティングゲート４０の電位が上昇する。

（読み出し動作）
図４（Ａ）および図４（Ｂ）に示すように、拡散層６０に中間電圧（たとえば、５Ｖ）を印加し、拡散層７０および拡散層８０を低電圧（たとえば、０Ｖ）にする。このとき、メモリセルが消去状態の場合には、拡散層６０と拡散層７０との間に電流が流れる。一方、メモリセルが書き込み状態の場合には、拡散層６０と拡散層７０との間に電流が流れない。この電流に基づいて、フローティングゲート４０に記憶された情報が読み出される。なお、拡散層６０に印加する電圧によって、拡散層６０とフローティングゲート４０との離間距離を越えるだけの空乏層が半導体基板２０内に形成される必要がある。

以上説明した不揮発性半導体記憶装置１０では、書き込み動作時において、フローティングゲート４０に積層されたコントロールゲートを用いることなく、フローティングゲート４０に容量カップリングした拡散層８０に高電圧を印加し、拡散層７０に拡散層８０に印加した高電圧より低い中間電圧を拡散層７０に印加するだけで済むため、メモリセルの構造をより簡便化、微細化することができる。

（製造方法）
次に、第１の実施の形態に係る不揮発性半導体記憶装置１０の製造方法について図５乃至図７を参照して説明する。不揮発性半導体記憶装置１０は、後述するようにデプレッション型のＭＯＳＦＥＴの製造と並行して行うことができる。

まず、図５（Ａ）（ｉ）および（ｉｉ）に示すように、周知のＳＴＩ (Shallow Trench Isolation)技術などにより形成されたシリコン酸化膜２２により素子間分離されたＰ型Ｓｉ基板からなる半導体基板２０を用意する。なお、図５乃至図７において、（ｉ）の左半分はデプレッション型ＭＯＳＦＥＴの断面図、（ｉ）の右半分は図１（Ａ）のＡ−Ａ線に対応する断面図である。また、図５乃至図７において、（ｉｉ）は、図１（Ａ）のＢ−Ｂ線に対応する断面図である。

次に、図５（Ｂ）（ｉ）および（ｉｉ）に示すように、シリコン酸化膜２２により素子間分離されたメモリセル形成領域Ｍの一部に開口を有するマスク（図示せず）を用いてＡｓをイオン注入することにより、拡散層７０および拡散層８０を形成する。これと同時に、チャネル領域を含むＭＯＳ形成領域ＮにＡｓをイオン注入することにより、デプレッション層１１０を形成する。

次に、図５（Ｃ）（ｉ）および（ｉｉ）に示すように、半導体基板２０の表層に熱酸化法を用いてシリコン酸化膜からなるゲート絶縁膜３０を形成する。

次に、図５（Ｄ）（ｉ）および（ｉｉ）に示すように、ゲート絶縁膜３０の上に多結晶シリコン膜３２を成膜する。

次に、図６（Ａ）（ｉ）および（ｉｉ）に示すように、フォトリソグラフィ法およびドライエッチング法を用いて、多結晶シリコン膜３２の所定領域を選択的に除去して、フローティングゲート４０およびゲート電極１００を形成する。ここで形成されるフローティングゲート４０は、図１（Ａ）に示すように、主領域Ｒと拡張領域Ｒ’からなり、フローティングゲート４０の拡張領域Ｒ’は、拡散層８０の上を交差する。すなわち、フローティングゲート４０の拡張領域Ｒ’の一部が拡散層８０の一部と重畳する。また、フローティングゲート４０の主領域Ｒは、拡散層７０から所定の距離だけ離れて近接していることが好適であるが、フローティングゲート４０の主領域Ｒと拡散層７０とを離れないようにしてもよい。

次に、図６（Ｂ）（ｉ）および（ｉｉ）に示すように、露出した部分のゲート絶縁膜３０をエッチングにより除去した後、フローティングゲート４０の一方の側壁（本実施の形態では、ゲート電極１００とは反対側）と拡散層７０との間のエクステンション層７４、ならびにゲート電極１００の両側のソース領域１０４およびドレイン領域１０６に開口を有するマスク（図示せず）を用いてＡｓを浅く注入する。これにより、拡散層７０はエクステンション層７４を介してフローティングゲート４０の主領域Ｒと自己整合的に近接することとなる。

次に、半導体基板２０の上に全面的にシリコン酸化膜（図示せず）を堆積させる。続いて、図６（Ｃ）（ｉ）および（ｉｉ）に示すように、異方性ドライエッチングによりシリコン酸化膜をエッチバックし、フローティングゲート４０およびゲート電極１００の両側壁にのみシリコン酸化膜を残す。これにより、フローティングゲート４０およびゲート電極１００の両側壁にそれぞれ側壁絶縁膜（サイドウォール）５０、１０２が形成される。なお、一方の側壁絶縁膜５０はエクステンション層７４に対応してその上に形成される。

次に、図７（ｉ）および（ｉｉ）に示すように、半導体基板２０の表面にＡｓをイオン注入する。これにより、側壁絶縁膜５０とセルフアラインに拡散層６０にＡｓが添加される。また、側壁絶縁膜１０２とセルフアラインにソース領域１１４およびドレイン領域１１６が形成される。なお、ソース領域１０４およびドレイン領域１０６は、それぞれソース領域１１４およびドレイン領域１１６のエクステンション層となる。

以上の工程により、不揮発性半導体記憶装置１０およびデプレッション型のＭＯＳＦＥＴ１９０が並行して製造される。上述したように、デプレッション型のＭＯＳＦＥＴ１９０のチャネル領域へのイオン注入と拡散層７０および拡散層８０へのイオン注入を同一の工程で行うことができるため、ロジック回路と不揮発性半導体記憶装置とが混在された半導体集積回路の製造プロセスを簡便化し、製造コストを低減することができる。

（第２の実施の形態）
第２の実施の形態に係る不揮発性半導体記憶装置の構造は、第１の実施の形態と同様である。

本実施の形態では、図３（Ａ）および図３（Ｂ）に示した消去動作において、拡散層７０に印加する電圧より高い任意の電圧を拡散層８０に印加する。最初は、フローティングゲート４０に蓄積された電子がゲート絶縁膜３０を介して空乏層６２に放出され、次第にフローティングゲート４０の電位が上昇し、拡散層６０と拡散層７０との間に電流が流れ始める。すると、拡散層６０のエッジ近傍の電界強度が弱まるため、フローティングゲート４０に蓄積された電子がゲート絶縁膜３０を介して空乏層６２に放出される過程が途中で停止する。このため、拡散層８０の電位を変えて消去動作を行うことにより、メモリセルの閾値電圧Ｖｔを任意に設定することができる。すなわち、フローティングゲート４０に保持させる電荷量を任意に変えることにより、単一のメモリセルで２値よりも多い多値の値を記憶させることができる。

読み出し動作時において、拡散層８０に印加する電圧をメモリセルの閾値電圧Ｖｔに応じて変えることにより、フローティングゲート４０に記憶された多値に応じた情報を読み出すことができる。

以上、本実施の形態によれば、不揮発性半導体記憶装置において多値動作を実現することができる。

本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。

以上の実施の形態では、書き込み動作、消去動作を繰り返し行えるものであるが、初期状態を紫外線照射などにより消去状態としておき、書き込み動作のみ行えるよう回路を簡略することもできる。これにより、Ｏｎｅ−Ｔｉｍｅ ＰＲＯＭ（ＯＴＰＲＯＭ）として機能させることができる。

図１は第１の実施の形態に係る不揮発性半導体記憶装置の構造を示す要部平面図および断面図である。 図２は第１の実施の形態に係る不揮発性半導体記憶装置の書き込み動作を示す図である。 図３は第１の実施の形態に係る不揮発性半導体記憶装置の消去動作を示す図である。 図４は第１の実施の形態に係る不揮発性半導体記憶装置の読み出し動作を示す図である。 図５は第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 図６は第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。 図７は第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を示す工程断面図である。

符号の説明

１０ 不揮発性半導体記憶装置、２０ 半導体基板、３０ ゲート絶縁膜、４０ フローティングゲート、５０ 側壁絶縁膜、６０ 拡散層、７０ 拡散層、８０ 拡散層。

Claims (7)

1. 第１導電型の半導体基板と、
   前記半導体基板の上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられたフローティングゲートと、
   前記半導体基板内に設けられ、前記フローティングゲートから離間している前記第１導電型と逆の導電型である第２導電型の第１の不純物拡散層と、
   前記フローティングゲートに近接して前記半導体基板内に設けられた前記第２導電型の第２の不純物拡散層と、
   前記第１の不純物拡散層と前記第２の不純物拡散層との間のチャネル領域から離間して設けられた前記第２導電型の第３の不純物拡散層と、
   を備え、
   前記フローティングゲートが前記チャネル領域および第３の不純物拡散層と重畳していることを特徴とする不揮発性半導体記憶装置。
2. 書き込み時に、前記第３の不純物拡散層に高電圧を印加し、前記第２の不純物拡散層に前記高電圧より低い電圧を印加することにより、前記第３の不純物拡散層と前記フローティングゲートが容量カップリングし、前記第１の不純物拡散層から放出された電子が前記フローティングゲートに注入されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 消去時に、前記第１の不純物拡散層に高電圧を印加することにより、前記フローティングゲートに蓄積された電子が放出されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 消去時に、前記第１の不純物拡散層に高電圧を印加する際に、前記第３の不純物拡散層に印加する電圧に応じて、前記フローティングゲートに蓄積された電子を部分的に放出させることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
5. 前記フローティングゲートの両側壁に側壁絶縁膜がさらに設けられ、
   前記フローティングゲートと前記第１の不純物拡散層との離間距離が前記側壁絶縁膜の底部の厚さと同等であることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
6. 第１導電型の半導体基板内のチャネル領域に近接する第２の不純物拡散層領域および前記チャネル領域から離間した第３の不純物拡散層領域にそれぞれ前記第１導電型と逆の導電型である第２導電型の不純物を注入する第１の工程と、
   前記チャネル領域および前記第３の不純物拡散層領域と重畳するように、前記半導体基板の上に絶縁膜を介してフローティングゲートを形成する第２の工程と、
   前記フローティングゲートの側壁に側壁絶縁膜を形成する第３の工程と、
   前記第２の不純物拡散層領域とは反対側の前記フローティングゲートの側壁絶縁膜の外側の領域に、前記第２導電型の不純物を注入する第４の工程と、
   を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
7. 前記第１の工程において、前記不揮発性半導体装置に並設して製造されるデプレッション型のＭＯＳＦＥＴのチャネル領域に前記第２導電型の不純物が注入されることを特徴とする請求項６に記載の不揮発性半導体記憶装置の製造方法。

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