JP2009194044A - トレンチゲート型半導体装置 - Google Patents
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Abstract
【課題】
オン電圧が小さく、かつ、寄生容量が小さいトレンチゲート型半導体装置を提供する。
【解決手段】
トレンチゲート型半導体装置において、第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する前記第１導電型の第３半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、第３半導体層が容量を介して前記第１主電極に電気的に接続されている。
【選択図】図１
オン電圧が小さく、かつ、寄生容量が小さいトレンチゲート型半導体装置を提供する。
【解決手段】
トレンチゲート型半導体装置において、第１導電型の第１半導体層と、前記第１半導体層と隣接する第２導電型の第２半導体層と、前記第２半導体層と隣接する前記第１導電型の第３半導体層と、前記第３半導体層を貫き、前記第２半導体層に達する複数の絶縁ゲートと、前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、第３半導体層が容量を介して前記第１主電極に電気的に接続されている。
【選択図】図１
Description
本発明は、トレンチゲートを有する半導体装置の構造に関する。
絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor、以下ＩＧＢＴと略する）は、コレクタ電極とエミッタ電極の間に流す電流を、ゲート電極に加える電圧によって制御するスイッチング素子である。
制御できる電力は、数十ワットから数十万ワットであり、スイッチング周波数の幅も数十ヘルツから百キロヘルツに及ぶ。この特長を生かして、エアコンディショナーや電子レンジなどのような家庭用の小電力機器から、鉄道や製鉄所用のインバータなどのような大電力機器まで広く使われている。
ＩＧＢＴの性能の中で最も重要なものの一つが損失である。近年は損失低減のためにトレンチゲート型ＩＧＢＴが注目されている。トレンチゲート型ＩＧＢＴはゲート電極がシリコン基板に埋め込まれた構造をしている。
基本的構成は、シリコン基板上へｐ型コレクタ層，低抵抗のｎ型バッファ層，高抵抗のｎ型ドリフト層の３層を形成し、そのドリフト層の露出面側にｐ型ベース層を形成したものである。
ｐ型ベース層には、平面形状がストライプ形状の複数本の同じ形状をした溝が掘られている。この溝の中には、多結晶シリコンで形成されたトレンチゲート電極が、絶縁膜によりシリコン基板と絶縁された状態で設けられている。したがって、トレンチゲート電極の側壁が、ＭＯＳのチャネルとなる構造をしている。
トレンチゲート型ＩＧＢＴは、ゲート電極をシリコン基板表面に形成するプレーナーゲート型ＩＧＢＴに比して同じ面積により多くのゲート電極を形成することができる。このため、チャネルの数を多くすることができ、チャネル抵抗が低く損失が小さい。また、従来のプレーナー型ＩＧＢＴに比べて、オン電圧、すなわち、導通時のコレクタ−エミッタ間に発生する電圧が低い。
特開２０００−３０７１１６号公報には、トレンチゲート電極の配列ピッチを変えて、損失を低減する構造が開示されている。この従来技術には、ゲート間のピッチの広い箇所にはチャネルを形成せず、ｐ層だけ〔ＦＰ層〕をフローティング状態、すなわち、ゲート電極，エミッタ電極，コレクタ電極のいずれの電極にも電気的に接触しない状態に形成し、ピッチの狭い箇所にだけチャネルを形成した構造が開示されている。
このような構成によれば、過電流による素子の破壊を防止するとともに、導通損失及びオン電圧を低減できる。
上述の構造ではフローティング状態のＦＰ層を設けているが、コレクターゲート間容量が大きくなる。
この課題に対しては、特開２００４−３９８３８号公報に、ＦＰ層を少なくとも１００Ω以上の抵抗を介してエミッタ電極に電気的に接続する構造が開示されている。
この従来技術によれば、コレクタ−ゲート間容量を低減出来るとともに、抵抗によりエミッタ電極に流れるホール電流は制限されるため、ＦＰ層がフローティング状態に近くなる。
上述の構造ではＦＰ層とエミッタ電極を少なくとも１００Ωの抵抗を介して電気的に接続しているが、本発明者らの調査の結果、ＦＰ層をエミッタ電極と絶縁している場合と比較してオン電圧が大きくなることが分かった。
したがって、本発明の目的は、オン電圧が小さく、かつ、寄生容量が小さいトレンチゲート型半導体装置を提供することである。
本発明の半導体装置は、半導体基板上に形成された第１導電型の第１半導体層と、該第１半導体層と隣接する第２導電型の第２半導体層と、該第２半導体層と隣接する第１導電型の第３半導体層と、該第３半導体層の一主表面から該第３半導体層を貫き、該第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内において前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、前記第２領域における前記第３半導体層が容量を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置である。
この時、前記容量が、前記第２領域における前記第３半導体層と前記第１主電極に接する多結晶シリコン層に挟まれた膜厚が１５００Å以下の酸化膜で形成されることが好ましい。また、上述の上述の第２の領域における前記第３半導体層を前記容量と前記容量と並列に接続された抵抗を介して前記第１主電極に電気的に接続しても良い。
以上説明したように、フローティングｐ層（ＦＰ層）を容量を介してエミッタ電極に接続することにより低オン電圧とコレクタ−ゲート間容量の低減を同時に実現でき、ＩＧＢＴの誤点弧を防止できるので、ゲートドライバーを小容量化できる、ノイズ対策を無くすか、もしくは、少なくでき、インバータを小型・軽量化・低コスト化できる。
（実施例１）
図１に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極１００，ｐ導電型のコレクタ層１０１，ｎ導電型のバッファ層１０２，ｎ導電型のドリフト層１０３，ｐ導電型のベース層１０４，ゲート電極１０５，ゲート絶縁膜１０６，絶縁膜１０７，エミッタ電極１０９，ｐ導電型のコンタクト層１１０，ｎ導電型のエミッタ層１１１，ゲート端子１１２，短絡抵抗２０７，エミッタ端子１１４，フローティング層１１５（以下ＦＰ層と略す），ＦＰ層１１５とエミッタ電極間の容量を構成する絶縁膜１２１，多結晶シリコン１２２，コレクタ端子１１６を備えている。
図１に本実施例のトレンチゲート型半導体装置の断面構造図を示す。本実施例の半導体装置は、コレクタ電極１００，ｐ導電型のコレクタ層１０１，ｎ導電型のバッファ層１０２，ｎ導電型のドリフト層１０３，ｐ導電型のベース層１０４，ゲート電極１０５，ゲート絶縁膜１０６，絶縁膜１０７，エミッタ電極１０９，ｐ導電型のコンタクト層１１０，ｎ導電型のエミッタ層１１１，ゲート端子１１２，短絡抵抗２０７，エミッタ端子１１４，フローティング層１１５（以下ＦＰ層と略す），ＦＰ層１１５とエミッタ電極間の容量を構成する絶縁膜１２１，多結晶シリコン１２２，コレクタ端子１１６を備えている。
コレクタ電極１００は、半導体基板の一端部に形成される第１導電型の第１半導体層、たとえば、ｐ導電型のコレクタ層１０１に電気的に接続している。このコレクタ層１０１に隣接して第２導電型の第２半導体層、たとえば、ｎ導電型の半導体層が設けられる。実施例では、この半導体層は、ｎ＋導電型のバッファ層１０２、バッファ層１０２に隣接し、バッファ層１０２よりも不純物濃度が低いｎ−導電型のドリフト層１０３からなっている。ドリフト層１０３に隣接して第１導電型の第３の半導体層、たとえば、ｐ導電型のベース層１０４が設けられる。
ｐ導電型のベース層１０４の一主表面からベース層１０４を貫いて、ｎ型の半導体層であるドリフト層１０３に達する複数のゲート電極１０５が設けられる。ゲート電極１０５の外周は、ゲート絶縁膜１０６により覆われている。
ベース層１０４の主表面上には、絶縁膜１０７が設けられている。ベース層１０４は、複数のゲート電極１０５により第１の領域と第２の領域に区分される。第１領域に属するベース層１０４内には、ゲート電極１０５に接する第２導電型の第４半導体層、たとえば、ｎ導電型のエミッタ層１１１が形成されている。エミッタ電極１０９は、ｎ導電型のエミッタ層１１１に接続するとともに、ｐ導電型のコンタクト層１１０を介してベース層１０４に接続する。これによって、二つのゲート電極１０５の間にチャンネルが形成される。一方、第２領域に属するベース層１０４は、いずれの電極にも直接接続しないフローティング層１１５（以下ＦＰ層と略す）であり、絶縁膜１２１からなる容量と多結晶シリコン１２２を介してエミッタ電極１０９へ接続する。ゲート電極１０５，エミッタ電極１０９，コレクタ電極１００は、それぞれゲート端子１１２，エミッタ端子１１４，コレクタ端子１１６を備えている。
ゲート絶縁膜１０６と容量を構成する絶縁膜１２１は同一の熱酸化工程で形成しても良い。また、ゲート電極１０５と多結晶シリコン１２２は同一の成膜工程で堆積し、部分的にエッチングすることにより図１に示す構成としても良い。これらの酸化，製膜，エッチング工程を同一のものとすることはコスト的に有利である。
絶縁膜１０７は一般的にＣＶＤで製膜する。ＣＶＤで製膜した酸化膜は熱酸化膜よりも絶縁耐圧が低いので、ゲート−エミッタ間の絶縁耐圧を確保するために、一般的に５０００Å以上とする。絶縁膜の厚さが大きいと容量が小さくなるので、絶縁膜１０７をＦＰ層１１５とエミッタ電極１０９間の容量に用いるとインピーダンスが大きくなり、容量で短絡する効果が小さくなる。
ゲート酸化膜１０６の膜厚は５００〜１５００Å程度である。熱酸化膜の成長速度には０.７５〜１.３倍程度の面方位依存性があるので、トレンチゲートと主面の面方位によりゲート酸化膜１０６と絶縁膜１２１の膜厚は同じでない場合もあるが、ゲート酸化膜１０６の膜厚と面方位の選択により、絶縁膜１２１をゲート酸化膜１０６と同時に熱酸化することにより絶縁膜１２１の厚さを１５００Å以下に出来る。
次に図１に基づいて本実施例の動作を説明する。始めにコレクタ端子１１６とエミッタ端子１１４の間に数十ボルトから数千ボルト程度の電圧を加え、次にゲート端子１１２とエミッタ端子１１４の間に１５ボルト程度の電圧を加える。ゲート端子１１２に加えられた１５ボルトはゲート電極１０５に伝わり、ベース層１０４及びＦＰ層１１５とゲート絶縁膜１０６との境界部分に反転層を形成する。ベース層１０４に形成される反転層はエミッタ層１１１とドリフト層１０３を電気的に接続し、チャネルが形成される。
このチャネルを通って、電子がエミッタ層１１１からドリフト層１０３に注入され、この電子がコレクタ層１０１からのホールの注入を促す。コレクタ層１０１から注入されたホールはドリフト層１０３を通り、ベース層１０４を抜けてエミッタ電極１０９に流れ込む。
ホール電流の一部はＦＰ層１１５を抜けてＦＰ層１１５とエミッタ電極１０９間の絶縁膜１２１からなる容量に充電される。
しかし、容量の充電が完了した、即ち定常状態では、ＦＰ層１１５とエミッタ電極１０９は絶縁される。
以上の様に、ＦＰ層１１５とエミッタ電極１０９間の容量の効果で、ＩＧＢＴのオン／オフの遷移状態ではＦＰ層１１５とエミッタ電極１０９間は低インピーダンスになる。これより、特開２００４−３９８３８号公報に記載された、従来技術の半導体装置の構造と同じようにＦＰ層１１５とエミッタ電極１０９が電気的に接続されるのでコレクタ−ゲート間容量が低減出来る。
一方、ＦＰ層１１５とエミッタ電極１０９間の容量が充分に充電された定常状態では、ＦＰ層１１５とエミッタ電極１０９間は高インピーダンスとなるため、ＦＰ層１１５は特開２０００−３０７１１６号公報に記載された、従来技術の半導体装置の構造と同じようにフローティング状態になり、ホールをドリフト層から逃がさないためにホールがドリフト層に蓄積されてオン電圧が下がるという特徴を持つ。これにより、本実施例は定常状態では低いオン電圧を有する。一方、オン／オフの遷移状態ではコレクタ−ゲート間容量を低減する効果もある。
図２（ａ），（ｂ）はそれぞれ本実施例と従来の装置の断面構造の等価回路図である。特開２０００−３０７１１６号公報に記載された従来の装置は、第２領域のＦＰ層１１５がどこにも接続されていない構造である。従って、その等価回路は図２（ｄ）のように表される。
図２（ｄ）はその等価回路であり、ＩＧＢＴ２００，コレクタ−エミッタ間容量Ｃｃｅ２０１，コレクタ−ゲート間容量Ｃｃｇ２０２，ゲート−エミッタ間容量Ｃｇｅ２０３，ＦＰ層−ドリフト層間容量Ｃｆｄ２０４，ゲート−ＦＰ層間容量Ｃｇｆ２０５から構成されている。
図２（ｄ）ではＩＧＢＴを便宜的に記号を使って表記し、その記号に寄生容量等を接続した構成で等価回路を示している。この構造ではフローティング状態のＦＰ層を設けているが、コレクタ−ゲート間容量が大きくなる。以下その理由を説明する。
ＦＰ層があると、ゲート−ＦＰ層間の容量ＣｇｆとＦＰ層−ドリフト層間容量Ｃｆｄが帰還容量に加わり、コレクタ−ゲート間容量が増加してしまう。コレクタ−ゲート間容量Ｃｃｇが増加すると、ＩＧＢＴがオフする時のコレクタ電圧の急激な電圧変化（ｄｖ／ｄｔ）によりコレクタ−ゲート間容量Ｃｃｇを通して流れる寄生電流も増加し、この電流がゲート端子に流れ込んでＩＧＢＴが誤点弧する可能性がある。
そのため、一般にＩＧＢＴを使ったインバータではゲート端子に接続するゲート抵抗の値を小さくし、誤点弧を防いでいる。しかしながら、ゲート抵抗を小さくするとゲート電流が増加してしまい、容量の大きなゲート駆動回路を使わなければならなくなり、インバータが大きく、重くなる。
また、大きなノイズがＩＧＢＴのコレクタ−エミッタ間に入力されると、コレクタ−ゲート間容量Ｃｃｇを通って寄生電流がゲートに流れ込んでＩＧＢＴが誤動作する。このために、ノイズフィルターなどのノイズ対策用の部品が必要となり、部品点数が増えてインバータが大型化したり、重量が増加したり、あるいは製造コストが高くなる。
更に、上述のようにインバータが大型化すると、これを使った電気自動車システムなども車体が大きく、重くなり、航続距離が短くなったり、あるいは電気自動車の値段が高くなる。
一方、特開２００４−３９８３８号公報に記載された従来の装置では、図２（ｃ）に示すように、短絡抵抗２０６をＦＰ層１１５とエミッタ電極１０９との間に設けている。したがって、コレクタ−エミッタ間に急激に高い電圧が印加されると、誤動作を引き起こす寄生電流が、短絡抵抗２０７を通ってエミッタにバイパスされるためにゲートには流れ込まなくなり、誤動作を防止できる。
しかし、ホール電流が短絡抵抗２０６を通してエミッタ電極１０９に流れるために、ＦＰ層１１５をエミッタ電極１０９と絶縁した特開２０００−３０７１１６号公報に記載された従来の装置と比較してドリフト層１０３中のホール濃度が低くなりオン電圧が大きくなる。
これに対して本実施例では、図２（ａ）に示すように、絶縁膜１２１からなる容量をＦＰ層１１５とエミッタ電極１０９の間に設けている。したがって、コレクタ−エミッタ間に急激に高い電圧が印加されると、誤動作を引き起こす寄生電流が、容量２０６に充電されるためにゲートには流れ込まなくなり、誤動作を防止できる。
（実施例２）
図３に本実施例の半導体装置の上面図を示す。構造を解りやすく示すために、エミッタ電極１０９は省略している。また、絶縁膜１０７も省略し、コンタクトホールのみを破線で示している。図３中Ａ−Ａ′断面は図１に相当する。図３中Ｂ−Ｂ′断面を図４に示す。図３中Ｃ−Ｃ′断面を図５に示す。図３〜図５において、図１，図２と同じ構成要素には同一の符号を付けてある。
図３に本実施例の半導体装置の上面図を示す。構造を解りやすく示すために、エミッタ電極１０９は省略している。また、絶縁膜１０７も省略し、コンタクトホールのみを破線で示している。図３中Ａ−Ａ′断面は図１に相当する。図３中Ｂ−Ｂ′断面を図４に示す。図３中Ｃ−Ｃ′断面を図５に示す。図３〜図５において、図１，図２と同じ構成要素には同一の符号を付けてある。
図３において、３００はコンタクト、３０１はコンタクト、３０２はｐ導電型のウェル層、３０３はコンタクトである。本実施例の特徴は、ＦＰ層１１５のエミッタ電極１０９を絶縁膜１２１からなる容量およびこれに並列接続した抵抗で電気的に接続していることである。
ＦＰ層１１５は一般的に不純物の拡散により形成されある特定の抵抗を有する。この抵抗は多くの場合数十Ω〜数百Ωのシート抵抗値を有しており、これを短絡抵抗２０７として利用する。
本実施例の等価回路を図２（ｂ）に示す。ＦＰ層１１５とエミッタ電極１０９を並列接続された容量２０６と短絡抵抗２０７で電気的に接続している。これにより、ＩＧＢＴのオン／オフの遷移状態においては、図２（ｃ）に示す従来発明より短絡抵抗２０７の抵抗値を大きくしても同等のインピーダンスを得ることが出来るので、ゲートの電圧は同様に安定する。一方、定常状態においては、短絡抵抗２０７が大きいためにＦＰ層１１５とエミッタ電極１０９間のインピーダンスが、図２（ｃ）に示す従来発明より大きくなるために、ホールがよりドリフト層に蓄積されることからオン電圧はより小さくなる。
（実施例３）
図６は本実施例の回路図である。図６で図１から５と同じ構成要素には同一の符号を付けてある。図６において、１７００はゲート駆動回路、１７０１は入力端子、１７０２は入力端子、１７０３はＩＧＢＴ、１７０４はダイオード、１７０５乃至１７０７は出力端子である。本実施例の特徴は、インバータに実施例１から２で説明したＩＧＢＴを適用した点にある。
図６は本実施例の回路図である。図６で図１から５と同じ構成要素には同一の符号を付けてある。図６において、１７００はゲート駆動回路、１７０１は入力端子、１７０２は入力端子、１７０３はＩＧＢＴ、１７０４はダイオード、１７０５乃至１７０７は出力端子である。本実施例の特徴は、インバータに実施例１から２で説明したＩＧＢＴを適用した点にある。
本実施例に用いたＩＧＢＴはコレクタ−ゲート間容最が小さいためにｄｖ／ｄｔ誤点弧が起こりにくい。このため、ゲート電流を減らせ、ゲート駆動回路に容量の小さいものを使えるようになると言う効果がある。またゲート駆動回路を小型化できるため、インバータ装概の小型化や低価格化が可能となるという効果も有する。
（実施例４）
図７に本実施例を示す。図７において、１０００はバッテリー、１００１はインバータ、１００２はモーター、１００３は変速機、１００４は車輪、１００５はシャフトである。
図７に本実施例を示す。図７において、１０００はバッテリー、１００１はインバータ、１００２はモーター、１００３は変速機、１００４は車輪、１００５はシャフトである。
図７の動作を説明する。バッテリー１０００から供給される電力をインバータ１００１で制御し、モーター１００２を回転させる。モーター１００２の回転で発生した駆動力はシャフト１００５を介して変速機１００３に伝わる。変速機１００３で駆動力が左右の車輪に分配，変速され車輸が回転し、車体が移動する。
本実施例の特徴は、本発明のトレンチゲート型半導体装置を電気自動車のインバータ１００１に適用した点にある。本発明のトレンチゲート型半導体装置は、（１）ノイズに強くノイズフィルターを小さくできる、（２）ゲート電流が小さくゲートドライバーを小さくできるという特徴があり、電気自動車の小型・軽量化に効果がある。
また、軽くできると走行距離が伸び、電気代を節約できるという効果もある。更に、ノイズフィルター，ゲートドライバーを小さくすることで製造コストを減らすことができ、安価に電気自動車を提供できるようになるという効果もある。
本実施例では電気自動車を例に本発明によるトレンチゲート型半導体装置を適用した場合の効果を説明したが、もちろん電気自動車に限られるものではなく、インバータを搭載したものであれば同様の効果を得られる。
例えば、ハイブリッド車のように内燃機関とモーター・インバータの組み合わせシステムでも、上述した電気自動車の例と同様に、本発明によるトレンチゲート型半導体装置を適用すると、小型・軽量化による燃費向上，コスト低減などの効果を得られる。また同様に、鉄道車両などに適用しても効果を得ることができる。
１００ コレクタ電極
１０１ コレクタ層
１０２ バッファ層
１０３ ドリフト層
１０４ ベース層
１０５ ゲート電極
１０６ ゲート酸化膜
１０７ 絶縁膜
１０９ エミッタ電極
１１０ コンタクト層
１１１ エミッタ層
１１２ ゲート端子
１１４ エミッタ端子
１１５ フローティング層
１１６ コレクタ端子
１２１ 絶縁膜
１２２ 多結晶シリコン
２００，１７０３ ＩＧＢＴ
２０１ コレクタ−エミッタ間容量Ｃｃｅ
２０２ コレクタ−ゲート間容量Ｃｃｇ
２０３ ゲート−エミッタ間容量Ｃｇｅ
２０４ ＦＰ層−ドリフト層間容量Ｃｆｄ
２０５ ゲート−ＦＰ層間容量Ｃｇｆ
２０６ 容量
２０７ 短絡抵抗
３００，３０１，３０３ コンタクト
３０２ ｐ導電型のウェル層
１０００ バッテリー
１００１ インバータ
１００２ モーター
１００３ 変速機
１００４ 車輪
１００５ シャフト
１１００ 多結晶シリコンゲート配線
１１０１ ゲート配線
１１０２ フィールド酸化膜
１１０３ 多結晶シリコンダイオードの高濃度のｐ型不純物層（アノード層）
１１０４ 多結晶シリコンダイオードの低濃度のｎ型不純物層（カソード層）
１１０５ 多結晶シリコンダイオードの高濃度のｎ型不純物層（カソードコンタクト層）
１１０６ コンタクト層
１７００ ゲート駆動回路
１７０１，１７０２ 入力端子
１７０４ ダイオード
１７０５，１７０７ 出力端子
１０１ コレクタ層
１０２ バッファ層
１０３ ドリフト層
１０４ ベース層
１０５ ゲート電極
１０６ ゲート酸化膜
１０７ 絶縁膜
１０９ エミッタ電極
１１０ コンタクト層
１１１ エミッタ層
１１２ ゲート端子
１１４ エミッタ端子
１１５ フローティング層
１１６ コレクタ端子
１２１ 絶縁膜
１２２ 多結晶シリコン
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２０１ コレクタ−エミッタ間容量Ｃｃｅ
２０２ コレクタ−ゲート間容量Ｃｃｇ
２０３ ゲート−エミッタ間容量Ｃｇｅ
２０４ ＦＰ層−ドリフト層間容量Ｃｆｄ
２０５ ゲート−ＦＰ層間容量Ｃｇｆ
２０６ 容量
２０７ 短絡抵抗
３００，３０１，３０３ コンタクト
３０２ ｐ導電型のウェル層
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１００１ インバータ
１００２ モーター
１００３ 変速機
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１００５ シャフト
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１１０１ ゲート配線
１１０２ フィールド酸化膜
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１１０４ 多結晶シリコンダイオードの低濃度のｎ型不純物層（カソード層）
１１０５ 多結晶シリコンダイオードの高濃度のｎ型不純物層（カソードコンタクト層）
１１０６ コンタクト層
１７００ ゲート駆動回路
１７０１，１７０２ 入力端子
１７０４ ダイオード
１７０５，１７０７ 出力端子
Claims (4)
- 半導体基板上に形成された第１導電型の第１半導体層と、該第１半導体層と隣接する第２導電型の第２半導体層と、該第２半導体層と隣接する第１導電型の第３半導体層と、該第３半導体層の一主表面から該第３半導体層を貫き、該第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内において前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、前記第２領域における前記第３半導体層が、容量を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
- 前記容量が、前記第２領域における前記第３半導体層と前記第１主電極に接する多結晶シリコン層に挟まれた膜厚が１５００Å以下の酸化シリコン膜からなる絶縁層である請求項１に記載のトレンチゲート型半導体装置。
- 半導体基板上に形成された第１導電型の第１半導体層と、該第１半導体層と隣接する第２導電型の第２半導体層と、該第２半導体層と隣接する第１導電型の第３半導体層と、該第３半導体層の一主表面から該第３半導体層を貫き、該第２半導体層に達する複数の絶縁ゲートと、隣り合う前記絶縁ゲートの間に形成された領域であって、互いに隣接する第１領域及び第２領域と、前記第１領域における前記第３半導体層内において前記絶縁ゲートに接する第２導電型の第４半導体層と、前記第１領域において前記第３半導体層及び前記第４半導体層に電気的に接続する第１主電極と、前記第１半導体層に電気的に接続する第２主電極とを備え、前記２領域における前記第３半導体層が、並列の容量と抵抗を介して前記第１主電極に電気的に接続されていることを特徴とするトレンチゲート型半導体装置。
- 前記抵抗が少なくとも１００Ω以上である請求項３に記載のトレンチゲート型半導体装置。
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