JP2009182229A - 配線回路基板およびその製造方法 - Google Patents

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Abstract

【課題】放熱性が向上されるとともに電子部品の位置ずれを容易に確認することが可能な配線回路基板およびその製造方法を提供することである。
【解決手段】絶縁層１の一面の略中央部に長方形状の実装領域Ｓが設けられる。実装領域Ｓの内側から外側に延びるように複数の導体パターン２が形成される。
実装領域Ｓの周囲において、複数の導体パターン２を覆うようにカバー絶縁層４が形成される。実装領域Ｓに重なるように、絶縁層１上に電子部品５が実装される。絶縁層１の他面には金属層３が設けられる。金属層３には、実装領域Ｓの一対の長辺および一対の短辺に沿うように矩形の開口部３ａ〜３ｆが形成される。開口部３ａ〜３ｆは、絶縁層１を挟んで複数の導体パターン２の端子部２１の一部にそれぞれ対向する。
【選択図】図２

Description

本発明は、配線回路基板およびその製造方法に関する。
従来、ＬＳＩ（Large scale integration）等の電子部品をフィルム状の基板に実装する技術として、ＣＯＦ（chip on film）実装技術がある。一般的に、ＣＯＦ用の基板（以下、ＣＯＦ基板と呼ぶ）は、ポリイミドからなる絶縁層と銅からなる導体パターンとの２層構造を有する。導体パターンには端子部が形成される。導体パターンの端子部に電子部品の端子部（バンプ）がボンディングされる。
ところで、ＣＯＦ基板のファインピッチ化および電子部品の高性能化に伴い、駆動時の発熱量が多くなる。それにより、電子部品の誤動作等の不具合が発生することがある。そのため、放熱を十分に行うことが重要になる。そこで、ＣＯＦ基板の裏面（電子部品がボンディングされない側の面）に、放熱のための金属層を設けることが提案されている。
特開２００７−２７６８２号公報
例えば特許文献１に開示されるテープ配線基板では、チップ実装領域の下部において、ベースフィルムの下部面に金属層が形成されている。
図９は、金属層を備えた従来のＣＯＦ基板の模式的断面図である。図９のＣＯＦ基板２００においては、絶縁層３１の一面に複数の導体パターン３２が設けられ、他面に金属層３３が設けられている。複数の導体パターン３２の端子部には、電子部品３５のバンプ３５ａがボンディングされる。このような構成により、金属層３３を通して電子部品３５の熱が放散される。
ところで、電子部品３５の実装時には、複数の導体パターン３２に対して電子部品３５が位置ずれしていないか確認する必要がある。ＣＯＦ基板２００に金属層３３が設けられていない場合には、絶縁層３１の他面側から絶縁層３１を通して電子部品３５の位置ずれの有無を確認することが可能である。しかしながら、金属層３３が設けられている場合には、電子部品３５の位置ずれを確認することが困難である。
本発明の目的は、放熱性が向上されるとともに電子部品の位置ずれを容易に確認することが可能な配線回路基板およびその製造方法を提供することである。
（１）第１の発明に係る配線回路基板は、電子部品が実装される実装領域を有する配線回路基板であって、絶縁層と、絶縁層の一面に形成され、電子部品に電気的に接続されるべき端子部を有する導体パターンと、絶縁層の他面に形成され、開口部を有する金属層とを備え、開口部は、絶縁層を挟んで導体パターンの端子部に対向する金属層の領域に形成されたものである。
この配線回路基板においては、絶縁層の一面に形成された導体パターンの端子部に電子部品が接続される。電子部品の熱は、絶縁層の他面に形成された金属層を通して放散される。それにより、電子部品の誤動作の発生を防止することができる。
電子部品と導体パターンとの接続時には、金属層に形成された開口部から絶縁層を通して導体パターンの位置および電子部品の位置を視認することができる。それにより、導体パターンに対して電子部品が位置ずれしていないか否かを容易に確認することができる。その結果、導体パターンと電子部品との接続性を向上させることができるとともに、電子部品の実装作業を効率良く迅速に行うことができる。
（２）実装領域は矩形状を有し、導体パターンは、実装領域の一辺に垂直に交差して実装領域の内側から外側に延びる複数の第１の導体パターンと、実装領域の一辺に垂直な他辺に垂直に交差して実装領域の内側から外側に延びる複数の第２の導体パターンとを含み、端子部は、実装領域の内側における複数の第１の導体パターンの一端に設けられる複数の第１の端子部と、実装領域の内側における複数の第２の導体パターンの一端に設けられる複数の第２の端子部とを含み、開口部は、複数の第１の端子部のうち少なくとも１つに対向する金属層の領域に形成された第１の開口部と、複数の第２の端子部のうち少なくとも１つに対向する金属層の領域に形成された第２の開口部とを含んでもよい。
この場合、金属層の第１の開口部を通して第１の導体パターンの第１の端子部と電子部品との位置関係を確認することにより、実装領域の一辺に平行な方向における電子部品のずれの有無を確認することができる。
また、金属層の第２の開口部を通して第２の導体パターンの第２の端子部と電子部品との位置関係を確認することにより、実装領域の他辺に平行な方向における電子部品のずれの有無を確認することができる。さらに、第１または第２の端子部と電子部品との位置関係により、電子部品の傾きの有無を確認することができる。
これらにより、構成を複雑化させることなく、電子部品の位置ずれを正確に確認することができる。
（３）第２の発明に係る配線回路基板の製造方法は、電子部品が実装される実装領域を有する配線回路基板の製造方法であって、絶縁層の一面に、電子部品に電気的に接続されるべき端子部を有する導体パターンを形成する工程と、絶縁層の他面に、開口部を有する金属層を形成する工程とを備え、開口部は、絶縁層を挟んで導体パターンの端子部に対向する金属層の領域に形成されたものである。
この配線回路基板の製造方法においては、絶縁層の一面に導体パターンが形成され、絶縁層の他面に金属層が形成される。この場合、導体パターンに接続された電子部品の熱が、金属層を通して放散される。それにより、電子部品の誤動作の発生を防止することができる。
また、電子部品と導体パターンとの接続時には、金属層に形成された開口部から絶縁層を通して導体パターンの位置および電子部品の位置を視認することができる。それにより、導体パターンに対して電子部品が位置ずれしていないか否かを容易に確認することができる。その結果、導体パターンと電子部品との接続性を向上させることができるとともに、電子部品の実装作業を効率良く迅速に行うことができる。
本発明によれば、電子部品の熱が、絶縁層の他面に形成された金属層を通して放散される。それにより、電子部品の誤動作の発生が防止される。また、金属層に形成された開口部から絶縁層を通して導体パターンの位置および電子部品の位置を視認することができる。それにより、導体パターンに対して電子部品が位置ずれしていないか否かを容易に確認することができる。
以下、本発明の一実施の形態に係る配線回路基板およびその製造方法について図面を参照しながら説明する。なお、本実施の形態では、配線回路基板の一例としてＣＯＦ（chip on film）用の基板（以下、ＣＯＦ基板と呼ぶ）について説明する。
（１）構成
図１は本実施の形態に係るＣＯＦ基板の断面図であり、図２は本実施の形態に係るＣＯＦ基板の平面図である。なお、図２（ａ）は図１におけるＣＯＦ基板の上面を示し、図２（ｂ）は図１におけるＣＯＦ基板の下面を示す。また、図２（ａ）および図２（ｂ）のＡ−Ａ線断面が図１の断面に相当する。
図１および図２に示すように、ＣＯＦ基板１００は例えばポリイミドからなる絶縁層１を有する。絶縁層１の一面の略中央部には、長方形状の実装領域Ｓが設けられる。実装領域Ｓの内側から外側に延びるように複数の導体パターン２が形成される。
各導体パターン２の先端には端子部２１が設けられる。複数の端子部２１は、実装領域Ｓの内側において実装領域Ｓの一対の長辺および一対の短辺に沿うように配置される。複数の導体パターン２は、実装領域Ｓの一対の長辺および一対の短辺に垂直に交差して延びる。なお、複数の導体パターン２は、電気信号または電力を伝送するための配線パターンと、電気信号または電力を伝送しないダミーパターンとを含む。実装領域Ｓの周囲において、複数の導体パターン２を覆うようにカバー絶縁層４が形成される。
実装領域Ｓに重なるように、絶縁層１上に電子部品５（例えばＬＳＩ（Large scale integration））が実装される。具体的には、電子部品５の複数のバンプ５ａ（図１）が、複数の導体パターン２の端子部２１にボンディングされる。実装領域Ｓの形状は、平面視における電子部品５の形状と等しく設定される。すなわち、本例では長方形状の電子部品５が用いられる。複数のバンプ５ａは、複数の端子部２１に対応するように電子部品５の一対の長辺および一対の短辺に沿うように設けられる。
図２（ｂ）に示すように、絶縁層１の他面には例えば銅からなる金属層３が設けられる。この場合、電子部品５から発生する熱が絶縁層１を介して金属層３に伝達されて放散される。そのため、電子部品５およびその周囲に熱が滞留しないので、電子部品５の誤作動が発生することが防止される。
金属層３には、実装領域Ｓの一対の長辺および一対の短辺に沿うように矩形の開口部３ａ〜３ｆが形成される。本例では、実装領域Ｓの一方の長辺に沿うように開口部３ａ，３ｂが形成され、他方の長辺に沿うように開口部３ｃ，３ｄが形成される。また、実装領域Ｓの一方の短辺に沿うように開口部３ｅが形成され、他方の短辺に沿うように開口部３ｆが形成される。開口部３ａ〜３ｆは、絶縁層１を挟んで複数の導体パターン２の端子部２１の一部にそれぞれ対向する。
（２）開口部
本実施の形態のＣＯＦ基板１００においては、金属層３に形成された開口部３ａ〜３ｆを通して、電子部品５の位置ずれの有無を確認することができる。図３および図４を用いて、その詳細を説明する。
図３（ａ）は、図２（ｂ）の開口部３ａを通して見た導体パターン２の端子部２１および電子部品５のバンプ５ａを示す図であり、図３（ｂ）は、図２（ｂ）の開口部３ｅを通して見た導体パターン２の端子部２１および電子部品５のバンプ５ａを示す図である。
図３（ａ）および図３（ｂ）に示すように、開口部３ａ，３ｅを通して、導体パターン２の端子部２１の位置および電子部品５のバンプ５ａの位置を視認することができる。それにより、電子部品５の各バンプ５ａが、対応する導体パターン２の端子部２１に正確に接続されているか否かを容易かつ迅速に確認することができる。
次に、図４および図５を参照しながら電子部品５の位置ずれの確認方法についてより具体的に説明する。図４（ａ）および図５（ａ）には開口部３ａを通して見た導体パターン２の端子部２１および電子部品５のバンプ５ａ一部が拡大して示され、図４（ｂ）および図５（ｂ）には開口部３ｅを通して見た導体パターン２の端子部２１および電子部品５のバンプ５ａ一部が拡大して示される。
図４（ａ）に示すように、開口部３ａを通して見た場合に、バンプ５ａの中心線Ｌ１と端子部２１の中心線Ｌ２とが一致しているか否かにより、電子部品５の横方向（図中のＲ１方向）のずれを確認することができる。開口部３ａを通して見た場合にバンプ５ａの中心線Ｌ１と端子部２１の中心線Ｌ２とが一致していれば、電子部品５が横方向にずれていない。
また、図４（ｂ）に示すように、開口部３ｅを通して見た場合に、バンプ５ａの中心線Ｌ１と端子部２１の中心線Ｌ２とが一致しているか否かにより、電子部品５の縦方向（図中のＲ２方向）のずれを確認することができる。開口部３ｅを通して見た場合にバンプ５ａの中心線Ｌ１と端子部２１の中心線Ｌ２とが一致していれば、電子部品５が縦方向にずれていない。
また、図５（ａ）および図５（ｂ）に示すように、バンプ５ａの一辺と端子部２１の一辺とが平行であるか否かにより、電子部品５の回転方向のずれを確認することができる。バンプ５ａの一辺と端子部２１の一辺とが平行であれば（図５（ａ）および図５（ｂ）の角度θが０であれば）、電子部品５が回転方向にずれていない。
電子部品５が横方向、縦方向および回転方向のいずれにもずれていなければ、電子部品５がＣＯＦ基板１００上に正確に実装されている。一方、電子部品５が縦方向、横方向および回転方向のいずれかにずれていれば、電子部品５が位置ずれしている。
なお、図２（ｂ）の例では実装領域Ｓの一対の長辺に沿うように開口部３ａ〜３ｄが設けられ、一対の短辺に沿うように開口部３ｅ，３ｆが設けられるが、電子部品５の縦方向、横方向および回転方向のずれの確認が可能であれば、実装領域Ｓの一対の長辺のうちいずれか一方に沿うように１つの開口部が設けられ、実装領域Ｓの一対の短辺のうちいずれか一方に沿うように１つの開口部が設けられてもよい。例えば、開口部３ａ〜３ｄのうちいずれか１つのみが設けられ、開口部３ｅ，３ｆのうちいずれか一方のみが設けられてもよい。
ただし、電子部品５ａの縦方向、横方向および回転方向のずれを正確に確認するためには、少なくとも実装領域Ｓの一方の長辺および他方の長辺に沿うように２つの開口部を実装領域Ｓの中心部に関して対称に設け、実装領域Ｓの一対の短辺のうちいずれか一方に沿うように１つの開口部を設けることが好ましい。例えば、開口部３ａ〜３ｄのうち開口部３ａ，３ｄまたは開口部３ｂ，３ｃが設けられ、開口部３ｅ，３ｆのうちいずれか一方が設けられる。
開口部３ａ〜３ｆの形状は矩形に限らず、三角形状、または円形状の他の形状であってもよい。また、開口部３ａ〜３ｆの大きさは任意に設定してもよく、例えば実装領域Ｓの長辺または短辺に沿うようにスリット状の開口部を設けてもよい。
また、導体パターン２の配置等に応じて、金属層３の開口部の形状および配置等を適宜変更してもよい。
（３）製造方法
次に、本実施の形態に係るＣＯＦ基板１００の製造方法の一例を説明する。図６および図７は、本実施の形態に係るＣＯＦ基板１００の製造方法について説明するための工程断面図である。なお、図６および図７に示す断面は、図２のＢ−Ｂ線断面に相当する。
図６（ａ）に示すように、ポリイミドおよび銅からなる２層基材を用意する。この２層基材は、ＣＯＦ基板１００の絶縁層１および金属層３に相当する。
まず、絶縁層１の上面にスパッタリングにより金属薄膜（図示せず）を形成する。そして、図６（ｂ）に示すように、金属薄膜上に複数の導体パターン２（図１）の反転パターンを有するドライフィルムレジスト１２を形成する。複数の反転パターンは、ドライフィルムレジスト１２に露光および現像を行うことにより形成される。
次に、図６（ｃ）に示すように、絶縁層１の露出部分（金属薄膜の露出部分）に電解めっきにより複数の導体パターン２を形成する。そして、図６（ｄ）に示すように、ドライフィルムレジスト１２を剥離液によって除去するとともに、ドライフィルムレジスト１２下の金属薄膜の領域をエッチングにより除去する。
続いて、電子部品５との接続のための表面処理として、導体パターン２の表面に錫の無電解めっきを行う。その後、図７（ｅ）に示すように、導体パターン２の所定の領域を覆うようにカバー絶縁層４を形成する。
次に、図７（ｆ）に示すように、開口部３ａ〜３ｆを形成する領域を除いて金属層の下面にドライフィルムレジスト１３を形成する。そして、図７（ｇ）に示すように、露出する金属層３の部分をエッチングし、開口部３ａ〜３ｆを形成する。その後、図７（ｈ）に示すように、剥離液によってドライフィルムレジスト１３を除去する。このようにして、本実施の形態に係るＣＯＦ基板１００が完成する。
なお、ここでは導体パターン２をセミアディティブ法により形成する例を示したが、導体パターン２をサブトラクティブ法により形成してもよい。
（４）実施例および比較例
（４−１）実施例
次の条件でＣＯＦ基板１００を作製した。
絶縁層１の材料としてポリイミドを用い、導体層２および金属層３の材料として銅を用いた。また、絶縁層１の厚さを３５μｍをとし、金属層３の厚さを１５μｍとした。また、導体パターン２の端子部２１の幅を８μｍとし、隣接する端子部２１間の間隔を１２μｍとした。また、金属層３に正方形状の開口部３ａ〜３ｆを形成した。開口部３ａ〜３ｆの一辺の長さを１００μｍとした。また、電子部品５のバンプ５ａのサイズは１３μｍ×７５μｍであった。
（４−２）比較例
金属層３に開口部３ａ〜３ｆを形成しない点を除いて上記実施例と同様にＣＯＦ基板１００を作製した。
（４−３）評価
次の条件で電子部品５の実装作業を行った。
図８は、電子部品５の実装作業について説明するための模式図である。図８に示すように、複数のＣＯＦ基板１００が長尺状に延びるように一体的に形成され、方向Ｔ１に沿って搬送される。実装部Ｍ１において、１つのＣＯＦ基板１００がステージ１１上に載置される。その状態で、ツール１２が熱圧着によりステージ１１上のＣＯＦ基板１００に電子部品５を実装する。なお、実装時におけるツール１２の温度を４３０℃とし、ステージ１１の温度を１００℃とし、実装荷重を３０Ｎとした。
電子部品５の実装後、ＣＣＤカメラ１３を用いてＣＯＦ基板１００を金属層３側（下面側）から観察した。
その結果、実施例においては、金属層２の開口部３ａ〜３ｆを通して電子部品５の位置ずれを容易に確認することができた。そのため、効率よく迅速に電子部品５の実装作業を行うことができた。一方、比較例においては、電子部品５の位置ずれを確認することが困難であった。そのため、電子部品５の実装作業の効率が大幅に低下した。
（５）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
上記実施の形態では、ＣＯＦ基板１００が配線回路基板の例であり、実装領域の長辺が実装領域の一辺の例であり、実装領域の短辺が実装領域の他辺の例である。また、実装領域の長辺に交差する導体パターン２が第１の導体パターンの例であり、実装領域の長辺に沿うように配置される端子部２１が第１の端子部の例であり、実装領域の短辺に交差する導体パターン２が第２の導体パターンの例であり、実装領域の短辺に沿うように配置される端子部２１が第２の端子部の例である。また、開口部３ａ〜３ｆが第１の開口部の例であり、開口部３ｅ，３ｆが第２の開口部の例である。
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
（６）他の実施の形態
絶縁層１の材料は、ポリイミドに限らず、ポリエチレンテレフタレート、ポリエーテルニトリル、ポリエーテルスルフォン等の他の絶縁材料を用いてもよい。また、導体パターン２の材料は、銅に限らず、銅合金、金、アルミニウム等の他の金属材料を用いてもよい。
金属層３の材料は、銅に限らない。ただし、例えば銅、金、銀またはアルミニウム等の熱伝導率が高い金属を用いることが好ましい。
本発明は、フレキシブル配線回路基板、リジッド配線回路基板等の種々の配線回路基板に適用することができる。また、電子部品６０としては、ＬＳＩに限らず、コンデンサ等の他の電子部品を用いてもよい。
本発明は、電子部品が実装される種々の配線回路基板に有効に利用できる。
本実施の形態に係るＣＯＦ基板の断面図である。 本実施の形態に係るＣＯＦ基板の平面図である。 開口部を通して見た導体パターンの端子部および電子部品のバンプを示す図である。 開口部を通して見た導体パターンの端子部および電子部品のバンプの一部拡大図である。 開口部を通して見た導体パターンの端子部および電子部品のバンプの一部拡大図である。 本実施の形態に係るＣＯＦ基板の製造方法について説明するための工程断面図である。 本実施の形態に係るＣＯＦ基板の製造方法について説明するための工程断面図である。 電子部品の実装作業について説明するための模式図である。 金属層を備えた従来のＣＯＦ基板の模式的断面図である。
符号の説明
１，３１ 絶縁層
２，３２ 導体パターン
３，３３ 金属層
３ａ〜３ｆ 開口部
４ カバー絶縁層
５，３５ 電子部品
５ａ，３５ａ バンプ
２１ 端子部
Ｓ 実装領域
１００，２００ ＣＯＦ基板

Claims (3)

  1. 電子部品が実装される実装領域を有する配線回路基板であって、
    絶縁層と、
    前記絶縁層の一面に形成され、前記電子部品に電気的に接続されるべき端子部を有する導体パターンと、
    前記絶縁層の他面に形成され、開口部を有する金属層とを備え、
    前記開口部は、前記絶縁層を挟んで前記導体パターンの前記端子部に対向する前記金属層の領域に形成されたことを特徴とする配線回路基板。
  2. 前記実装領域は矩形状を有し、
    前記導体パターンは、
    前記実装領域の一辺に垂直に交差して前記実装領域の内側から外側に延びる複数の第１の導体パターンと、
    前記実装領域の前記一辺に垂直な他辺に垂直に交差して前記実装領域の内側から外側に延びる複数の第２の導体パターンとを含み、
    前記端子部は、
    前記実装領域の内側における前記複数の第１の導体パターンの一端に設けられる複数の第１の端子部と、
    前記実装領域の内側における前記複数の第２の導体パターンの一端に設けられる複数の第２の端子部とを含み、
    前記開口部は、前記複数の第１の端子部のうち少なくとも１つに対向する前記金属層の領域に形成された第１の開口部と、前記複数の第２の端子部のうち少なくとも１つに対向する前記金属層の領域に形成された第２の開口部とを含むことを特徴とする請求項１記載の配線回路基板。
  3. 電子部品が実装される実装領域を有する配線回路基板の製造方法であって、
    絶縁層の一面に、前記電子部品に電気的に接続されるべき端子部を有する導体パターンを形成する工程と、
    前記絶縁層の他面に、開口部を有する金属層を形成する工程とを備え、
    前記開口部は、前記絶縁層を挟んで前記導体パターンの前記端子部に対向する前記金属層の領域に形成されたことを特徴とする配線回路基板の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102546A (ja) * 2017-11-29 2019-06-24 シャープ株式会社 チップオンフィルム型半導体装置
CN110024494A (zh) * 2016-11-30 2019-07-16 日东电工株式会社 布线电路基板及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5528250B2 (ja) 2010-07-30 2014-06-25 日東電工株式会社 配線回路基板の製造方法
JP5829139B2 (ja) * 2012-02-03 2015-12-09 日東電工株式会社 配線回路基板およびその製造方法ならびに接続端子
JP6452001B2 (ja) * 2016-06-08 2019-01-16 株式会社村田製作所 電子装置、及び電子装置の製造方法
KR102430750B1 (ko) * 2019-08-22 2022-08-08 스템코 주식회사 회로 기판 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964099A (ja) * 1995-08-23 1997-03-07 Shinko Electric Ind Co Ltd 半導体装置及びその実装構造

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2875076B2 (ja) * 1990-11-29 1999-03-24 三井化学株式会社 フレキシブル配線基板
JP2808952B2 (ja) 1991-11-27 1998-10-08 日立電線株式会社 半導体素子搭載用基板
JP2000347207A (ja) * 1999-06-04 2000-12-15 Nec Corp 液晶表示装置及び液晶表示装置の製造方法
JP2001007460A (ja) 1999-06-17 2001-01-12 Iwaki Denshi Kk フレキシブル基板の認識マーク構造
JP3866058B2 (ja) * 2001-07-05 2007-01-10 シャープ株式会社 半導体装置、配線基板及びテープキャリア
JP4014591B2 (ja) * 2004-10-05 2007-11-28 シャープ株式会社 半導体装置および電子機器
KR20060126070A (ko) 2005-06-03 2006-12-07 삼성전자주식회사 구동 집적 회로칩 패키지 및 이를 구비한 표시 장치
KR100652519B1 (ko) 2005-07-18 2006-12-01 삼성전자주식회사 듀얼 금속층을 갖는 테이프 배선기판 및 그를 이용한 칩 온필름 패키지
JP2007134658A (ja) 2005-11-14 2007-05-31 Nitto Denko Corp 配線回路基板および配線回路基板を製造し電子部品を実装する方法
JP4779826B2 (ja) * 2006-06-29 2011-09-28 パナソニック株式会社 フレキシブルプリント基板

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0964099A (ja) * 1995-08-23 1997-03-07 Shinko Electric Ind Co Ltd 半導体装置及びその実装構造

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110024494A (zh) * 2016-11-30 2019-07-16 日东电工株式会社 布线电路基板及其制造方法
US11266024B2 (en) 2016-11-30 2022-03-01 Nitto Denko Corporation Wired circuit board and production method thereof
CN110024494B (zh) * 2016-11-30 2022-09-06 日东电工株式会社 布线电路基板及其制造方法
JP2019102546A (ja) * 2017-11-29 2019-06-24 シャープ株式会社 チップオンフィルム型半導体装置
JP7016147B2 (ja) 2017-11-29 2022-02-04 深▲セン▼通鋭微電子技術有限公司 チップオンフィルム型半導体装置

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