JP4308496B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP4308496B2
JP4308496B2 JP2002284713A JP2002284713A JP4308496B2 JP 4308496 B2 JP4308496 B2 JP 4308496B2 JP 2002284713 A JP2002284713 A JP 2002284713A JP 2002284713 A JP2002284713 A JP 2002284713A JP 4308496 B2 JP4308496 B2 JP 4308496B2
Authority
JP
Japan
Prior art keywords
region
group
insulating film
phosphorus
arsenic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002284713A
Other languages
English (en)
Other versions
JP2003324195A (ja
Inventor
富生 岩▲崎▼
典男 石塚
英生 三浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2002284713A priority Critical patent/JP4308496B2/ja
Priority to TW092100429A priority patent/TW587280B/zh
Priority to KR1020047011638A priority patent/KR100626293B1/ko
Priority to CNB038030489A priority patent/CN100361314C/zh
Priority to PCT/JP2003/001183 priority patent/WO2003075352A1/ja
Priority to US10/503,350 priority patent/US7141840B2/en
Publication of JP2003324195A publication Critical patent/JP2003324195A/ja
Application granted granted Critical
Publication of JP4308496B2 publication Critical patent/JP4308496B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【０００１】
【発明の属する技術分野】
【従来の技術】
半導体装置を製造する工程においては、シリコン基板の電気抵抗を低減するために、シリコン基板に不純物を注入して熱処理を行う必要がある。この際、シリコン基板内に転位などの結晶欠陥が発生する場合がある。
【特許文献１】
特開平3-139827号公報（第３図及びその説明）
【特許文献２】
特開平3-184346号公報（第１図及びその説明）
このような問題を解決する手段として、例えば公開特許公報の特開平3-139827号や特開平3-184346号に示されているように、原子半径の大きなひ素と原子半径の小さなリンをともに注入することによって、ひ素のみあるいはリンのみを注入する場合よりもひずみを低減する方法が提案されている。
【０００２】
【発明が解決しようとする課題】
しかし、構造の複雑化・極微細化が進んで拡散層が浅くなると、不純物導入に伴う転位等が生じると、それが電気的特性に及ぼす影響が大きなってくる。
そこで、本発明は、上記課題を解決して、信頼性の高い半導体装置及びその半導体装置の製造方法を提供することにある。
【０００３】
【課題を解決するための手段】
発明者らは、欠陥の発生による電気的特性への影響を抑制する手段を得るために鋭意研究を行った結果、本願発明の課題を解決するために、下記の構成を備えた半導体装置或はその製造方法を用いることが好ましいことを見出した。これにより、信頼性の高い半導体装置及び歩留まりの高い半導体装置の製造方法を提供するものである。
（１）半導体基板と、前記シリコン基板の一主面側に形成されたゲート絶縁膜と、前記ゲート絶縁膜に積層して形成されたゲート電極と、第一の元素であるリンおよび第二の元素であるひ素を含有する拡散層とを備え、第一の元素の最高濃度部の前記半導体基板表面からの深さが第二の元素の最高濃度部の深さ以下にある。前記第二の元素は、アンチモンを用いることも考えられる。第一の元素より重い元素を第二元素として選択する。または、第一の元素より拡散係数の大きい元素を第二元素として選択することが好ましい。また、第一の元素と第二の元素は、半導体基板の主構成元素（例えば、シリコン基板におけるシリコン）より一方は原子半径が大きく、他方は小さい。
具体的な構成の例としては、半導体基板と、前記半導体基板の一主面側に形成されたIII族元素の不純物を有する領域と、前記領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜に積層して形成されたゲート電極と、前記ゲート電極に対応して前記Ｐウエルに形成されたＶ族元素の不純物を含むソース或はドレインを有し、前記ソース或はドレインは、Ｖ族の第一の元素とＶ族の第二の元素とを備え、前記第一の元素と前記第二の元素の一方が前記半導体基板を構成する主構成元素より原子半径が大きく他方が前記主構成元素より原子半径が小さい元素であり、前記第一の元素の濃度が最も高くなる前記シリコン基板表面からの深さは、前記第二の元素の濃度が最も高くなる前記シリコン基板表面からの深さ以下になるよう形成され、前記第一の元素は前記第二の元素より軽いものであることができる。
【０００４】
または、前記第一の元素の濃度が最も高くなる領域の前記シリコン基板表面からの深さは、前記第二の元素の濃度が１０ ２６ 原子／ｍ ３ 以上になる領域の前記シリコン基板表面からの深さ以下になるようにすることも考えられる。或いは、前記第一の元素の濃度が１０ ２６ 原子／ｍ ３ 以上になる領域の前記シリコン基板表面からの深さは、前記第二の元素の濃度が１０ ２６ 原子／ｍ ３ 以上になる領域の前記シリコン基板表面からの深さ以下になるようにすることも考えられる。
（２）また、前記（１）に加えて、第二の元素の最高濃度部の前記半導体基板表面からの深さが35 nm以下である。
（３）または、或いは前記（１）或は（２）に加えて、第一の元素の最高濃度部の濃度と第二の元素の最高濃度部の濃度がともに１０ ２６ 原子／ｍ ３ 以上１０ ２７ 原子／ｍ ３ 以下である。（２）のような浅い拡散層領域などを形成する際に、電気抵抗を低くするために不純物濃度を１０ ２６ 原子／ｍ ３ 〜１０ ２７ 原子／ｍ ３ にまで高めることが好ましい。
（４）または、或いは前記（１）から（３）の少なくとも何れかに加えて、第一の元素であるリンをイオン注入する際の打込みエネルギーが、第二の元素であるひ素をイオン注入する際の打込みエネルギーの0.45倍以下にする。また、更に、ひ素をイオン注入する際の打込みエネルギーが8×10 − 15 J以下である。なお、前記第二の元素がアンチモンの場合は、リンをイオン注入する際の打込みエネルギーが、アンチモンをイオン注入する際の打込みエネルギーの0.5倍以下にする。また、更に、アンチモンをイオン注入する際の打込みエネルギーが7×10 − 15 J以下にする。
（５）また、前記（１）から（４）の少なくとも何れかに加えて、前記第二の元素が注入された後に前記第一の元素が注入される工程を有する。
（６）また、前記（１）から（５）の少なくとも何れかに加えて、前記第二の元素を有する領域の前記基板面に沿った方向の幅は、前記第一の元素を有する領域の前記基板面に沿った方向の幅より広いことを特徴とする。前記領域は、例えば、実質的に前記第一の元素或いは第二の元素を有する領域により規定することができる。一例としては、前記第一の元素の最高濃度深度以下の浅い深さの領域において、前記第一の元素の高濃度領域で挟まれる領域より前記第二の元素の高濃度領域で挟まれる領域の幅を比較することが考えられる。その深さは個別装置において考慮することができるが、一例としては、前記基板表面から５ｎｍの深さの領域において比較することが考えられる。
（７）または、半導体基板と、前記半導体基板の一主面側に形成されたIII族元素の不純物を有するｐウエル領域と、前記領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、前記ゲート電極に対応して形成されるＶ族元素の不純物を含むソース或はドレインと、を有し、前記ソース或はドレインは、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを備え、前記ソース或はドレインを横切る断面上には、前記Ｖ族の第一の元素を有する第一の領域が形成され、前記第一の領域の外側に前記Ｖ族の第二の元素を有する第二領域が形成され、前記第二の領域の外側に前記ｐウエル領域が形成されるように配置されることを特徴とする半導体装置である。
（８）また（７）において、前記第一の領域は１０ ２６ 原子／ｍ ３ 以上の濃度を有する前記Ｖ族の第一の元素を有し、前記第二の領域は１０ ２６ 原子／ｍ ３ 以上の濃度を有する前記Ｖ族の第二の元素を有し、前記ｐウエル領域は１０ ２６ 原子／ｍ ３ より小さい濃度を有することを特徴とするものである。
（９）また（７）において、前記第二の領域と前記ｐウエル領域との間に１０ ２６ 原子／ｍ ３ より小さい濃度を有する前記Ｖ族の第一の元素を有する領域を有することを特徴とするものである。
（１０）前記ｐウエル領域にゲート絶縁膜を形成する工程と、前記ゲート電極を形成する工程と、前記ソース或はドレインを形成する工程とを有し、前記ソース或はドレインを形成する工程は、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを用い、前記第二の元素を前記基板に導入する第二元素導入工程と、前記第二元素導入工程の後に前記第一の元素を前記基板に導入する第一元素導入工程を有し、前記第一元素導入工程では前記第二元素導入に用いたマスクを用いて前記元素の導入することを特徴とする半導体装置の製造方法である。
（１１）または、前記ｐウエル領域にゲート絶縁膜を形成する工程と、前記ゲート電極を形成する工程と、前記ソース或はドレインを形成する工程とを有し、前記ゲート電極をマスクとしてリンを有するＶ族の第一の元素を前記基板に導入する工程と、前記ゲート電極の側壁に絶縁膜を堆積する工程と、前記側壁の絶縁膜をマスクとして、ひ素或はアンチモンを有するＶ族の第二の元素を前記基板に導入する第二元素導入工程と前記第二元素導入工程の後に前記第一の元素を前記基板に導入する第一元素導入工程とを有することを特徴とする半導体装置の製造方法である。
（１２）半導体基板に前記ｐウエル領域と、前記ゲート絶縁膜と、前記ゲート電極と、前記ソース或はドレインと、を有し、前記ソース或はドレインに、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素と、を備える複数のトランジスタ回路を備え、
第一の前記トランジスタ回路は、前記ゲート電極は、前記ゲート絶縁膜の上に形成される第一電極層と、前記第一の電極層の上に絶縁層を介して、配線に連絡する第二の電極層を備え、前記ソース或はドレインは、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを備え、前記ソース或はドレインを横切る断面上には、前記Ｖ族の第一の元素を有する第一の領域が形成され、前記第一の領域の外側に前記Ｖ族の第二の元素を有する第二領域が形成され、前記第二の領域の外側に前記ｐウエル領域が形成され、第二の前記トランジスタ回路は、前記ゲート電極は、前記ゲート絶縁膜の上に形成され、配線に連絡する第一の電極層を備え、前記ソース或はドレインは、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを備え、前記ソース或はドレインを横切る断面上には、前記Ｖ族の第一の元素を有する第一の領域が形成され、前記第一の領域の外側に前記Ｖ族の第二の元素を有する第二領域が形成され、前記第二の領域の外側に前記ｐウエル領域が形成され、前記第二の領域と前記ｐウエル領域との間に前記Ｖ族の第一の元素を有する領域を有する。
【０００５】
【発明の実施の形態】
以下、本発明の実施の形態を図に示した実施例により詳細に説明する。
まず、本発明における第一の実施例である半導体装置とその製造方法図１(a)〜(e)に示す。本実施例では、まず、図１(a)に示すように、シリコン基板１の上に素子分離膜２、ゲート絶縁膜３、第一ゲート電極４、第二ゲート電極５を形成する。本図はIII族元素の不純物が拡散されたｐ型半導体或はｐウエル部分を拡大したものである。
【０００６】
次に図１(b)に示すように、例えば第二ゲート電極５をマスクとして不純物をイオン注入し、拡散層６、７を形成する。ここで、拡散層６、７の部分に示した破線は、不純物の最高濃度部を表す。また、この例では、拡散層６はソースに対応し、拡散層７はドレインに対応する。次の工程として、拡散層６、７の原子配列をより規則的にするために、例えば800℃以上の熱処理を実施する。この熱処理だけではなく後の工程でも熱処理を実施するので、不純物濃度分布が熱処理で大きく変化しないようにするために、拡散層６、７の不純物としては質量の重いひ素やアンチモンを使用する。または、拡散係数の観点から拡散係数の小さい同元素を用いる。ゲートの横方向の長さが130ｎｍ以下のデバイスでは、電気抵抗を低くたもつために、拡散層６、７の最高濃度部の不純物濃度として１０ ２６ 原子／ｍ ３ 〜１０ ２７ 原子／ｍ ３ であることが好ましい。なお、１０ ２７ 原子／ｍ ３ を超える濃度になると、結晶欠陥の発生は容易に抑制し難くなるので、上限としては１０ ２７ 原子／ｍ ３ であることが考えられる。
【０００７】
次の工程としては、図１(c)に示すように、絶縁膜側壁８、９と絶縁膜１０を成膜し、さらに、絶縁膜１０をエッチングすることによって、コンタクト孔１１を形成する。次に、電気抵抗をさらに低減するために、図１(d)に示すように、不純物をイオン注入して拡散層106、107を形成する。この後、図１(e)に示すように、コンタクト孔にプラグ１２を形成し接続する配線層１３と絶縁膜層１４を形成する。なお、プラグ１２の下には、コンタクト抵抗を低減するために、例えばシリサイド膜を形成してもよい。また、図示はしないが、この上に絶縁層、プラグ、配線層を形成する多層配線形成工程が続いていてもよく、配線層やプラグにはバリア層や接着層を接触して形成してもよい。図１(d)、図１(e)において、拡散層１０６、１０７の部分に示した実線は、不純物の最高濃度部を表す。この後、拡散層１０６、１０７の原子配列をより規則的にするために、例えば800℃以上の熱処理を実施する。前述したように、拡散層６、７の最高濃度部の不純物濃度として１０ ２６ 原子／ｍ ３ 〜１０ ２７ 原子／ｍ ３ が必要となるので、結晶欠陥が発生しやすくなる。そこで結晶欠陥の発生を抑制するために、拡散層１０６、１０７の不純物としては、リンを用いることが効果的である。これは、拡散層６、７の不純物として用いたひ素やアンチモンより質量が小さい。または、拡散係数が大きい。
【０００８】
また、拡散層６、７の不純物として用いたひ素やアンチモンの原子半径がシリコンよりも大きく、圧縮応力が発生するので、拡散層１０６、１０７には原子半径がシリコンよりも小さなリンを用いることによって、この圧縮応力を低減するためである。この応力低減の効果を引き出すためには、リンの最高濃度部の濃度としても、ひ素やアンチモンと同様に１０ ２６ 原子／ｍ ３ 〜１０ ２７ 原子／ｍ ３ の高濃度にすることが好ましい。また、結晶欠陥の発生を抑制するためには、リンの最高濃度部のシリコン基板表面からの深さがひ素の最高濃度部の深さ以下であることが必要となる。この理由は、ひ素やアンチモンの最高濃度部では大きな圧縮応力が発生しており、この部分を高濃度のリンが通過すると、通過する際に与えられるエネルギー（ダメージ）によって転位という熱処理では消失しにくい欠陥が発生してしまうためである。また、注入の順序は、ひ素またはアンチモンを注入後にリンを注入するような工程を有することが好ましい。この様子を図２に示す。図２では、図１(d)と違って拡散層１０６、１０７におけるリンの最高濃度部を示す実線が、拡散層６、７におけるひ素またはアンチモンの最高濃度部を示す破線よりも下側に位置しており、高濃度のリンがひ素またはアンチモンの最高濃度部を通過したことを示している。図２には、リンが通過する際のエネルギーにより発生した転位と呼ばれる結晶欠陥２０６、２０７が点線で示されている。この場合、リンの主に拡散した領域はひ素又はアンチモンが主に拡散した領域より小さくなっていることができる。また、このような転位の発生領域が基板表面から浅い領域になってくると、深い領域に転位が発生する場合に比べてトランジスタの電気特性への影響が大きいので、本実施例に示す対策が重要となってくる。
【０００９】
図２の場合のように結晶欠陥が発生してしまう場合の濃度分布の分子動力学解析例を図３示す。図３に示したひ素およびリンの最高濃度部の深さは、ひ素をイオン注入する際の打込みエネルギーが6.4×10 − 15 Jであり、リンをイオン注入する際の打込みエネルギーが4.8×10 − 15 Jである場合の値である。この場合にはリンの最高濃度部の深さがひ素の最高濃度部の深さよりも深く、高濃度のリンがひ素の最高濃度部を通過してダメージを与えるので、結晶欠陥を抑制する効果を得るのが容易ではない。
【００１０】
これに対して、ひ素をイオン注入する際の打込みエネルギーを6.4×10 − 15 Jにしたまま、リンの打込みエネルギーを2.88×10 − 15 Jにすると、図４に示すように、最高濃度部の深さを同じにできる。すなわち、リンの打込みエネルギーをひ素の打込みエネルギーの0.45倍にすると最高濃度部の深さを同じにできる。この場合には、ひ素の最高濃度部を高濃度のリンが通過してエネルギー（ダメージ）を与えるという現象を抑制でき、結晶欠陥の発生を抑制できる。また、リンの打込みエネルギーをひ素の打込みエネルギーの0.38倍にした場合の濃度分布を図５に示す。この場合には、リンの最高濃度部の深さはひ素の最高濃度部の深さよりも浅くなる。したがって、ひ素の最高濃度部を高濃度のリンが通過してダメージを与えることを抑制できるので、結晶欠陥の発生は抑制できる。しかし、打込みエネルギーの関係が図５と同じ場合でも、リンの濃度が１０ ２６ 原子／ｍ ３ よりも小さくなると、原子半径の大きなひ素が発生させた圧縮応力を原子半径の小さなリンが低減するという効果は得がたいので、熱処理を受けた際に結晶欠陥は発生しやすい。これに相当する例を図６に示す。図６のようにリンの最高濃度が１０ ２６ 原子／ｍ ３ よりも小さい場合には、リンの注入は、結晶欠陥を抑制する効果を持たない上に、電気抵抗を低くする効果を十分発揮し難い。
【００１１】
ひ素のかわりにアンチモンを用いた場合の例を図７に示す。図７は、アンチモンをイオン注入する際の打込みエネルギーが5.6×10 − 15 Jであり、リンをイオン注入する際の打込みエネルギーが2.8×10 − 15 Jである場合の濃度分布であり、この場合にはアンチモンとリンの最高濃度部の深さが一致する。すなわち、リンの打込みエネルギーをアンチモンの打込みエネルギーの0.5倍にすると最高濃度部の深さを同じにできる。この場合には、アンチモンの最高濃度部をリンが通過してダメージを与えるという現象を抑制でき、結晶欠陥の発生を抑制できる。
【００１２】
また、リンの打込みエネルギーをアンチモンの打込みエネルギーの0.43倍にした場合の濃度分布を図８に示す。この場合、リンの最高濃度部の深さは、アンチモンの最高濃度部の深さよりも浅くなるので、やはり、アンチモンの最高濃度部を高濃度のリンが通過してダメージを与えるという現象は起こらない。したがって、結晶欠陥の発生は抑制できる。しかし、リンの打込みエネルギーをアンチモンの打込みエネルギーの0.5倍より大きくすると、リンの最高濃度部の深さは、アンチモンの最高濃度部の深さよりも深くなるので、アンチモンの最高濃度部を高濃度のリンが通過してダメージを与えるため、結晶欠陥の発生を抑制し難い。なお、前記不純物はアンチモンを注入した後にリンを注入する工程を有するようにすることが好ましい。
【００１３】
結晶欠陥の発生を抑制する効果を得るためには、ひ素やアンチモンの最高濃度部の深さを35 nm以下とすることが好ましい。原子半径の大きなひ素やアンチモンが入り込むことで発生する圧縮応力は、最高濃度部の深さが深いほど大きくなり、35 nmを超えるとリンを注入する前の段階で結晶欠陥が発生してしまう。浅い領域で結晶欠陥が発生すると深い領域で結晶欠陥が発生した場合に比べて電気的特性への影響が大きくなる。特に、前記のように深く注入する元素であるひ素やアンチモンの最高濃度部が３５ｎｍ以下になるような薄い拡散層を有する半導体装置では、表面近傍に前記のような不純物導入に伴う結晶欠陥が形成されることを抑制することが電気特性低下を抑制する上で有効となる。また、例えば、より効果的には、前記ひ素あるいはアンチモンの濃度が最も高くなるよう意気の深さが２５ｎｍ以下となるような薄い拡散層を有する半導体装置に適用することができる。
【００１４】
分子動力学解析より得た打込みエネルギーと最高濃度部の深さの関係(図９)を用いると、最高濃度部の深さを35 nm以下にするためには、ひ素の打込みエネルギーを8×10 − 15 J以下、アンチモンの打込みエネルギーを７×10 − 15 J以下にすることが好ましい。
【００１５】
なお、拡散層６、７を形成するためのイオン注入の後、ボロンをゲート端部下のシリコン基板に注入する工程があってもよい。また、シリコン基板をｎ型やｐ型に変える目的やその他の目的で実施される低濃度(１０ ２６ 原子／ｍ ３ より小さい濃度)のイオン注入があっても、効果に影響を与えるものではない。これは、図３〜図７に示した濃度分布の最高濃度部付近のプロファイルに大きな影響を与えないためである。
【００１６】
本発明における第二の実施例である半導体装置とその製造方法を図１０(a) 〜図１０(e)に示す。本実施例の第一の実施例との主な違いは、拡散層１０６、１０７を形成する工程が、絶縁膜側壁８、９を形成する前にある点である。この場合、拡散層６、７と拡散層１０６、１０７の形成工程が連続的になるので、製造工程としては単純である。
【００１７】
本発明における第三の実施例である半導体装置として、図１１にSRAM (Static Random Access Memory)の主要部の断面図を示す。図１１は、図１２に示したSRAMの主要部の平面図において、A-Bで切断した断面図である。本実施例の構造は、拡散層を除いては、例えば公開特許公報の特開平１０−７９４４０号の図２、図３に示されている構造と同様である。本実施例の構造を図１１を用いて簡単に説明すると、例えばシリコン基板３０１に、p型ウェル３０３が形成され、この上にゲート絶縁膜３０７が形成される。この上に例えば多結晶シリコンからなるゲート電極３１０a、３１０bが形成され、このゲート電極をマスクとして最高濃度部付近のプロファイルに大きな影響を与えない低濃度(１０ ２６ 原子／ｍ ３ より小さい濃度)のリンがイオン注入され、拡散層１０６a、１０７a、１８８aが形成される。次に絶縁膜側壁３１３が形成され、この後、ゲート電極３１０a、３１０bと絶縁膜側壁３１３をマスクとして例えばひ素が注入されて拡散層６、７、８８が形成される。次に、例えば８００℃の熱処理が施され、その後、マスクとしては前記と全く同じもの、すなわちゲート電極３１０a、３１０bと絶縁膜側壁３１３を用いて、リンが注入されて拡散層１０６b、１０７b、１８８bが形成される。この際、拡散層６、７、８８と拡散層１０６a、１０７a、１８８a、１０６ｂ、１０７ｂ、１８８ｂを形成するひ素とリンの最高濃度、打ち込みエネルギーは、結晶欠陥防止効果のある第一の実施例で述べた範囲に設定する。また、拡散層１０６a、１０７a、１８８aのうちのいずれか、またはすべては無くても効果は得られる。また、拡散層１０６b、１０７b、１０８bを形成する前の熱処理は、無くても効果は得られる。また、第一の実施例に記載したように、拡散層１０６a、１０７a、１８８aにひ素を用い、拡散層６、７、８にリンを用い、拡散層１０６b、１０７b、１０８bは形成しないという構造であってもよい。この場合にも、ひ素とリンの最高濃度、打ち込みエネルギーは、結晶欠陥防止効果のある第一の実施例で述べた範囲に設定する。拡散層１０６b、１０７b、１８８bが形成された後は、絶縁層３１５が形成され、これに形成されたコンタクト孔３１６、３１９、３２８にコンタクトプラグ３２２、３３６が形成される。この上に配線層L1、L2、３２５、DL1、DL2と絶縁層３２３、３３７を含む多層配線層が形成される。
【００１８】
これにより、第一の実施例で説明した作用効果に加えて、効果的な浅い拡散層を形成できるので、素子の微細化を図ることができ、ＳＲＡＭの高速化を図ることができる。
【００１９】
本発明の第四の実施例である半導体装置として、図１３に不揮発性半導体記憶装置の主要部の断面図を示す。図１３は、図１４に示したフラッシュメモリの主要部の平面図において、A-Bで切断した断面図である。本実施例の構造を図１３を用いて簡単に説明すると、例えばシリコン基板４０１に、例えば酸化シリコンを主構成材料とする絶縁膜４０２が形成され、その上に例えば多結晶シリコンを主構成材料とする電極４０３、４０４、４０５が形成される。この上に、例えば酸化シリコンを主構成材料とする絶縁膜４０６と、例えば窒化シリコンを主構成材料とする絶縁膜４０７と、例えば酸化シリコンを主構成材料とする絶縁膜４０８が形成される。この上には、さらに、例えば多結晶シリコンを主構成材料とする電極４０９、ワード線４１０、４１１が形成される。次に電極４０９、ワード線４１０、４１１をマスクとして、ひ素がイオン注入され、拡散層４１２、４１３、４１４が形成される。その後、マスクとしては前記と全く同じもの、すなわち電極４０９、ワード線４１０、４１１を用いて、リンが注入されて拡散層４１５、４１６、４１７が形成される。
【００２０】
この上に例えば酸化シリコンを主構成材料とする絶縁膜４１８が形成され、さらにこの上にビット線４１９が形成される。この際、拡散層４１２、４１３、４１４と拡散層４１５、４１６、４１７を形成するひ素とリンの最高濃度、打ち込みエネルギーは、結晶欠陥防止効果のある第一の実施例で述べた範囲に設定する。また、第一の実施例で記載したように、拡散層４１５、４１６、４１７の形成は、絶縁膜４１８を形成した後でもよく、この場合には、電極４０９、ワード線４１０、４１１および絶縁膜４１８をマスクとして拡散層４１５、４１６、４１７を形成することになる。
【００２１】
フラッシュメモリのように半導体基板上に絶縁層を介して複数の電極が絶縁層を挟んで形成されている形態では複雑な応力状態下にあることが考えられるが、このように基板のシリコンより原子半径の大きい元素と小さい元素をともに備え、先に注入した元素の最高濃度領域を付きぬけて後に注入した元素の最高濃度領域が形成されることを抑制して形成し、欠陥の発生を防止することにより、装置の信頼性向上を図ることができる。
【００２２】
また、フラッシュメモリを混載したマイコンなどのように、フラッシュメモリや、ロジックなどを有する半導体装置においては、ロジックを構成するトランジスタでは、第三実施例の形態のように、ゲート電極をマスクとして濃度(１０ ２６ 原子／ｍ ３ より小さい濃度）のリンがイオン注入する工程の後に、高濃度のひ素を注入し、リンを注入する工程を有するように作り分けることが好ましい。
【００２３】
【発明の効果】
本発明によれば、信頼性の高い半導体装置及びその半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】本発明における第一の実施例である半導体装置とその製造方法を説明するための断面図である。
【図２】結晶欠陥の発生しやすい製造方法を説明するための断面図である。
【図３】結晶欠陥が発生しやすい不純物濃度分布を説明するためのグラフである。
【図４】本発明に係る、結晶欠陥の発生しにくいひ素濃度分布とリン濃度分布の例を説明するためのグラフである。
【図５】本発明に係る、結晶欠陥の発生しにくいひ素濃度分布とリン濃度分布の別の例を説明するためのグラフである。
【図６】ひ素濃度分布とリン濃度分布の比較例を説明するためのグラフである。
【図７】本発明に係る、結晶欠陥の発生しにくいアンチモン濃度分布とリン濃度分布の例を説明するためのグラフである。
【図８】本発明に係る、結晶欠陥の発生しにくいアンチモン濃度分布とリン濃度分布の別の例を説明するためのグラフである。
【図９】本発明に係る、打ち込みエネルギーと最高濃度部の深さの関係を示した図である。
【図１０】本発明における第二の実施例である半導体装置とその製造方法を説明するための断面図である。
【図１１】本発明における第三の実施例である半導体装置としてのSRAMの主要部の断面図である。
【図１２】本発明における第三の実施例である半導体装置としてのSRAMの主要部の平面図である。
【図１３】本発明における第四の実施例である半導体装置としてのフラッシュメモリの主要部の断面図である。
【図１４】本発明における第四の実施例である半導体装置としてのフラッシュメモリの主要部の平面図である。
【符号の説明】
１...シリコン基板、２...素子分離膜、３...ゲート絶縁膜、４...第一ゲート電極、５...第二ゲート電極、６、７...拡散層、７a、７b...ゲート絶縁膜、８、９...絶縁膜側壁、１０...絶縁膜、１１...コンタクト孔、１２...プラグ、１３...配線層、１４...絶縁層、１０６，１０７...拡散層、２０６，２０７...転位、８８，１８８a，１８８b，１０６a、１０６b、１０７a、１０７b...拡散層、３０１...基板、３０３...p型ウェル、３０４...n型ウェル、３０５...拡散層領域、３０６、３１０a、３１０b...ゲート電極、３１3...絶縁膜側壁、３１５...絶縁層、３１６、３１９、３２８...コンタクト孔、３２２、３３６...コンタクトプラグ、L1、L2、３２５、DL1、DL2...配線層、DL1、３２３、３３７...絶縁層、４０１...基板、４０２...絶縁膜、４０３、４０４、４０５...電極、４０６、４０７、４０８...絶縁膜、４０９...電極、４１０、４１１...ワード線、４１２、４１３、４１４、４１５、４１６、４１７...拡散層、４１８...絶縁膜、４１９...ビット線。

Claims (2)

  1. シリコン基板と、
    前記シリコン基板の一主面側に形成されたIII族元素の不純物を有するｐウエル領域と、
    前記領域の上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の上に形成されたゲート電極と、
    前記ゲート電極に対応して形成されるＶ族元素の不純物を含むソース或はドレインと、を有し、
    前記ソース或はドレインに、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素と、を備える複数のトランジスタ回路を備え、
    第一の前記トランジスタ回路は、
    前記ゲート電極は、前記ゲート絶縁膜の上に形成される第一の電極層と、前記第一の電極層の上に絶縁層を介して、配線に連絡する第二の電極層を備え、前記ソース或はドレインは、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを備え、
    前記ソース或はドレインを横切る断面上には、前記Ｖ族の第一の元素を有する第一の領域が形成され、前記第一の領域の外側に前記Ｖ族の第二の元素を有する第二の領域が形成され、前記第二の領域の外側に前記ｐウエル領域が形成され、
    第二の前記トランジスタ回路は、
    前記ゲート電極は、前記ゲート絶縁膜の上に形成され、配線に連絡する第一の電極層を備え、
    前記ソース或はドレインは、リンを有するＶ族の第一の元素とひ素或はアンチモンを有するＶ族の第二の元素とを備え、
    前記ソース或はドレインを横切る断面上には、前記Ｖ族の第一の元素を有する第一の領域が形成され、前記第一の領域の外側に前記Ｖ族の第二の元素を有する第二の領域が形成され、前記第二の領域の外側に前記ｐウエル領域が形成され、前記第二の領域と前記ｐウエル領域との間に前記Ｖ族の第一の元素を有する領域を有し、
    前記第一の領域は１０２６原子／ｍ３以上の濃度を有する前記Ｖ族の第一の元素を有し、前記第二の領域は１０２６原子／ｍ３以上の濃度を有する前記Ｖ族の第二の元素を有し、前記ｐウエル領域は１０２６原子／ｍ３より小さい濃度を有することを特徴とする半導体装置。
  2. シリコン基板に前記シリコン基板の一主面側に形成されたIII族元素の不純物を有するｐウエル領域にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜の上にゲート電極を形成する工程と、
    前記ゲート電極に対応してＶ族元素の不純物を含むソース或はドレインを形成する工程とを有し、
    前記ソース或はドレインを形成する工程は、
    前記ゲート電極をマスクとしてリンを有するＶ族の第一の元素を前記基板に導入し、前記第一の元素が１０２６原子／ｍ３より小さい濃度となるよう形成する工程と、
    前記ゲート電極の側壁に絶縁膜を堆積する工程と、
    前記側壁の絶縁膜をマスクとして、ひ素或はアンチモンを有するＶ族の第二の元素を前記基板に導入し、前記第二の元素が１０２６原子／ｍ３以上の濃度となるよう形成する第二元素導入工程と前記第二元素導入工程の後に前記第一の元素を前記基板に導入し、前記第一の元素が１０２６原子／ｍ３以上の濃度となるよう形成する第一元素導入工程とを有し、
    前記第二元素導入工程における前記第二の元素の打ち込みエネルギーは、前記第二の元素がひ素である場合には８×１０ −１５ Ｊ以下、前記第二の元素がアンチモンである場合には７×１０ −１５ Ｊ以下であり、前記第二元素導入工程の後に前記第一の元素を前記基板に導入する際の前記第一の元素の打ち込みエネルギーは、前記第二元素導入工程における前記第二の元素の打ち込みエネルギーの０．４５倍以下とすることを特徴とする半導体装置の製造方法。
JP2002284713A 2002-03-01 2002-09-30 半導体装置およびその製造方法 Expired - Fee Related JP4308496B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002284713A JP4308496B2 (ja) 2002-03-01 2002-09-30 半導体装置およびその製造方法
TW092100429A TW587280B (en) 2002-03-01 2003-01-09 Semiconductor device and production method therefor
KR1020047011638A KR100626293B1 (ko) 2002-03-01 2003-02-05 반도체장치 및 그 제조 방법
CNB038030489A CN100361314C (zh) 2002-03-01 2003-02-05 半导体装置及其制造方法
PCT/JP2003/001183 WO2003075352A1 (fr) 2002-03-01 2003-02-05 Dispositif semi-conducteur et procede de fabrication correspondant
US10/503,350 US7141840B2 (en) 2002-03-01 2003-02-05 Semiconductor device and production method therefor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002055174 2002-03-01
JP2002-55174 2002-03-01
JP2002284713A JP4308496B2 (ja) 2002-03-01 2002-09-30 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2003324195A JP2003324195A (ja) 2003-11-14
JP4308496B2 true JP4308496B2 (ja) 2009-08-05

Family

ID=27790929

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002284713A Expired - Fee Related JP4308496B2 (ja) 2002-03-01 2002-09-30 半導体装置およびその製造方法

Country Status (6)

Country Link
US (1) US7141840B2 (ja)
JP (1) JP4308496B2 (ja)
KR (1) KR100626293B1 (ja)
CN (1) CN100361314C (ja)
TW (1) TW587280B (ja)
WO (1) WO2003075352A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006186261A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
CN101192575B (zh) * 2006-11-28 2013-03-27 中芯国际集成电路制造(上海)有限公司 改善动态随机存储器pn结漏电流的方法
KR100900234B1 (ko) * 2007-08-24 2009-06-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2009182089A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置の製造方法
KR200486690Y1 (ko) 2018-02-05 2018-06-20 채장병 화력 조절 기능을 갖는 숯불구이기

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5457861A (en) 1977-10-17 1979-05-10 Hitachi Ltd Manufacture of semiconductor device
DE2917455A1 (de) * 1979-04-30 1980-11-13 Ibm Deutschland Verfahren zur vollstaendigen ausheilung von gitterdefekten in durch ionenimplantation von phosphor erzeugten n-leitenden zonen einer siliciumhalbleitervorrichtung und zugehoerige siliciumhalbleitervorrichtung
JPH07114264B2 (ja) * 1985-08-23 1995-12-06 株式会社日立製作所 半導体集積回路装置の製造方法
JPS6260263A (ja) 1985-09-10 1987-03-16 Seiko Epson Corp 半導体集積回路装置の製造方法
JPH03139827A (ja) 1989-10-25 1991-06-14 Katsuhiro Yokota 原子半径の異なる２種類以上の元素をイオン注入してシリコンに低抵抗層を形成する方法
TW297142B (ja) * 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
JPH0974176A (ja) 1995-06-28 1997-03-18 Mitsubishi Electric Corp 半導体装置
TW288200B (en) * 1995-06-28 1996-10-11 Mitsubishi Electric Corp Semiconductor device and process thereof
US6300206B1 (en) * 1997-09-19 2001-10-09 Hitachi, Ltd. Method for manufacturing semiconductor device
US6610564B2 (en) * 2000-03-03 2003-08-26 Shinichi Fukada Method of fabricating semiconductor device
JPH11186188A (ja) 1997-12-19 1999-07-09 Texas Instr Japan Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1625810A (zh) 2005-06-08
CN100361314C (zh) 2008-01-09
TW587280B (en) 2004-05-11
JP2003324195A (ja) 2003-11-14
WO2003075352A1 (fr) 2003-09-12
KR20040078143A (ko) 2004-09-08
TW200304174A (en) 2003-09-16
KR100626293B1 (ko) 2006-09-25
US7141840B2 (en) 2006-11-28
US20050079667A1 (en) 2005-04-14

Similar Documents

Publication Publication Date Title
US6147383A (en) LDD buried channel field effect semiconductor device and manufacturing method
US7858508B2 (en) Semiconductor device and method of manufacturing the same
US8883593B2 (en) Method of manufacturing a pillar-type vertical transistor
US20090189227A1 (en) Structures of sram bit cells
KR101214901B1 (ko) 다층 반도체 장치
KR100953336B1 (ko) 반도체 소자 및 그의 제조방법
JP4458442B2 (ja) Ｃｍｏｓトランジスタ及びその製造方法
US7737505B2 (en) Semiconductor device and method of forming the same
US7829418B2 (en) Semiconductor apparatus and method for fabricating the same
KR100675055B1 (ko) 저 접합 누설전류를 가지는 반도체 장치의 제조방법
US8003476B2 (en) Semiconductor device having a plurality of kinds of wells and manufacturing method thereof
US20040207024A1 (en) Semiconductor device with an STI structure which is capable of suppressing inverse narrow channel effect, and method of manufacturing the same
JP4308496B2 (ja) 半導体装置およびその製造方法
JP2007123439A (ja) 半導体装置及びその製造方法
JP2009141286A (ja) 半導体装置及び半導体装置の製造方法
KR100562303B1 (ko) 낮은 접합 커패시턴스를 갖는 모스 트랜지스터 및 그 제조방법
US6291327B1 (en) Optimization of S/D annealing to minimize S/D shorts in memory array
KR20040015898A (ko) 모스 트랜지스터의 제조 방법
US6734523B2 (en) Semiconductor device including a well divided into a plurality of parts by a trench
KR100875039B1 (ko) 반도체 소자의 제조 방법
JPS6251248A (ja) 半導体装置の製造方法
JP5168303B2 (ja) 複数種類のウエルを備えた半導体装置
KR100745930B1 (ko) 반도체 소자의 제조 방법
KR950001154B1 (ko) 수직구조 엘디디 모스전계효과 트랜지스터의 제조방법
JP2925936B2 (ja) 半導体記憶装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050114

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090105

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090317

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090414

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090501

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120515

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130515

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees