JP2009181095A - Substrate for electrooptical device, electrooptical device and electronic apparatus - Google Patents

Substrate for electrooptical device, electrooptical device and electronic apparatus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a substrate for electrooptical device capable of reliably preventing pads from being short-circuited with each other via a guard ring formed along an outer circumference of the substrate even when connecting a wiring substrate and pads with an anisotropic conductive material, to provide an electrooptical device, and to provide an electronic apparatus. <P>SOLUTION: The flexible printed circuit substrate 90 is connected to a pad formation region 12 of a first substrate 10 used for various kinds of electrooptical devices with an anisotropic conductive material 95. The guard ring 5 passes through a guard ring bypass region 1w of the opposite side to the edge part 1y with respect to the pad formation region 12 and is not formed in the edge region 1z. Therefore, even when a conductive particle 96 breaks through an insulation film 70 in the edge region 1z when connecting the flexible printed circuit substrate 90 to the first substrate 10, the guard ring 5 can be prevented from being short-circuited with a conductive pattern 91 of the flexible printed circuit substrate 90 via the anisotropic conductive material 95. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、液晶装置や有機エレクトロルミネッセンス（以下有機ＥＬ（Electro-Luminescence）装置などの電気光学装置に用いられる電気光学装置用基板、当該電気光学装置用基板を用いた電気光学装置、および当該電気光学装置を備えた電子機器に関するものである。   The present invention relates to an electro-optical device substrate used in an electro-optical device such as a liquid crystal device or an organic electroluminescence (hereinafter referred to as organic EL (Electro-Luminescence) device), an electro-optical device using the electro-optical device substrate, and the electro-optical device. The present invention relates to an electronic device including an optical device.

電気光学装置として代表的なものとしては、液晶装置や有機ＥＬ装置などが挙げられ、かかる電気光学装置に用いられる電気光学装置用基板は、製造工程の途中までは大型基板の状態であって、その最終段階でのスクライブ工程により、大型基板から切り出される。その際、ダイシングの機械的なダメージや静電気の影響が電気光学装置用基板の内側に形成された画素領域や駆動回路に及ばないように、大型基板において電気光学装置用基板として切り出される領域には、スクライブラインに沿って金属材料からなるガードリングが形成される。また、ガードリングは、切断面から侵入した水分が内側に侵入することを防止する機能も発揮する。   Typical examples of the electro-optical device include a liquid crystal device and an organic EL device. The substrate for the electro-optical device used in the electro-optical device is a large substrate until the middle of the manufacturing process, The large substrate is cut out by a scribing process at the final stage. At that time, in order to prevent the mechanical damage of dicing and the influence of static electricity from reaching the pixel area and the drive circuit formed inside the electro-optical device substrate, the region to be cut out as the electro-optical device substrate in the large substrate A guard ring made of a metal material is formed along the scribe line. The guard ring also exhibits a function of preventing moisture that has entered from the cut surface from entering the inside.

ここで、電気光学装置用基板には基板縁部に沿って複数のパッドが形成され、パッドにはフレキシブル配線基板（ＦＰＣ（Flexible Printed Circuit）基板）が接続される。このため、図１０（ａ）、（ｂ）に示すように、ガードリング５は、複数のパッド１０２が配列されたパッド形成領域１２と基板の縁部１ｙ（スクライブ工程での切断箇所）とに挟まれた縁領域１ｚを通るように形成される。図１０（ａ）、（ｂ）に示す電気光学装置用基板の基材は、例えば、単結晶シリコンなどのＰ型の半導体基板１であり、その表面には、半導体基板１よりも不純物濃度が高いＰ型のウェル領域１ｘが形成されている。また、半導体基板１の表面には素子分離用の厚いフィールド酸化膜１ｉ、および薄い二酸化シリコン膜２ｃが形成されている。フィールド酸化膜１ｉおよび二酸化シリコン膜２ｃの上には第１層間絶縁膜７１が形成され、第１層間絶縁膜７１の上には第１導電層６ｅ、６ｓが形成されている。第１導電層６ｅ、６ｓの上には第２層間絶縁膜７２が形成され、第２層間絶縁膜７２の上には第２導電層８ｅ、８ｓが形成されている。第２導電層８ｅ、８ｓの上には、窒化シリコン膜７３および二酸化シリコン膜７４からなる絶縁膜７０が形成されており、絶縁膜７０には開口部７０ｂが形成されている。   Here, a plurality of pads are formed along the edge of the substrate on the electro-optical device substrate, and a flexible wiring substrate (FPC (Flexible Printed Circuit) substrate) is connected to the pads. For this reason, as shown in FIGS. 10A and 10B, the guard ring 5 includes a pad forming region 12 in which a plurality of pads 102 are arranged and a substrate edge 1y (cut portion in the scribing process). It is formed so as to pass through the sandwiched edge region 1z. The base material of the electro-optical device substrate shown in FIGS. 10A and 10B is, for example, a P-type semiconductor substrate 1 such as single crystal silicon, and the surface has an impurity concentration higher than that of the semiconductor substrate 1. A high P-type well region 1x is formed. Further, on the surface of the semiconductor substrate 1, a thick field oxide film 1i for element isolation and a thin silicon dioxide film 2c are formed. A first interlayer insulating film 71 is formed on the field oxide film 1i and the silicon dioxide film 2c, and first conductive layers 6e and 6s are formed on the first interlayer insulating film 71. A second interlayer insulating film 72 is formed on the first conductive layers 6e and 6s, and second conductive layers 8e and 8s are formed on the second interlayer insulating film 72. An insulating film 70 made of a silicon nitride film 73 and a silicon dioxide film 74 is formed on the second conductive layers 8e and 8s, and an opening 70b is formed in the insulating film 70.

第２導電層８ｅは、第２層間絶縁膜７２に形成されたビアホール７２ｅを介して、配線としての第１導電層６ｅに電気的に接続されており、絶縁膜７０の開口部７０ｂから露出している部分がパッド１０２として利用される。第２導電層８ｓは、第２層間絶縁膜７２に形成されたビアホール７２ｓを介して第１導電層６ｓに接続されており、第１導電層６ｓは、第１層間絶縁膜７１および二酸化シリコン膜２ｃに形成されたビアホール７１ｓを介してＰ型のウェル領域１ｘに接続されている。ここで、第２導電層８ｓおよび第１導電層６ｓは、縁領域１ｚを通って半導体基板１の外周縁に沿って延在し、ガードリング５を構成している（特許文献１参照）。   The second conductive layer 8 e is electrically connected to the first conductive layer 6 e as a wiring through a via hole 72 e formed in the second interlayer insulating film 72, and is exposed from the opening 70 b of the insulating film 70. The part that is present is used as the pad 102. The second conductive layer 8s is connected to the first conductive layer 6s through a via hole 72s formed in the second interlayer insulating film 72. The first conductive layer 6s includes the first interlayer insulating film 71 and the silicon dioxide film. It is connected to the P-type well region 1x through a via hole 71s formed in 2c. Here, the second conductive layer 8 s and the first conductive layer 6 s extend along the outer peripheral edge of the semiconductor substrate 1 through the edge region 1 z and constitute the guard ring 5 (see Patent Document 1).

このように構成した電気光学装置用基板によれば、ガードリング５が厚い絶縁膜７０で覆われているので、樹脂基材９２上に導電パターン９１が形成されたフレキシブル配線基板９０をパッド１０２に接続する際の短絡を防止することができる。   According to the electro-optical device substrate configured as described above, since the guard ring 5 is covered with the thick insulating film 70, the flexible wiring substrate 90 in which the conductive pattern 91 is formed on the resin base material 92 is used as the pad 102. Short circuit when connecting can be prevented.

しかしながら、図１０（ｃ）に示すように、パッド１０２とフレキシブル配線基板９０とを接続する際、樹脂マトリクス９７中に導電粒子９６が分散されている異方性導電材９５を用いると、導電粒子９６が絶縁膜７０を突き破ってガードリング５と接続し、導電パターン９１同士、およびパッド１０２同士がガードリング５を介して短絡するという問題点がある。   However, as shown in FIG. 10C, when the anisotropic conductive material 95 in which the conductive particles 96 are dispersed in the resin matrix 97 is used when the pad 102 and the flexible wiring board 90 are connected, the conductive particles 96 breaks through the insulating film 70 and is connected to the guard ring 5, and the conductive patterns 91 and the pads 102 are short-circuited via the guard ring 5.

一方、ガードリング５を形成する際、縁領域１ｚに第２導電層８ｓを一切形成せずに第１導電層６ｓのみを形成し、縁領域１ｚから外れた位置で第１導電層６ｓと第２導電層８ｓとを接続した構成が提案されている（特許文献２参照）。
特開２０００−６６２４１号公報 特開平１−１５９５４号公報 On the other hand, when forming the guard ring 5, only the first conductive layer 6s is formed in the edge region 1z without forming the second conductive layer 8s, and the first conductive layer 6s and the first conductive layer 6s are separated from the edge region 1z. A configuration in which two conductive layers 8s are connected has been proposed (see Patent Document 2).
JP 2000-66241 A JP-A-1-15954

しかしながら、特許文献２に開示の構成のように、縁領域１ｚに第２導電層８ｓを形成せずに第１導電層６ｓのみを形成した場合でも、導電粒子９６が絶縁膜７０および第２層間絶縁膜７２を突き破って第１導電層６ｓに接続することがあり、パッド１０２同士がガードリング５を介して短絡することを完全に防止することができないという問題点がある。かといって、パッド形成領域１２の周辺にガードリング５を一切形成しない構造を採用すると、パッド形成領域１２に相当する広い領域にわたって、ガードリング５による保護を一切行なえない構造となってしまう。   However, even when only the first conductive layer 6s is formed in the edge region 1z without forming the second conductive layer 8s as in the configuration disclosed in Patent Document 2, the conductive particles 96 are not separated from the insulating film 70 and the second interlayer. There is a problem that the insulating film 72 may be pierced and connected to the first conductive layer 6 s, and it is impossible to completely prevent the pads 102 from being short-circuited via the guard ring 5. However, if a structure in which the guard ring 5 is not formed at all around the pad forming region 12 is employed, the guard ring 5 cannot be protected at all over a wide region corresponding to the pad forming region 12.

以上の問題点に鑑みて、本発明の課題は、配線基板とパッドとを異方性導電材で接続した場合でも、基板の外周縁に沿って形成したガードリングを介してパッド同士が短絡することを確実に防止することのできる電気光学装置用基板、電気光学装置および電子機器を提供することにある。   In view of the above problems, the problem of the present invention is that even when the wiring board and the pad are connected by an anisotropic conductive material, the pads are short-circuited via the guard ring formed along the outer peripheral edge of the board. It is an object of the present invention to provide an electro-optical device substrate, an electro-optical device, and an electronic apparatus that can reliably prevent this.

上記課題を解決するために、本発明では、画素電極および画素トランジスタを備えた画素が複数、配列された画素領域と、該画素領域と基板縁部とによって挟まれた領域で複数のパッドが前記基板縁部に沿って配列されたパッド形成領域とを基板上に備え、該基板上には、異方性導電材により前記複数のパッドの各々に電気的に接続された複数の導電パターンを備えた配線基板が接続された電気光学装置用基板であって、前記基板上には、前記パッド形成領域と前記画素領域とによって挟まれたガードリング迂回領域を通って前記基板の外周縁に沿って延在するガードリングが形成され、当該ガードリング迂回領域では、前記パッド形成領域から前記画素領域に向けて延在する配線が前記ガードリングと層間絶縁膜を介して交差していることを特徴とする。   In order to solve the above problems, in the present invention, a plurality of pixels each including a pixel electrode and a pixel transistor are arranged, and a plurality of pads are arranged in a region sandwiched between the pixel region and the substrate edge. A plurality of conductive patterns electrically connected to each of the plurality of pads by an anisotropic conductive material on the substrate. A substrate for an electro-optical device to which a wiring substrate is connected, and is disposed along the outer peripheral edge of the substrate through a guard ring bypass region sandwiched between the pad formation region and the pixel region on the substrate. An extending guard ring is formed, and in the guard ring bypass region, a wiring extending from the pad formation region to the pixel region intersects the guard ring via an interlayer insulating film. And features.

本発明では、基板の外周縁に沿ってガードリングを形成するにあたって、基板縁部の側では、ガードリングをパッド形成領域に対して当該基板縁部とは反対側に位置するガードリング迂回領域に通している。このため、配線基板とパッドとを異方性導電材で接続した際、パッド形成領域と基板縁部とに挟まれた縁領域で配線基板が異方性導電材を介して固定された場合でも、かかる縁領域にはガードリングが形成されていないので、導電粒子が絶縁膜などを突き破った場合でも、配線基板の導電パターン同士、およびパッド同士がガードリングを介して短絡するという事態が発生しない。また、パッド形成領域に対して基板縁部の側にはガードリングが形成されていないが、パッド形成領域に対して基板縁部とは反対側にはガードリングが形成されている。このため、大型基板から電気光学装置用基板を切り出す際、ダイシングの機械的なダメージや静電気の影響が電気光学装置用基板の内側に形成された画素領域や駆動回路に及ばない。また、ガードリングによって、切断面から侵入した水分が内側に侵入することを防止することもできる。   In the present invention, when the guard ring is formed along the outer peripheral edge of the substrate, the guard ring is formed on the side of the substrate edge in the guard ring bypass region located on the opposite side of the substrate edge with respect to the pad formation region. Through. For this reason, even when the wiring board and the pad are connected by an anisotropic conductive material, even when the wiring board is fixed via the anisotropic conductive material in the edge region sandwiched between the pad formation region and the substrate edge portion. In addition, since no guard ring is formed in the edge region, even when the conductive particles break through the insulating film, the conductive patterns of the wiring board and the pads are not short-circuited via the guard ring. . Further, a guard ring is not formed on the side of the substrate edge with respect to the pad formation region, but a guard ring is formed on the side opposite to the substrate edge with respect to the pad formation region. For this reason, when the electro-optical device substrate is cut out from the large substrate, the mechanical damage of dicing and the influence of static electricity do not reach the pixel region and the drive circuit formed inside the electro-optical device substrate. Further, the guard ring can prevent moisture that has entered from the cut surface from entering inside.

本発明では、前記基板上において、前記層間絶縁膜の下層側に形成された１乃至複数の導電層を第１導電層とし、前記層間絶縁膜の上層側に形成された１乃至複数の導電層を第２導電層としたとき、前記配線は、前記第２導電層により形成され、前記ガードリングは、前記第１導電層により形成された下層側導電層と、該下層側導電層に接続する前記第２導電層により形成された上層側導電層とを備え、前記ガードリングは、前記ガードリング迂回領域では、前記下層側導電層および前記上層側導電層のうち、上層側導電層が途切れて下層側導電層のみにより構成されている構成を採用することができる。このように構成すると、ガードリング迂回領域で、配線を構成する第２導電層と、ガードリングの下層側導電層とを層間絶縁膜を介して交差させることができる。   In the present invention, on the substrate, one or more conductive layers formed on the lower layer side of the interlayer insulating film are used as a first conductive layer, and one or more conductive layers formed on the upper layer side of the interlayer insulating film. Is the second conductive layer, the wiring is formed of the second conductive layer, and the guard ring is connected to the lower conductive layer formed of the first conductive layer and the lower conductive layer. An upper conductive layer formed by the second conductive layer, and the guard ring includes an upper conductive layer that is interrupted between the lower conductive layer and the upper conductive layer in the guard ring bypass region. The structure comprised only by the lower layer side conductive layer is employable. If comprised in this way, the 2nd conductive layer which comprises wiring, and the lower layer side conductive layer of a guard ring can be crossed via an interlayer insulation film in a guard ring detour area.

本発明において、前記基板上には、前記層間絶縁膜の下層側に形成された１乃至複数の導電層を第１導電層とし、前記層間絶縁膜の上層側に形成された１乃至複数の導電層を第２導電層としたとき、前記配線は、前記第１導電層により形成され、前記ガードリングは、前記第１導電層により形成された下層側導電層と、該下層側導電層に接続する前記第２導電層により形成された上層側導電層とを備え、前記ガードリングは、前記ガードリング迂回領域では、前記下層側導電層および前記上層側導電層のうち、下層側導電層が途切れて上層側導電層のみにより構成されている構成を採用してもよい。このように構成すると、ガードリング迂回領域で、配線を構成する第１導電層と、ガードリングの上層側導電層とを層間絶縁膜を介して交差させることができる。   In the present invention, on the substrate, one or more conductive layers formed on the lower layer side of the interlayer insulating film are defined as a first conductive layer, and one or more conductive layers formed on the upper layer side of the interlayer insulating film. When the layer is a second conductive layer, the wiring is formed by the first conductive layer, and the guard ring is connected to the lower conductive layer formed by the first conductive layer and the lower conductive layer An upper conductive layer formed by the second conductive layer, and the guard ring includes a lower conductive layer cut off of the lower conductive layer and the upper conductive layer in the guard ring bypass region. Alternatively, a configuration including only the upper conductive layer may be employed. If comprised in this way, the 1st conductive layer which comprises wiring and the upper-layer side conductive layer of a guard ring can be crossed via an interlayer insulation film in a guard ring detour area.

本発明において、前記パッドは、例えば、前記第２導電層により形成されている。このように構成すると、パッドを別工程で形成する必要がないので、少ない製造工程数で電気光学装置用基板を製造することができる。   In the present invention, the pad is formed of, for example, the second conductive layer. If comprised in this way, since it is not necessary to form a pad by another process, the board | substrate for electro-optical apparatuses can be manufactured with few manufacturing processes.

本発明において、前記第１導電層および前記第２導電層は各々、前記画素領域において電極および／または配線を構成していることが好ましい。このように構成すると、パッド、ガードリング、配線を形成する際、新たな導電層を追加する必要がないので、少ない製造工程数で電気光学装置用基板を製造することができる。   In the present invention, it is preferable that each of the first conductive layer and the second conductive layer constitutes an electrode and / or a wiring in the pixel region. With this configuration, it is not necessary to add a new conductive layer when forming the pad, guard ring, and wiring, so that the electro-optic device substrate can be manufactured with a small number of manufacturing steps.

本発明において、前記上層側導電層は、表面が絶縁膜により覆われている構成を採用することができる。この場合、前記絶縁膜では、前記上層側導電層の表面を直接覆う層が耐湿性絶縁膜であることが好ましい。このように構成すると、表面からの水分の侵入を耐湿性絶縁膜で防ぐことができる。また、ガードリングが耐湿性絶縁膜と直接、接する構造になるので、切断面から侵入した水分が内側に侵入することを防止することができる。   In the present invention, the upper conductive layer may have a surface covered with an insulating film. In this case, in the insulating film, the layer that directly covers the surface of the upper conductive layer is preferably a moisture-resistant insulating film. If comprised in this way, the penetration | invasion of the water | moisture content from the surface can be prevented with a moisture-resistant insulating film. Further, since the guard ring has a structure in direct contact with the moisture-resistant insulating film, it is possible to prevent moisture that has entered from the cut surface from entering inside.

本発明において、前記上層側導電層は、表面が絶縁膜から露出した状態にある構成を採用してもよい。本発明では、縁領域にはガードリングが形成されていないので、配線基板の導電パターン同士、およびパッド同士がガードリングを介して短絡するという事態が発生しない。従って、ガードリングの表面を絶縁膜で覆う必要がないので、その分、画素領域に余計な絶縁膜を形成する必要がない。それ故、画素領域での余計な光の反射や減衰を防止することができるので、品位の高い画像を表示することができる。   In the present invention, the upper conductive layer may adopt a configuration in which the surface is exposed from the insulating film. In the present invention, since no guard ring is formed in the edge region, a situation in which the conductive patterns of the wiring board and the pads are short-circuited via the guard ring does not occur. Therefore, since it is not necessary to cover the surface of the guard ring with an insulating film, it is not necessary to form an extra insulating film in the pixel region. Therefore, unnecessary reflection or attenuation of light in the pixel region can be prevented, and a high-quality image can be displayed.

本発明は、液晶装置、有機ＥＬ装置、デジタルライトプロセッシング装置（以下、ＤＬＰ（Digital Light Processing）装置という）などの電気光学装置に適用することができる。すなわち、これらの電気光学装置はいずれも、画素電極および画素トランジスタを備えた画素が複数、配列された画素領域と、基板縁部に沿って複数のパッドが配列されたパッド形成領域とを電気光学装置基板上に備えているので、配線基板とパッドとを異方性導電材で接続した場合でも、基板の外周縁に沿って形成したガードリングを介してパッド同士が短絡することを防止することができる。   The present invention can be applied to electro-optical devices such as liquid crystal devices, organic EL devices, and digital light processing devices (hereinafter referred to as DLP (Digital Light Processing) devices). In other words, each of these electro-optical devices includes an electro-optic device that includes a pixel region in which a plurality of pixels each including a pixel electrode and a pixel transistor are arranged, and a pad formation region in which a plurality of pads are arranged along the substrate edge. Since it is provided on the device substrate, even when the wiring substrate and the pad are connected by an anisotropic conductive material, the pads are prevented from being short-circuited via the guard ring formed along the outer peripheral edge of the substrate. Can do.

これらの電気光学装置を例えば液晶装置として構成する場合、本発明を適用した電気光学装置用基板と、該電気光学装置用基板に配置された基板との間に液晶が保持されている構成となる。また、電気光学装置を有機ＥＬ装置として構成する場合、本発明を適用した電気光学装置用基板では、前記画素電極上には有機ＥＬ素子用の機能層が形成されている構成となる。   When these electro-optical devices are configured as a liquid crystal device, for example, the liquid crystal is held between the electro-optical device substrate to which the present invention is applied and the substrate disposed on the electro-optical device substrate. . When the electro-optical device is configured as an organic EL device, the substrate for the electro-optical device to which the present invention is applied has a configuration in which a functional layer for an organic EL element is formed on the pixel electrode.

本発明を適用した電気光学装置は、携帯電話機あるいはモバイルコンピュータなどの電子機器において直視型の表示部などとして用いられる。また、本発明を適用した電気光学装置が液晶装置である場合、かかる電気光学装置は、投射型表示装置（電子機器）のライトバルブとして用いることもできる。   An electro-optical device to which the present invention is applied is used as a direct-view display unit or the like in an electronic apparatus such as a mobile phone or a mobile computer. When the electro-optical device to which the present invention is applied is a liquid crystal device, the electro-optical device can also be used as a light valve of a projection display device (electronic apparatus).

以下、本発明の実施の形態を説明する。以下の説明で参照する図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。また、以下の説明では、図１０を参照して説明した従来例との対応が分りやすいように、可能な限り、対応する部分には同一の符号を付して説明する。また、電界効果型トランジスタでは、印加する電圧によってソースとドレインが入れ替わるが、以下の説明では、説明の便宜上、画素電極が接続されている側をドレインとして説明する。   Embodiments of the present invention will be described below. In the drawings to be referred to in the following description, the scales of the layers and the members are different from each other in order to make the layers and the members large enough to be recognized on the drawings. Further, in the following description, as much as possible, corresponding parts are denoted by the same reference numerals so that the correspondence with the conventional example described with reference to FIG. 10 can be easily understood. In the field-effect transistor, the source and the drain are switched depending on the applied voltage, but in the following description, for convenience of explanation, the side to which the pixel electrode is connected will be described as the drain.

［実施の形態１］
（全体構成）
図１は、本発明の実施の形態１に係る電気光学装置（液晶装置）に用いた素子基板の電気的な構成を示すブロック図である。図２（ａ）、（ｂ）は各々、本発明の実施の形態１に係る電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。 [Embodiment 1]
(overall structure)
FIG. 1 is a block diagram showing an electrical configuration of an element substrate used in an electro-optical device (liquid crystal device) according to Embodiment 1 of the present invention. FIGS. 2A and 2B are plan views of the electro-optical device according to the first embodiment of the present invention as viewed from the side of the counter substrate together with each component formed thereon, and HH thereof. It is a cross-sectional view.

図１に示すように、本形態の電気光学装置１００は液晶装置であり、かかる電気光学装置１００に用いられる電気光学装置用基板（第１基板１０）の画素領域１０ｂには複数の画素１００ａがマトリクス状に形成されている。複数の画素１００ａの各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用の電界効果型トランジスタ３０ａ（画素トランジスタ）が形成されている。また、第１基板１０において、画素領域１０ｂの外側領域にはデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。ここで、データ線駆動回路１０１から延びたデータ線６ａは、電界効果型トランジスタ３０ａのソースに電気的に接続されており、データ線駆動回路１０１は、データ線６ａに画像信号を線順次で供給する。走査線駆動回路１０４から延びた走査線３ａは、電界効果型トランジスタ３０ａのゲートに電気的に接続されており、走査線駆動回路１０４は、走査線３ａに走査信号を順次排他的に供給する。画素電極９ａは、電界効果型トランジスタ３０ａのドレインに電気的に接続されており、電気光学装置１００では、電界効果型トランジスタ３０ａを一定期間だけそのオン状態とすることにより、データ線６ａから供給される画像信号を各画素１００ａの液晶容量５０ａに所定のタイミングで書き込む。   As shown in FIG. 1, the electro-optical device 100 of the present embodiment is a liquid crystal device, and a plurality of pixels 100 a are included in a pixel region 10 b of an electro-optical device substrate (first substrate 10) used in the electro-optical device 100. It is formed in a matrix. In each of the plurality of pixels 100a, a pixel electrode 9a and a field effect transistor 30a (pixel transistor) for pixel switching for controlling the pixel electrode 9a are formed. In the first substrate 10, a data line driving circuit 101 and a scanning line driving circuit 104 are formed in the outer region of the pixel region 10b. Here, the data line 6a extending from the data line driving circuit 101 is electrically connected to the source of the field effect transistor 30a, and the data line driving circuit 101 supplies image signals to the data line 6a in a line sequential manner. To do. The scanning line 3a extending from the scanning line driving circuit 104 is electrically connected to the gate of the field effect transistor 30a, and the scanning line driving circuit 104 sequentially supplies scanning signals to the scanning line 3a sequentially and exclusively. The pixel electrode 9a is electrically connected to the drain of the field effect transistor 30a. In the electro-optical device 100, the pixel electrode 9a is supplied from the data line 6a by turning on the field effect transistor 30a for a certain period. The image signal is written into the liquid crystal capacitor 50a of each pixel 100a at a predetermined timing.

液晶容量５０ａに書き込まれた所定レベルの画像信号は、第１基板１０に形成された画素電極９ａと、後述する対向基板の共通電極との間で一定期間保持される。画素電極９ａと共通電極との間には蓄積容量６０が形成されており、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置１００が実現される。本形態では、蓄積容量６０を構成するにあたって、走査線３ａと並行するように容量線３ｂが形成されているが、前段の走査線３ａとの間に蓄積容量６０が形成される場合もある。本形態では、電気光学装置１００として、ＴＮ（Twisted Nematic）モードあるいはＶＡＮ（Vertically Aligned Nematic）モードを採用した液晶装置を例に説明するが、ＦＦＳ（Fringe Field Switching）モードの液晶装置の場合、共通電極は、画素電極９ａと同様、第１基板１０上に形成される。   An image signal of a predetermined level written in the liquid crystal capacitor 50a is held for a certain period between a pixel electrode 9a formed on the first substrate 10 and a common electrode on a counter substrate described later. A storage capacitor 60 is formed between the pixel electrode 9a and the common electrode, and the voltage of the pixel electrode 9a is held, for example, for a time that is three orders of magnitude longer than the time when the source voltage is applied. As a result, the charge retention characteristic is improved, and the electro-optical device 100 capable of performing display with a high contrast ratio is realized. In this embodiment, when the storage capacitor 60 is configured, the capacitor line 3b is formed so as to be parallel to the scanning line 3a. However, the storage capacitor 60 may be formed between the previous scanning line 3a. In this embodiment, a liquid crystal device adopting a TN (Twisted Nematic) mode or a VAN (Vertically Aligned Nematic) mode will be described as an example of the electro-optical device 100. However, in the case of an FFS (Fringe Field Switching) mode liquid crystal device, The electrodes are formed on the first substrate 10 like the pixel electrodes 9a.

図２（ａ）、（ｂ）に示す電気光学装置１００は、反射型のアクティブマトリクス型液晶装置である。この電気光学装置１００では、素子基板としての第１基板１０（電気光学装置用基板）の上にシール材１０７が矩形枠状に設けられており、シール材１０７によって、第１基板１０は、対向基板としての第２基板２０と所定の隙間を介して貼り合わされている。第２基板２０とシール材１０７とは略同一の輪郭を備えており、シール材１０７で囲まれた領域内に液晶層５０が保持されている。なお、シール材１０７の角部分などには第１基板１０と第２基板２０との間で電気的な接続を行なうための基板間導通部（図示せず）が配置されている。また、図示を省略するが、シール材１０７は一部が途切れており、かかる途切れ部分を利用して、シール材１０７で囲まれた領域内に液晶を充填するとともに、液晶を充填後、途切れ部分は封止材で塞がれる。   The electro-optical device 100 shown in FIGS. 2A and 2B is a reflective active matrix liquid crystal device. In this electro-optical device 100, a sealing material 107 is provided in a rectangular frame shape on a first substrate 10 (electro-optical device substrate) as an element substrate, and the first substrate 10 is opposed to the sealing material 107. It is bonded to the second substrate 20 as a substrate through a predetermined gap. The second substrate 20 and the sealing material 107 have substantially the same contour, and the liquid crystal layer 50 is held in a region surrounded by the sealing material 107. In addition, an inter-substrate conducting portion (not shown) for electrical connection between the first substrate 10 and the second substrate 20 is disposed at a corner portion of the sealing material 107. Although illustration is omitted, a part of the sealing material 107 is cut off, and the cut-off part is used to fill the liquid crystal in the region surrounded by the sealing material 107, and after filling the liquid crystal, the cut-off part. Is closed with a sealing material.

第１基板１０において、画素領域１０ｂの外側領域には、データ線駆動回路１０１、および複数のパッド１０２が第１基板１０の一辺（縁部１ｙ）に沿って配列されており、図２（ｂ）に示すように、パッド形成領域１２から縁部１ｙを覆うように、外部回路との電気的な接続を行なうフレキシブル配線基板９０が接続されている。また、第１基板１０において、画素領域１０ｂの外側領域には、パッド１０２が配列された縁部１ｙに隣接する２辺に沿って走査線駆動回路１０４が形成されている。なお、第１基板１０には、プリチャージ回路や検査回路などの周辺回路が形成されることもある。詳しくは後述するが、第１基板１０には、画素電極９ａがマトリクス状に形成されており、かかる画素電極９ａの表面には配向膜（図示せず）が形成されている。   In the first substrate 10, a data line driving circuit 101 and a plurality of pads 102 are arranged along one side (edge 1 y) of the first substrate 10 in the outer region of the pixel region 10 b, and FIG. ), A flexible wiring board 90 for electrical connection with an external circuit is connected so as to cover the edge 1y from the pad forming region 12. In the first substrate 10, the scanning line driving circuit 104 is formed in the outer region of the pixel region 10 b along two sides adjacent to the edge 1 y where the pads 102 are arranged. Note that peripheral circuits such as a precharge circuit and an inspection circuit may be formed on the first substrate 10. As will be described in detail later, pixel electrodes 9a are formed in a matrix on the first substrate 10, and an alignment film (not shown) is formed on the surface of the pixel electrodes 9a.

第２基板２０には、データ線駆動回路１０１および走査線駆動回路１０４と対向する領域に遮光膜２３ｂが形成されており、かかる遮光膜２３ｂは、データ線駆動回路１０１および走査線駆動回路１０４に光が入射することを防止するともに、額縁としての機能を担っている。第２基板２０にはＩＴＯ（Indium Tin Oxide）膜からなる共通電極２１が形成され、画素電極９ａの表面には配向膜（図示せず）が形成されている。ここで、遮光膜２３ｂを共通電極２１と接続しておけば、遮光膜２３ｂを共通電極２１と同一の電位に保持することができる。第２基板２０には、第１基板１０の画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜（図示せず）が形成されることもあり、かかる遮光膜は、遮光膜２３ｂと同一の遮光材料から形成される。さらに、電気光学装置１００をカラー表示用の液晶装置として構成する場合、第２基板２０には、各色のカラーフィルタが形成される。   On the second substrate 20, a light shielding film 23 b is formed in a region facing the data line driving circuit 101 and the scanning line driving circuit 104. The light shielding film 23 b is formed on the data line driving circuit 101 and the scanning line driving circuit 104. While preventing light from entering, it functions as a frame. A common electrode 21 made of an ITO (Indium Tin Oxide) film is formed on the second substrate 20, and an alignment film (not shown) is formed on the surface of the pixel electrode 9a. Here, if the light shielding film 23 b is connected to the common electrode 21, the light shielding film 23 b can be held at the same potential as the common electrode 21. On the second substrate 20, a light shielding film (not shown) called a black matrix or black stripe may be formed in a region facing the vertical and horizontal boundary regions of the pixel electrode 9 a of the first substrate 10. The light shielding film is formed from the same light shielding material as the light shielding film 23b. Further, when the electro-optical device 100 is configured as a liquid crystal device for color display, color filters for each color are formed on the second substrate 20.

このような構成の電気光学装置１００を製造する際、第１基板１０および第２基板２０は、製造工程の途中までは大型基板の状態であって、大型基板の状態で貼り合せ工程や液晶充填工程を行なった後、スクライブ工程により、大型基板から切り出される。その際、ダイシングの機械的なダメージや静電気が第１基板１０の内側に形成された画素領域１０ｂや駆動回路（データ線駆動回路１０１および走査線駆動回路１０４）に及ばないように、大型基板において第１基板１０として切り出される領域には、スクライブラインに沿って金属材料からなるガードリング５が形成される。かかるガードリング５は、切断面から水分が内側に侵入することを防止する機能も発揮する。このため、電気光学装置１００に使用されている状態で、ガードリング５は、第１基板１０の外周縁に沿って延在していることになる。かかるガードリング５やパッド１０２の詳細な構成は、図４を参照して後述する。   When the electro-optical device 100 having such a configuration is manufactured, the first substrate 10 and the second substrate 20 are in the state of a large substrate until the middle of the manufacturing process, and the bonding process or liquid crystal filling is performed in the state of the large substrate. After performing the process, the large substrate is cut out by a scribing process. At that time, in a large-sized substrate, mechanical dicing damage and static electricity do not reach the pixel region 10b and the driving circuit (the data line driving circuit 101 and the scanning line driving circuit 104) formed inside the first substrate 10. In a region cut out as the first substrate 10, a guard ring 5 made of a metal material is formed along a scribe line. The guard ring 5 also exhibits a function of preventing moisture from entering inside from the cut surface. For this reason, the guard ring 5 extends along the outer peripheral edge of the first substrate 10 in a state where it is used in the electro-optical device 100. Detailed configurations of the guard ring 5 and the pad 102 will be described later with reference to FIG.

なお、本形態では、第１基板１０の基材として半導体基板１が用いられており、半導体基板１の裏面にガラスあるいはセラミック等からなる補強基板を接合して強度を高めた構造を採用することもある。   In this embodiment, the semiconductor substrate 1 is used as a base material of the first substrate 10, and a structure in which a reinforcing substrate made of glass or ceramic is bonded to the back surface of the semiconductor substrate 1 to increase the strength is adopted. There is also.

（画素の詳細な構成）
図３（ａ）、（ｂ）は各々、本発明の実施の形態１に係る電気光学装置１００の相隣接する画素１つ分の平面図、および画素１つ分の断面図である。なお、図３（ｂ）は図３（ａ）のＸ−Ｘ′線における断面図であり、図３（ａ）では、走査線３ａおよびそれと同時形成された導電膜は太い実線で示し、データ線６ａなどの第１導電層は太い一点鎖線で示し、ドレイン電極などの第２導電層は二点鎖線で示し、フィールド酸化膜の除去領域は短い点線で示し、画素電極９ａは長い点線で示してある。 (Detailed pixel configuration)
FIGS. 3A and 3B are a plan view of one adjacent pixel and a cross-sectional view of one pixel of the electro-optical device 100 according to Embodiment 1 of the present invention. 3B is a cross-sectional view taken along the line XX ′ in FIG. 3A. In FIG. 3A, the scanning line 3a and the conductive film formed simultaneously with the scanning line 3a are indicated by thick solid lines, and data The first conductive layer such as the line 6a is indicated by a thick dashed line, the second conductive layer such as the drain electrode is indicated by a two-dot chain line, the field oxide film removal region is indicated by a short dotted line, and the pixel electrode 9a is indicated by a long dotted line. It is.

図３（ａ）において、第１基板１０上には、データ線６ａと走査線３ａとの交差に対応して複数の画素１００ａがマトリクス状に配置され、複数の画素１００ａの各々に光反射性の画素電極９ａが形成されている。第１基板１０には、走査線３ａと並列して容量線３ｂが形成されている。   In FIG. 3A, on the first substrate 10, a plurality of pixels 100a are arranged in a matrix corresponding to the intersections of the data lines 6a and the scanning lines 3a, and each of the plurality of pixels 100a has light reflectivity. The pixel electrode 9a is formed. On the first substrate 10, a capacitor line 3b is formed in parallel with the scanning line 3a.

図３（ｂ）に示す第１基板１０では、その基材として、単結晶シリコンのようなＰ型の半導体基板１が用いられており、半導体基板１の表面には、半導体基板１より不純物濃度の高いＰ型のウェル領域１ｘが形成されている。ウェル領域１ｘは、複数の画素１００ａの各々に形成されている構成を採用できるが、本形態では、全ての画素１００ａに対して共通のウェル領域として形成されている。但し、画素領域１０ｂのウェル領域１ｘと、図１および図２を参照して説明したデータ線駆動回路１０１や走査線駆動回路１０４などが形成されているウェル領域とは必要に応じて分離して形成することもある。   In the first substrate 10 shown in FIG. 3B, a P-type semiconductor substrate 1 such as single crystal silicon is used as the base material, and the surface of the semiconductor substrate 1 has an impurity concentration higher than that of the semiconductor substrate 1. A high P-type well region 1x is formed. The well region 1x can employ a configuration formed in each of the plurality of pixels 100a. In this embodiment, the well region 1x is formed as a common well region for all the pixels 100a. However, the well region 1x in the pixel region 10b is separated from the well region in which the data line driving circuit 101, the scanning line driving circuit 104, and the like described with reference to FIGS. 1 and 2 are formed as necessary. Sometimes it forms.

半導体基板１の表面には、選択熱酸化により、厚さが５００〜７００ｎｍのＬＯＣＯＳ(Local Oxidation of Silicon)膜からなるフィールド酸化膜１ｇが形成されており、フィールド酸化膜１ｇには一画素につき２つの開口部１ｔ、１ｕが形成されている。一方の開口部１ｔにはゲート絶縁膜２ａが形成されており、ゲート絶縁膜２ａの上にはポリシリコンあるいはメタルシリサイド等からなる走査線３ａがゲート電極として通っている。ゲート絶縁膜２ａは、熱酸化によって形成された二酸化シリコン膜であり、厚さは４０〜８０ｎｍである。走査線３ａは、ポリシリコン膜により形成する場合には１００〜２００ｎｍの厚さに形成され、高融点金属のシリサイド膜により形成する場合には１００〜３００ｎｍの厚さに形成される。半導体基板１の表面において、走査線３ａの両側にはウェル領域１ｘよりも不純物濃度が高いＮ型ドープ領域からなるソース領域１ｆおよびドレイン領域１ｅが形成されており、それにより、図１を参照して説明した電界効果型トランジスタ３０ａが構成されている。ソース領域１ｆおよびドレイン領域１ｅは、走査線３ａをマスクとしてＮ型不純物をイオン打ち込みすることにより自己整合的に形成されている。   A field oxide film 1g made of a LOCOS (Local Oxidation of Silicon) film having a thickness of 500 to 700 nm is formed on the surface of the semiconductor substrate 1 by selective thermal oxidation. Two openings 1t and 1u are formed. A gate insulating film 2a is formed in one opening 1t, and a scanning line 3a made of polysilicon or metal silicide passes as a gate electrode on the gate insulating film 2a. The gate insulating film 2a is a silicon dioxide film formed by thermal oxidation and has a thickness of 40 to 80 nm. The scanning line 3a is formed to a thickness of 100 to 200 nm when formed of a polysilicon film, and is formed to a thickness of 100 to 300 nm when formed of a refractory metal silicide film. On the surface of the semiconductor substrate 1, a source region 1f and a drain region 1e made of an N-type doped region having an impurity concentration higher than that of the well region 1x are formed on both sides of the scanning line 3a. With reference to FIG. The field effect transistor 30a described above is configured. The source region 1f and the drain region 1e are formed in a self-aligned manner by ion implantation of N-type impurities using the scanning line 3a as a mask.

フィールド酸化膜１ｇに形成された他方の開口部１ｕの基板表面にはＰ型ドープ領域１ｈが形成されているとともに、このＰ型ドープ領域１ｈの表面には、熱酸化によりゲート絶縁膜２ａと同時形成された二酸化シリコン膜からなる誘電体膜２ｂが形成されている。誘電体膜２ｂの上には、ポリシリコンあるいはメタルシリサイド等からなる容量線３ｂが通っており、かかる容量線３ｂは、走査線３ａと同時形成されてなる。このようにして、容量線３ｂ、誘電体膜２ｂおよびＰ型ドープ領域１ｈによって蓄積容量６０が構成されている。   A P-type doped region 1h is formed on the substrate surface of the other opening 1u formed in the field oxide film 1g. The surface of the P-type doped region 1h is simultaneously formed with the gate insulating film 2a by thermal oxidation. A dielectric film 2b made of the formed silicon dioxide film is formed. A capacitor line 3b made of polysilicon, metal silicide, or the like passes through the dielectric film 2b. The capacitor line 3b is formed simultaneously with the scanning line 3a. In this way, the storage capacitor 60 is constituted by the capacitor line 3b, the dielectric film 2b, and the P-type doped region 1h.

走査線３ａ、容量線３ｂおよびフィールド酸化膜１ｇの上には第１層間絶縁膜７１が形成されており、第１層間絶縁膜７１上には、アルミニウムなどを主体とする金属膜（第１導電層）からなるデータ線６ａおよびドレイン電極６ｂが形成されている。データ線６ａおよびドレイン電極６ｂは各々、第１層間絶縁膜７１およびゲート絶縁膜２ａに形成されたビアホール７１ａ、７１ｂを介してソース領域１ｆおよびドレイン領域１ｅに電気的に接続されている。ドレイン電極６ｂは、第１層間絶縁膜７１およびゲート絶縁膜２ａに形成したビアホール７１ｃを介して蓄積容量６０を構成するＰ型ドープ領域１ｈにも電気的に接続されている。ビアホール７１ａ、７１ｂ、７１ｃは、同一の工程により同時形成される。データ線６ａおよびドレイン電極６ｂは同時形成された導電膜からなり、例えば、厚さが１０〜６０ｎｍのＴｉ膜（下層）、厚さが１００ｎｍ程度のＴｉＮ膜（中間層）、および厚さが３０〜６０ｎｍのＴｉ膜（上層）からなる積層膜により構成されている。   A first interlayer insulating film 71 is formed on the scanning line 3a, the capacitor line 3b, and the field oxide film 1g. A metal film (first conductive film) mainly composed of aluminum or the like is formed on the first interlayer insulating film 71. A data line 6a and a drain electrode 6b are formed. The data line 6a and the drain electrode 6b are electrically connected to the source region 1f and the drain region 1e through via holes 71a and 71b formed in the first interlayer insulating film 71 and the gate insulating film 2a, respectively. The drain electrode 6b is also electrically connected to the P-type doped region 1h constituting the storage capacitor 60 through the via hole 71c formed in the first interlayer insulating film 71 and the gate insulating film 2a. The via holes 71a, 71b, 71c are simultaneously formed by the same process. The data line 6a and the drain electrode 6b are made of a conductive film formed simultaneously. For example, a Ti film (lower layer) having a thickness of 10 to 60 nm, a TiN film (intermediate layer) having a thickness of about 100 nm, and a thickness of 30 are formed. It is composed of a laminated film composed of a Ti film (upper layer) of ˜60 nm.

データ線６ａおよびドレイン電極６ｂの上には第２層間絶縁膜７２が形成されている。第２層間絶縁膜７２は、例えばＬＴＯ（Low Temperature Oxide)からなる二酸化シリコン膜などの絶縁膜を形成後、ＳＯＧ（Spin On Glass）からなる平坦化膜を塗布、エッチバックなどの平坦化処理後、再びＬＴＯ等の絶縁膜を形成することにより構成される。   A second interlayer insulating film 72 is formed on the data line 6a and the drain electrode 6b. For the second interlayer insulating film 72, for example, an insulating film such as a silicon dioxide film made of LTO (Low Temperature Oxide) is formed, and then a planarizing film made of SOG (Spin On Glass) is applied, and after a flattening process such as etch back. It is configured by forming an insulating film such as LTO again.

第２層間絶縁膜７２の上には、アルミニウムなどを主体とする金属膜（第２導電層）からなる遮光膜８ａおよび中継電極８ｂが形成されており、中継電極８ｂは、第２層間絶縁膜７２に形成したビアホール７２ａを介してドレイン電極６ｂに電気的に接続されている。遮光膜８ａは、第２基板２０の側から入射した光が電界効果型トランジスタ３０ａに入射するのを防止する。中継電極８ｂは、ドレイン電極６ｂと重なる領域に島状に形成されている一方、遮光膜８ａは、中継電極８ｂとの間に隙間８ｎを介して中継電極８ｂの周りを囲むように形成されている。   A light shielding film 8a and a relay electrode 8b made of a metal film (second conductive layer) mainly made of aluminum or the like are formed on the second interlayer insulating film 72. The relay electrode 8b is formed of the second interlayer insulating film. 72 is electrically connected to the drain electrode 6 b through a via hole 72 a formed in the hole 72. The light shielding film 8a prevents light incident from the second substrate 20 side from entering the field effect transistor 30a. The relay electrode 8b is formed in an island shape in a region overlapping the drain electrode 6b, while the light shielding film 8a is formed so as to surround the relay electrode 8b with a gap 8n between the relay electrode 8b and the relay electrode 8b. Yes.

遮光膜８ａおよび中継電極８ｂの上方には、耐湿性絶縁膜としての窒化シリコン膜７３が１００〜５００ｎｍの厚さで形成され、その上にはＬＴＯからなる二酸化シリコン膜７４が形成されている。これらの窒化シリコン膜７３と二酸化シリコン膜７４とからなる絶縁膜７０は、第３層間絶縁膜として機能する。窒化シリコン膜７３および二酸化シリコン膜７４は各々、減圧ＣＶＤ法などにより形成される。絶縁膜７０の厚さは８００〜１２００ｎｍであり、絶縁膜７０の表面は、ＣＭＰ（化学的機械研磨）法などにより平坦化されている。なお、耐湿性絶縁膜としては、窒化シリコン膜７３に代えて、酸窒化シリコン膜を用いることもできる。   Above the light shielding film 8a and the relay electrode 8b, a silicon nitride film 73 as a moisture-resistant insulating film is formed with a thickness of 100 to 500 nm, and a silicon dioxide film 74 made of LTO is formed thereon. The insulating film 70 composed of the silicon nitride film 73 and the silicon dioxide film 74 functions as a third interlayer insulating film. The silicon nitride film 73 and the silicon dioxide film 74 are each formed by a low pressure CVD method or the like. The thickness of the insulating film 70 is 800 to 1200 nm, and the surface of the insulating film 70 is planarized by a CMP (Chemical Mechanical Polishing) method or the like. As the moisture resistant insulating film, a silicon oxynitride film can be used instead of the silicon nitride film 73.

絶縁膜７０の上には、アルミニウム膜などからなる光反射性の画素電極９ａが形成されており、絶縁膜７０において、画素電極９ａと中継電極８ｂとの重なり部分にはビアホール７０ａが形成されている。ビアホール７０ａの内部には、ＣＶＤ法などにより形成された導電膜が接続プラグ４ａとして埋め込まれており、画素電極９ａは、接続プラグ４ａを介して中継電極８ｂに電気的に接続されている。このようにして、画素電極９ａは、接続プラグ４ａ、中継電極８ｂ、ドレイン電極６ｂを介して、電界効果型トランジスタ３０ａのドレイン領域１ｅに電気的に接続されている。   A light-reflective pixel electrode 9a made of an aluminum film or the like is formed on the insulating film 70. In the insulating film 70, a via hole 70a is formed at an overlapping portion of the pixel electrode 9a and the relay electrode 8b. Yes. A conductive film formed by a CVD method or the like is embedded as a connection plug 4a inside the via hole 70a, and the pixel electrode 9a is electrically connected to the relay electrode 8b via the connection plug 4a. In this way, the pixel electrode 9a is electrically connected to the drain region 1e of the field effect transistor 30a via the connection plug 4a, the relay electrode 8b, and the drain electrode 6b.

（ガードリングおよびパッドの構成）
図４（ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１に係る電気光学装置１００に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図であり、図４（ｂ）、（ｃ）は各々、図４（ａ）のＡ２−Ａ２′断面図、および図４（ｂ）のＢ２−Ｂ２′断面図に相当する。なお、図４（ａ）には、多数のパッド１０２を４つのパッド１０２として簡略化して表してある。 (Configuration of guard ring and pad)
4A, 4B, and 4C are plan views schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device 100 according to Embodiment 1 of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge part of a board | substrate through, and the guard ring detour area | region formed between the pad formation area and the pixel area, FIGS. 4B and 4C are cross-sectional views schematically showing a state in which the first substrate is cut in a direction parallel to the edge, and FIGS. 4B and 4C are cross-sectional views taken along line A2-A2 ′ in FIG. This corresponds to the B2-B2 ′ sectional view of FIG. In FIG. 4A, a large number of pads 102 are simplified as four pads 102.

図４（ａ）に示すように、第１基板１０では、縁部１ｙ（スクイライブ工程での切断箇所）に沿って、複数のパッド１０２が配列されたパッド形成領域１２が形成されており、かかるパッド形成領域１２は、図１および図２（ａ）、（ｂ）に示すように、縁部１ｙと画素領域１０ｂとに挟まれた位置にある。また、パッド形成領域１２に対して縁部１ｙとは反対側において、画素領域１０ｂとパッド形成領域１２とによって挟まれた領域には、ガードリング迂回領域１ｗが形成されており、ガードリング５は、ガードリング迂回領域１ｗを通って第１基板１０の外周縁に沿って延在している。このため、ガードリング５は、パッド形成領域１２と縁部１ｙとに挟まれた縁領域１ｚには形成されていない。   As shown in FIG. 4A, in the first substrate 10, a pad forming region 12 in which a plurality of pads 102 are arranged is formed along the edge 1y (cut portion in the scribe process). The pad formation region 12 is located between the edge 1y and the pixel region 10b as shown in FIGS. 1 and 2A and 2B. A guard ring bypass region 1w is formed in a region sandwiched between the pixel region 10b and the pad forming region 12 on the side opposite to the edge 1y with respect to the pad forming region 12, and the guard ring 5 is , Extending along the outer peripheral edge of the first substrate 10 through the guard ring bypass region 1w. For this reason, the guard ring 5 is not formed in the edge region 1z sandwiched between the pad forming region 12 and the edge portion 1y.

このようなパッド１０２およびガードリング５を構成するにあたって、本形態では、図４（ｂ）、（ｃ）に示すように、半導体基板１の表面にはＰ型のウェル領域１ｘが形成され、半導体基板１の上には素子分離用の厚いフィールド酸化膜１ｉが形成されている。また、フィールド酸化膜１ｉにおいて、第１基板１０の縁部１ｙには開口部１ｅが形成され、ガードリング５の形成領域のうち、ガードリング迂回領域１ｗを除く領域には開口部１ｓが形成されている。かかる開口部１ｅ、１ｓにおいて、ウェル領域１ｘの表面には薄い二酸化シリコン膜２ｅ、２ｓが形成されている。二酸化シリコン膜２ｅ、２ｓは、図３（ｂ）を参照して説明したゲート絶縁膜２ａおよび誘電体膜２ｂと同時形成された熱酸化膜である。   In configuring the pad 102 and the guard ring 5, in this embodiment, as shown in FIGS. 4B and 4C, a P-type well region 1 x is formed on the surface of the semiconductor substrate 1, and the semiconductor A thick field oxide film 1 i for element isolation is formed on the substrate 1. In the field oxide film 1i, an opening 1e is formed in the edge 1y of the first substrate 10, and an opening 1s is formed in a region excluding the guard ring bypass region 1w in the formation region of the guard ring 5. ing. In the openings 1e and 1s, thin silicon dioxide films 2e and 2s are formed on the surface of the well region 1x. The silicon dioxide films 2e and 2s are thermal oxide films formed simultaneously with the gate insulating film 2a and the dielectric film 2b described with reference to FIG.

フィールド酸化膜１ｉおよび二酸化シリコン膜２ｅ、２ｓの上には第１層間絶縁膜７１が形成されており、第１層間絶縁膜７１の上には第１導電層６ｅ、６ｓが形成されている。第１導電層６ｅ、６ｓは、図３（ｂ）を参照して説明したデータ線６ａおよびドレイン電極６ｂと同時形成された導電膜である。第１導電層６ｅ、６ｓのうち、第１導電層６ｅはパッド形成領域１２に形成され、第１導電層６ｓは、下層側導電層として、ガードリング迂回領域１ｗも含めて、ガードリング５の形成領域全体にわたって形成されている。   A first interlayer insulating film 71 is formed on the field oxide film 1 i and the silicon dioxide films 2 e and 2 s, and first conductive layers 6 e and 6 s are formed on the first interlayer insulating film 71. The first conductive layers 6e and 6s are conductive films formed simultaneously with the data line 6a and the drain electrode 6b described with reference to FIG. Of the first conductive layers 6e and 6s, the first conductive layer 6e is formed in the pad formation region 12, and the first conductive layer 6s includes the guard ring bypass region 1w as a lower conductive layer and includes the guard ring detour region 1w. It is formed over the entire formation region.

第１導電層６ｅ、６ｓの上には第２層間絶縁膜７２が形成され、第２層間絶縁膜７２の上には第２導電層８ｅ、８ｓが形成されている。第２導電層８ｅ、８ｓは、図３（ｂ）に示す中継電極８ｂおよび遮光膜８ａと同時形成された導電膜である。   A second interlayer insulating film 72 is formed on the first conductive layers 6e and 6s, and second conductive layers 8e and 8s are formed on the second interlayer insulating film 72. The second conductive layers 8e and 8s are conductive films formed simultaneously with the relay electrode 8b and the light shielding film 8a shown in FIG.

第２導電層８ｅ、８ｓのうち、第２導電層８ｅはパッド形成領域１２からガードリング迂回領域１ｗを横切って画素領域１０ｂに向かう配線として形成されている。これに対して、第２導電層８ｓは、上層側導電層として、ガードリング５の形成領域の略全体にわたって形成されているが、ガードリング迂回領域１ｗには形成されておらず、途切れている。   Of the second conductive layers 8e and 8s, the second conductive layer 8e is formed as a wiring from the pad formation region 12 to the pixel region 10b across the guard ring bypass region 1w. In contrast, the second conductive layer 8s is formed as an upper conductive layer over substantially the entire formation region of the guard ring 5, but is not formed in the guard ring detour region 1w and is interrupted. .

第２導電層８ｅ、８ｓの上には、耐湿性絶縁膜としての窒化シリコン膜７３、および二酸化シリコン膜７４からなる絶縁膜７０が形成されており、絶縁膜７０には開口部７０ｂが形成されている。開口部７０ｂは、図３（ｂ）に示すビアヒール７０ａと同時形成された穴である。   On the second conductive layers 8e and 8s, an insulating film 70 made of a silicon nitride film 73 and a silicon dioxide film 74 as a moisture-resistant insulating film is formed, and an opening 70b is formed in the insulating film 70. ing. The opening 70b is a hole formed simultaneously with the via heel 70a shown in FIG.

このように構成した第１基板１０において、第２導電層８ｅは、第２層間絶縁膜７２に形成されたビアホール７２ｅを介して、第１導電層６ｅに電気的に接続されており、絶縁膜７０の開口部７０ｂから露出している部分がパッド１０２として利用される。   In the first substrate 10 configured as described above, the second conductive layer 8e is electrically connected to the first conductive layer 6e through the via hole 72e formed in the second interlayer insulating film 72, and the insulating film A portion exposed from the opening 70 b of the 70 is used as the pad 102.

第１導電層６ｓは、ガードリング迂回領域１ｗも含めて、ガードリング５の形成領域全体にわたって形成されており、第１層間絶縁膜７１および二酸化シリコン膜２ｓに形成されたビアホール７１ｓを介してＰ型のウェル領域１ｘに接続されている。これに対して、第２導電層８ｓは、ガードリング５の形成領域の略全体にわたって形成されているが、ガードリング迂回領域１ｗには形成されておらず、途切れている。但し、第２導電層８ｓは、第２層間絶縁膜７２に形成されたビアホール７２ｓを介して第１導電層６ｓに接続されている。   The first conductive layer 6 s is formed over the entire formation region of the guard ring 5 including the guard ring bypass region 1 w, and P is formed via the via hole 71 s formed in the first interlayer insulating film 71 and the silicon dioxide film 2 s. It is connected to the well region 1x of the mold. On the other hand, the second conductive layer 8s is formed over substantially the entire region where the guard ring 5 is formed, but is not formed in the guard ring bypass region 1w and is interrupted. However, the second conductive layer 8 s is connected to the first conductive layer 6 s through a via hole 72 s formed in the second interlayer insulating film 72.

ここで、ビアホール７１ｓは、ガードリング迂回領域１ｗには形成されていないが、ガードリング５の形成領域の略全体にわたって形成されている。また、ビアホール７２ｓも、ビアホール７１ｓと同様、ガードリング迂回領域１ｗには形成されていないが、ガードリング５の形成領域の略全体にわたって形成されている。言い換えると、ビアホール７２ｓは、第２導電層８ｓの形成領域の略全体にわたって形成されている。このため、第１導電層６ｓと第２導電層８ｓとは、ガードリング迂回領域１ｗを除く全ての領域でビアホール７２ｓを介して接続し、かつ、第１導電層６ｓとウェル領域１ｘとは、ガードリング迂回領域１ｗを除く全ての領域でビアホール７１ｓを介して接続している。   Here, the via hole 71s is not formed in the guard ring bypass region 1w, but is formed over substantially the entire region where the guard ring 5 is formed. Similarly to the via hole 71s, the via hole 72s is not formed in the guard ring bypass region 1w, but is formed over substantially the entire region where the guard ring 5 is formed. In other words, the via hole 72s is formed over substantially the entire formation region of the second conductive layer 8s. Therefore, the first conductive layer 6s and the second conductive layer 8s are connected via the via holes 72s in all regions except the guard ring bypass region 1w, and the first conductive layer 6s and the well region 1x are All areas except for the guard ring bypass area 1w are connected via via holes 71s.

このようにして、本形態では、第１導電層６ｓおよび第２導電層８ｓによってガードリング５が形成され、かかるガードリング５は、ガードリング迂回領域１ｗに第２導電層８ｓを備えていないが、第１導電層６ｓを備えている。このため、スクライブ工程により、大型基板から第１基板１０を切り出す際、ダイシングの機械的ダメージや静電気がガードリング５で止められ、第１基板１０の内側に形成された画素領域１０ｂや駆動回路（データ線駆動回路１０１および走査線駆動回路１０４）に及ばない。また、切断部分から侵入した水分はガードリング５で止められ、内側に侵入しない。それ故、侵入した水分によって、画素領域１０ｂに形成した電界効果型トランジスタ３０ａの劣化、画素電極９ａの劣化、駆動回路（データ線駆動回路１０１および走査線駆動回路１０４）の劣化、液晶層５０の劣化などが発生せず、かつ、層間剥離なども発生しない。   In this way, in this embodiment, the guard ring 5 is formed by the first conductive layer 6s and the second conductive layer 8s, and the guard ring 5 does not include the second conductive layer 8s in the guard ring detour region 1w. The first conductive layer 6s is provided. For this reason, when the first substrate 10 is cut out from the large substrate by the scribing process, mechanical damage and static electricity of dicing are stopped by the guard ring 5, and the pixel region 10 b and the driving circuit ( It does not reach the data line driving circuit 101 and the scanning line driving circuit 104). Moreover, the water | moisture content which penetrate | invaded from the cut part is stopped by the guard ring 5, and does not penetrate | invade inside. Therefore, due to the invaded moisture, the field effect transistor 30a formed in the pixel region 10b is deteriorated, the pixel electrode 9a is deteriorated, the drive circuits (the data line drive circuit 101 and the scan line drive circuit 104) are deteriorated, the liquid crystal layer 50 Degradation does not occur and delamination does not occur.

また、第２導電層８ｅは、パッド形成領域１２からガードリング迂回領域１ｗを横切って画素領域１０ｂに向かう配線として延在している一方、ガードリング５は、ガードリング迂回領域１ｗにおいて第２導電層８ｅ（配線）と交差する方向に延在している。それでも、ガードリング迂回領域１ｗにおいて、ガードリング５は、第２導電層８ｓが途切れて第１導電層６ｓのみにより形成されており、第１導電層６ｓと第２導電層８ｅは、第２層間絶縁膜７２を介して交差している。このため、パッド形成領域１２に対して縁部１ｙと反対側、すなわち、第２導電層８ｅ（配線）が延在している側にガードリング迂回領域１ｗを形成した場合でも、ガードリング５と、第２導電層８ｅとが短絡することがない。   The second conductive layer 8e extends as a wiring from the pad formation region 12 across the guard ring bypass region 1w to the pixel region 10b, while the guard ring 5 has a second conductive property in the guard ring bypass region 1w. It extends in a direction intersecting with the layer 8e (wiring). Still, in the guard ring bypass region 1w, the guard ring 5 is formed only by the first conductive layer 6s with the second conductive layer 8s being interrupted, and the first conductive layer 6s and the second conductive layer 8e are formed between the second interlayers. Crossing via the insulating film 72. For this reason, even when the guard ring bypass region 1w is formed on the side opposite to the edge 1y with respect to the pad forming region 12, that is, on the side where the second conductive layer 8e (wiring) extends, the guard ring 5 The second conductive layer 8e is not short-circuited.

（本形態の主な効果）
本形態の第１基板１０を電気光学装置１００に用いる際、パッド形成領域１２には、図４（ｂ）に示すように、フィルム状の異方性導電膜（Anisotropic Conductive Film）、あるいはペースト状の異方性導電剤からなる異方性導電材９５によりフレキシブル配線基板９０が接続される、フレキシブル配線基板９０には、樹脂基材９２上に、複数のパッド１０２の各々に電気的に接続される複数の導電パターン９１がパッド１０２およびその延長線と重なるように帯状に形成されている。異方性導電材９５では、樹脂マトリクス９７中に導電粒子９６が分散されている。従って、第１基板１０とフレキシブル配線基板９０との間に異方性導電材９５を挟んだ状態で、フレキシブル配線基板９０を加熱しながら第１基板１０を圧着すると、第１基板１０とフレキシブル配線基板９０は、異方性導電材９５の樹脂マトリクス９７により固定されるとともに、パッド１０２と導電パターン９１とが電気的に接続される。 (Main effects of this form)
When the first substrate 10 of this embodiment is used in the electro-optical device 100, the pad forming region 12 has a film-like anisotropic conductive film (Anisotropic Conductive Film) or a paste-like shape as shown in FIG. A flexible wiring board 90 is connected by an anisotropic conductive material 95 made of an anisotropic conductive agent. The flexible wiring board 90 is electrically connected to each of a plurality of pads 102 on a resin base material 92. A plurality of conductive patterns 91 are formed in a strip shape so as to overlap the pad 102 and its extension line. In the anisotropic conductive material 95, conductive particles 96 are dispersed in the resin matrix 97. Accordingly, when the first substrate 10 is crimped while heating the flexible wiring substrate 90 with the anisotropic conductive material 95 sandwiched between the first substrate 10 and the flexible wiring substrate 90, the first substrate 10 and the flexible wiring The substrate 90 is fixed by a resin matrix 97 of an anisotropic conductive material 95, and the pad 102 and the conductive pattern 91 are electrically connected.

ここで、フレキシブル配線基板９０は、パッド形成領域１２から第１基板１０の縁部１ｙに向けて延びるように配置され、縁領域１ｚでも、第１基板１０とフレキシブル配線基板９０とが異方性導電材９５で固定される。このため、フレキシブル配線基板９０は、第１基板１０に強固に接続されるので、フレキシブル配線基板９０が剥離するなどの問題が発生しない。   Here, the flexible wiring substrate 90 is disposed so as to extend from the pad forming region 12 toward the edge 1y of the first substrate 10, and the first substrate 10 and the flexible wiring substrate 90 are anisotropic in the edge region 1z. It is fixed with a conductive material 95. For this reason, the flexible wiring board 90 is firmly connected to the first substrate 10, so that a problem such as peeling of the flexible wiring board 90 does not occur.

また、ガードリング５は、パッド形成領域１２に対して縁部１ｙとは反対側のガードリング迂回領域１ｗを通っており、縁領域１ｚには形成されていない。このため、縁領域１ｚにおいて導電粒子９６が絶縁膜７０を突き破ることがあっても、ガードリング５とフレキシブル配線基板９０の導電パターン９１とが異方性導電材９５を介して短絡することがない。それ故、本形態によれば、フレキシブル配線基板９０とパッド１０２とを異方性導電材９５で接続したときでも、ガードリング５を介してパッド１０２同士が短絡することを確実に防止することができる。   Further, the guard ring 5 passes through the guard ring bypass region 1w on the side opposite to the edge 1y with respect to the pad forming region 12, and is not formed in the edge region 1z. Therefore, even if the conductive particles 96 break through the insulating film 70 in the edge region 1z, the guard ring 5 and the conductive pattern 91 of the flexible wiring board 90 are not short-circuited via the anisotropic conductive material 95. . Therefore, according to this embodiment, even when the flexible wiring board 90 and the pad 102 are connected by the anisotropic conductive material 95, it is possible to reliably prevent the pads 102 from being short-circuited via the guard ring 5. it can.

また、ガードリング迂回領域１ｗは、画素領域１０ｂとパッド形成領域１２とによって挟まれた領域にあり、第２導電層８ｅ（配線）は、ガードリング迂回領域１ｗを横切っているが、ガードリング迂回領域１ｗでは、ガードリング５の第２導電層８ｓが形成されておらず、第１導電層６ｓのみが形成されている。このため、ガードリング迂回領域１ｗにおいて、第２導電層８ｅと第１導電層６ｓとは第２層間絶縁膜７２を介して交差しているので、ガードリング迂回領域１ｗを画素領域１０ｂとパッド形成領域１２との間に配置しても、第２導電層８ｅとガードリング５とが短絡することを回避することができる。   The guard ring bypass region 1w is in a region sandwiched between the pixel region 10b and the pad formation region 12, and the second conductive layer 8e (wiring) crosses the guard ring bypass region 1w. In the region 1w, the second conductive layer 8s of the guard ring 5 is not formed, and only the first conductive layer 6s is formed. For this reason, in the guard ring bypass region 1w, the second conductive layer 8e and the first conductive layer 6s intersect with each other via the second interlayer insulating film 72. Therefore, the guard ring bypass region 1w is formed as a pad with the pixel region 10b. Even if the second conductive layer 8e and the guard ring 5 are disposed between the region 12 and the region 12, it is possible to avoid a short circuit.

また、第１基板１０の表面の大部分は窒化シリコン膜７４で覆われ、しかも、ガードリング迂回領域１ｗを除く全ての領域で第２導電層８ｓの表面は直接、窒化シリコン膜７４で覆われている。このため、第１基板１０では、表面側からは水分が侵入しにくく、第１基板１０の側面（スクライブされた面）から侵入した水分が内側に侵入することを防止することができる。   Further, most of the surface of the first substrate 10 is covered with the silicon nitride film 74, and the surface of the second conductive layer 8s is directly covered with the silicon nitride film 74 in all regions except the guard ring bypass region 1w. ing. For this reason, in the 1st board | substrate 10, a water | moisture content does not penetrate | invade easily from the surface side, and it can prevent that the water | moisture content which penetrate | invaded from the side surface (scribed surface) of the 1st board | substrate 10 penetrate | invades inside.

［実施の形態１の改良例］
図５（ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１の改良例に係る電気光学装置１００に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図であり、図５（ｂ）、（ｃ）は各々、図５（ａ）のＡ１−Ａ１′断面図、および図５（ｂ）のＢ１−Ｂ１′断面図に相当する。なお、本形態の基本的な構成は実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。 [Improvement of Embodiment 1]
5A, 5B, and 5C are plan views schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device 100 according to the improved example of the first embodiment of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of a board | substrate through a pad, and the guard ring detour area | region formed between a pad formation area and a pixel area | region. FIGS. 5B and 5C are cross-sectional views schematically showing a state in which the first substrate is cut in a direction parallel to the edge of the substrate. FIGS. 5B and 5C are cross-sectional views taken along line A1-A1 ′ in FIG. This corresponds to the cross-sectional view taken along the line B1-B1 'in FIG. Since the basic configuration of this embodiment is the same as that of Embodiment 1, common portions are denoted by the same reference numerals and description thereof is omitted.

図５（ａ）、（ｂ）、（ｃ）に示すように、本形態でも、実施の形態１と同様、ガードリング５は、パッド形成領域１２に対して縁部１ｙとは反対側のガードリング迂回領域１ｗを通っており、縁領域１ｚには形成されていない。このため、縁領域１ｚにおいて導電粒子９６が絶縁膜７０を突き破ることがあっても、ガードリング５とフレキシブル配線基板９０の導電パターン９１とが異方性導電材９５を介して短絡することがない。また、ガードリング迂回領域１ｗは、画素領域１０ｂとパッド形成領域１２とによって挟まれた領域にあり、第２導電層８ｅ（配線）は、ガードリング迂回領域１ｗを横切っているが、ガードリング迂回領域１ｗでは、ガードリング５の第２導電層８ｓが形成されておらず、第１導電層６ｓのみが形成されている。このため、ガードリング迂回領域１ｗにおいて、第２導電層８ｅと第１導電層６ｓとは第２層間絶縁膜７２を介して交差しているので、ガードリング迂回領域１ｗを画素領域１０ｂとパッド形成領域１２との間に配置しても、第２導電層８ｅとガードリング５とが短絡することを回避することができる。   As shown in FIGS. 5A, 5 </ b> B, and 5 </ b> C, in this embodiment as well, in the same manner as in the first embodiment, the guard ring 5 is a guard on the side opposite to the edge 1 y with respect to the pad forming region 12. It passes through the ring bypass area 1w and is not formed in the edge area 1z. Therefore, even if the conductive particles 96 break through the insulating film 70 in the edge region 1z, the guard ring 5 and the conductive pattern 91 of the flexible wiring board 90 are not short-circuited via the anisotropic conductive material 95. . The guard ring bypass region 1w is in a region sandwiched between the pixel region 10b and the pad formation region 12, and the second conductive layer 8e (wiring) crosses the guard ring bypass region 1w. In the region 1w, the second conductive layer 8s of the guard ring 5 is not formed, and only the first conductive layer 6s is formed. For this reason, in the guard ring bypass region 1w, the second conductive layer 8e and the first conductive layer 6s intersect with each other via the second interlayer insulating film 72. Therefore, the guard ring bypass region 1w is formed as a pad with the pixel region 10b. Even if the second conductive layer 8e and the guard ring 5 are disposed between the region 12 and the region 12, it is possible to avoid a short circuit.

本形態では、実施の形態１と違って、ビアホール７１ｓは、ガードリング迂回領域１ｗも含めて、ガードリング５の形成領域の全体にわたって形成されている。このため、ガードリング迂回領域１ｗでも、第１導電層６ｓはビアホール７１ｓを介して半導体基板１のウェル領域１ｘに接続している。このため、本形態によれば、ガードリング迂回領域１ｗでも、侵入した水分がガードリング５の内側に侵入することを確実に防止することができる。その他の構成は、実施の形態１と同様であるため、説明を省略する。   In the present embodiment, unlike the first embodiment, the via hole 71s is formed over the entire formation region of the guard ring 5 including the guard ring bypass region 1w. Therefore, also in the guard ring bypass region 1w, the first conductive layer 6s is connected to the well region 1x of the semiconductor substrate 1 through the via hole 71s. For this reason, according to the present embodiment, it is possible to reliably prevent the invading moisture from entering the inside of the guard ring 5 even in the guard ring bypass region 1w. Since other configurations are the same as those of the first embodiment, description thereof is omitted.

［実施の形態２］
図６（ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２に係る電気光学装置１００に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図であり、図６（ｂ）、（ｃ）は各々、図６（ａ）のＡ３−Ａ３′断面図、および図６（ｂ）のＢ３−Ｂ３′断面図に相当する。なお、本形態の基本的な構成は実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。 [Embodiment 2]
6A, 6B, and 6C are plan views schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device 100 according to Embodiment 2 of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of a board | substrate through, and the guard ring detour area | region formed between the pad formation area and the pixel area, FIG. 6B is a cross-sectional view schematically showing a state in which the first substrate is cut in a direction parallel to the edge, and FIGS. 6B and 6C are cross-sectional views taken along line A3-A3 ′ in FIG. This corresponds to the B3-B3 ′ sectional view of FIG. Since the basic configuration of this embodiment is the same as that of Embodiment 1, common portions are denoted by the same reference numerals and description thereof is omitted.

図６（ａ）、（ｂ）、（ｃ）に示すように、本形態でも、実施の形態１と同様、ガードリング５は、パッド形成領域１２に対して縁部１ｙとは反対側のガードリング迂回領域１ｗを通っており、縁領域１ｚには形成されていない。このため、縁領域１ｚにおいて導電粒子９６が絶縁膜７０を突き破ることがあっても、ガードリング５とフレキシブル配線基板９０の導電パターン９１とが異方性導電材９５を介して短絡することがない。   As shown in FIGS. 6A, 6B, and 6C, in this embodiment as well, in the same manner as in the first embodiment, the guard ring 5 has a guard on the side opposite to the edge 1y with respect to the pad forming region 12. It passes through the ring bypass area 1w and is not formed in the edge area 1z. Therefore, even if the conductive particles 96 break through the insulating film 70 in the edge region 1z, the guard ring 5 and the conductive pattern 91 of the flexible wiring board 90 are not short-circuited via the anisotropic conductive material 95. .

ここで、ガードリング迂回領域１ｗは、画素領域１０ｂとパッド形成領域１２とによって挟まれた領域にある。このため、パッド形成領域１２から画素領域１０ｂに向けて配線が延在し、かかる配線はガードリング５と交差することになる。かかる配線とガードリング５との交差部分での短絡を防止するにあたって、実施の形態１では、第２導電層８ｅ（配線）とガードリング５の第１導電層６ｓとを第２層間絶縁膜７２を介して交差する構成（図４参照）を採用したが、本形態では、以下に詳述するように、第１導電層６ｅによって配線を形成し、ガードリング５の第２導電層６ｓおよび第２導電層８ｓのうち、第１導電層６ｓがガードリング迂回領域１ｗで途切れている構成を採用することにより、第１導電層６ｅ（配線）とガードリング５の第２導電層８ｓとを第２層間絶縁膜７２を介して交差させている。   Here, the guard ring detour region 1w is in a region sandwiched between the pixel region 10b and the pad formation region 12. For this reason, the wiring extends from the pad formation region 12 toward the pixel region 10 b, and the wiring intersects the guard ring 5. In the first embodiment, in order to prevent a short circuit at the intersection between the wiring and the guard ring 5, the second conductive layer 8 e (wiring) and the first conductive layer 6 s of the guard ring 5 are connected to the second interlayer insulating film 72. In this embodiment, the wiring is formed by the first conductive layer 6e, and the second conductive layer 6s of the guard ring 5 and the second conductive layer 6s are formed as described in detail below. Of the two conductive layers 8s, by adopting a configuration in which the first conductive layer 6s is interrupted in the guard ring bypass region 1w, the first conductive layer 6e (wiring) and the second conductive layer 8s of the guard ring 5 are connected to each other. The two interlayer insulating films 72 are crossed.

まず、本形態では、第１層間絶縁膜７１の上に第１導電層６ｅ、６ｓが形成されており、第１導電層６ｅは、パッド形成領域１２からガードリング迂回領域１ｗを横切って画素領域１０ｂに向かう配線として形成されている。また、第１導電層６ｓは、第１層間絶縁膜７１および二酸化シリコン膜２ｓに形成されたビアホール７１ｓを介してＰ型のウェル領域１ｘに接続されている。ここで、第１導電層６ｓは、ガードリング５の形成領域の略全体にわたって形成されているが、ガードリング迂回領域１ｗには形成されていない。   First, in the present embodiment, the first conductive layers 6e and 6s are formed on the first interlayer insulating film 71. The first conductive layer 6e crosses the guard ring bypass region 1w from the pad formation region 12 to the pixel region. It is formed as a wiring toward 10b. The first conductive layer 6s is connected to the P-type well region 1x through a via hole 71s formed in the first interlayer insulating film 71 and the silicon dioxide film 2s. Here, the first conductive layer 6s is formed over substantially the entire region where the guard ring 5 is formed, but is not formed in the guard ring bypass region 1w.

第１導電層６ｅ、６ｓの上には第２層間絶縁膜７２が形成されており、かかる第２層間絶縁膜７２の上に第２導電層８ｅ、８ｓが形成されている。第２導電層８ｅ、８ｓは各々、第２層間絶縁膜７２に形成されたビアホール７２ｅ、７２ｓを介して第１導電層６ｅ、６ｓに接続されている。第２導電層８ｅ、８ｓの上には、耐湿性絶縁膜としての窒化シリコン膜７３、および二酸化シリコン膜７４からなる絶縁膜７０が形成されている。絶縁膜７０には開口部７０ｂが形成されており、第２導電層８ｅにおいて、開口部７０ｂから露出している部分がパッド１０２として利用される。第２導電層８ｓは、ガードリング迂回領域１ｗも含めて、ガードリング５の形成領域全体にわたって形成されており、第２層間絶縁膜７２に形成されたビアホール７２ｓを介して第１導電層６ｓに接続されている。   A second interlayer insulating film 72 is formed on the first conductive layers 6e and 6s, and second conductive layers 8e and 8s are formed on the second interlayer insulating film 72. The second conductive layers 8e and 8s are connected to the first conductive layers 6e and 6s through via holes 72e and 72s formed in the second interlayer insulating film 72, respectively. On the second conductive layers 8e and 8s, an insulating film 70 made of a silicon nitride film 73 and a silicon dioxide film 74 as a moisture-resistant insulating film is formed. An opening 70 b is formed in the insulating film 70, and a portion exposed from the opening 70 b in the second conductive layer 8 e is used as the pad 102. The second conductive layer 8 s is formed over the entire formation region of the guard ring 5 including the guard ring bypass region 1 w, and is formed on the first conductive layer 6 s via the via hole 72 s formed in the second interlayer insulating film 72. It is connected.

ここで、ビアホール７１ｓは、ガードリング迂回領域１ｗには形成されていないが、ガードリング５の形成領域の略全体にわたって形成されている。また、ビアホール７２ｓも、ビアホール７１ｓと同様、ガードリング迂回領域１ｗには形成されていないが、ガードリング５の形成領域の略全体にわたって形成されている。このため、第１導電層６ｓと第２導電層８ｓとは、ガードリング迂回領域１ｗを除く全ての領域でビアホール７２ｓを介して接続し、かつ、第１導電層６ｓとウェル領域１ｘとは、ガードリング迂回領域１ｗを除く全ての領域でビアホール７１ｓを介して接続している。このようにして本形態では、第１導電層６ｓおよび第２導電層８ｓによってガードリング５が形成され、かかるガードリング５は、ガードリング迂回領域１ｗには第１導電層６ｓを備えていないが、第２導電層８ｓを備えている。   Here, the via hole 71s is not formed in the guard ring bypass region 1w, but is formed over substantially the entire region where the guard ring 5 is formed. Similarly to the via hole 71s, the via hole 72s is not formed in the guard ring bypass region 1w, but is formed over substantially the entire region where the guard ring 5 is formed. Therefore, the first conductive layer 6s and the second conductive layer 8s are connected via the via holes 72s in all regions except the guard ring bypass region 1w, and the first conductive layer 6s and the well region 1x are All areas except for the guard ring bypass area 1w are connected via via holes 71s. Thus, in this embodiment, the guard ring 5 is formed by the first conductive layer 6s and the second conductive layer 8s, and the guard ring 5 does not include the first conductive layer 6s in the guard ring bypass region 1w. The second conductive layer 8s is provided.

本形態において、第１導電層６ｅは、パッド形成領域１２からガードリング迂回領域１ｗを横切って画素領域１０ｂに向かう配線として延在している一方、ガードリング５は、ガードリング迂回領域１ｗにおいて第１導電層６ｅ（配線）と交差する方向に延在している。それでも、ガードリング迂回領域１ｗにおいて、ガードリング５は、第１導電層６ｓが途切れて第２導電層８ｓのみにより形成されており、第２導電層８ｓと第１導電層６ｅは、第２層間絶縁膜７２を介して交差している。このため、パッド形成領域１２に対して縁部１ｙと反対側、すなわち、第２導電層８ｅ（配線）が延在している側にガードリング迂回領域１ｗを形成した場合でも、ガードリング５と、第２導電層８ｅとが短絡することがない。その他の構成は実施の形態１と同様であるため、説明を省略する。   In the present embodiment, the first conductive layer 6e extends as a wiring from the pad formation region 12 to the pixel region 10b across the guard ring bypass region 1w, while the guard ring 5 is the first in the guard ring bypass region 1w. It extends in a direction intersecting with one conductive layer 6e (wiring). Still, in the guard ring bypass region 1w, the guard ring 5 is formed only by the second conductive layer 8s with the first conductive layer 6s being interrupted, and the second conductive layer 8s and the first conductive layer 6e are formed between the second interlayers. Crossing via the insulating film 72. For this reason, even when the guard ring bypass region 1w is formed on the side opposite to the edge 1y with respect to the pad forming region 12, that is, on the side where the second conductive layer 8e (wiring) extends, the guard ring 5 The second conductive layer 8e is not short-circuited. Since other configurations are the same as those of the first embodiment, description thereof is omitted.

［実施の形態２の改良例］
図７（ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２の改良例に係る電気光学装置１００に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図であり、図７（ｂ）、（ｃ）は各々、図７（ａ）のＡ４−Ａ４′断面図、および図７（ｂ）のＢ４−Ｂ４′断面図に相当する。なお、本形態の基本的な構成は実施の形態１と同様であるため、共通する部分には同一の符号を付して図示し、それらの説明を省略する。 [Improvement of Embodiment 2]
FIGS. 7A, 7B, and 7C are plan views schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device 100 according to the improved example of the second embodiment of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of a board | substrate through a pad, and the guard ring detour area | region formed between a pad formation area and a pixel area | region. FIGS. 7B and 7C are cross-sectional views schematically showing a state in which the first substrate is cut in a direction parallel to the edge of the substrate. FIGS. 7B and 7C are cross-sectional views taken along line A4-A4 ′ in FIG. This corresponds to the cross-sectional view taken along the line B4-B4 'in FIG. Since the basic configuration of this embodiment is the same as that of Embodiment 1, common portions are denoted by the same reference numerals and description thereof is omitted.

図７（ａ）、（ｂ）、（ｃ）に示すように、本形態でも、実施の形態１、２と同様、ガードリング５は、パッド形成領域１２に対して縁部１ｙとは反対側のガードリング迂回領域１ｗを通っており、縁領域１ｚには形成されていない。このため、縁領域１ｚにおいて導電粒子９６が絶縁膜７０を突き破ることがあっても、ガードリング５とフレキシブル配線基板９０の導電パターン９１とが異方性導電材９５を介して短絡することがない。従って、第２導電層８ｓの上層には厚い絶縁膜７０が不要である。   As shown in FIGS. 7A, 7 </ b> B, and 7 </ b> C, also in this embodiment, the guard ring 5 is opposite to the edge 1 y with respect to the pad forming region 12, as in the first and second embodiments. Is not formed in the edge region 1z. Therefore, even if the conductive particles 96 break through the insulating film 70 in the edge region 1z, the guard ring 5 and the conductive pattern 91 of the flexible wiring board 90 are not short-circuited via the anisotropic conductive material 95. . Therefore, the thick insulating film 70 is not necessary on the second conductive layer 8s.

そこで、本形態では、第２導電層８ｓの上層に絶縁膜が形成されておらず、表面が露出している。また、画素領域１０ｂには窒化シリコン膜が形成されていない。このため、画素領域１０ｂでの光透過性を向上することができるので、明るい画像を表示することができる。すなわち、窒化シリコン膜の屈折率は、液晶の屈折率に対して大きいため、画素領域１０ｂに窒化シリコン膜が形成されていると、その膜厚のばらつきによって可視光領域の反射率が大きく変化するという問題があるが、本形態では、第２導電層８ｓの上層に窒化シリコン膜を形成する必要がないので、画素領域１０ｂにも窒化シリコン膜を形成する必要がなく、絶縁膜７０として二酸化シリコン膜７４のみを形成すればよいので、品位の高い画像を表示することができる。その他の構成は、実施の形態２と同様であるため、説明を省略する。また、本例の構成は実施の形態１にも適用することができる。   Therefore, in this embodiment, an insulating film is not formed on the second conductive layer 8s, and the surface is exposed. Further, no silicon nitride film is formed in the pixel region 10b. For this reason, since the light transmittance in the pixel region 10b can be improved, a bright image can be displayed. That is, since the refractive index of the silicon nitride film is larger than the refractive index of the liquid crystal, when the silicon nitride film is formed in the pixel region 10b, the reflectance in the visible light region changes greatly due to the variation in the film thickness. However, in this embodiment, since it is not necessary to form a silicon nitride film on the second conductive layer 8s, it is not necessary to form a silicon nitride film in the pixel region 10b, and silicon dioxide is used as the insulating film 70. Since only the film 74 needs to be formed, a high-quality image can be displayed. Since other configurations are the same as those of the second embodiment, description thereof is omitted. The configuration of this example can also be applied to the first embodiment.

［実施の形態３］
本発明は、実施の形態１、２で説明した液晶装置に適用できる他、有機ＥＬ装置やデジタルライトプロセッシング装置（ＤＬＰ（Digital Light Processing）装置）にも適用でき、以下、本発明を有機ＥＬ装置に適用した例を簡単に説明する。なお、以下の説明では、実施の形態１、２との対応が分りやすいように、可能な限り、対応する部分には同一の符号を付して説明する。 [Embodiment 3]
The present invention can be applied not only to the liquid crystal device described in the first and second embodiments, but also to an organic EL device or a digital light processing device (DLP (Digital Light Processing) device). An example applied to is briefly described. Note that, in the following description, as much as possible, corresponding parts are denoted by the same reference numerals so that the correspondence with the first and second embodiments is easily understood.

図８は、本発明の実施の形態３に係る電気光学装置（有機ＥＬ装置）の電気的構成を示すブロック図である。図８に示す電気光学装置１００は、トップエミッション型の有機ＥＬ装置であり、第１基板１０上には、複数の走査線３ａと、走査線３ａに対して交差する方向に延びる複数のデータ線６ａと、走査線３ａに対して並列して延在する複数の電源線３ｅとを有している。また、第１基板１０において、矩形形状の画素領域１０ｂには複数の画素１００ａがマトリクス状に配列されている。画素領域１０ｂの外側領域には、データ線駆動回路１０１および走査線駆動回路１０４が形成されている。データ線６ａはデータ線駆動回路１０１に接続され、走査線３ａは走査線駆動回路１０４に接続されている。画素領域１０ｂの各々には、走査線３ａを介して走査信号がゲート電極に供給されるスイッチング用の電界効果型トランジスタ３０ｂと、このスイッチング用の電界効果型トランジスタ３０ｂを介してデータ線６ａから供給される画素信号を保持する蓄積容量６０と、蓄積容量６０によって保持された画素信号がゲート電極に供給される駆動用の電界効果型トランジスタ３０ｃと、この電界効果型トランジスタ３０ｃを介して電源線３ｅに電気的に接続したときに電源線３ｅから駆動電流が流れ込む画素電極９ａ（陽極層）と、この画素電極９ａと陰極層８５との間に有機機能層が挟まれた有機ＥＬ素子８０を構成している。   FIG. 8 is a block diagram showing an electrical configuration of an electro-optical device (organic EL device) according to Embodiment 3 of the present invention. An electro-optical device 100 shown in FIG. 8 is a top emission type organic EL device, and on the first substrate 10, a plurality of scanning lines 3a and a plurality of data lines extending in a direction intersecting the scanning lines 3a. 6a and a plurality of power supply lines 3e extending in parallel to the scanning line 3a. In the first substrate 10, a plurality of pixels 100a are arranged in a matrix in a rectangular pixel region 10b. A data line driving circuit 101 and a scanning line driving circuit 104 are formed in the outer area of the pixel area 10b. The data line 6 a is connected to the data line driving circuit 101, and the scanning line 3 a is connected to the scanning line driving circuit 104. Each of the pixel regions 10b is supplied from a switching field effect transistor 30b to which a scanning signal is supplied to the gate electrode through the scanning line 3a, and from the data line 6a through the switching field effect transistor 30b. A storage capacitor 60 for holding the pixel signal to be driven, a field effect transistor 30c for driving to which the pixel signal held by the storage capacitor 60 is supplied to the gate electrode, and the power line 3e via the field effect transistor 30c. A pixel electrode 9a (anode layer) into which a drive current flows from the power supply line 3e when electrically connected to the organic EL element 80 and an organic EL element 80 in which an organic functional layer is sandwiched between the pixel electrode 9a and the cathode layer 85 are configured. is doing.

かかる構成によれば、走査線３ａが駆動されてスイッチング用の電界効果型トランジスタ３０ｂがオンになると、そのときのデータ線６ａの電位が蓄積容量６０に保持され、蓄積容量６０が保持する電荷に応じて、駆動用の電界効果型トランジスタ３０ｃのオン・オフ状態が決まる。そして、駆動用の電界効果型トランジスタ３０ｃのチャネルを介して、電源線３ｅから画素電極９ａに電流が流れ、さらに有機機能層を介して対極層に電流が流れる。その結果、有機ＥＬ素子８０は、これを流れる電流量に応じて発光する。   According to this configuration, when the scanning line 3a is driven and the switching field effect transistor 30b is turned on, the potential of the data line 6a at that time is held in the storage capacitor 60, and the charge held in the storage capacitor 60 is Accordingly, the on / off state of the driving field effect transistor 30c is determined. Then, a current flows from the power supply line 3e to the pixel electrode 9a through the channel of the driving field effect transistor 30c, and further a current flows to the counter electrode layer through the organic functional layer. As a result, the organic EL element 80 emits light according to the amount of current flowing therethrough.

なお、図８に示す構成では、電源線３ｅは走査線３ａと並列していたが、電源線３ｅがデータ線６ａに並列している構成を採用してもよい。また、図８に示す構成では、電源線３ｅを利用して蓄積容量６０を構成していたが、電源線３ｅとは別に容量線を形成し、かかる容量線によって蓄積容量６０を構成してもよい。   In the configuration shown in FIG. 8, the power supply line 3e is in parallel with the scanning line 3a, but a configuration in which the power supply line 3e is in parallel with the data line 6a may be adopted. In the configuration shown in FIG. 8, the storage capacitor 60 is configured using the power supply line 3e. However, a capacitor line may be formed separately from the power supply line 3e, and the storage capacitor 60 may be configured using the capacitor line. Good.

このような構成の電気光学装置１００を製造する際も、第１基板１０は、製造工程の途中までは大型基板の状態であって、スクライブ工程により、大型基板から切り出される。その際、ダイシングの機械的ダメージや静電気が第１基板１０の内側に形成された画素領域１０ｂや駆動回路（データ線駆動回路１０１および走査線駆動回路１０４）に及ばないように、大型基板において第１基板１０として切り出される領域には、スクライブラインに沿って金属材料からなるガードリング５が配置される。また、切断面からの水分の侵入を防止することを目的にガードリング５が形成される。このため、ガードリング５は、第１基板１０の外周縁に沿って延在するように形成されることになる。   Even when the electro-optical device 100 having such a configuration is manufactured, the first substrate 10 is in a state of a large substrate until the middle of the manufacturing process, and is cut out from the large substrate by a scribing process. At this time, in order to prevent mechanical damage and static electricity from dicing from reaching the pixel region 10b and the driving circuit (the data line driving circuit 101 and the scanning line driving circuit 104) formed inside the first substrate 10, the first substrate 10 In a region cut out as one substrate 10, a guard ring 5 made of a metal material is disposed along a scribe line. Further, the guard ring 5 is formed for the purpose of preventing moisture from entering from the cut surface. For this reason, the guard ring 5 is formed so as to extend along the outer peripheral edge of the first substrate 10.

このようなガードリング５を構成する場合も、実施の形態１、２と同様、パッド形成領域１２に対して縁部１ｙとは反対側のガードリング迂回領域１ｗを通るようにガードリング５を形成し、縁領域１ｚにはガードリング５を形成しない。このため、縁領域１ｚにおいて導電粒子９６が絶縁膜７０を突き破ることがあっても、ガードリング５とフレキシブル配線基板９０の導電パターン９１とが異方性導電材９５を介して短絡することがない。それ故、本形態によれば、フレキシブル配線基板９０とパッド１０２とを異方性導電材９５で接続したときでも、ガードリング５を介してパッド１０２同士が短絡することを確実に防止することができる。   Even when such a guard ring 5 is configured, the guard ring 5 is formed so as to pass through the guard ring bypass region 1w on the side opposite to the edge 1y with respect to the pad forming region 12 as in the first and second embodiments. However, the guard ring 5 is not formed in the edge region 1z. Therefore, even if the conductive particles 96 break through the insulating film 70 in the edge region 1z, the guard ring 5 and the conductive pattern 91 of the flexible wiring board 90 are not short-circuited via the anisotropic conductive material 95. . Therefore, according to this embodiment, even when the flexible wiring board 90 and the pad 102 are connected by the anisotropic conductive material 95, it is possible to reliably prevent the pads 102 from being short-circuited via the guard ring 5. it can.

［電子機器への搭載例］
本発明に係る電気光学装置１００のうち、実施の形態１、２に係る反射型の液晶装置は、図９（ａ）に示す投射型表示装置（液晶プロジェクタ／電子機器）や、図９（ｂ）、（ｃ）に示す携帯用電子機器などに用いることができ、実施の形態３に係る有機ＥＬ装置は、図９（ｂ）、（ｃ）に示す携帯用電子機器などに用いることができる。 [Example of mounting on electronic equipment]
Of the electro-optical device 100 according to the present invention, the reflective liquid crystal device according to the first and second embodiments is the projection display device (liquid crystal projector / electronic device) shown in FIG. ) And (c) can be used for portable electronic devices, and the organic EL device according to Embodiment 3 can be used for the portable electronic devices shown in FIGS. 9B and 9C. .

図９（ａ）に示す投射型表示装置１０００は、システム光軸Ｌに沿って配置した光源部８１０、インテグレータレンズ８２０および偏光変換素子８３０を備えた偏光照明装置８００と、この偏光照明装置８００から出射されたＳ偏光光束をＳ偏光光束反射面８４１により反射させる偏光ビームスプリッタ８４０と、偏光ビームスプリッタ８４０のＳ偏光光束反射面８４１から反射された光のうち、青色光（Ｂ）の成分を分離するダイクロイックミラー８４２と、青色光が分離された後の光束のうち、赤色光（Ｒ）の成分を反射させて分離するダイクロイックミラー８４３とを有している。また、投射型表示装置１０００は、各色光が入射する３枚の電気光学装置１００（反射型液晶装置１００Ｒ、１００Ｇ、１００Ｂ）を備えている。さらに、投射型表示装置１０００は、３つの反射型液晶装置１００Ｒ、１００Ｇ、１００Ｂにて変調された光をダイクロイックミラー８４２、８４３、および偏光ビームスプリッタ８４０にて合成した後、この合成光をスクリーン８６０に投写する。   A projection display device 1000 shown in FIG. 9A includes a polarized light illumination device 800 including a light source unit 810, an integrator lens 820, and a polarization conversion element 830 arranged along the system optical axis L, and the polarized light illumination device 800. The polarization beam splitter 840 that reflects the emitted S-polarized light beam by the S-polarized light beam reflection surface 841 and the blue light (B) component of the light reflected from the S-polarized light beam reflection surface 841 of the polarization beam splitter 840 are separated. And a dichroic mirror 843 that reflects and separates the red light (R) component of the luminous flux after the blue light is separated. In addition, the projection display apparatus 1000 includes three electro-optical devices 100 (reflection type liquid crystal devices 100R, 100G, and 100B) on which each color light is incident. Further, the projection display apparatus 1000 combines the light modulated by the three reflective liquid crystal devices 100R, 100G, and 100B by the dichroic mirrors 842 and 843 and the polarization beam splitter 840, and then combines the combined light with the screen 860. Project to.

また、図９（ｂ）に示す携帯電話機３０００は、複数の操作ボタン３００１、スクロールボタン３００２、並びに表示ユニットとしての電気光学装置１００を備える。スクロールボタン３００２を操作することによって、電気光学装置１００に表示される画面がスクロールされる。図９（ｃ）に示す情報携帯端末（ＰＤＡ：Personal Digital Assistants）４０００は、複数の操作ボタン４００１、電源スイッチ４００２、並びに表示ユニットとしての電気光学装置１００を備えており、電源スイッチ４００２を操作すると、住所録やスケジュール帳といった各種の情報が電気光学装置１００に表示される。   A cellular phone 3000 illustrated in FIG. 9B includes a plurality of operation buttons 3001, scroll buttons 3002, and the electro-optical device 100 as a display unit. By operating the scroll button 3002, the screen displayed on the electro-optical device 100 is scrolled. A personal digital assistant (PDA) 4000 shown in FIG. 9C includes a plurality of operation buttons 4001, a power switch 4002, and the electro-optical device 100 as a display unit. Various kinds of information such as an address book and a schedule book are displayed on the electro-optical device 100.

さらに、第２基板２０などにカラーフィルタを形成すれば、カラー表示可能な電気光学装置１００を形成することができる。また、カラーフィルタを形成した電気光学装置１００を用いれば、単板式の投射型表示装置を構成することもできる。   Furthermore, if a color filter is formed on the second substrate 20 or the like, the electro-optical device 100 capable of color display can be formed. Further, if the electro-optical device 100 in which a color filter is formed is used, a single-plate projection display device can be configured.

［他の実施の形態］
上記実施の形態では、第２層間絶縁膜７２の下層側に形成された１層の第１導電層と、第２層間絶縁膜７２の上層側に形成された１層の第２導電層とによって、パッド１０２およびガードリング５を形成したが、第２層間絶縁膜７２の下層側に形成された複数の第１導電層と、第２層間絶縁膜７２の下層側に形成された複数の第２導電層を用いて、パッド１０２およびガードリング５を形成してもよい。この場合も、配線を上層側の第２導電層により形成した場合には、ガードリング迂回領域１ｗでは、第２導電層により形成された上層側導電層については途切れた構成にし、第１導電層により形成された下層側導電層のみによりガードリング５を構成すればよい。また、配線を下層側の第１導電層により形成した場合には、ガードリング迂回領域１ｗでは、第１導電層により形成された下層側導電層については途切れた構成にし、上層側導電層のみによりガードリング５を構成すればよい。 [Other embodiments]
In the above-described embodiment, the one first conductive layer formed on the lower layer side of the second interlayer insulating film 72 and the one second conductive layer formed on the upper layer side of the second interlayer insulating film 72 are used. The pad 102 and the guard ring 5 are formed, but a plurality of first conductive layers formed on the lower layer side of the second interlayer insulating film 72 and a plurality of second conductive layers formed on the lower layer side of the second interlayer insulating film 72 are formed. The pad 102 and the guard ring 5 may be formed using a conductive layer. Also in this case, when the wiring is formed by the second conductive layer on the upper layer side, in the guard ring bypass region 1w, the upper conductive layer formed by the second conductive layer is disconnected, and the first conductive layer The guard ring 5 may be configured only by the lower conductive layer formed by the above. Further, when the wiring is formed by the first conductive layer on the lower layer side, in the guard ring bypass region 1w, the lower conductive layer formed by the first conductive layer is disconnected, and only by the upper conductive layer. The guard ring 5 may be configured.

上記形態において、層間絶縁膜の上下に接続された第１導電層と第２導電層を接続するにあたって、ビアホールの内部を第２導電層で埋めたが、ビアホール内に接続プラグを埋め込み、かかる接続プラグを介して第１導電層と第２導電層を接続してもよい。   In the above embodiment, when connecting the first conductive layer and the second conductive layer connected above and below the interlayer insulating film, the inside of the via hole is filled with the second conductive layer, but the connection plug is buried in the via hole and the connection is made. The first conductive layer and the second conductive layer may be connected via a plug.

また、上記実施の形態１〜３は、第１基板１０（電気光学装置用基板）の基材として半導体基板を用いたが、かかる基材として、ガラス基板、金属基板、セラミック基板を用いた電気光学装置１００に本発明を適用してもよい。また、上記実施の形態１〜３では、第１基板１０の基材として半導体基板を用いたため、電気光学装置１００を反射型液晶装置やトップエミッション型の有機ＥＬ装置として構成したが、第１基板１０の基材として、石英基板やガラス基板などの透光性基板を用いれば、電気光学装置１００を透過型あるいは半透過反射型の液晶装置やボトムエミッション型の有機ＥＬ装置として構成でき、かかる電気光学装置において第１基板１０（電気光学装置用基板）にガードリング５を形成する際、本発明を適用してもよい。このように構成した場合も、電気光学装置１００は、各種電子機器において、直視型の表示装置、あるいは透過型投射装置のライトバルブとして用いることができる。   In the first to third embodiments, a semiconductor substrate is used as the base material of the first substrate 10 (electro-optical device substrate). As the base material, an electric circuit using a glass substrate, a metal substrate, or a ceramic substrate is used. The present invention may be applied to the optical device 100. In the first to third embodiments, since the semiconductor substrate is used as the base material of the first substrate 10, the electro-optical device 100 is configured as a reflective liquid crystal device or a top emission type organic EL device. If a translucent substrate such as a quartz substrate or a glass substrate is used as the base material 10, the electro-optical device 100 can be configured as a transmissive or transflective liquid crystal device or a bottom emission organic EL device. In forming the guard ring 5 on the first substrate 10 (electro-optical device substrate) in the optical device, the present invention may be applied. Even in such a configuration, the electro-optical device 100 can be used as a light valve of a direct-view display device or a transmission projection device in various electronic devices.

本発明の実施の形態１に係る電気光学装置（液晶装置）に用いた素子基板の電気的な構成を示すブロック図である。1 is a block diagram showing an electrical configuration of an element substrate used in an electro-optical device (liquid crystal device) according to Embodiment 1 of the invention. （ａ）、（ｂ）は各々、本発明の実施の形態１に係る電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびそのＨ−Ｈ′断面図である。(A), (b) is the top view which looked at the electro-optical apparatus based on Embodiment 1 of this invention from the opposing board | substrate side with each component formed on it, respectively, and its HH 'cross section FIG. （ａ）、（ｂ）は各々、本発明の実施の形態１に係る電気光学装置の相隣接する画素１つ分の平面図、および画素１つ分の断面図である。FIGS. 4A and 4B are a plan view and a cross-sectional view of one pixel adjacent to each other of the electro-optical device according to the first embodiment of the present invention. （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１に係る電気光学装置に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図である。(A), (b), (c) is a plan view schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device according to the first embodiment of the present invention, and the substrate passing through the pads. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of this, and the edge of a board | substrate through the guard ring detour area | region formed between the pad formation area and the pixel area, It is sectional drawing which shows typically a mode that the 1st board | substrate was cut | disconnected in the parallel direction. （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態１の改良例に係る電気光学装置に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図である。(A), (b), (c) is a plan view schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device according to the modified example of Embodiment 1 of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of a board | substrate through, and the guard ring detour area | region formed between the pad formation area and the pixel area, It is sectional drawing which shows typically a mode that the 1st board | substrate was cut | disconnected in the direction parallel to an edge part. （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２に係る電気光学装置に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図である。(A), (b), (c) is a plan view schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device according to the second embodiment of the present invention, and the substrate passing through the pads. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of this, and the edge of a board | substrate through the guard ring detour area | region formed between the pad formation area and the pixel area, It is sectional drawing which shows typically a mode that the 1st board | substrate was cut | disconnected in the parallel direction. （ａ）、（ｂ）、（ｃ）は各々、本発明の実施の形態２の改良例に係る電気光学装置に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、およびパッド形成領域と画素領域との間に形成されたガードリング迂回領域を通って基板の縁部と平行な方向に第１基板を切断した様子を模式的に示す断面図である。(A), (b), (c) is a plan view schematically showing the vicinity of the pad formation region of the first substrate used in the electro-optical device according to the improved example of the second embodiment of the present invention. Sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along the line which goes to the edge of a board | substrate through, and the guard ring detour area | region formed between the pad formation area and the pixel area, It is sectional drawing which shows typically a mode that the 1st board | substrate was cut | disconnected in the direction parallel to an edge part. 本発明の実施の形態３に係る電気光学装置（有機ＥＬ装置）の電気的構成を示すブロック図である。FIG. 6 is a block diagram showing an electrical configuration of an electro-optical device (organic EL device) according to a third embodiment of the present invention. 本発明に係る電気光学装置を用いた電子機器の説明図である。It is explanatory drawing of the electronic device using the electro-optical apparatus which concerns on this invention. （ａ）、（ｂ）、（ｃ）は各々、従来の電気光学装置に用いた第１基板のパッド形成領域付近を模式的に示す平面図、パッドを通って基板の縁部に向かう線に沿って第１基板を切断した様子を模式的に示す断面図、および第１基板にフレキシブル配線基板を異方性導電材により接続したときの説明図である。(A), (b), (c) is a plan view schematically showing the vicinity of the pad formation region of the first substrate used in the conventional electro-optical device, and is a line passing through the pad toward the edge of the substrate. It is sectional drawing which shows a mode that the 1st board | substrate was cut | disconnected along, and explanatory drawing when a flexible wiring board is connected to the 1st board | substrate with the anisotropic electrically conductive material.

符号の説明Explanation of symbols

１・・半導体基板、1ｙ・・基板の縁部、１ｚ・・縁領域、１ｗ・・ガードリング迂回領域、５・・ガードリング、６ｓ・・第１導電層（下層側導電層）、８ｓ・・第２導電層（上層側導電層）、９ａ・・画素電極、１０・・第１基板（電気光学装置用基板）、１０ｂ・・画素領域、１２・・パッド形成領域、２０・・第２基板、３０ａ、３０ｂ、３０ｃ・・電界効果型トランジスタ（画素トランジスタ）、５０・・液晶層、７０・・絶縁膜、７２・・第２層間絶縁膜、７２ｓ・・ビアホール、７３・・窒化シリコン膜（耐湿性絶縁膜）、９０・・フレキシブル配線基板、９５・・異方性導電材、１００・・電気光学装置、１００ａ・・画素、１０２・・パッド 1 ·· Semiconductor substrate, 1y ·· Edge of substrate, 1z ·· Edge region, 1w ·· Guard ring detour region, 5 ·· Guard ring, 6s ·· First conductive layer (lower conductive layer), 8s · Second conductive layer (upper conductive layer), 9a, pixel electrode, 10 first substrate (electro-optical device substrate), 10b, pixel area, 12 pad formation area, 20 second Substrate, 30a, 30b, 30c ... Field effect transistor (pixel transistor) 50 ... Liquid crystal layer 70 ... Insulating film 72 ... Second interlayer insulating film 72s ... Via hole 73 ... Silicon nitride film (Moisture-resistant insulating film), 90 .. Flexible wiring board, 95 .. Anisotropic conductive material, 100... Electro-optical device, 100 a.

Claims (12)

画素電極および画素トランジスタを備えた画素が複数、配列された画素領域と、該画素領域と基板縁部とによって挟まれた領域で複数のパッドが前記基板縁部に沿って配列されたパッド形成領域とを基板上に備え、該基板上には、異方性導電材により前記複数のパッドの各々に電気的に接続された複数の導電パターンを備えた配線基板が接続された電気光学装置用基板であって、
前記基板上には、前記パッド形成領域と前記画素領域とによって挟まれたガードリング迂回領域を通って前記基板の外周縁に沿って延在するガードリングが形成され、当該ガードリング迂回領域では、前記パッド形成領域から前記画素領域に向けて延在する配線が前記ガードリングと層間絶縁膜を介して交差していることを特徴とする電気光学装置用基板。 A pixel region in which a plurality of pixels each including a pixel electrode and a pixel transistor are arranged, and a pad forming region in which a plurality of pads are arranged along the substrate edge in a region sandwiched between the pixel region and the substrate edge On a substrate, and on the substrate, a substrate for an electro-optical device to which a wiring substrate having a plurality of conductive patterns electrically connected to each of the plurality of pads by an anisotropic conductive material is connected Because
On the substrate, a guard ring extending along the outer peripheral edge of the substrate through a guard ring bypass region sandwiched between the pad formation region and the pixel region is formed, and in the guard ring bypass region, A substrate for an electro-optical device, wherein a wiring extending from the pad formation region toward the pixel region intersects the guard ring via an interlayer insulating film. 前記基板上において、前記層間絶縁膜の下層側に形成された１乃至複数の導電層を第１導電層とし、前記層間絶縁膜の上層側に形成された１乃至複数の導電層を第２導電層としたとき、
前記配線は、前記第２導電層により形成され、
前記ガードリングは、前記第１導電層により形成された下層側導電層と、該下層側導電層に接続する前記第２導電層により形成された上層側導電層とを備え、
前記ガードリングは、前記ガードリング迂回領域では、前記下層側導電層および前記上層側導電層のうち、上層側導電層が途切れて下層側導電層のみにより構成されていることを特徴とする請求項１に記載の電気光学装置用基板。 On the substrate, one or more conductive layers formed on the lower layer side of the interlayer insulating film are used as a first conductive layer, and one or more conductive layers formed on the upper layer side of the interlayer insulating film are used as a second conductive layer. When layered
The wiring is formed by the second conductive layer,
The guard ring includes a lower conductive layer formed by the first conductive layer, and an upper conductive layer formed by the second conductive layer connected to the lower conductive layer,
The guard ring is configured by only the lower conductive layer in the guard ring bypass region, the upper conductive layer being interrupted among the lower conductive layer and the upper conductive layer. 2. The substrate for an electro-optical device according to 1. 前記基板上において、前記層間絶縁膜の下層側に形成された１乃至複数の導電層を第１導電層とし、前記層間絶縁膜の上層側に形成された１乃至複数の導電層を第２導電層としたとき、
前記配線は、前記第１導電層により形成され、
前記ガードリングは、前記第１導電層により形成された下層側導電層と、該下層側導電層に接続する前記第２導電層により形成された上層側導電層とを備え、
前記ガードリングは、前記ガードリング迂回領域では、前記下層側導電層および前記上層側導電層のうち、下層側導電層が途切れて上層側導電層のみにより構成されていることを特徴とする請求項１に記載の電気光学装置用基板。 On the substrate, one or more conductive layers formed on the lower layer side of the interlayer insulating film are used as a first conductive layer, and one or more conductive layers formed on the upper layer side of the interlayer insulating film are used as a second conductive layer. When layered
The wiring is formed by the first conductive layer,
The guard ring includes a lower conductive layer formed by the first conductive layer, and an upper conductive layer formed by the second conductive layer connected to the lower conductive layer,
The guard ring is constituted only by an upper conductive layer with the lower conductive layer interrupted among the lower conductive layer and the upper conductive layer in the guard ring bypass region. 2. The substrate for an electro-optical device according to 1. 前記パッドは、前記第２導電層により形成されていることを特徴とする請求項２または３に記載の電気光学装置用基板。   4. The electro-optical device substrate according to claim 2, wherein the pad is formed of the second conductive layer. 前記第１導電層および前記第２導電層は各々、前記画素領域において電極および／または配線を構成していることを特徴とする請求項２乃至４の何れか一項に記載の電気光学装置用基板。   5. The electro-optical device according to claim 2, wherein each of the first conductive layer and the second conductive layer constitutes an electrode and / or a wiring in the pixel region. 6. substrate. 前記上層側導電層の表面が絶縁膜により覆われていることを特徴とする請求項２乃至５の何れか一項に記載の電気光学装置用基板。   6. The electro-optical device substrate according to claim 2, wherein a surface of the upper conductive layer is covered with an insulating film. 前記絶縁膜では、前記上層側導電層の表面を直接覆う層が耐湿性絶縁膜であることを特徴とする請求項６に記載の電気光学装置用基板。   7. The electro-optical device substrate according to claim 6, wherein in the insulating film, a layer that directly covers a surface of the upper conductive layer is a moisture-resistant insulating film. 前記上層側導電層は、表面が絶縁膜から露出した状態にあることを特徴とする請求項２乃至５の何れか一項に記載の電気光学装置用基板。   The electro-optical device substrate according to claim 2, wherein the upper conductive layer has a surface exposed from an insulating film. 請求項１乃至８の何れか一項に記載の電気光学装置用基板を備えた電気光学装置。   An electro-optical device comprising the electro-optical device substrate according to claim 1. 前記電気光学装置用基板と、該電気光学装置用基板に配置された基板との間に液晶が保持されていることを特徴とする請求項９に記載の電気光学装置。   The electro-optical device according to claim 9, wherein liquid crystal is held between the electro-optical device substrate and a substrate disposed on the electro-optical device substrate. 前記画素電極上には有機エレクトロルミネッセンス素子用の機能層が形成されていることを特徴とする請求項９に記載の電気光学装置。   The electro-optical device according to claim 9, wherein a functional layer for an organic electroluminescence element is formed on the pixel electrode. 請求項９乃至１２の何れか一項に記載の電気光学装置を備えていることを特徴とする電子機器。   An electronic apparatus comprising the electro-optical device according to claim 9.
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