JP2009176116A - マルチプロセッサシステムおよびマルチプロセッサシステムの同期方法 - Google Patents
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Abstract
【解決手段】各プロセッサCPU#0〜#7内に、バリアライトレジスタBARWとバリアリードレジスタBARRを設け、専用の配線ブロックWBLK3を用いて各BARWを各BARRに配線する。例えば、CPU#0の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの1ビット目に接続され、CPU#1の1ビットのBARWは、WBLK3を介してCPU#0〜#7に含まれる8ビットの各BARRの2ビット目に接続される。例えば、CPU#0は、自身のBARWに情報を書き込むことでCPU#1〜#7に同期待ちを通知し、自身のBARRを読むことでCPU#1〜#7が同期待ちか否かを認識する。したがって、バリア同期処理に伴い、特殊な専用命令は不要であり、また高速に処理を行うことができる。
【選択図】図3
Description
図1は、本発明の実施の形態1によるマルチプロセッサシステムにおいて、その全体構成の一例を示すブロック図である。図1に示すマルチプロセッサシステムは、例えば、プロセッサ等を含む半導体チップCPと、SRAM(Static Random Access Memory)等の外部メモリMEM1およびDDR2−SDRAM(Double Data Rate 2-Synchronous Dynamic Random Access Memory)等の外部メモリMEM2によって構成される。半導体チップCPは、特に制限されないが、シリコンなどの半導体基板に公知のCMOS製造方法によって形成されている。
図7は、本発明の実施の形態2によるマルチプロセッサシステムにおいて、その主要部の構成例を示す概略図である。前述した実施の形態1においては、バリアライトレジスタBARWとバリアリードレジスタBARRを別々のレジスタ(アドレスマップドレジスタの場合、個別にアドレスが割り当てられたレジスタ)とする構成例を示した。一方、図7に示すマルチプロセッサシステムは、前述した図3におけるバリアライトレジスタBARWとバリアリードレジスタBARRを統合して、共通のバリアレジスタBARとしたことが特徴となっている。図7において、複数(ここでは8個)のプロセッサCPU#0〜#7のそれぞれは、8ビットのバリアレジスタBARを備えている。各バリアレジスタBARにおける同一ビット同士は、配線ブロックWBLK5による直接的な配線によって相互に接続される。すなわち、例えば、CPU#0〜#7に含まれる8個のBARのビット[0]同士が相互に接続され、ビット[1]同士が相互に接続され、同様にビット[2]〜ビット[7]のそれぞれも相互に接続される。
図8は、本発明の実施の形態3によるマルチプロセッサシステムにおいて、その主要部の構成例を示す概略図である。図8に示すマルチプロセッサシステムは、複数のプロセッサCPUの一つ(ここではCPU#0)をマスタとし、このマスタが主体的となって他のCPUの同期待ちの状況を監視することで、前述した図3の場合と比べてバリアリードレジスタBARRのビット数が削減されたことが特徴となっている。
図11は、本発明の実施の形態4によるマルチプロセッサシステムにおいて、その主要部の構成例を示す概略図である。図11に示すマルチプロセッサシステムは、図2の構成例と比較して、各プロセッサCPU#0〜#7内にバリアライトレジスタBARWおよびバリアリードレジスタBARRを複数セット(ここでは3セット)備えたことが特徴となっている。
図16は、本発明の実施の形態5によるマルチプロセッサシステムにおいて、その主要部の構成例を示す概略図である。図16に示すマルチプロセッサシステムは、実施の形態1で述べた図2の構成例と比較して、各CPU#0〜#7内のバリアライトレジスタBARWのビット数をnビット(n≧2)とし、バリアリードレジスタBARRのビット数を(8×n)ビットとしたことが特徴となっている。すなわち、BARWに番号(バージョンナンバー)を設定できる構成例となっている。また、これに応じて、クラスタCLS0用の配線ブロックWBLK20からクラスタCLS1用の配線ブロックWBLK21に向かう配線本数およびWBLK21からWBLK20に向かう配線本数は、それぞれ((8×n)/2)本となる。更に、例えばWBLK20およびWBLK21内では、各CPU#0〜#7内のBARWのnビットがBARR内の対応するnビットの箇所にブロードキャストで配線されるため、明示はしないが図2と比較して配線本数が増加している。それ以外の構成に関しては、図2の場合と同様であるため詳細な説明は省略する。
図20は、本発明の実施の形態6によるマルチプロセッサシステムにおいて、図16の構成例を用いた他の動作の一例を示す説明図である。ここでは、図16におけるバリアライトレジスタBARW等のnビット(すなわちバージョンナンバー)を、実施の形態5で述べたような階層の切り分け用途以外で利用する場合の動作例が示されている。
図21は、本発明の実施の形態7によるマルチプロセッサシステムにおいて、その主要部の構成例を示す概略図である。図21に示すマルチプロセッサシステムは、実施の形態4で述べた図11の構成例と比較して、CPU#0〜#7内のバリアライトレジスタBARW[0],[1],[2]のそれぞれのビット数をnビット(n≧2)とし、バリアリードレジスタBARR[0],[1],[2]のそれぞれのビット数を(8×n)ビットとしたことが特徴となっている。すなわち、実施の形態4で述べたように、BARWおよびBARRを複数セット設ける構成に加えて、さらに各セット内で、実施の形態5,6で述べたようなバージョンナンバーも設定できる構成例となっている。
CLS クラスタ
SNB スヌープバス
SNC スヌープバスコントローラ
CPU プロセッサ
CPU_MD CPUモジュール
FPU 浮動小数点数演算部
I$,O$ 一次キャッシュメモリ
CCN キャッシュコントローラ
IL,OL ローカルメモリ
BIC システムバス用インタフェース
URAM ユーザメモリ
DBG デバッグコントローラ
INTC 割り込みコントローラ
SHWY システムバス
LBSC,DBSC メモリコントローラ
CSM 共有メモリ
DMAC DMAコントローラ
HPB 周辺バスブリッジ
CPG クロック生成部
GPIO 汎用IOインタフェース部
TMU タイマ部
MEM 外部メモリ
BARW バリアライトレジスタ
BARR バリアリードレジスタ
WBLK 配線ブロック
BAR バリアレジスタ
Claims (23)
- N(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアリードレジスタと、
前記N個のバリアライトレジスタを前記N個のバリアリードレジスタに配線する配線ブロックとを有し、
前記配線ブロックは、前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられたバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられたバリアリードレジスタに直接的な配線を用いて伝送し、
前記他のプロセッサは、自身に設けられたバリアリードレジスタを介して前記第1情報を検出可能となっていることを特徴とするマルチプロセッサシステム。 - 請求項1記載のマルチプロセッサシステムにおいて、
前記N個のバリアライトレジスタのそれぞれは、1ビットレジスタであることを特徴とするマルチプロセッサシステム。 - 請求項2記載のマルチプロセッサシステムにおいて、
前記N個のバリアリードレジスタのそれぞれは、Nビットレジスタであり、
前記配線ブロックは、前記N個のバリアライトレジスタのいずれかを前記N個のバリアリードレジスタが備えるNビット中の特定の1ビットにブロードキャスト配線し、前記N個のバリアライトレジスタの他のいずれかを前記N個のバリアリードレジスタが備えるNビット中の他の特定の1ビットにブロードキャスト配線することを特徴とするマルチプロセッサシステム。 - 請求項3記載のマルチプロセッサシステムにおいて、
前記N個のプロセッサのそれぞれに設けられたバリアライトレジスタは、これと同一のプロセッサに設けられたバリアリードレジスタが備えるNビット中の1ビットを併用することで実現されることを特徴とするマルチプロセッサシステム。 - 請求項2記載のマルチプロセッサシステムにおいて、
前記N個のバリアリードレジスタの内、前記N個のプロセッサのいずれか一つとなる第1プロセッサに含まれる第1バリアリードレジスタは、(N−1)ビット以上のレジスタであり、
前記N個のバリアリードレジスタの内、前記第1バリアリードレジスタ以外の(N−1)個のバリアリードレジスタは、1ビットレジスタであり、
前記配線ブロックは、前記第1プロセッサ以外に含まれる(N−1)個のバリアライトレジスタを前記第1バリアリードレジスタの前記(N−1)ビットに1対1で配線し、前記第1プロセッサに含まれるバリアライトレジスタを前記第1バリアリードレジスタ以外の(N−1)個のバリアリードレジスタにブロードキャスト配線することを特徴とするマルチプロセッサシステム。 - 請求項1記載のマルチプロセッサシステムにおいて、さらに、
前記N個のプロセッサに共通に接続されたシステムバスと、
前記システムバスに接続され、前記N個のプロセッサで共通にアクセスされるメモリとを有することを特徴とするマルチプロセッサシステム。 - 請求項1記載のマルチプロセッサシステムにおいて、
前記N個のバリアライトレジスタおよび前記N個のバリアリードレジスタのそれぞれは、アドレスマップドレジスタであることを特徴とするマルチプロセッサシステム。 - 請求項1記載のマルチプロセッサシステムにおいて、
前記N個のプロセッサは、複数のクラスタに分割され、
前記配線ブロックは、前記複数のクラスタにそれぞれ対応して複数設けられ、
前記複数の配線ブロックのそれぞれは、自身のクラスタに含まれるバリアライトレジスタを自身のクラスタに含まれるバリアリードレジスタに配線し、前記自身のクラスタに含まれるバリアライトレジスタからの配線を自身以外のクラスタに延伸し、前記自身以外のクラスタから延伸されてきた前記自身以外のクラスタに含まれるバリアライトレジスタからの配線を前記自身のクラスタに含まれるバリアリードレジスタに配線することを特徴とするマルチプロセッサシステム。 - N(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれM(M≧2)セットずつ設けられた(M×N)個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれMセットずつ設けられた(M×N)個のバリアリードレジスタと、
前記(M×N)個のバリアライトレジスタを前記(M×N)個のバリアリードレジスタに配線する配線ブロックとを有し、
前記配線ブロックは、前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられた第K(K≦M)セット目のバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられた第Kセット目のバリアリードレジスタに直接的な配線を用いて伝送し、
前記他のプロセッサは、自身に設けられた前記第Kセット目のバリアリードレジスタを介して前記第1情報を検出可能となっていることを特徴とするマルチプロセッサシステム。 - 請求項9記載のマルチプロセッサシステムにおいて、
前記(M×N)個のバリアライトレジスタのそれぞれは、1ビットレジスタであることを特徴とするマルチプロセッサシステム。 - 請求項10記載のマルチプロセッサシステムにおいて、
前記(M×N)個のバリアリードレジスタのそれぞれは、Nビットレジスタであり、
前記配線ブロックは、前記N個のプロセッサのいずれかとなる第1プロセッサに設けられた前記第Kセット目のバリアライトレジスタを前記第1プロセッサ以外のプロセッサに設けられた前記第Kセット目のバリアリードレジスタが備えるNビット中の特定の1ビットにブロードキャスト配線し、前記N個のプロセッサの他のいずれかとなる第2プロセッサに設けられた前記第Kセット目のバリアライトレジスタを前記第2プロセッサ以外のプロセッサに設けられた前記第Kセット目のバリアリードレジスタが備えるNビット中の他の特定の1ビットにブロードキャスト配線することを特徴とするマルチプロセッサシステム。 - 請求項11記載のマルチプロセッサシステムにおいて、
前記N個のプロセッサのそれぞれに設けられた前記第Kセット目のバリアライトレジスタは、これと同一のプロセッサに設けられた前記第Kセット目のバリアリードレジスタが備えるNビット中の1ビットを併用することで実現されることを特徴とするマルチプロセッサシステム。 - 請求項9記載のマルチプロセッサシステムにおいて、さらに、
前記N個のプロセッサに共通に接続されたシステムバスと、
前記システムバスに接続され、前記N個のプロセッサで共通にアクセスされるメモリとを有することを特徴とするマルチプロセッサシステム。 - 請求項9記載のマルチプロセッサシステムにおいて、
前記(M×N)個のバリアライトレジスタおよび前記(M×N)個のバリアリードレジスタのそれぞれは、アドレスマップドレジスタであることを特徴とするマルチプロセッサシステム。 - 請求項9記載のマルチプロセッサシステムにおいて、
前記N個のプロセッサは、複数のクラスタに分割され、
前記配線ブロックは、前記複数のクラスタにそれぞれ対応して複数設けられ、
前記複数の配線ブロックのそれぞれは、自身のクラスタに含まれるバリアライトレジスタを自身のクラスタに含まれるバリアリードレジスタに配線し、前記自身のクラスタに含まれるバリアライトレジスタからの配線を自身以外のクラスタに延伸し、前記自身以外のクラスタから延伸されてきた前記自身以外のクラスタに含まれるバリアライトレジスタからの配線を前記自身のクラスタに含まれるバリアリードレジスタに配線することを特徴とするマルチプロセッサシステム。 - N(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれM(M≧2)セットずつ設けられた(M×N)個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれMセットずつ設けられた(M×N)個のバリアリードレジスタと、
前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられた第K(K≦M)セット目のバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられた第Kセット目のバリアリードレジスタに伝送する第1手段とを備え、
前記他のプロセッサは、自身に設けられた前記第Kセット目のバリアリードレジスタを介して前記第1情報を検出可能となっていることを特徴とするマルチプロセッサシステム。 - 請求項16記載のマルチプロセッサシステムにおいて、
前記第1手段は、前記(M×N)個のバリアライトレジスタを前記(M×N)個のバリアリードレジスタに直接的に配線することで実現されることを特徴とするマルチプロセッサシステム。 - 請求項16記載のマルチプロセッサシステムにおいて、
前記(M×N)個のバリアライトレジスタのそれぞれは、1ビットレジスタであることを特徴とするマルチプロセッサシステム。 - 請求項16記載のマルチプロセッサシステムにおいて、
前記(M×N)個のバリアライトレジスタのそれぞれは、複数ビットレジスタであることを特徴とするマルチプロセッサシステム。 - N(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアリードレジスタと、
前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられたバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられたバリアリードレジスタに伝送する第1手段とを備え、
前記N個のバリアライトレジスタのそれぞれは、複数ビットレジスタであり、
前記第1情報には、前記複数ビットレジスタのビット数に応じて複数種類が設定でき、
前記他のプロセッサは、自身に設けられた前記バリアリードレジスタを介して前記第1情報を検出可能となっていることを特徴とするマルチプロセッサシステム。 - 請求項20記載のマルチプロセッサシステムにおいて、
前記第1手段は、前記N個のバリアライトレジスタを前記N個のバリアリードレジスタに直接的に配線することで実現されることを特徴とするマルチプロセッサシステム。 - N(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアリードレジスタと、
前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられたバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられたバリアリードレジスタに伝送する第1手段とを用い、
前記N個のプロセッサが、自身に設けられたバリアリードレジスタを読み、第1の値を同期ポイントとして自身以外のプロセッサの同期待ち状態を判別することで前記N個のプロセッサのバリア同期処理を行う第1処理と、
前記第1処理の後に、前記N個のプロセッサが、自身のバリアライトレジスタの値を反転またはインクリメントすることで自身のバリアライトレジスタに第2の値を設定する第2処理と、
前記第2処理の後に、前記N個のプロセッサが、自身に設けられたバリアリードレジスタを読み、前記第2の値を同期ポイントとして自身以外のプロセッサの同期待ち状態を判別することで前記N個のプロセッサのバリア同期処理を行う第3処理とを実行することを特徴とするマルチプロセッサシステムの同期方法。 - 1個のマスタプロセッサを含んだN(N≧2)個のプロセッサと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアライトレジスタと、
前記N個のプロセッサ内にそれぞれ設けられたN個のバリアリードレジスタと、
前記N個のプロセッサ内のいずれかのプロセッサがバリア同期に伴い自身に設けられたバリアライトレジスタに第1情報を書き込んだ際に、前記第1情報を他のプロセッサに設けられたバリアリードレジスタに伝送する第1手段とを用い、
前記マスタプロセッサ以外のプロセッサ全てが自身のバリアライトレジスタに前記第1情報を書き込んだことを、前記マスタプロセッサが、自身のバリアリードレジスタを介して検出する第1処理と、
前記第1処理の後に、前記マスタプロセッサが自身のバリアライトレジスタに前記第1情報を書き込む第2処理と、
前記第2処理と並行して、前記マスタプロセッサが自身のバリアライトレジスタに前記第1情報を書き込んだことを、前記マスタプロセッサ以外のプロセッサ全てが、自身のバリアリードレジスタを介して検出する第3処理とを実行することを特徴とするマルチプロセッサシステムの同期方法。
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