JP2009171752A - 電源回路 - Google Patents

Abstract

【課題】電源回路の１次側に流れる電流に基づいて定電流制御を行う場合において、電源回路の出力電圧の垂下特性を向上させる。
【解決手段】ＭＯＳＦＥＴ３２〜３５により直流から交流に変換された電圧が１次側コイル３７−１にかかるトランス３７と、トランス３７の出力を整流するダイオード３９、４０と、整流された電圧を平滑するコイル４１及びコンデンサ４２とを有する電源回路３１の出力電圧Ｖｏｕｔが一定になるように、ＭＯＳＦＥＴ３２〜３５のそれぞれの動作を制御する制御回路１であって、１次側に流れる電流から換算される出力電流Ｉｏｕｔが所定電流Ｉｒを超えると、出力電圧Ｖｏｕｔに基づく補正値と出力電流Ｉｏｕｔとの加算結果の増加に応じて出力電圧Ｖｏｕｔが下がるように、ＭＯＳＦＥＴ３２〜３５のそれぞれの動作を制御する。
【選択図】図１

Description

本発明は、電源回路の出力電流が所定電流を超えているとき、その出力電流の増加に応じて電源回路の出力電圧を下げていく定電流制御を行う電源回路に関する。

図３は、従来の制御回路を備える電源回路を示す図である。
図３に示す電源回路３１は、ｎチャンネルのＭＯＳＦＥＴ３２〜３５と、直流電源３６と、トランス３７、３８と、ダイオード３９、４０により構成される整流回路と、コイル４１及びコンデンサ４２により構成される平滑回路と、ダイオード５７〜６０により構成される全波整流回路とを備えて構成されている。すなわち、ＭＯＳＦＥＴ３２のソース端子はＭＯＳＦＥＴ３３のドレイン端子及びトランス３８の１次側コイル３８−１を介したトランス３７の１次側コイル３７−１の一方端に接続され、ＭＯＳＦＥＴ３４のソース端子はＭＯＳＦＥＴ３５のドレイン端子及び１次側コイル３７−１の他方端に接続されている。ＭＯＳＦＥＴ３２、３４のそれぞれのドレイン端子は直流電源３６のプラス端子に接続され、ＭＯＳＦＥＴ３３、３５のそれぞれのソース端子は直流電源３６のマイナス端子に接続されている。ダイオード４０のカソード端子はトランス３７の２次側コイル３７−２の一方端に接続され、ダイオード３９のカソード端子はトランス３７の２次側コイル３７−２の他方端に接続されている。トランス３７の２次側コイル３７−２のセンタータップはコイル４１を介してコンデンサ４２の一方端及び電源回路３１の一方の出力端子に接続され、ダイオード３９のアノード端子はダイオード４０のアノード端子、コンデンサ４２の他方端、及び電源回路３１の他方の出力端子に接続されている。トランス３８の２次側コイル３８−２の一方端は、ダイオード５７のアノード端子及びダイオード５８のカソード端子に接続され、トランス３８の２次側コイル３８−２の他方端は、ダイオード５９のアノード端子及びダイオード６０のカソード端子に接続されている。ダイオード５７のカソード端子とダイオード５９のカソード端子とが互いに接続され、ダイオード５８のアノード端子とダイオード６０のアノード端子がグランドに接続されている。

図３に示す制御回路４３は、ＩＣ回路４４と、抵抗４５〜４７と、ダイオード４８と、コンデンサ４９とを備えて構成されている。すなわち、抵抗４５の一方端はダイオード５９のカソード端子及びダイオード４８のアノード端子に接続され、抵抗４５の他方端はダイオード６０のアノード端子及びコンデンサ４９の一方端に接続されている。ダイオード４８のカソード端子はコンデンサ４９の他方端及び互いに直列接続される抵抗４６、４７を介してグランドに接続されている。

上記ＩＣ回路４４は、エラーアンプ５０と、定電圧源５１と、コンパレータ５２、５３と、三角波発生回路５４と、ＡＮＤ回路５５と、ドライブ回路５６とを備えて構成されている。すなわち、抵抗４６、４７は、コンデンサ４９にかかる電圧Ｖ１を電圧Ｖ２に分圧する。エラーアンプ５０は、非反転入力端子に入力される電圧Ｖ２と、反転入力端子に入力される定電圧源５１の電圧Ｖ３との差を増幅して電圧Ｖ４を出力する。コンパレータ５２は、プラス入力端子に入力される三角波発生回路５４の三角波とマイナス入力端子に入力される電源回路３１の出力電圧Ｖｏｕｔとを比較してパルス信号Ｓ１を出力する。コンパレータ５３は、プラス入力端子に入力される三角波発生回路５４の三角波とマイナス入力端子に入力される電圧Ｖ４とを比較してパルス信号Ｓ２を出力する。ＡＮＤ回路５５は、一方の入力端子に入力されるパルス信号Ｓ１と他方の入力端子に入力されるパルス信号Ｓ２との論理積を演算してパルス信号Ｓ３を出力する。ドライブ回路５６は、ＡＮＤ回路５５から出力されるパルス信号Ｓ３に基づく駆動信号Ｓ４をＭＯＳＦＥＴ３２、３５のそれぞれのゲート端子に出力するとともに、駆動信号Ｓ４の反転信号である駆動信号Ｓ５をＭＯＳＦＥＴ３３、３４のそれぞれのゲート端子に出力する。

ドライブ回路５６から出力される駆動信号Ｓ４、Ｓ５によりＭＯＳＦＥＴ３２、３５とＭＯＳＦＥＴ３３、３４とが交互にオン、オフすると、トランス３７の１次側コイル３７−１に交流の電圧がかかり、その電圧に対応する交流の電圧が２次側コイル３７−２にかかる。２次側コイル３７−２にかかる交流の電圧によりダイオード３９、４０に交互に電流が流れ、コイル４１及びコンデンサ４２を通して出力電圧Ｖｏｕｔが出力される。すなわち、電源回路３１は、ＭＯＳＦＥＴ３２〜３５により直流電源３６の電圧を交流に変換して、その交流電圧をトランス３７により変圧した後、その変圧後の交流電圧をダイオード３９、４０により整流するとともに、コイル４１及びコンデンサ４２により平滑し出力電圧Ｖｏｕｔとして出力する。

また、電源回路３１の１次側に電流が流れることでトランス３８の１次側コイル３８−１にかかる電圧に対応する電圧が２次側コイル３８−２にかかりダイオード４８に電流が流れると、コンデンサ４９に電圧Ｖ１がかかる。この電圧Ｖ１は、トランス３７の１次側コイル３７−１に流れる電流に対応する電圧である。

電源回路３１の出力電流Ｉｏｕｔと電源回路３１の１次側に流れる電流との比は、トランス３８の１次側コイルの巻き線数と２次側コイルの巻き線数との比と同じであり、例えば、１次側コイルの巻き線数：２次側コイルの巻き線数＝１：２とすると、電源回路３１の１次側に流れる電流：電源回路３１の出力電流Ｉｏｕｔ＝２：１になる。

図４（ａ）は、電源回路３１の出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔとの関係を示す図である。
図４（ａ）に示すように電源回路３１は、出力電流Ｉｏｕｔが所定電流Ｉｒよりも低い場合、出力電圧Ｖｏｕｔが一定になるように制御し、出力電流Ｉｏｕｔが所定電流Ｉｒよりも高い場合、出力電流Ｉｏｕｔの増加に応じて出力電圧Ｖｏｕｔが低くなるようＭＯＳＦＥＴ３２〜３５を制御する。

図４（ａ）に示す電源回路３１では、出力電流Ｉｏｕｔは１次側に流れる電流から換算される電流であることから、出力電流Ｉｏｕｔの代わりに１次側コイル３７−１に流れる電流を使用し、１次側コイル３７−１に流れる電流に対応する電圧と所定電圧との比較結果から制御方法を切り換える。

例えば、トランス３７の１次側コイル３７−１に流れる電流に対応する電圧が、所定電圧よりも低いとき、すなわち、電圧Ｖ２が電圧Ｖ３よりも低いとき、エラーアンプ５０から出力される電圧Ｖ４はゼロになり、コンパレータ５３から出力されるパルス信号Ｓ２はハイレベルになる。このとき、コンパレータ５２は出力電圧Ｖｏｕｔを一定にするようなパルス信号Ｓ１を出力しているため、ＡＮＤ回路５５から出力されるパルス信号Ｓ３は、出力電圧Ｖｏｕｔが一定になるようなパルス信号になる。つまり、出力電圧Ｖｏｕｔが一定になるようにＭＯＳＦＥＴ３２〜３５を制御する（定電圧制御）。

また、トランス３７の１次側コイル３７−１に流れる電流に対応する電圧が、所定電圧よりも高いとき、すなわち、電圧Ｖ２が電圧Ｖ３よりも高いとき、コンパレータ５３は、電圧Ｖ２の増加に応じて、パルス信号Ｓ２のデューティを小さくする。このとき、コンパレータ５３から出力されるパルス信号Ｓ２のパルス幅は、コンパレータ５２から出力されるパルス信号Ｓ１のパルス幅よりも小さいため、ＡＮＤ回路５５から出力されるパルス信号Ｓ３は、コンパレータ５３から出力されるパルス信号Ｓ２と同じパルス信号になる。つまり、トランス３７の１次側コイル３７−１に流れる電流の増加に応じて、出力電圧Ｖｏｕｔが低くなるようにＭＯＳＦＥＴ３２〜３５を制御する（定電流制御）。

このように、図３に示す制御回路４３は、１次側コイル３７−１に流れる電流に対応する電圧が所定電圧より低い場合、出力電圧Ｖｏｕｔが一定になるように、ＭＯＳＦＥＴ３２〜３５を制御し、１次側コイル３７−１に流れる電流に対応する電圧が所定電圧より高い場合、１次側コイル３７−１に流れる電流に対応する電圧の増加に応じて、出力電圧Ｖｏｕｔが低くなるように、ＭＯＳＦＥＴ３２〜３５を制御する。

また、電源回路において、１次側検出電流及び１次側検出電圧に基づいて、トランスのコイルに流れる電流が一定になるように、１次側に備えられるスイッチング素子の動作を制御するものがある（例えば、特許文献１参照）。

ところで、図３に示す電源回路３１が大電流を出力する場合は、電源回路３１の出力部に備えられるハーネスや短絡保護用ヒューズなどの保護を目的として、電源回路３１の出力電流Ｉｏｕｔの最大値が予め規定されている。さらに、電源回路３１が降圧型である場合、図３に示す制御回路４３のように、１次側（高圧側）に流れる電流に基づいて、定電流制御を行う場合が多い。
特開平８−２４２５７８号公報

しかしながら、図３に示すような電源回路３１では、１次側に流れる電流はリプル電流やトランス３７の励磁電流が含まれるため、図３に示す制御回路４３のように、１次側に流れる電流に基づいて、定電流制御を行う場合、例えば、図４（ｂ）に示すように、上記リプル電流や上記励磁電流が大きいと、負荷から要求される出力電流Ｉｏｕｔが倍に増えても１次側検出電流が倍にならないなど、負荷から要求される出力電流Ｉｏｕｔに対して１次側検出電流がリニアに増加せず、予め規定される出力電流Ｉｏｕｔの最大値以下において出力電圧Ｖｏｕｔを垂下することができないおそれがある。

そこで、本発明では、電源回路の１次側に流れる電流に基づいて定電流制御を行う場合において、電源回路の出力電圧の垂下特性を向上させることが可能な制御回路を備える電源回路を提供することを目的とする。

上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の電源回路は、直流電圧を交流に変換する複数のスイッチング素子と、前記複数のスイッチング素子により交流に変換された電圧が入力される１次側コイルと２次側コイルとを有するトランスと、２次側コイルにかかる電圧を整流する整流回路と、前記整流回路から出力される電圧を平滑する平滑回路と、を有する電源回路であって、前記電源回路の１次側に流れる電流を検出する電流検出部と、前記電源回路の出力電圧に基づく補正値を出力する補正回路と、前記電源回路の１次側に流れる電流から換算される前記電源回路の出力電流が所定電流より低い場合、前記電源回路の出力電圧が一定になるように前記複数のスイッチング素子を制御する第１の制御回路と、前記電源回路の１次側に流れる電流から換算される前記電源回路の出力電流が所定電流より高い場合、前記１次側に流れる電流に対応する電圧と前記補正値との加算結果の増加に応じて前記出力電圧が下がるように前記複数のスイッチング素子を制御する第２の制御回路とを備える。

これにより、平滑回路内のコイルによるリプル電流やトランスの励磁電流を出力電流に加算した結果に基づいて定電流制御を行うことができるので、定電流制御時の出力電圧の垂下特性を向上させることができる。

また、前記補正回路は、前記出力電圧と所定電圧との差を増幅して前記補正値を出力するように構成してもよい。
また、前記補正回路は、前記出力電圧を分圧して前記補正値を出力するように構成してもよい。

本発明によれば、電源回路の１次側に流れる電流に基づいて定電流制御を行う場合において、電源回路の出力電圧の垂下特性を向上させることができる。

以下、図面を用いて本発明の実施形態を説明する。
図１は、本発明の実施形態の制御回路を備える電源回路を示す図である。なお、図３に示す構成と同じ構成には同じ符号を付しており、図３に示す構成と同じ構成の説明は省略する。

図１に示す制御回路１は、ＩＣ回路４４と、抵抗４５〜４７と、ダイオード４８と、コンデンサ４９と、補正回路２とを備えて構成されている。なお、特許請求の範囲に記載される電流検出部は、電源回路３１のトランス３８により構成され、特許請求の範囲に記載される第１の制御回路は、ＩＣ回路４４のコンパレータ５２及び三角波発生回路５４により構成され、特許請求の範囲に記載される第２の制御回路は、ＩＣ回路４４のエラーアンプ５０、定電圧源５１、コンパレータ５３、及び三角波発生回路５４により構成される。

上記補正回路２は、オペアンプ３と、抵抗４、５と、定電圧源６とを備えて構成されている。すなわち、補正回路２は、負帰還増幅回路であって、オペアンプ３の反転入力端子に定電圧源６の電圧Ｖ５が入力され、非反転入力端子に出力電圧Ｖｏｕｔ及び抵抗４を介したオペアンプ３の出力が入力される。オペアンプ３により出力電圧Ｖｏｕｔと定電圧源６の電圧Ｖ５との差が増幅され抵抗５を介して電圧Ｖ６が出力される。電圧Ｖ６は、抵抗４６、４７の接続点へかかり、電圧Ｖ２に電圧Ｖ６が加わった電圧Ｖ７がエラーアンプ５０のプラス入力端子に出力される。なお、抵抗４の抵抗値や電圧Ｖ５は、出力電圧Ｖｏｕｔが低くなるに従ってオペアンプ３から出力される電圧が高くなるように設定されているものとする。

ここで、前記のように構成された制御回路１を有する電源回路３１の作用を説明する。
電源回路３１の１次側に電流が流れると、トランス３８の１次側コイル３８−１にかかる電圧に対応する電圧が２次側コイル３８−２にかかり、その２次側コイル３８−２にかかる電圧がダイオード５７〜６０により構成される全波整流回路により整流される。すると、ダイオード４８に電流が流れ、コンデンサ４９に電圧Ｖ１がかかり、抵抗４６、４７の接続点に電圧Ｖ２がかかる。また、電源回路３１の１次側に電流が流れると、トランス３７を介して電源回路３１の２次側に出力電流Ｉｏｕｔが流れ、コンデンサ４２に出力電圧Ｖｏｕｔがかかる。そして、上述したように、オペアンプ３により出力電圧Ｖｏｕｔと定電圧源６の電圧Ｖ５との差が増幅され抵抗５を介して電圧Ｖ６が出力される。電圧Ｖ６は、抵抗４６、４７の接続点へかかり、電圧Ｖ２に電圧Ｖ６が加わった電圧Ｖ７がエラーアンプ５０のプラス入力端子に出力される。電圧Ｖ７が電圧Ｖ３よりも低いとき、エラーアンプ５０から出力される電圧Ｖ４はゼロになり、コンパレータ５３から出力されるパルス信号Ｓ２はハイレベルになる。このとき、コンパレータ５２は出力電圧Ｖｏｕｔを一定にするようなパルス信号Ｓ１を出力しているため、ＡＮＤ回路５５から出力されるパルス信号Ｓ３は、出力電圧Ｖｏｕｔが一定になるようなパルス信号になる。つまり、出力電圧Ｖｏｕｔが一定になるようにＭＯＳＦＥＴ３２〜３５を制御する（定電圧制御）。また、電圧Ｖ７が電圧Ｖ３よりも高いとき、コンパレータ５３は、電圧Ｖ７の増加に応じて、パルス信号Ｓ２のデューティを小さくする。このとき、コンパレータ５３から出力されるパルス信号Ｓ２のパルス幅は、コンパレータ５２から出力されるパルス信号Ｓ１のパルス幅よりも小さいため、ＡＮＤ回路５５から出力されるパルス信号Ｓ３は、コンパレータ５３から出力されるパルス信号Ｓ２と同じパルス信号になる。つまり、トランス３７の１次側コイル３７−１に流れる電流の増加に応じて、出力電圧Ｖｏｕｔが低くなるようにＭＯＳＦＥＴ３２〜３５を制御する（定電流制御）。

図１に示す制御回路１は、定電流制御時、負荷から要求される出力電流Ｉｏｕｔが増え、出力電圧Ｖｏｕｔが低くなると、オペアンプ３から出力される電圧が大きくなるため、図３に示す制御回路４３に比べて、エラーアンプ５０からコンパレータ５３に出力される電圧Ｖ４が大きくなり、コンパレータ５３から出力されるパルス信号Ｓ２のパルス幅が小さくなり、ＭＯＳＦＥＴ３２、３５の動作を制御するパルス信号Ｓ４のパルス幅が小さくなる。そのため、図１に示す制御回路１は、図３に示す制御回路４３に比べて、定電流制御時の出力電圧Ｖｏｕｔをより垂下させることができる。

また、図２に示すように、補正回路２を抵抗７、８により構成してもよい。抵抗７、８は互いに直列接続され、抵抗７が電源回路３１のコイル４１とコンデンサ４２の接続点に接続され、抵抗８がグランドに接続されている。抵抗７、８の接続点は、抵抗４６、４７の接続点に接続されている。図２に示す補正回路２は、抵抗７、８により出力電圧Ｖｏｕｔを分圧し、図１に示す補正回路２のように、電圧Ｖ６を出力する。これにより、電圧Ｖ２に電圧Ｖ６が加わった電圧Ｖ７がエラーアンプ５０のプラス入力端子に出力される。

図１や図２に示す本実施形態の制御回路１によれば、電源回路３１の１次側に流れる電流から換算される出力電流Ｉｏｕｔが所定電流Ｉｒを超えているとき、出力電流Ｉｏｕｔにリプル電流や励磁電流に相当する電流が加算されるように、電圧Ｖ２に電圧Ｖ６を加えて電圧Ｖ７とし、その電圧Ｖ７の増加に応じて出力電圧Ｖｏｕｔが低くなるように、ＭＯＳＦＥＴ３２〜３５のそれぞれの動作を制御する。これにより、負荷から要求される出力電流Ｉｏｕｔに対して電圧Ｖ７をリニアに増加させることができるので、定電流制御時の出力電圧Ｖｏｕｔの垂下特性を向上させることができる。

また、図１や図２に示す本実施形態の制御回路１によれば、電源回路３１の２次側に流れる電流に含まれるリプル電流を低減するためにコイル４１を大型化する必要がないため、回路全体の大型化やコストの増加を抑えることができる。

なお、本発明は上記実施形態に限定されず、例えば、次のように具体化してもよい。
○ 図１、図２に示す実施形態では、電圧Ｖ２と電圧Ｖ６を加算した電圧Ｖ７が定電圧源５１の電圧Ｖ３を超えた場合、出力電圧Ｉｏｕｔが下がるように、複数のスイッチング素子３２〜３５のそれぞれの動作を制御しているが、これに限られず、例えば、電圧Ｖ２が電圧Ｖ３より高い場合、コンパレータ５０からの出力に電圧Ｖ６を加える構成でもよい。
○ 図１に示す実施例では、抵抗４の値、電圧Ｖ５の値は固定値だが、抵抗４の値または電圧Ｖ５の値を可変できるようにすることにより、出力電流Ｉｏｕｔの基準からの増加率（減少率）と、１次側コイル３７−１に流れる電流の基準（基準の出力電流Ｉｏｕｔが出力されるときに１次側コイル３７−１に流れる電流）からの増加率（減少率）とが一致するようにしてもよい。例えば、基準の出力電流Ｉｏｕｔの２倍の電流が出力される場合、電圧Ｖ７が１次側コイル３７−１に流れる電流の基準の２倍の電流になるように抵抗４の値または電圧Ｖ５の値を可変させる。
○ 図２に示す実施例では、抵抗８の値は固定値だが、抵抗８の値を可変できるようにすることにより、出力電流Ｉｏｕｔの基準からの増加率（減少率）と、１次側コイル３７−１に流れる電流の基準（基準の出力電流Ｉｏｕｔが出力されるときに１次側コイル３７−１に流れる電流）からの増加率（減少率）とが一致するようにしてもよい。

本発明の実施形態の制御回路を備える電源回路を示す図である。 本発明の他の実施形態の制御回路を備える電源回路を示す図である。 従来の制御回路を備える電源回路を示す図である。 （ａ）は、電源回路の出力電流と出力電圧との関係を示す図である。（ｂ）は、電源回路の出力電流コンバータの１次側に流れる電流と２次側に流れる電流を示す図である。

符号の説明

１ 制御回路
２ 補正回路
３ オペアンプ
４、５ 抵抗
６ 定電圧源
７、８ 抵抗
３１ 電源回路
３２〜３５ ＭＯＳＦＥＴ
３６ 直流電源
３７、３８ トランス
３９、４０ ダイオード
４１ コイル
４２ コンデンサ
４３ 制御回路
４４ ＩＣ回路
４５〜４７ 抵抗
４８ ダイオード
４９ コンデンサ
５０ エラーアンプ
５１ 定電圧源
５２、５３ コンパレータ
５４ 三角波発生回路
５５ ＡＮＤ回路
５６ ドライブ回路
５７〜６０ ダイオード

Claims (3)

1. 直流電圧を交流に変換する複数のスイッチング素子と、
   前記複数のスイッチング素子により交流に変換された電圧が入力される１次側コイルと２次側コイルとを有するトランスと、
   ２次側コイルにかかる電圧を整流する整流回路と、
   前記整流回路から出力される電圧を平滑する平滑回路と、
   を有する電源回路であって、
   前記電源回路の１次側に流れる電流を検出する電流検出部と、
   前記電源回路の出力電圧に基づく補正値を出力する補正回路と、
   前記電源回路の１次側に流れる電流から換算される前記電源回路の出力電流が所定電流より低い場合、前記電源回路の出力電圧が一定になるように前記複数のスイッチング素子を制御する第１の制御回路と、
   前記電源回路の１次側に流れる電流から換算される前記電源回路の出力電流が所定電流より高い場合、前記１次側に流れる電流に対応する電圧と前記補正値との加算結果の増加に応じて前記出力電圧が下がるように前記複数のスイッチング素子を制御する第２の制御回路と、
   を備えることを特徴とする電源回路。
2. 請求項１に記載の電源回路であって、
   前記補正回路は、前記出力電圧と所定電圧との差を増幅して前記補正値を出力する
   ことを特徴とする電源回路。
3. 請求項１に記載の電源回路であって、
   前記補正回路は、前記出力電圧を分圧して前記補正値を出力する
   ことを特徴とする電源回路。