JP2009170617A - 半導体装置 - Google Patents

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Abstract

【課題】回路基板の両面上に複数の半導体チップを配置して接合する両面実装構造の半導体装置において、半導体チップと封止樹脂への負荷を低減し、剥離させることなしに所望の構造を実現することを目的としている。
【解決手段】回路基板の上面に搭載される半導体チップ31と下面に搭載される半導体チップ32が重なり合う領域には、回路基板の表面に凹部21(または凸部22)を形成する。
【選択図】図1

Description

本発明は回路基板の両面に複数の半導体チップを配置して接合する半導体チップの両面実装構造に関するものである。
ICチップはプラスチックなどのパッケージに封入し、これを回路基板に実装する実装方法が一般的である。最近では、このような半導体パッケージの実装に比較して実装面積を大幅に縮小できるベアチップ実装が利用されている。
ICチップの状態のまま回路基板に実装するベアチップ実装には、次の3種類がある。
(1)チップ上の電極と回路基板の電極をワイヤボンディング
(2)チップ上の電極と回路基板の電極をリード線を備えたフィルムで接続
(3)ICチップをフェイスダウンして回路基板に直接に接続
3番目のフリップチップでは、回路基板の回路形成面に半導体チップの回路形成面を対向させ、金などの金属で形成されるバンプを介して重ね合わせることで導通をとるフェイスダウン実装であって、1番目のワイヤボンディングの場合のように、回路基板の回路形成面と半導体チップの回路形成面の反対側の面を対向させ、ワイヤボンディングによって金属細線を引き出しているフェイスアップ実装と比較して、小型化が可能であり、幅広く利用されている。
近年、高機能化を図るために、回路基板の両面に半導体チップを実装する両面実装構造が採用される場合においても、小型化の実現のためフェイスダウン実装によりベアチップと回路基板を接続する方法がとられている。
特開2004−23045号公報
半導体の両面実装構造においては、複数の機能を持たせるため、回路基板の両面に実装される半導体チップは必ずしも同一ではなく、チップの厚み、サイズなどが異なる場合が多い。また、その他、受動部品と一緒に実装しワンモジュール化する場合、受動部品との配置関係より、図10に示すようにそれぞれの半導体チップ31,32が回路基板2に対し対称的ではなく、ずれて配置されている場合がある。51,52はバンプ、41は封止接着樹脂である。
一般に、半導体チップ31,32の熱膨張係数は、回路基板2への接合に用いる封止接着樹脂41や回路基板2そのものの熱膨張係数と比べ極端に小さく、サイズの異なる半導体チップがずれて配置されている場合には、反り傾向が、回路基板2の上下で異なるため、実装時の加熱、冷却処理によって生じる各構成部材の膨張、収縮差によって図11に示すように、回路基板2の全体が大きく反る。そのずれに起因して回路基板2の全体がうねった形状になる。その際、一方の半導体チップ32の反りによって、特に半導体チップの外周部分に対向する他方の半導体チップ31の封止接着樹脂41が引っ張られ、半導体チップの回路形成面との間で剥離が発生し、電気的な性能に悪影響を及ぼすことが考えられる。
本発明は、このような従来技術の課題を解決するためになされたもので、回路基板の両面上に複数の半導体チップを配置して接合する半導体チップの両面実装構造において、チップと封止樹脂への負荷を低減し、半導体チップの配置制約なしに、所望の構造を実現することを目的としている。
本発明の請求項1記載の半導体装置は、回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合う領域には、前記回路基板の少なくとも一方の表面に凹部が形成されていることを特徴とする。
本発明の請求項2記載の半導体装置は、請求項1において、前記回路基板の表面に形成された凹部は、反対側に搭載されている半導体チップの外周に対応する位置に沿って鍵型の形状に形成されていることを特徴とする。
本発明の請求項3記載の半導体装置は、回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合う領域には、回路基板の少なくとも一方の表面に凸部が形成されていることを特徴とする。
本発明の請求項4記載の半導体装置は、請求項3において、前記回路基板の表面に形成された凸部は、反対側に搭載されている半導体チップの外周に対応する位置に沿って鍵型の形状に形成されていることを特徴とする。
本発明の請求項5記載の半導体装置は、回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合わない領域には、回路基板の表面に弾性体が形成されていることを特徴とする。
この構成によれば、サイズの異なる半導体チップがずれていることによって生じる局所的なうねり、およびそれに起因する封止接着樹脂の引張り力を低減することができ、半導体チップと封止接着樹脂の間に生じる剥離現象を回避できる。
以下、本発明を各実施の形態を示す図1〜図9に基づいて説明する。
なお、同様の作用を成すものには同一の符号を付けて説明する。
(実施の形態1)
図1(a)(b)は本発明の実施の形態1を示す。
回路基板2の上面に半導体チップ31がフェイスダウンでフリップフロップ実装され、回路基板2の下面に半導体チップ32がフェイスダウンでフリップフロップ実装されている。
詳しくは、回路基板2の上面に封止接着樹脂41が形成され、その上に半導体チップ31が搭載されている。半導体チップ31の外形は、システムLSIにおける寸法の一例であるが、ここでは縦3mm×横3mm、厚みは200μmとする。
回路基板2の外形は縦6mm×6mm、厚みは300μmであり、6層構成の両面回路基板である。詳細に図示はしていないが、回路基板2の表面の電極と、半導体チップ31の表面のパッドはバンプ51を介して電気的に接合されている。バンプ51の高さは約20μmであり、その直径は約50μmである。回路基板2の表面の電極の高さは約20μmであるため、回路基板2と半導体チップ31の間に介在する封止接着樹脂41の総高さは約40μmである。
封止接着樹脂41には、金属フィラーが混入された導電性の接着樹脂や、絶縁性の接着樹脂などが用いられ、半導体チップ31の周辺部においてフィレットを形成している。
バンプ51は、半田および金などの金属または導電性の樹脂ボールおよびそれらの組合せなどで形成されている。バンプ51の中心は、半導体チップ31のエッジから約150μm程度内側にくるように形成されている。
これら構造は、先にシート状態の封止接着樹脂41を回路基板2の上に貼り付けて半導体チップ31を搭載し、半導体チップ31の上面から加熱・加圧することにより形成する場合や、先に半導体チップ31をバンプ51のみで接合した後にペースト状の封止接着樹脂41を注入して接着することにより形成する場合などがある。
回路基板2のもう下面には同様に封止接着樹脂42が形成され、その上に半導体チップ32が搭載されており、バンプ52を介して電気的接合がなされている。半導体チップ32の外形サイズは上記半導体チップ31と同様、その接合方法、バンプ形状等も全て上記半導体チップ31側と同様である。
図1(b)に示すように、半導体チップ31と半導体チップ32は上面から見た場合に、対称的に配置されているのではなく、半導体チップ31の重心G1に対し、半導体チップ32の重心G2は、縦方向に1mm、そして横方向に1mmずれて配置されている。
回路基板2の半導体チップ31が搭載される上面には、図1(a)(b)に示すように、半導体チップ32と半導体チップ31が重なりあう領域に凹部21が形成されている。その凹部21の深さは約30μmであり、封止接着樹脂41は凹部21の中にも充填され、封止接着樹脂41の高さ、すなわち半導体チップ31から回路基板2までの距離は、凹部21において、70μmと最も高く形成されている。この回路基板2に設けられた凹部21は、回路基板2の製造時に、表面よりエッチング等の加工処理を施すことによって形成されたものである。
凹部21を形成する領域の詳細な寸法事例を以下に示す。
半導体チップ32と半導体チップ31が重なりあう全領域としているが、半導体チップ31に形成されるバンプ51の配置制約に応じてその領域は制限される。
凹部21の平面的な位置は、図1(b)に示すように、半導体チップ31に形成されているバンプ51より、その周辺の封止接着樹脂の充填に必要な領域として、少なくともD1=100μm以上内側に存在するものとする。
また、半導体チップ32の側の反りによって半導体チップ31の側の封止接着樹脂41が受ける引張り力は、半導体チップ32のエッジよりも外側で最大になる可能性があることから、凹部21は、半導体チップ32のエッジよりも外側の領域まで広げて形成する方が好適である。ここではD2=100μm以上はみだして形成されているとする。
このようにして、凹部21と半導体チップ31の間の封止接着樹脂41が高く形成されていることにより、回路基板2のもう一方に搭載されている半導体チップ32の側が反ることによって、特に半導体チップ32の外周部分に相当する回路基板2のうねりの影響を、ある一定量の高さを持った凹部21の封止接着樹脂41が緩和し、当該部分の半導体チップ31と封止接着樹脂41の界面に生じる引張り力を低減できる。
(実施の形態2)
図2,図3は本発明の実施の形態2を示す。
実施の形態1では、回路基板2の上面に形成されている凹部21の全部を、半導体チップ31と半導体チップ32が重なり合う領域に形成するとしているが、回路基板2の電気配線の制約により困難な場合は、図2に示すように、引張り力が最も大きくなる領域である半導体チップ32の外周に相当する位置に沿って鍵型の領域に限定して形成しても同様の効果が得られる。この時、鍵型の凹部21の幅は、半導体チップ32に外側に100μm以上、内側に100μm以上、合計200μm以上の幅を持って形成されているとする。
また、図1に示した方形の凹部21または図2に示した鍵型の領域に配置された凹部21は、半導体チップ31の内で連続的に形成するとしているが、実際には、半導体チップ31の内には、バンプ51以外にも、回路基板2の表面上に電極以外の銅パターンが形成されている場合が多いため、必ずしも連続的に形成できるとは限らない。このようなパターンの影響により凹部21の形成が困難な場合には、例えば図3にその一例を示すように、半導体チップ31に形成されるバンプ51のレイアウトやその他の制約に応じて、断続的に形成された凹部21a,21b,21cで構成していてもかまわない。
また実施の形態1,実施の形態2において、前記凹部21,21a,21b,21cは、説明の簡略化のため回路基板2の半導体チップ31と対向する表面にのみ形成しているが、各半導体チップが他方に与えるうねりの影響は同様であるため、回路基板2の半導体チップ32と対向する表面にのみ形成したり、回路基板2の半導体チップ31と対向する表面ならびに回路基板2の半導体チップ32と対向する表面に同様に凹部21,21a,21b,21cを形成することが考えられる。
(実施の形態3)
図4(a)(b)は本発明の実施の形態3を示す。
この実施の形態3では、図4(a)(b)に示すように回路基板2の半導体チップ31が搭載される面に凸部22が形成されている。この凸部22の高さは約30μmである。凸部22を構成する材料は、ガラスクロス入りのエポキシ樹脂など、いずれも封止接着樹脂よりも弾性率の高い材料である。具体的には、封止接着樹脂の弾性率は約5GPaであるのに対し、ガラスクロス入りのエポキシ樹脂は、その弾性率は10GPa以上である。
このような硬い材料が回路基板2の上に形成されていることによって、それを含む当該領域の回路基板の厚みを局所的に厚くでき、回路基板2のもう一方に搭載されている半導体チップ32側が反ることによる影響を半導体チップ31の側に与えないようにすることができ、半導体チップ31と封止接着樹脂51の界面に生じる引張り力を低減できる。
凸部22を形成する領域の詳細な寸法事例を以下に示す。
半導体チップ32と半導体チップ31が重なりあう全領域としているが、半導体チップ31に形成されるバンプ51の配置制約に応じてその領域は制限される。例えば図4(b)の場合、凸部22の平面的な領域の外形は、半導体チップ31の上に形成されているバンプ51より、その周辺の封止接着樹脂の充填に必要な領域として、図4(b)中の記号D3で示すように少なくとも100μm以上内側に存在するものとする。また、半導体チップ32の側の反りによって半導体チップ31の側の封止接着樹脂41が受ける引張り力は、半導体チップ32のエッジよりも外側で最大になる可能性があることから、凸部22は、図4(b)中の記号D4で示すように、半導体チップ32のエッジよりも外側の領域まで広げて形成する方が好適である。ここではD4を半導体チップ32よりも100μm以上はみだして形成している。
(実施の形態4)
図5,図6は本発明の実施の形態4を示す。
実施の形態3では、回路基板2の上面に形成されている凹部22の全部を、半導体チップ31と半導体チップ32が重なり合う領域に形成するとしているが、この実施の形態4では図5に示すように、引張り力の最も大きくなる領域である半導体チップ32の外周に相当する位置に沿って鍵型の領域に限定して形成しても同様の効果が得られる。この時の鍵型の凸部22の幅は、具体的には半導体チップ32に外側に100μm以上、内側に100μm以上、合計200μm以上の幅を持って形成されている。
また、前に示した方形または鍵型の領域に配置された凸部22は、半導体チップ31の内で連続的に形成するとしているが、実際には、半導体チップ31の内には、バンプ51以外にも、回路基板2の表面上に電極以外の銅パターンが形成されている場合が多いため、必ずしも連続的に形成できるとは限らない。このようなパターンの影響により凸部22の形成が困難な場合には、例えば図6にその一例を示すように、半導体チップ31に形成されるバンプ51のレイアウトやその他制約に応じて、断続的に凸部22a,22b,22cを形成してもかまわない。
また実施の形態3とこの実施の形態4における凸部22,22a,22b,22cは、銅などの金属材料を用いて形成することで、上記とは別の効果も得られる。具体的には、一般に、エポキシ系の樹脂は、金属材料とは密着性が低いため、封止接着樹脂41と凸部22は、外的な負荷に対し容易に分離される。半導体チップ32が搭載される側の反りによって、封止接着樹脂41と凸部22を先行的に分離させることによって、封止接着樹脂41と半導体チップ31との界面の引張り力を生じなくさせることが期待できる。この場合には、凸部22の最表面にフッ素系、シリコン系などの離型剤を塗布したり、有機薄膜などの離型処理を施すなどを行うことで封止接着樹脂41との離型性を高める方が効果的である。
また実施の形態3,実施の形態4において、前記凸部22,22a,22b,22cは、説明の簡略化のため回路基板2の半導体チップ31と対向する表面にのみ形成しているが、各半導体チップが他方に与えるうねりの影響は同様であるため、回路基板2の半導体チップ32と対向する表面にのみ形成したり、回路基板2の半導体チップ31と対向する表面ならびに回路基板2の半導体チップ32と対向する表面に同様に凸部22,22a,22b,22cを形成することが考えられる。
(実施の形態5)
図7〜図9は本発明の実施の形態5を示す。
この実施の形態5では、図7(a)(b)に示すように、回路基板2に半導体チップ31が搭載されている領域の内、その裏側の半導体チップ32と重なり合っていない領域には、当該回路基板2の半導体チップ32が搭載される側の面に、弾性体23が形成されている。図8は図7(b)の背面図を示し、弾性体23が半導体チップ32の外周に沿って鍵型に形成されていることが分かる。
このように半導体チップ32の側面を鍵型に覆うように形成されている弾性体23は、回路基板32の基材料よりも線膨張が小さいもしくは弾性率の高い材料でできている。具体的には、弾性体23として線膨張係数は20ppm/℃、そして弾性率が8GPaであるものを用いた。そのような材料の代表的な例として、一般にフィラー濃度の大きいエポキシ樹脂などが挙げられる。このような弾性体を当該領域に形成することによって、図8に示すような回路基板2の全体のうねりを弾性体23が抑制し、そのうねりに起因して半導体チップの封止接着樹脂が引張られることを回避することができる。
弾性体23が配置される領域の具体寸法について以下に示す。
弾性体23が配置されるのは、その効果を最大にするため、半導体チップ31と半導体チップ32が重ならない領域全域としている。半導体チップ31と半導体チップ32のズレは、前述した通り、縦方向に1mm、そして横方向に1mmであることから、半導体チップ32の側面に形成される弾性体23は、図7(b)中に記号D5で示すように、半導体チップ32のエッジより、1mm程度の幅を持って形成される。弾性体23の高さは、封止接着樹脂42の高さ40μm、そして半導体チップ32の厚み200μmを合計し、240μm程度であるとする。
上記では、半導体チップ周辺に存在するその他受動部品の配置制約に応じて、断続的に配置されていてもかまわない。またその高さも半導体チップ32の上面までとしているが、必要量に応じてその高さを低くしてもかまわない。
弾性体23は、説明の簡略化のため回路基板2の半導体チップ32の搭載されている面にのみ形成しているが、各半導体チップが他方に与えるうねりの影響は同様であるため、半導体チップ31が搭載されている面にも同様に形成することも考えられる。
本発明の半導体チップの両面実装構造は、サイズの異なる半導体チップがずれていることによって生じる局所的なうねり、およびそれに起因する封止接着樹脂の引張り力を低減することができ、半導体チップと封止接着樹脂の間に生じる剥離現象を回避することができる。またそれにより、回路基板や半導体チップをさらに薄くすることができ、半導体実装構造の小型・低背化を実現することができる。
本発明の実施の形態1における半導体装置の断面図と平面図 本発明の実施の形態2における半導体装置の平面図 同実施の形態における半導体装置の別の平面図 本発明の実施の形態3における半導体装置の断面図と平面図 発明の実施の形態4における半導体装置の平面図 同実施の形態における半導体装置の別の平面図 本発明の実施の形態5における半導体装置の断面図と平面図 同実施の形態における背面図 同実施の形態の適用効果を示す概要図 半導体チップの一般的な両面実装構造を説明する概要図 半導体チップの両面実装構造における問題点を説明する概要図
符号の説明
2 回路基板
21,21a,21b,21c 凹部
22,22a,22b,22c 凸部
23 弾性体
31,32 半導体チップ
41,42 封止接着樹脂
51,52 バンプ

Claims (5)

  1. 回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、
    上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合う領域には、前記回路基板の少なくとも一方の表面に凹部が形成されている
    半導体装置。
  2. 前記回路基板の表面に形成された凹部は、反対側に搭載されている半導体チップの外周に対応する位置に沿って鍵型の形状に形成されている
    請求項1に記載の半導体装置。
  3. 回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、
    上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合う領域には、回路基板の少なくとも一方の表面に凸部が形成されている
    半導体装置。
  4. 前記回路基板の表面に形成された凸部は、反対側に搭載されている半導体チップの外周に対応する位置に沿って鍵型の形状に形成されている
    請求項3に記載の半導体装置。
  5. 回路基板の上下面に半導体チップを搭載した両面実装構造の半導体装置であって、
    上面に搭載される半導体チップと下面に搭載される半導体チップが重なり合わない領域には、回路基板の表面に弾性体が形成されている
    半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012072213A (ja) * 2010-09-27 2012-04-12 Panasonic Corp 熱硬化性樹脂組成物及び半導体部品実装基板
WO2017026302A1 (ja) * 2015-08-07 2017-02-16 株式会社デンソー Bga型部品の実装構造

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345418A (ja) * 2000-06-02 2001-12-14 Matsushita Electric Ind Co Ltd 両面実装構造体の製造方法及びその両面実装構造体
JP2005167072A (ja) * 2003-12-04 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006128441A (ja) * 2004-10-29 2006-05-18 Canon Inc 半導体装置
JP2007012645A (ja) * 2005-06-28 2007-01-18 Canon Inc 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345418A (ja) * 2000-06-02 2001-12-14 Matsushita Electric Ind Co Ltd 両面実装構造体の製造方法及びその両面実装構造体
JP2005167072A (ja) * 2003-12-04 2005-06-23 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2006128441A (ja) * 2004-10-29 2006-05-18 Canon Inc 半導体装置
JP2007012645A (ja) * 2005-06-28 2007-01-18 Canon Inc 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012072213A (ja) * 2010-09-27 2012-04-12 Panasonic Corp 熱硬化性樹脂組成物及び半導体部品実装基板
WO2017026302A1 (ja) * 2015-08-07 2017-02-16 株式会社デンソー Bga型部品の実装構造

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