JP2004274219A

JP2004274219A - 映像信号のフレームレート変換装置

Info

Publication number: JP2004274219A
Application number: JP2003059867A
Authority: JP
Inventors: Kazunori Ochiai; 和徳落合; Atsushi Matsuno; 篤松野; Tetsuro Nagakubo; 哲朗長久保
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 2003-03-06
Filing date: 2003-03-06
Publication date: 2004-09-30
Also published as: EP1455338A1; US20040183945A1

Abstract

【目的】単一のフレームメモリにて映像信号の垂直同期周波数の変換（フレームレート変換）が可能なフレームレート変換装置を提供することを目的とする。
【解決手段】映像信号における垂直同期信号に同期したタイミングにて、この映像信号を各画素に対応させて順次フレームメモリに書き込む。この間、上記垂直同期信号のＭ周期分の期間毎にＮ個のパルスを有する周波数信号をレート変換垂直同期信号として生成し、このレート変換垂直同期信号に同期したタイミングにてフレームメモリに記憶されている映像信号を書き込まれた順に読み出す。かかる構成により、コマ追越現象を生じさせることなく、単一のフレームメモリにて、入力映像信号を所望の垂直同期周波数を有する映像信号に変換（フレームレート変換）することが可能となる。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は、入力映像信号を、この入力映像信号の垂直同期周波数とは異なる所望の垂直同期周波数を有する映像信号に変換するフレームレート変換装置に関する。
【０００２】
【従来の技術】
現在、上記の如きフレームレート変換回路を搭載したプラズマディスプレイ装置が製品化されている（例えば、特許文献１の図１参照）。
かかるフレームレート変換回路は、２つの第１及び第２フレームメモリと、これら第１及び第２フレームメモリー各々の書込及び読出制御を行うフレームメモリ制御手段と、から構成される。フレームメモリ制御手段は、入力映像信号を一方のフレームメモリに書き込ませつつ、入力映像信号の垂直同期周波数とは異なる所望の垂直同期周波数に応じた読出速度にて映像信号を読み出すべく他方のフレームメモリを制御する。この際、フレームメモリ制御手段は、入力映像信号から垂直同期信号を検出する度に、上述した如き読み出し対象（又は書き込み対象）とすべきフレームメモリを交互に切り替える。かかる動作により、フレームメモリの読出動作中にその記憶内容が次のフレームの映像信号に書換えられてしまう、いわゆるコマ追越現象を防止しつつ、入力映像信号を、所望の垂直同期周波数を有する映像信号に変換（フレームレート変換）することが可能となる。しかしながら、このようなフレームレート変換回路では、フレームメモリーを２つ必要とする為、装置規模が大になるという問題があった。
【０００３】
【特許文献１】
特許３１２５２６９号公報（図１）
【０００４】
【発明が解決しようとする課題】
本発明は、単一のフレームメモリにて映像信号のフレームレート変換が可能なフレームレート変換装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
請求項１記載による映像信号のフレームレート変換装置は、映像信号の垂直同期周波数を所望の周波数に変換してレート変換映像信号を生成する映像信号のフレームレート変換装置であって、前記映像信号における１フレーム分の記憶容量を有するフレームメモリと、前記映像信号における垂直同期信号に同期したタイミングにて前記映像信号を各画素に対応させて順次前記フレームメモリに書き込むメモリ書込制御手段と、前記垂直同期信号のＭ周期分（Ｍは自然数）の期間毎にＮ個（Ｎは自然数）のパルスが存在する周波数信号を発生しこれをレート変換垂直同期信号として生成する垂直同期信号生成手段と、前記レート変換垂直同期信号に同期したタイミングにて前記フレームメモリに記憶されている前記映像信号を書き込まれた順に読み出しこれを前記レート変換映像信号とするメモリ読出制御手段と、を有する。
【０００６】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、本発明によるフレームレート変換装置の構成を示す図である。
図１において、同期検出回路１は、入力映像信号中から垂直同期信号を検出する度に垂直同期検出信号Ｖを発生し、これをメモリ書込制御回路２及びレート変換垂直同期信号発生回路３に供給する。メモリ書込制御回路２は、垂直同期検出信号Ｖに同期した各画素毎の書き込みタイミングを示す書込信号ＷＲを生成し、これをフレームメモリ４に供給する。
【０００７】
レート変換垂直同期信号発生回路３は、第１変換係数Ｍ及び第２変換係数Ｎ（Ｍ及びＮは自然数）に基づき、入力映像信号の垂直同期信号（周波数ｆ_１）を所望の垂直同期周波数ｆ_２を有するレート変換垂直同期信号ＶＤに変換し、これを上記垂直同期検出信号Ｖに同期したタイミングにて出力する。尚、第２変換係数Ｎは第１変換係数Ｍよりも大であり且つ第１変換係数Ｍの２倍以下の値に設定される。
【０００８】
すなわち、レート変換垂直同期信号発生回路３は、
ｆ_２＝ｆ_１・（Ｎ／Ｍ）
Ｍ＜Ｎ≦２・Ｍ
なる垂直同期周波数ｆ_２を有するレート変換垂直同期信号ＶＤを発生する。この際、レート変換垂直同期信号発生回路３は、レート変換垂直同期信号ＶＤにおける連続したＮ個のパルスからなるパルス列毎に、そのパルス列内の少なくとも１のパルスが上記垂直同期検出信号Ｖにおける１つのパルスと同一タイミングとなるタイミングでレート変換垂直同期信号ＶＤを出力する。
【０００９】
例えば、ＰＡＬ方式テレビジョン信号の如き垂直同期周波数が５０［Ｈｚ］の入力映像信号を垂直同期周波数６０［Ｈｚ］の映像信号に変換する場合には、上記第１変換係数Ｍを「５」、第２変換係数Ｎを「６」に設定する。これにより、レート変換垂直同期信号発生回路３は、図２に示す如く、垂直同期検出信号Ｖの「５」周期分の期間毎に、つまり５×（１／５０）［ｓｅｃ］なる期間内に、「６」つの連続したパルスが存在する６０［Ｈｚ］のレート変換垂直同期信号ＶＤを出力する。この際、レート変換垂直同期信号ＶＤにおける連続した６個のパルスからなるパルス列毎にそのパルス列内の１パルスが、図２中の波線にて示す如く垂直同期検出信号Ｖにおける１つのパルスと同一タイミングとなる。すなわち、レート変換垂直同期信号発生回路３は、５０［Ｈｚ］の垂直同期検出信号Ｖに同期した６０［Ｈｚ］のレート変換垂直同期信号ＶＤを出力するのである。
【００１０】
又、５０［Ｈｚ］の入力映像信号を垂直同期周波数７０［Ｈｚ］の映像信号に変換する場合には、上記第１変換係数Ｍを「５」、第２変換係数Ｎを「７」に設定する。これにより、レート変換垂直同期信号発生回路３は、図３に示す如く、垂直同期検出信号Ｖの「５」周期分の期間毎に、つまり５×（１／５０）［ｓｅｃ］なる期間内に、「７」つの連続したパルスが存在する７０［Ｈｚ］のレート変換垂直同期信号ＶＤを出力する。この際、レート変換垂直同期信号ＶＤにおける連続した７個のパルスからなるパルス列毎にそのパルス列内の１のパルスが、図３中の波線にて示す如く垂直同期検出信号Ｖにおける１のパルスと同一タイミングとなる。すなわち、レート変換垂直同期信号発生回路３は、５０［Ｈｚ］の垂直同期検出信号Ｖに同期した７０［Ｈｚ］のレート変換垂直同期信号ＶＤを出力するのである。
【００１１】
又、ＮＴＳＣ方式テレビジョン信号の如き垂直同期周波数が６０［Ｈｚ］の入力映像信号を垂直同期周波数７２［Ｈｚ］の映像信号に変換する場合には、上記第１変換係数Ｍを「５」、第２変換係数Ｎを「６」に設定する。これにより、レート変換垂直同期信号発生回路３は、垂直同期検出信号Ｖの「５」周期分の期間毎に、つまり５×（１／６０）［ｓｅｃ］なる期間内に、「６」つの連続したパルスが存在する７２［Ｈｚ］のレート変換垂直同期信号ＶＤを出力する。
【００１２】
又、上記第１変換係数Ｍ及び第２変換係数Ｎが共に「１」に設定されると、レート変換垂直同期信号発生回路３は、入力映像信号の垂直同期周波数と同一周波数のレート変換垂直同期信号ＶＤを出力することになる。
以上の如く、レート変換垂直同期信号発生回路３は、前述した如きｆ_１・（Ｎ／Ｍ）なる垂直同期周波数を有するレート変換垂直同期信号ＶＤを得るべく、垂直同期検出信号ＶのＭ周期分の期間毎にＮ個のパルスが存在する周波数信号を発生し、これをレート変換垂直同期信号ＶＤとするのである。
【００１３】
そして、レート変換垂直同期信号発生回路３は、上記レート変換垂直同期信号ＶＤを例えばプラズマディスプレイパネル、エレクトロルミネッセンスパネル、又は液晶パネルの如きディスプレイパネルを駆動する表示駆動部（図示せぬ）、並びにメモリ読出制御回路５に供給する。
メモリ読出制御回路５は、レート変換垂直同期信号ＶＤに同期した各画素毎の書き込みタイミングを示す読出信号ＷＲを生成し、これをフレームメモリ４に供給する。
【００１４】
フレームメモリ４は、上記書込信号ＷＲに応じて入力映像信号を順次書き込みつつ、上記読出信号ＷＲに応じて、書き込まれた順にその映像信号を読み出し、これをレート変換映像信号として出力する。
図４は、フレームメモリ４における記憶領域の一例を模式的に表す図である。
図４に示す一例においては、フレームメモリ４はディスプレイパネルの全画素、つまり第１画素〜第ｎ画素各々に対応した番地「１」〜「ｎ」なる記憶領域を有する。フレームメモリ４は、書込信号ＷＲに応じて、画像１フレーム分の入力映像信号を番地「１」〜「ｎ」各々に順次上書きする。従って、次の画像１フレーム分の入力映像信号が供給される度に、その記憶内容が番地「１」〜「ｎ」なる順に上書きされて行くのである。この間、フレームメモリ４は、読出信号ＷＲに応じて、番地「１」〜「ｎ」なる順に、その記憶内容を読み出す。つまり、フレームメモリ４は、書き込まれた順にディスプレイパネルの第１画素〜第ｎ画素各々に対応した映像信号を順次読み出すのである。
【００１５】
図５は、図１に示されるフレームレート変換装置の動作の一例を示す図である。
尚、図５は、レート変換垂直同期信号発生回路３における第１変換係数Ｍを「２」、第２変換係数Ｎを「３」に設定した場合の動作を示している。
図５に示すように、かかる設定状態にあると、レート変換垂直同期信号発生回路３は、垂直同期検出信号Ｖの「２」周期分毎に、その期間内に「３」つの連続したパルスが存在するレート変換垂直同期信号ＶＤを出力する。つまり、レート変換垂直同期信号発生回路３は、図５中の波線にて示す如く入力映像信号の垂直同期信号に同期し、且つその垂直同期周波数の（３／２）倍の周波数を有するレート変換垂直同期信号ＶＤを出力するのである。ここで、図５に示すように、画像フレームＡ、画像フレームＢ、画像フレームＣ、・・・、画像フレームＥに対応した入力映像信号が供給されると、フレームメモリ４は、垂直同期検出信号Ｖに応じたタイミングにて、各画像フレームに対応した入力映像信号を番地「１」〜「ｎ」に順次上書き記憶して行く。例えば、画像フレームＡに対応した入力映像信号が番地「１」〜「ｎ」に全て記憶されると、次の画像フレームＢに対応した入力映像信号が供給されるので、画像フレームＡに対応した記憶内容は徐々に画像フレームＢに対応したものへと書き換えられる。この間、フレームメモリ４は、図５に示す如きレート変換垂直同期信号ＶＤ_１に応じたタイミングにて、番地「１」〜「ｎ」に記憶されている内容を順次読み出す。この際、画像フレームＢに対する書き込みが同時に為されることになるが、レート変換垂直同期信号ＶＤが垂直同期検出信号Ｖよりも高周波数であることから、画像フレームＢに対する書き込み速度よりも、画像フレームＡに対する読み出し速度の方が速い。従って、フレームメモリ４の記憶内容が全て画像フレームＢに対応した映像信号に書き換えられる前に、画像フレームＡに対応した映像信号が全て読み出されることになる。そして、番地「１」〜「ｎ」に記憶されていた画像フレームＡの読み出しが終了すると、フレームメモリ４は、図５に示す如きレート変換垂直同期信号ＶＤ_２に応じたタイミングにて再び番地「１」からその読み出しを行う。この際、次のレート変換垂直同期信号ＶＤ_３が供給されるまでの間に、フレームメモリ４の番地「１」〜「ｎ」には画像フレームＢの映像信号が上書き記憶される。よって、レート変換垂直同期信号ＶＤ_２及びＶＤ_３間において、フレームメモリ４からは、番地「１」〜「ｎ」に記憶されている画像フレームＢに対応した映像信号の読み出しが為されることになる。そして、番地「１」〜「ｎ」に記憶されていた画像フレームＢの読み出しが終了すると、フレームメモリ４は、垂直同期検出信号Ｖに応じたタイミングにて、次の画像フレームＣに対応した映像信号の書き込みを開始すると共に、下記の如き読み出しを開始する。すなわち、図５に示す如きレート変換垂直同期信号ＶＤ_３に応じたタイミングにて、番地「１」から番地「ｎ」へ向けて記憶内容の読み出しを行うのである。この際、レート変換垂直同期信号ＶＤが垂直同期検出信号Ｖよりも高周波数であることから、その記憶内容が画像フレームＣに書き換わる速度よりも、記憶されている画像フレームＢを読み出す速度の方が速い。従って、フレームメモリ４からは、引き続き画像フレームＢに対応した映像信号が順次読み出されることになる。そして、画像フレームＢに対応した映像信号の再読み出しが全て終了すると、フレームメモリ４は、図５に示す如きレート変換垂直同期信号ＶＤ_４に応じたタイミングにて、番地「１」〜「ｎ」に記憶されている内容を順次読み出す。この際、次のレート変換垂直同期信号ＶＤ_５が供給されるまでの間に、フレームメモリ４の番地「１」〜「ｎ」には画像フレームＣの映像信号が全て上書き記憶される。よって、レート変換垂直同期信号ＶＤ_４及びＶＤ_５間において、フレームメモリ４は、画像フレームＣに対応した映像信号の読み出しを行うことになる。そして、番地「１」〜「ｎ」に記憶されていた画像フレームＣの読み出しが終了すると、フレームメモリ４は、レート変換垂直同期信号ＶＤ_５に応じたタイミングにて再び番地「１」からその読み出しを行う。この際、次のレート変換垂直同期信号ＶＤ_６が供給されるまでの間に、フレームメモリ４の番地「１」〜「ｎ」には画像フレームＤの映像信号が上書き記憶される。よって、レート変換垂直同期信号ＶＤ_５及びＶＤ_６間において、フレームメモリ４からは、番地「１」〜「ｎ」に記憶されている画像フレームＤに対応した映像信号の読み出しが為されることになる。そして、番地「１」〜「ｎ」に記憶されていた画像フレームＤの読み出しが終了すると、フレームメモリ４は、垂直同期検出信号Ｖに応じたタイミングにて、次の画像フレームＥに対応した映像信号の書き込みを開始すると共に、下記の如き読み出しを開始する。すなわち、図５に示す如きレート変換垂直同期信号ＶＤ_６に応じたタイミングにて、番地「１」から番地「ｎ」へ向けて記憶内容の読み出しを行うのである。この際、レート変換垂直同期信号ＶＤが垂直同期検出信号Ｖよりも高周波数であることから、その記憶内容が画像フレームＥに書き換わる速度よりも、記憶されている画像フレームＤを読み出す速度の方が速い。従って、フレームメモリ４からは、引き続き画像フレームＤに対応した映像信号が順次読み出されることになる。
【００１６】
上述した如き動作によれば、フレームメモリの読出動作中にその記憶内容が次のフレームの映像信号に書換えられてしまう、いわゆるコマ追越現象を生じさせることなく、映像信号の垂直同期周波数が（３／２）倍に変換される。すなわち、図１に示す如きフレーム変換回路によれば、コマ追越現象を生じさせることなく、単一のフレームメモリにて、入力映像信号を所望の垂直同期周波数を有する映像信号に変換（フレームレート変換）することが可能となる。
【図面の簡単な説明】
【図１】フレームレート変換装置の構成を示す図である。
【図２】第１変換係数Ｍが「５」、第２変換係数Ｎが「６」に設定された場合に垂直同期検出信号Ｖに基づいて生成されたレート変換垂直同期信号ＶＤの波形の一例を示す図である。
【図３】第１変換係数Ｍが「５」、第２変換係数Ｎが「７」に設定された場合に垂直同期検出信号Ｖに基づいて生成されたレート変換垂直同期信号ＶＤの波形の一例を示す図である。
【図４】フレームメモリ４における記憶領域の一例を模式的に表す図である。
【図５】第１変換係数Ｍが「３」、第２変換係数Ｎが「２」に設定された場合におけるフレームレート変換装置の動作の一例を示す図である。
【主要部分の符号の説明】
１同期検出回路
２メモリ書込制御回路
３レート変換垂直同期信号発生回路
４フレームメモリ
５メモリ読出制御回路

Claims

映像信号の垂直同期周波数を所望の周波数に変換してレート変換映像信号を生成する映像信号のフレームレート変換装置であって、
前記映像信号における１フレーム分の記憶容量を有するフレームメモリと、
前記映像信号における垂直同期信号に同期したタイミングにて前記映像信号を各画素に対応させて順次前記フレームメモリに書き込むメモリ書込制御手段と、
前記垂直同期信号のＭ周期分（Ｍは自然数）の期間毎にＮ個（Ｎは自然数）のパルスが存在する周波数信号を発生しこれをレート変換垂直同期信号として生成する垂直同期信号生成手段と、
前記レート変換垂直同期信号に同期したタイミングにて前記フレームメモリに記憶されている前記映像信号を書き込まれた順に読み出しこれを前記レート変換映像信号とするメモリ読出制御手段と、を有することを特徴とする映像信号のフレームレート変換装置。
前記Ｎは前記Ｍよりも大であり且つ前記Ｍの２倍の値よりも小であることを特徴とする請求項１記載のフレームレート変換装置。