JP2005109221A - ウェーハレベルパッケージ及びその製造方法 - Google Patents
ウェーハレベルパッケージ及びその製造方法 Download PDFInfo
- Publication number
- JP2005109221A JP2005109221A JP2003341982A JP2003341982A JP2005109221A JP 2005109221 A JP2005109221 A JP 2005109221A JP 2003341982 A JP2003341982 A JP 2003341982A JP 2003341982 A JP2003341982 A JP 2003341982A JP 2005109221 A JP2005109221 A JP 2005109221A
- Authority
- JP
- Japan
- Prior art keywords
- electrode pad
- substrate
- well
- internal electrode
- level package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 162
- 238000007789 sealing Methods 0.000 claims description 21
- 239000004840 adhesive resin Substances 0.000 claims description 17
- 229920006223 adhesive resin Polymers 0.000 claims description 17
- 230000007423 decrease Effects 0.000 claims description 4
- 238000000227 grinding Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 101
- 239000010409 thin film Substances 0.000 abstract description 15
- 229920005989 resin Polymers 0.000 abstract description 13
- 239000011347 resin Substances 0.000 abstract description 13
- 239000012212 insulator Substances 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 16
- 239000010410 layer Substances 0.000 description 14
- 238000005530 etching Methods 0.000 description 12
- 238000001459 lithography Methods 0.000 description 12
- 239000010931 gold Substances 0.000 description 11
- 238000001020 plasma etching Methods 0.000 description 10
- 239000010408 film Substances 0.000 description 9
- 238000004544 sputter deposition Methods 0.000 description 7
- 238000005520 cutting process Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000013007 heat curing Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
- B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
- B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
- B81C1/00261—Processes for packaging MEMS devices
- B81C1/00301—Connecting electric signal lines from the MEMS device with external electrical signal lines, e.g. through vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/147—Semiconductor insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
- H03H9/0547—Constructional combinations of supports or holders with electromechanical or other electronic elements consisting of a vertical arrangement
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
- H03H9/02—Details
- H03H9/05—Holders; Supports
- H03H9/10—Mounting in enclosures
- H03H9/1007—Mounting in enclosures for bulk acoustic wave [BAW] devices
- H03H9/105—Mounting in enclosures for bulk acoustic wave [BAW] devices the enclosure being defined by a cover cap mounted on an element forming part of the BAW device
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B81—MICROSTRUCTURAL TECHNOLOGY
- B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
- B81B2207/00—Microstructural systems or auxiliary parts thereof
- B81B2207/09—Packages
- B81B2207/091—Arrangements for connecting external electrical signals to mechanical structures inside the package
- B81B2207/094—Feed-through, via
- B81B2207/096—Feed-through, via through the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/163—Connection portion, e.g. seal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30107—Inductance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Acoustics & Sound (AREA)
- Ceramic Engineering (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
【課題】MEMS技術などを使用した薄膜デバイスや高周波デバイスに適した、内部にキャビティを有する薄型でチップサイズのウェハレベルパッケージを提供する。
【解決手段】2枚の基板11、21の少なくともいずれかにデバイス12との内部電極パッド13、23および導電性バンプ24を形成し、2枚の基板のいずれかに内部電極パッドを形成するとともに周囲に接着樹脂25を塗布し、両基板を対向させて導電性バンプにより内部電極パッドを接続すると同時に、接着樹脂で貼り合せて封止する。次に、2枚の基板のいずれかの裏面から内部電極パッドに達するウエル26を形成し、ウエルの内面と絶縁体基板の裏面に外部電極27を同時に形成し、ダイシングによりチップ分離することによりウェハレベルパッケージを作成する。
【選択図】図1
【解決手段】2枚の基板11、21の少なくともいずれかにデバイス12との内部電極パッド13、23および導電性バンプ24を形成し、2枚の基板のいずれかに内部電極パッドを形成するとともに周囲に接着樹脂25を塗布し、両基板を対向させて導電性バンプにより内部電極パッドを接続すると同時に、接着樹脂で貼り合せて封止する。次に、2枚の基板のいずれかの裏面から内部電極パッドに達するウエル26を形成し、ウエルの内面と絶縁体基板の裏面に外部電極27を同時に形成し、ダイシングによりチップ分離することによりウェハレベルパッケージを作成する。
【選択図】図1
Description
本発明は、ウェーハレベルパッケージ(wafer level package)及びその製造方法に関し、特にパッケージ内部にキャビティ(cavity:空洞)を有し、接続ピン数の少ない高周波回路やアナログ回路に適したウェーハレベルパッケージ及びその製造方法に関する。
近年ますますパッケージの小型化、薄型化が望まれている。特に、高周波回路においては、接続ピン数は少ないものの、携帯用無線機器の小型化と携帯用無線システムの高度化、マルチ化に伴い、薄型でかつ安価なパッケージが望まれている。その意味で、薄膜デバイスを形成した基板そのものをパッケージの一部として使用し、ウェーハ全体を一括して実装できる、ウェーハレベルパッケージが究極のパッケージとして注目を集めている。
ウェーハレベルパッケージの最大の問題点の一つは、どのようにして基板表面の内部接続パッドと、パッケージ外面の外部電極パッドを接続するかである。
大別して2種類の方法が知られている。
第1の方法は、基板の周辺部上方に絶縁層を介して外部電極パッドを作成し、内部接続パッドとワイヤボンディング等で接続し、接続部を樹脂封止する方法である(例えば、特許文献1、特許文献2参照))。
第1の方法は、基板の周辺部上方に絶縁層を介して外部電極パッドを作成し、内部接続パッドとワイヤボンディング等で接続し、接続部を樹脂封止する方法である(例えば、特許文献1、特許文献2参照))。
第2の方法は、基板表面側からヴィアホール(via hole)を形成し、ヴィアホール内部に導電性の物質を埋め込み、基板裏面から研磨してヴィアホール内部の導電性の物質を裏面側に露出させ、基板裏面に外部電極パッドを作成するという工程により、基板表面に形成した内部接続パッドと基板裏面に形成した外部電極パッドをヴィアを介して接続する方法である(例えば、特許文献3参照)。
第3の方法は、基板の上方に所定の間隔をおいてキャップウェーハを固定し、そのキャップウェーハに形成されたスルーホール(貫通穴)にワイアボンディングツールを挿入して、基板上のボンディングパッドにワイアをボンディングするという方法である(例えば、特許文献4参照)。
特開2002−9195号公報
特開2002−110855号公報
特開2001−68616号公報
特開2001−68580号公報
しかし、上述した第1及び第3の方法の場合、高周波回路において周波数がギガヘルツ(GHz)帯になるとワイヤボンディングにおける寄生インダクタンスが高周波特性を劣化させるという問題を生ずる。つまり、できればワイヤボンディングは使いたくない。
一方、第2の方法の場合、ヴィアホールの形成方法とヴィアメタルの埋め込みに関するトレードオフの関係が問題となる。すなわち、研磨後の基板厚さに相当する、100μm近くの深さのヴィアホールを形成する際に、ヴィアホールの径が大きく、例えば数十μmであればエッチングは非常に容易である。一方、ヴィアホールの径が数μm程度とアスペクト比が大きい場合は、エッチングとヴィアホールの側壁保護層の形成を繰返し行うなどの手段が必要であり、ヴィアホールの形成に煩雑なプロセスが必要になる。
逆にヴィアホールに導体層(その一部が絶縁体であっても良い)を埋め込む際には、ヴィアホールの径が数十μmと大きい場合は、数十μmの膜厚の緻密な導体層をスパッタ、CVD、メッキなどの薄膜プロセスで埋め込む必要があり、非常に長時間のプロセスが必要になる。
一方、ヴィアホールの径が数μm程度であれば、比較的容易に埋め込むことができる。また一方、ヴィアホールの径が大きいと、集積密度が低下するという問題も起こりうる。
このように、基板にヴィアホールを形成して基板の表面と裏面のパッドを接続する方法においては、ヴィアホールの径が小さい場合にはヴィアホールのエッチングに難があり、径が大きい場合はヴィアホールの埋め込みや集積密度に難があるため、やはり問題がある。
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、従来のウェーハレベルパッケージの持つ種々の問題点を解決し、ウェーハレベルの一括封止が可能であり、かつ基板表面に作成された薄膜素子に接続された内部接続用パッドと、基板裏面に作成された外部接続用パッドとを確実且つ容易に接続可能としたウェーハレベルパッケージ及びその製造方法を提供することにある。
上記課題を解決するために、本発明によれば、電気素子が設けられた第1の基板と、前記電気素子を覆うように前記第1の基板と離間して対向配置された第2の基板と、前記電気素子に接続され前記第1及び第2のうちのいずれかの基板の主面上に延在する内部電極パッドと、前記いずれかの基板を貫通して前記内部電極パッドに至るウエルと、前記いずれかの基板の外側の主面から前記ウエルの内壁面を介して前記内部電極パッドに接続された外部電極パッドと、を備えたことを特徴とするウェーハレベルパッケージが提供される。
ここで、前記ウエルは、前記内部電極パッドに向けてその開口径が小さくなるテーパ状に設けられたものとすることができる。
また、前記ウエルは、前記内部電極パッドに接する開口端とは反対側の開口端に面取り部が設けられてなるものとすることができる。
また、前記ウエルの前記内壁面を被覆する前記外部電極パッドの厚みは、前記ウエルの内径の半分よりも小さく、前記ウエルの前記内壁面を覆う前記外部電極パッドにより取り囲まれた開口が前記いずれかの基板の外側の前記主面に向けて開口してなるものとすることができる。
一方、本発明によれば、第1の基板の上に、電気素子と、前記電気素子に接続された内部電極パッドと、を形成する工程と、前記電気素子及び前記内部電極パッドを覆うように、前記第1の基板の上にバンプを介して第2の基板を対向配置させる工程と、前記第1の基板の裏面から前記内部電極パッドに至るウエルを形成する工程と、前記第1の基板の前記裏面から前記ウエルの側面を介して前記内部電極パッドに接続された外部電極パッドを形成する工程と、を備えたことを特徴とするウェーハレベルパッケージの製造方法が提供される。
ここで、前記ウエルを形成する前に、前記第1の基板を前記裏面から研削して薄くすることができる。
または、本発明によれば、第1の基板の上に、電気素子を形成する工程と、第2の基板の上に、内部電極パッドを形成する工程と、前記電気素子と前記内部電極パッドとがバンプにより接続されるように、前記第1及び第2の基板を前記バンプを介して対向配置させる工程と、前記第2の基板の裏面から前記内部電極パッドに至るウエルを形成する工程と、前記第2の基板の前記裏面から前記ウエルの側面を介して前記内部電極パッドに接続された外部電極パッドを形成する工程と、を備えたことを特徴とするウェーハレベルパッケージの製造方法が提供される。
ここで、前記ウエルを形成する前に、前記第2の基板を前記裏面から研削して薄くすることができる。
また、前記ウエルは、前記内部電極パッドに接した開口端とは反対側に開口端に面取り部を有するものとすることができる。
また、前記ウエルは、前記内部電極パッドに向けてその開口径が小さくなるテーパ状に設けられたものとすることができる。
また、前記第1及び第2の基板の少なくともいずれかに、前記電子素子及び前記内部電極パッドを取り囲むように接着樹脂を設ける工程と、前記接着樹脂により接着された部分において、前記第1及び第2の基板をダイシングすることによりチップに分離する工程と、をさらに備えたものとすることができる。
また、前記第1及び第2の基板の少なくともいずれかに、前記電子素子及び前記内部電極パッドを取り囲むように封止用パッドを設ける工程と、前記封止用パッドにより封止された部分の外側において、前記第1及び第2の基板をダイシングすることによりチップに分離する工程と、をさらに備えたものとすることができる。
以上詳述したように本発明によれば、MEMS(micro-electromechanical system)技術などを使用した薄膜デバイスや高周波半導体デバイスに適した、内部にキャビティを持つチップサイズのウェーハレベルパッケージを非常に容易に作成することが可能になり、産業上のメリットは多大である。
以下、図面を参照しつつ本発明の実施の形態について説明する。
図1は、本発明の実施の形態にかかるウェーハレベルパッケージの構造を模式的に表す断面図である。
すなわち、本実施形態のウェーハレベルパッケージは、第1の基板11と第2の基板21とが、接着樹脂25などによって、所定の間隙を設けた状態で対向配置された構造を有する。すなわち、これら基板11、21の間には、キャビティ(空洞)Cが形成されている。このキャビティCに露出して、または、適宜保護膜などに被覆された状態で、半導体デバイス12が設けられている。半導体デバイス12としては、例えば、トランジスタ、ダイオード、抵抗素子、インダクタ、キャパシタをはじめとして、各種の構造及び機能を有するものを設けることができる。
すなわち、本実施形態のウェーハレベルパッケージは、第1の基板11と第2の基板21とが、接着樹脂25などによって、所定の間隙を設けた状態で対向配置された構造を有する。すなわち、これら基板11、21の間には、キャビティ(空洞)Cが形成されている。このキャビティCに露出して、または、適宜保護膜などに被覆された状態で、半導体デバイス12が設けられている。半導体デバイス12としては、例えば、トランジスタ、ダイオード、抵抗素子、インダクタ、キャパシタをはじめとして、各種の構造及び機能を有するものを設けることができる。
そして、半導体デバイス12からのリードが外部電極パッド27によりパッケージの外側に引き出されている。すなわち、同図に例示した構造の場合には、半導体デバイス12から、第1の内部電極パッド13、スタッドバンプ24、第2の内部電極パッド23を介して、外部電極パッド27に配線が引き出されている。外部電極パッド27は、基板21を貫通するウエル26の側面及び底面と基板21の裏面とに導電性材料を堆積することにより形成することができる。そして、基板21の裏面に延在した外部電極パッド27を図示しない基板電極のマウント実装したり、あるいは、ワイアボンディングなどの方法によって、外部回路と接続することができる。
本実施形態のウェーハレベルパッケージの特徴のひとつは、基板21を貫通するウエル26の開口端に「面取り部」が設けられている点にある。
図2は、ウエル26の部分を拡大して表す模式断面図である。同図に例示した如く、ウエル26の開口端すなわち、図面においてウエル26の下側の端は、その角が傾斜し、あるいは丸められて、面取り部Sが形成された状態とされている。このような面取り部Sを設けることにより、その上に被覆する外部電極パッド27のウエル開口端における「段切れ」を抑制することができる。その結果として、半導体デバイス12からの配線パスを基板21の裏面にまで確実に導出させ、図示しない外部回路と確実に接続させることができる。
またさらに、本実施形態においては、ウエル26が垂直なスルーホールではなく、基板11に向けてその穴径が徐々に小さくなるテーパ状に形成されているものとすることもできる。このようにウエル26をテーパ状に形成すると、例えば、スパッタや蒸着などの方法により外部電極パッド27を堆積する際にも、ウエル26の側面にも十分な厚みに確実に堆積させ、ウエル26の側面における電極パッド27の「段切れ」を防ぐことができる。
以上説明した面取り部Sやテーパ状のウエル26は、本発明の製造方法により容易に形成することができる。すなわち、後に詳述するように、本発明においては、第1の基板11と第2の基板21とを対向配置させた後に、第2の基板21をその裏面側(図1及び図2において下側)からエッチングすることにより、ウエル26を形成する。このようにすると、いわゆる「サイドエッチング」などの効果により、面取り部Sや基板11に向けて内径が小さくなるテーパ状のウエルなどを形成することが容易となる。
以下、本実施形態のウェーハレベルパッケージ及びその製造方法について、実施例を参照しつつさらに詳細に説明する。
(第1の実施例)
図3乃至図10は、本発明の第1の実施例としてのウェーハレベルパッケージの製造方法を例示する工程断面図である。
図3乃至図10は、本発明の第1の実施例としてのウェーハレベルパッケージの製造方法を例示する工程断面図である。
まず、図3に表したように、シリコン(Si)からなる第1の基板11の表面に、公知の方法により半導体デバイス12およびアルミニウム(Al)などからなる第1の内部電極パッド13を作成した。このとき、第1の基板11は、Siウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、その上に複数の半導体チップを作成できる面積をもつことが望ましい。
次に、図4に表したように、別途用意した絶縁性Siからなる第2の基板21の表面に、公知の方法で薄膜圧電共振子22およびAlからなる第2の内部電極パッド23を形成した。このとき、第2の基板21は、Siウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、第1の基板と略同一の形状である必要がある。
次に、図5に表したように、第2の内部電極パッドの上に、金(Au)のボンディングワイヤを用いてスタッドバンプ24を作成し、さらに薄膜圧電共振子22および第2の内部電極パッド23の外側を囲む形状に接着樹脂25をディスペンサで塗布した。
次に、図6に表したように、第1の基板11と第2の基板21とを、それらの表面同士を対向させ、超音波ボンダによりスタッドバンプ24と第1の内部電極パッド13を接続すると同時に、第1の基板11と第2の基板21とを接着樹脂25を使用して貼り合せ、加熱硬化させることにより封止した。
次に、図7に表したように、第1の基板11および第2の基板21をそれぞれ裏面から研削して200μmの厚さまで薄くした。
次に、図8に表したように、公知のリソグラフィー技術および反応性イオンエッチング技術を使用して、第2の基板21の裏面から第2の内部電極パッド23の裏面に達する、内径および長さが約200μmのウエル26を形成した。この時、反応性イオンエッチングなどの異方性の高いエッチング手段を用いた場合でも、ウエル26の開口端に面取り部Sが形成される場合が多い。また、反応性イオンエッチングなどのエッチング手段によりウエル26を開口した後に、例えば、ウエットエッチャントや等方性エッチング雰囲気などに軽く晒すなどの方法により、ウエル26の開口端を丸めて、面取り部Sをさらに確実に形成することも可能である。
一方、ウエル26を開口するに際して、異方性が極めて高いエッチング方法を用い
た場合には、その側面が基板主面に対して殆ど垂直なウエル26が形成される。一方、異方性がやや低いエッチング方法を用いた場合には、ウエル26は、その開口端(図面の下側)から基板11に向けて内径が小さくなるテーパ状に開口される。従って、後に堆積する外部電極パッドの段切れをさらに確実に抑制することが可能となる。
た場合には、その側面が基板主面に対して殆ど垂直なウエル26が形成される。一方、異方性がやや低いエッチング方法を用いた場合には、ウエル26は、その開口端(図面の下側)から基板11に向けて内径が小さくなるテーパ状に開口される。従って、後に堆積する外部電極パッドの段切れをさらに確実に抑制することが可能となる。
さてこのようにウエル26を開口したら、次に、図9に表したように、ウエル26の底面と側面および第2の基板21の裏面に、スパッタ法などの方法によりチタン(Ti)密着層と金(Au)電極層をコンフォーマルに成膜し、リソグラフィーおよびドライエッチングによりパターニングして外部電極パッド27を形成した。このプロセスにより同時に、第2の内部電極パッド23と外部電極パッド27とを接続することができた。
次に、図10に表したように、接着樹脂25によって貼り合されている部分をダイシングすることによりチップ毎に分離した。
以上説明した方法により、半導体デバイス12と薄膜圧電共振子22とがキャビティCの中に封止され、それらからの配線が、基板21の裏面に導出されているウェーハレベルパッケージが得られた。すなわち、本実施形態によれば、ウェーハレベルで一括して封止可能で、非常に薄くかつチップサイズの大きさで、内部のキャビティに薄膜デバイスと半導体デバイスとが封止された表面実装用パッケージを作成することができ、その工業的価値は非常に大きい。
(実施例2)
第2の実施例においては、図9に関して前述した工程までは、第1の実施例と同様に作成されるため、その後の工程のみ説明する。
第2の実施例においては、図9に関して前述した工程までは、第1の実施例と同様に作成されるため、その後の工程のみ説明する。
図11乃至図13は、本発明の第2の実施例のウェーハレベルパッケージの製造方法の一部を表す工程断面図である。
すなわち、図9に表した工程の後、図11に表したように、接着樹脂25を使用して貼り合せた領域の部分を、第1の基板11の裏面側から第2の基板21に達するまで、幅200μmのダイシングソーを使用してダイシングによりハーフカットしてトレンチ28を形成した。
すなわち、図9に表した工程の後、図11に表したように、接着樹脂25を使用して貼り合せた領域の部分を、第1の基板11の裏面側から第2の基板21に達するまで、幅200μmのダイシングソーを使用してダイシングによりハーフカットしてトレンチ28を形成した。
次に、図12に表したように、トレンチ28内部を含む第1の基板11の裏面全体に封止樹脂29を被覆し、キュアを行った。
次に、図13に表したように、トレンチ28の中心部を、幅30μmのダイシングソーを用いてダイシングを行い、チップ毎に分離した。
このようなプロセスにより、第1の実施例と同様の作用効果に加え、パッケージの側面が接着樹脂25および封止樹脂29により2重に覆われていて耐環境性がさらに向上するとともに、パッケージ上面が封止樹脂29により覆われているためマーキングが可能になり、その工業的価値は非常に大きい。
(実施例3)
図14乃至図21は、本発明の第3の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
図14乃至図21は、本発明の第3の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
まず、図14に表したように、絶縁性Siからなる第2の基板21の表面に、公知の方法でマイクロスイッチ22およびAlからなる第2の内部電極パッド23を形成した。このとき、第2の基板21はSiウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、第1の基板と同一の形状である必要がある。さらにマイクロスイッチ22および第2の内部電極パッド23の外側を囲む形状に接着樹脂25をスクリーン印刷により印刷した。
また、これと相前後して、図15に表したように、Siからなる第1の基板11の表面に、公知の方法で半導体デバイス12およびAlからなる第1の内部電極パッド13を作成した。
次に、図16に表したように、第1の内部電極パッド13の上に、スクリーン印刷を使用して導電性樹脂14を印刷した。
次に、図17に表したように、第1の基板11と第2の基板21とを表面同士が対向するように突き合わせ、導電性樹脂14により第1の内部電極パッド13と第2の内部電極パッド23を接続すると同時に、第1の基板11と第2の基板21とを接着樹脂25を使用して貼り合せ、加熱硬化させることにより封止した。
次に、図18に表したように、第1の基板11および第2の基板21をそれぞれ裏面から研削して200μmの厚さまで薄くした。
次に、図19に表したように、公知のリソグラフィー技術および反応性イオンエッチング技術を使用して、第2の基板21の裏面から第2の内部電極パッド23の裏面に達する、内径および長さが200μmのウエル26を形成した。この時に、第1実施例に関して前述したように、面取り部Sを確実且つ容易に形成することができる。さらに、ウエル26をテーパ状に開口してもよい。
次に、図20に表したように、ウエル26の底面と側面および第2の基板21の裏面に、スパッタ法によりTi密着層とAu電極層をコンフォーマルに成膜し、リソグラフィーおよびドライエッチングにより外部電極パッド27を形成した。このプロセスにより同時に、第2の内部電極パッド23と外部電極パッド27を接続することができた。
次に、図21に表したように、接着樹脂25を使用して貼り合せた領域の部分をダイシングすることによりチップ毎に分離した。
このようなプロセスにより、ウェーハレベルで一括して封止可能で、非常に薄くかつチップサイズの大きさで、内部のキャビティに薄膜デバイスと半導体デバイスが封止された表面実装用パッケージを作成することができ、その工業的価値は非常に大きい。
次に、図21に表したように、接着樹脂25を使用して貼り合せた領域の部分をダイシングすることによりチップ毎に分離した。
このようなプロセスにより、ウェーハレベルで一括して封止可能で、非常に薄くかつチップサイズの大きさで、内部のキャビティに薄膜デバイスと半導体デバイスが封止された表面実装用パッケージを作成することができ、その工業的価値は非常に大きい。
特に、本実施例によれば、内部電極パッド13及び23を導電性樹脂14により接続することができる。導電性樹脂14は、スクリーン印刷などにより簡単に形成できる点で製造性が高いという利点が得られる。
(実施例4)
図22乃至図29は、本発明の第4の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
図22乃至図29は、本発明の第4の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
まず、図22に表したように、ガラスからなる第1の基板21の表面に、公知の方法で薄膜圧電共振子22およびAlからなる第2の内部電極パッド23を形成した。
次に、図23に表したように、薄膜圧電共振子22および第1の内部電極パッド23の外側を囲む形状に接着樹脂25をインクジェット法によって塗布した。
次に、図24に表したように、別途用意したガラスからなる第2の基板31の表面に、プラズマCVD法によりSi酸化膜を堆積し、リソグラフィーおよび反応性イオンエッチングによりパターニングを行い、バンプ32を形成した。
次に、図25に表したように、第1の基板21と第2の基板31とをバンプ32をストッパとして表面同士を突き合わせ、第1の基板21と第2の基板31とを接着樹脂25を使用して貼り合せ、加熱硬化させることにより封止した。
次に、図26に表したように、第1の基板21および第2の基板31をそれぞれ裏面から研削して200μmの厚さまで薄くした。
次に、図27に表したように、公知のリソグラフィー技術および反応性イオンエッチング技術を使用して、第2の基板21の裏面から第2の内部電極パッド23の裏面に達する、内径および長さが200μmのウエル26を形成した。この時に、第1実施例に関して前述したように、面取り部Sを確実且つ容易に形成することができる。さらに、ウエル26をテーパ状に開口してもよい。
次に、図28に表したように、ウエル26の底面と側面および第1の基板21の裏面に、スパッタ法によりTi密着層とAu電極層をコンフォーマルに成膜し、リソグラフィーおよびドライエッチングにより外部電極パッド27を形成した。このプロセスにより同時に、第2の内部電極パッド23と外部電極パッド27を接続することができた。
次に、図29に表したように、接着樹脂25を使用して貼り合せた領域の部分をダイシングすることによりチップ毎に分離した。
本実施例によれば、2枚のガラス基板の間に薄膜圧電共振子などの素子を封止し、かつそのキャビティの空間をバンプ32により規定することができる。
(実施例5)
図30乃至図37は、本発明の第5の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
図30乃至図37は、本発明の第5の実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。
まず、図30に表したように、絶縁性Siからなる第1の基板41の表面に、公知の方法でマイクロスイッチ42、Alからなる第1の接続用内部電極パッド43、および内部電極パッドの外側を囲む形状に第1の封止用パッド44を作成した。このとき、第1の基板41はSiウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、その上に複数の薄膜デバイスチップを作成できる面積をもつことが望ましい。
次に、図31に表したように、第1の接続用内部電極パッド43および第1の封止用パッド44の上に、リソグラフィー技術および選択メッキ技術により、金の内部接続用バンプ45および封止用バンプ46を作成した
次に、図32に表したように、別途用意したSiからなる第2の基板51の表面に、公知の方法で半導体デバイス52および金からなる第2の内部電極パッド53、および内部電極パッドの外側を囲む形状に第2の封止用パッド54を作成した。このとき、第2の基板51はSiウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、第1の基板と同一の形状である必要がある。
次に、図32に表したように、別途用意したSiからなる第2の基板51の表面に、公知の方法で半導体デバイス52および金からなる第2の内部電極パッド53、および内部電極パッドの外側を囲む形状に第2の封止用パッド54を作成した。このとき、第2の基板51はSiウェーハ全体でも良いし、ウェーハをカットして分割した基板でも良いが、第1の基板と同一の形状である必要がある。
次に、図33に表したように、第1の基板41および第2の基板51を表面同士を対向させて突き合わせ、加熱圧着することにより、第1の内部接続用バンプ45と第2の内部電極パッド53を接合して接続するとともに、封止用バンプ46と第2の封止用パッド54を接合して封止した。
次に、図34に表したように、第1の基板41および第2の基板51をそれぞれ裏面から研削して200μmの厚さまで薄くした。
次に、図35に表したように、公知のリソグラフィー技術および反応性イオンエッチング技術を使用して、第1の基板41の裏面から第1の内部電極パッド43の裏面に達する、内径および長さが200μmのウエル47を形成した。この時にも、第1実施例に関して前述したように、面取り部Sを確実且つ容易に形成することができる。さらに、ウエル47をテーパ状に開口してもよい。
次に、図36に表したように、ウエル47の底面と側面および第1の基板41の裏面に、スパッタ法によりTi密着層とAu電極層をコンフォーマルに成膜し、リソグラフィーおよびドライエッチングによりパターニングして外部電極パッド48を形成した。このプロセスにより同時に、第1の内部電極パッド43と外部電極パッド48を接続することができた。
次に、図37に表したように、封止用バンプ46の周囲をダイシングすることによりチップ毎に分離してウェーハレベルパッケージの要部が完成した。
次に、図37に表したように、封止用バンプ46の周囲をダイシングすることによりチップ毎に分離してウェーハレベルパッケージの要部が完成した。
本実施例によれば、樹脂を用いずに、金などの軟質金属による封止用バンプ46によって一対の基板41、51の間にキャビティを形成した状態で封止する。樹脂を用いていなてために、耐熱性などの信頼性をさらに向上させたウェーハレベルパッケージを提供することができる。
(実施例6)
次に、本発明の第6の実施例として、半導体基板にウエルを開口し、外部電極パッドを接続したウェーハレベルパッケージについて説明する。
次に、本発明の第6の実施例として、半導体基板にウエルを開口し、外部電極パッドを接続したウェーハレベルパッケージについて説明する。
図38乃至図42は、本実施例のウェーハレベルパッケージの製造方法を表す工程断面図である。これらの図面については、図1乃至図37に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
まず、図38は、第5実施例に関して前述した図34の状態に対応する。但し、絶縁性Si基板41の代わりに、非絶縁性シリコン基板61を用いる。そして、非絶縁性シリコン基板61の裏面側に、窒化シリコン(SiNx)層62を形成する。
次に、図39に表したように、公知のリソグラフィー技術および反応性イオンエッチング技術を使用して、基板61の裏面から第1の内部電極パッド43の裏面に達する、内径および長さが200μmのウエル67を形成した。この時にも、第1実施例に関して前述したように、面取り部Sを確実且つ容易に形成することができる。さらに、ウエル67をテーパ状に開口してもよい。
次に、図40に表したように、基板61の裏面側に、酸化シリコン(SiOX)膜68を形成し、ウエル67の内壁面を覆う。
次に、図41に表したように、基板61の裏面とウエル67の底面に形成した酸化シリコン膜68をエッチング除去する。このエッチング方法としては、例えば、RIE(reactive ion etching)などのいわゆる異方性エッチングを用いることができる。
次に、図42に表したように、ウエル67の底面と側面および第1の基板61の裏面に、スパッタ法によりTi密着層とAu電極層をコンフォーマルに成膜し、リソグラフィーおよびドライエッチングによりパターニングして外部電極パッド69を形成した。このプロセスにより同時に、第1の内部電極パッド43と外部電極パッド69とを接続することができた。
この後、図37に関して前述したように、封止用バンプ46の周囲をダイシングすることによりチップ毎に分離してウェーハレベルパッケージの要部が完成する。
本実施例によれば、窒化シリコン膜62や酸化シリコン膜68などの絶縁膜を適宜設けることにより、非絶縁性シリコン基板61にビアプラグ構造を形成することが可能となる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、互いに対向配置されそれらの間にキャビティを形成する一対の基板は、導電性でも絶縁性でも半導電性のものでもよい。これらをいかように組み合わせたものも、本発明の要旨を含む限りにおいて本発明の範囲に包含される。また、これら一対の基板の間に設けられる素子も、トランジスタ、ダイオード、抵抗素子、キャパシタ、インダクタ、発振素子、リレーなどの各種の電気素子の他、マイクロアクチュエータや、ポリゴンミラーなど、各種の機械素子や光学素子などを含むことができる。
また、ウェーハレベルパッケージに含まれる電気素子などの数や配置、さらに基板に設けるウエルの数や配置についても、当業者が適宜選択することにより本発明を同様に実施し、同様の効果を得ることができるものも本発明の範囲に包含される。
その他、本発明の実施の形態として上述したウェーハレベルパッケージを基にして、当業者が適宜設計変更して実施しうるすべてのウェーハレベルパッケージも同様に本発明の範囲に属する。
11 基板
12 半導体デバイス
13 内部電極パッド
14 導電性樹脂
21 基板
22 マイクロスイッチ
22 薄膜圧電共振子
23 内部電極パッド
24 スタッドバンプ
25 接着樹脂
26 ウエル
27 外部電極パッド
28 トレンチ
29 封止樹脂
31 基板
32 バンプ
41 基板
42 マイクロスイッチ
43 内部電極パッド
43 接続用内部電極パッド
44 封止用パッド
45 内部接続用バンプ
46 封止用バンプ
47 ウエル
48 外部電極パッド
51 基板
52 半導体デバイス
53 内部電極パッド
54 封止用パッド
61 非絶縁性シリコン基板
62 窒化シリコン膜
67 ウエル
68 酸化シリコン膜
S 面取り部
12 半導体デバイス
13 内部電極パッド
14 導電性樹脂
21 基板
22 マイクロスイッチ
22 薄膜圧電共振子
23 内部電極パッド
24 スタッドバンプ
25 接着樹脂
26 ウエル
27 外部電極パッド
28 トレンチ
29 封止樹脂
31 基板
32 バンプ
41 基板
42 マイクロスイッチ
43 内部電極パッド
43 接続用内部電極パッド
44 封止用パッド
45 内部接続用バンプ
46 封止用バンプ
47 ウエル
48 外部電極パッド
51 基板
52 半導体デバイス
53 内部電極パッド
54 封止用パッド
61 非絶縁性シリコン基板
62 窒化シリコン膜
67 ウエル
68 酸化シリコン膜
S 面取り部
Claims (12)
- 電気素子が設けられた第1の基板と、
前記電気素子を覆うように前記第1の基板と離間して対向配置された第2の基板と、
前記電気素子に接続され前記第1及び第2のうちのいずれかの基板の主面上に延在する内部電極パッドと、
前記いずれかの基板を貫通して前記内部電極パッドに至るウエルと、
前記いずれかの基板の外側の主面から前記ウエルの内壁面を介して前記内部電極パッドに接続された外部電極パッドと、
を備えたことを特徴とするウェーハレベルパッケージ。 - 前記ウエルは、前記内部電極パッドに向けてその開口径が小さくなるテーパ状に設けられたことを特徴とする請求項1記載のウェーハレベルパッケージ。
- 前記ウエルは、前記内部電極パッドに接する開口端とは反対側の開口端に面取り部が設けられてなることを特徴とする請求項1または2に記載のウェーハレベルパッケージ。
- 前記ウエルの前記内壁面を被覆する前記外部電極パッドの厚みは、前記ウエルの内径の半分よりも小さく、前記ウエルの前記内壁面を覆う前記外部電極パッドにより取り囲まれた開口が前記いずれかの基板の外側の前記主面に向けて開口してなることを特徴とする請求項1〜3のいずれか1つに記載のウェーハレベルパッケージ。
- 第1の基板の上に、電気素子と、前記電気素子に接続された内部電極パッドと、を形成する工程と、
前記電気素子及び前記内部電極パッドを覆うように、前記第1の基板の上にバンプを介して第2の基板を対向配置させる工程と、
前記第1の基板の裏面から前記内部電極パッドに至るウエルを形成する工程と、
前記第1の基板の前記裏面から前記ウエルの側面を介して前記内部電極パッドに接続された外部電極パッドを形成する工程と、
を備えたことを特徴とするウェーハレベルパッケージの製造方法。 - 前記ウエルを形成する前に、前記第1の基板を前記裏面から研削して薄くすることを特徴とする製造方法5記載のウェーハレベルパッケージの製造方法。
- 第1の基板の上に、電気素子を形成する工程と、
第2の基板の上に、内部電極パッドを形成する工程と、
前記電気素子と前記内部電極パッドとがバンプにより接続されるように、前記第1及び第2の基板を前記バンプを介して対向配置させる工程と、
前記第2の基板の裏面から前記内部電極パッドに至るウエルを形成する工程と、
前記第2の基板の前記裏面から前記ウエルの側面を介して前記内部電極パッドに接続された外部電極パッドを形成する工程と、
を備えたことを特徴とするウェーハレベルパッケージの製造方法。 - 前記ウエルを形成する前に、前記第2の基板を前記裏面から研削して薄くすることを特徴とする製造方法7記載のウェーハレベルパッケージの製造方法。
- 前記ウエルは、前記内部電極パッドに接した開口端とは反対側に開口端に面取り部を有することを特徴とする請求項5〜8のいずれか1つに記載のウェーハレベルパッケージの製造方法。
- 前記ウエルは、前記内部電極パッドに向けてその開口径が小さくなるテーパ状に設けられたことを特徴とする請求項5〜8のいずれか1つに記載のウェーハレベルパッケージの製造方法。
- 前記第1及び第2の基板の少なくともいずれかに、前記電子素子及び前記内部電極パッドを取り囲むように接着樹脂を設ける工程と、
前記接着樹脂により接着された部分において、前記第1及び第2の基板をダイシングすることによりチップに分離する工程と、
をさらに備えたことを特徴とする請求項5〜10のいずれか1つに記載のウェーハレベルパッケージの製造方法。 - 前記第1及び第2の基板の少なくともいずれかに、前記電子素子及び前記内部電極パッドを取り囲むように封止用パッドを設ける工程と、
前記封止用パッドにより封止された部分の外側において、前記第1及び第2の基板をダイシングすることによりチップに分離する工程と、
をさらに備えたことを特徴とする請求項5〜10のいずれか1つに記載のウェーハレベルパッケージの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003341982A JP2005109221A (ja) | 2003-09-30 | 2003-09-30 | ウェーハレベルパッケージ及びその製造方法 |
US10/951,868 US20050104204A1 (en) | 2003-09-30 | 2004-09-29 | Wafer-level package and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003341982A JP2005109221A (ja) | 2003-09-30 | 2003-09-30 | ウェーハレベルパッケージ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005109221A true JP2005109221A (ja) | 2005-04-21 |
Family
ID=34536409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003341982A Pending JP2005109221A (ja) | 2003-09-30 | 2003-09-30 | ウェーハレベルパッケージ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20050104204A1 (ja) |
JP (1) | JP2005109221A (ja) |
Cited By (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006245098A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | 電子部品及びその製造方法、並びに電子機器 |
WO2006123653A1 (ja) * | 2005-05-20 | 2006-11-23 | Murata Manufacturing Co., Ltd. | 圧電デバイス |
KR100750741B1 (ko) * | 2006-09-15 | 2007-08-22 | 삼성전기주식회사 | 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법 |
JP2007294821A (ja) * | 2006-04-27 | 2007-11-08 | Fujikura Ltd | 配線基板およびその製造方法 |
US7476567B2 (en) | 2004-11-22 | 2009-01-13 | Kabushiki Kaisha Toshiba | Midair semiconductor device and manufacturing method of the same |
JP2009100328A (ja) * | 2007-10-18 | 2009-05-07 | Murata Mfg Co Ltd | 圧電共振子の製造方法および圧電共振子 |
JP2010119107A (ja) * | 2008-11-13 | 2010-05-27 | Micro Crystal Ag | 圧電共振子向けのパッケージング |
US8164180B2 (en) | 2007-03-19 | 2012-04-24 | Ricoh Company, Ltd. | Functional element package and fabrication method therefor |
CN102431958A (zh) * | 2011-12-05 | 2012-05-02 | 中国电子科技集团公司第五十五研究所 | 一种针对玻璃-硅-玻璃三明治结构防水圆片级封装方法 |
US8319346B2 (en) | 2010-03-29 | 2012-11-27 | Teramikros, Inc. | Semiconductor structure and manufacturing method of semiconductor structure |
JP2013515263A (ja) * | 2009-12-23 | 2013-05-02 | インテル コーポレイション | チップ中間接続層の振動型mems共振器を使用した温度センサー |
US8487443B2 (en) | 2010-03-29 | 2013-07-16 | Teramikros, Inc. | Semiconductor structure, manufacturing method of semiconductor structure and semiconductor device |
JP2014207489A (ja) * | 2007-03-01 | 2014-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
KR20160086552A (ko) * | 2015-01-12 | 2016-07-20 | 삼성전기주식회사 | 음향 공진기 및 그 제조 방법 |
US9831850B2 (en) | 2015-02-19 | 2017-11-28 | Taiyo Yuden Co., Ltd. | Acoustic wave device with a piezoelectric substrate that is not located in some regions |
JP2022070567A (ja) * | 2020-10-27 | 2022-05-13 | アオイ電子株式会社 | 半導体リレー装置 |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2844098B1 (fr) * | 2002-09-03 | 2004-11-19 | Atmel Grenoble Sa | Microsysteme optique et procede de fabrication |
JP4588753B2 (ja) * | 2005-01-28 | 2010-12-01 | パナソニック株式会社 | 電子素子パッケージの製造方法および電子素子パッケージ |
US7449821B2 (en) * | 2005-03-02 | 2008-11-11 | Research Triangle Institute | Piezoelectric micromachined ultrasonic transducer with air-backed cavities |
US7214564B2 (en) * | 2005-03-17 | 2007-05-08 | Chung Shan Institute Of Science And Technology | Method of forming film bulk acoustic wave filter assembly |
TWI272728B (en) * | 2005-09-02 | 2007-02-01 | Touch Micro System Tech | Three-dimensional interconnect interposer adapted for use in system in package and method of making the same |
EP1760780A3 (en) * | 2005-09-06 | 2013-05-15 | Marvell World Trade Ltd. | Integrated circuit including silicon wafer with annealed glass paste |
US20070246805A1 (en) * | 2006-04-25 | 2007-10-25 | Ligang Zhang | Multi-die inductor |
US20080128901A1 (en) * | 2006-11-30 | 2008-06-05 | Peter Zurcher | Micro-electro-mechanical systems device and integrated circuit device integrated in a three-dimensional semiconductor structure |
US20080308922A1 (en) * | 2007-06-14 | 2008-12-18 | Yiwen Zhang | Method for packaging semiconductors at a wafer level |
KR20090015734A (ko) | 2007-08-09 | 2009-02-12 | 엘지이노텍 주식회사 | 광원 장치 |
JP2009117450A (ja) * | 2007-11-02 | 2009-05-28 | Rohm Co Ltd | モジュールおよびその製造方法 |
KR100916182B1 (ko) * | 2007-11-28 | 2009-09-08 | 주식회사 엠에스솔루션 | 체적탄성파 공진기의 패키지 및 그 패키징 방법 |
US8035219B2 (en) | 2008-07-18 | 2011-10-11 | Raytheon Company | Packaging semiconductors at wafer level |
US7791255B2 (en) * | 2008-11-13 | 2010-09-07 | Eta Sa Manufacture Horlogère Suisse | Packaging for piezoelectric resonator |
US9035449B2 (en) * | 2009-04-03 | 2015-05-19 | Daishinku Corporation | Package member assembly, method for manufacturing the package member assembly, package member, and method for manufacturing piezoelectric resonator device using the package member |
KR101234597B1 (ko) * | 2009-10-15 | 2013-02-22 | 한국전자통신연구원 | 플립 칩 본딩 방법 및 그의 구조 |
JP5677016B2 (ja) * | 2010-10-15 | 2015-02-25 | キヤノン株式会社 | 電気機械変換装置及びその作製方法 |
US8742564B2 (en) * | 2011-01-17 | 2014-06-03 | Bai-Yao Lou | Chip package and method for forming the same |
EP2481703B1 (en) * | 2011-01-27 | 2020-07-01 | Sensirion AG | Sensor protection |
CN102367165B (zh) * | 2011-08-31 | 2015-01-21 | 华东光电集成器件研究所 | 一种基于soi的mems器件电极互连方法 |
US8653673B2 (en) | 2011-12-20 | 2014-02-18 | Raytheon Company | Method for packaging semiconductors at a wafer level |
US8581406B1 (en) | 2012-04-20 | 2013-11-12 | Raytheon Company | Flip chip mounted monolithic microwave integrated circuit (MMIC) structure |
DE102013104407B4 (de) | 2013-04-30 | 2020-06-18 | Tdk Corporation | Auf Waferlevel herstellbares Bauelement und Verfahren zur Herstellung |
EP2871152B1 (en) | 2013-11-06 | 2017-05-24 | Sensirion AG | Sensor device |
US9443758B2 (en) | 2013-12-11 | 2016-09-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Connecting techniques for stacked CMOS devices |
JP2015115446A (ja) | 2013-12-11 | 2015-06-22 | 株式会社東芝 | 半導体装置の製造方法 |
EP3001186B1 (en) | 2014-09-26 | 2018-06-06 | Sensirion AG | Sensor chip |
EP3032227B1 (en) | 2014-12-08 | 2020-10-21 | Sensirion AG | Flow sensor package |
JP6350759B2 (ja) * | 2015-08-18 | 2018-07-04 | 三菱電機株式会社 | 半導体装置 |
US10461696B2 (en) | 2017-10-23 | 2019-10-29 | Analog Devices, Inc. | Switched capacitor banks |
US10469029B2 (en) | 2017-10-23 | 2019-11-05 | Analog Devices, Inc. | Inductor current distribution |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6228675B1 (en) * | 1999-07-23 | 2001-05-08 | Agilent Technologies, Inc. | Microcap wafer-level package with vias |
US6265246B1 (en) * | 1999-07-23 | 2001-07-24 | Agilent Technologies, Inc. | Microcap wafer-level package |
US7074638B2 (en) * | 2002-04-22 | 2006-07-11 | Fuji Photo Film Co., Ltd. | Solid-state imaging device and method of manufacturing said solid-state imaging device |
US6953990B2 (en) * | 2003-09-19 | 2005-10-11 | Agilent Technologies, Inc. | Wafer-level packaging of optoelectronic devices |
-
2003
- 2003-09-30 JP JP2003341982A patent/JP2005109221A/ja active Pending
-
2004
- 2004-09-29 US US10/951,868 patent/US20050104204A1/en not_active Abandoned
Cited By (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7476567B2 (en) | 2004-11-22 | 2009-01-13 | Kabushiki Kaisha Toshiba | Midair semiconductor device and manufacturing method of the same |
US7348263B2 (en) | 2005-03-01 | 2008-03-25 | Seiko Epson Corporation | Manufacturing method for electronic component, electronic component, and electronic equipment |
US8664730B2 (en) | 2005-03-01 | 2014-03-04 | Seiko Epson Corporation | Manufacturing method for electronic component, electronic component, and electronic equipment |
JP2006245098A (ja) * | 2005-03-01 | 2006-09-14 | Seiko Epson Corp | 電子部品及びその製造方法、並びに電子機器 |
US7867830B2 (en) | 2005-03-01 | 2011-01-11 | Seiko Epson Corporation | Manufacturing method for electronic component with sealing film |
WO2006123653A1 (ja) * | 2005-05-20 | 2006-11-23 | Murata Manufacturing Co., Ltd. | 圧電デバイス |
JP2007294821A (ja) * | 2006-04-27 | 2007-11-08 | Fujikura Ltd | 配線基板およびその製造方法 |
KR100750741B1 (ko) * | 2006-09-15 | 2007-08-22 | 삼성전기주식회사 | 캡 웨이퍼, 이를 구비한 반도체 칩, 및 그 제조방법 |
JP2014207489A (ja) * | 2007-03-01 | 2014-10-30 | 日本電気株式会社 | 半導体装置の製造方法 |
US8164180B2 (en) | 2007-03-19 | 2012-04-24 | Ricoh Company, Ltd. | Functional element package and fabrication method therefor |
JP2009100328A (ja) * | 2007-10-18 | 2009-05-07 | Murata Mfg Co Ltd | 圧電共振子の製造方法および圧電共振子 |
JP2010119107A (ja) * | 2008-11-13 | 2010-05-27 | Micro Crystal Ag | 圧電共振子向けのパッケージング |
JP2013515263A (ja) * | 2009-12-23 | 2013-05-02 | インテル コーポレイション | チップ中間接続層の振動型mems共振器を使用した温度センサー |
US8319346B2 (en) | 2010-03-29 | 2012-11-27 | Teramikros, Inc. | Semiconductor structure and manufacturing method of semiconductor structure |
US8487443B2 (en) | 2010-03-29 | 2013-07-16 | Teramikros, Inc. | Semiconductor structure, manufacturing method of semiconductor structure and semiconductor device |
CN102431958A (zh) * | 2011-12-05 | 2012-05-02 | 中国电子科技集团公司第五十五研究所 | 一种针对玻璃-硅-玻璃三明治结构防水圆片级封装方法 |
CN102431958B (zh) * | 2011-12-05 | 2014-05-21 | 中国电子科技集团公司第五十五研究所 | 一种针对玻璃-硅-玻璃三明治结构防水圆片级封装方法 |
KR20160086552A (ko) * | 2015-01-12 | 2016-07-20 | 삼성전기주식회사 | 음향 공진기 및 그 제조 방법 |
KR102117471B1 (ko) * | 2015-01-12 | 2020-06-01 | 삼성전기주식회사 | 음향 공진기 및 그 제조 방법 |
US9831850B2 (en) | 2015-02-19 | 2017-11-28 | Taiyo Yuden Co., Ltd. | Acoustic wave device with a piezoelectric substrate that is not located in some regions |
JP2022070567A (ja) * | 2020-10-27 | 2022-05-13 | アオイ電子株式会社 | 半導体リレー装置 |
JP7185676B2 (ja) | 2020-10-27 | 2022-12-07 | アオイ電子株式会社 | 半導体リレー装置 |
Also Published As
Publication number | Publication date |
---|---|
US20050104204A1 (en) | 2005-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005109221A (ja) | ウェーハレベルパッケージ及びその製造方法 | |
US9221676B2 (en) | Internal electrical contact for enclosed MEMS devices | |
JP5048230B2 (ja) | 半導体装置およびその製造方法 | |
JP5189491B2 (ja) | ウェハ・レベル・パッケージングの方法 | |
EP2546876B1 (en) | System and method for wafer level packaging | |
US5591678A (en) | Process of manufacturing a microelectric device using a removable support substrate and etch-stop | |
US6753238B2 (en) | Semiconductor device and manufacturing method thereof | |
CN112039456B (zh) | 体声波谐振器的封装方法及封装结构 | |
US9481566B2 (en) | Methods of forming semiconductor structures including MEMS devices and integrated circuits on opposing sides of substrates, and related structures and devices | |
CN104303262A (zh) | 用于其中一部分暴露在环境下的密封mems设备的工艺 | |
JP2006351591A (ja) | マイクロデバイスのパッケージング方法及びマイクロデバイス | |
TW201036055A (en) | Semiconductor process | |
JP2005129888A (ja) | センサ装置、センサシステム、センサ装置の製造方法及びセンサシステムの製造方法 | |
JP7510654B2 (ja) | パッケージ筐体の製造方法及びパッケージチップの製造方法 | |
EP1845061A2 (en) | Method for making via holes filled with conductive material in MEMS devices and device with such vias | |
JP2006253330A (ja) | 半導体装置およびその製造方法 | |
JP2007012896A (ja) | 回路基板、回路基板の製造方法および半導体装置 | |
CN107697882B (zh) | 用于制造半导体器件的工艺以及相应半导体器件 | |
JP4696152B2 (ja) | 半導体装置の製造方法および半導体装置 | |
JP2009099841A (ja) | 半導体装置及びその製造方法 | |
JP4825111B2 (ja) | 圧電薄膜デバイスの製造方法 | |
JP2006186357A (ja) | センサ装置及びその製造方法 | |
JP2006201158A (ja) | センサ装置 | |
JP2004343088A (ja) | 半導体装置及びその製造方法 | |
US7791183B1 (en) | Universal low cost MEM package |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060602 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060606 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061206 |