JP2009158751A - 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器 - Google Patents

Abstract

【課題】半導体モジュールをさらに小型化するとともに、製造工程数を減らす。
【解決手段】素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出する複数の突起電極１６と、絶縁樹脂層１２の他方の主表面Ｓ２の、複数の突起電極１６のそれぞれに対応する位置に設けられた対向電極１８と、を備える。突起電極１６のうち、一部の突起電極１６ａの突出長さは、他の突起電極１６ｂの突出長さよりも短く、突起電極１６ａとこれに対応する対向電極１８ａとが容量結合し、突起電極１６ｂとこれに対応する対向電極１８ｂとが電気的に接続されている。
【選択図】図１

Description

本発明は、素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。

携帯電話、ＰＤＡ、ＤＶＣ、ＤＳＣといったポータブルエレクトロニクス機器の高機能化が加速するなか、こうした製品が市場で受け入れられるためには小型・軽量化が必須となっている。そのため、これらのエレクトロニクス機器に使用されるマルチチップモジュール（ＭＣＭ）などの半導体モジュールに対しても小型化が求められている。これに対し、基体上に形成された絶縁層によって、半導体チップなどの能動素子とキャパシタなどの受動素子とが被覆され、能動素子と受動素子とが絶縁層を介して絶縁層状の配線に接続されている半導体装置が提案されている（特許文献１参照）。
特開２００５−５５４８号公報

しかしながら、特許文献１に記載の半導体装置では、キャパシタなどの受動素子を別個の部品としてシリコン基板に搭載しているため、半導体モジュールの小型化が抑制され、また製造工程数が多くなるという問題があった。

本発明はこうした状況に鑑みてなされたものであり、その目的は、半導体モジュールをさらに小型化するとともに、製造工程数を減らす技術の提供にある。

上記課題を解決するために、本発明のある態様は素子搭載用基板である。この素子搭載用基板は、絶縁性の樹脂で形成された絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられた配線層と、配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している複数の突起電極と、絶縁樹脂層の他方の主表面の、複数の突起電極のそれぞれに対応する位置に設けられ、突起電極の頂部面に対向する対向面を有する対向電極と、を備え、複数の突起電極のうち、一部の突起電極の突出長さが、他の突起電極の突出長さよりも短く、当該一部の突起電極とこれに対応する対向電極とが容量結合し、他の突起電極とこれに対応する対向電極とが電気的に接続されている。

この態様によれば、配線層に設けられた複数の突起電極のうち、一部の突起電極が対向電極と容量結合し、他の突起電極が電気的に接続される。このため、この素子搭載用基板に半導体素子を搭載して半導体モジュールを形成した場合に、半導体モジュールの小型化が可能となる。

上記態様において、素子搭載用基板は、対向電極の対向面と一部の突起電極の頂部面との間に、絶縁樹脂層よりも誘電率の大きい誘電膜層を有するものであってもよい。

上記態様において、絶縁樹脂層の他方の主表面に設けられた他の配線層を備え、対向電極は、他の配線層の一部であってもよい。

本発明の他の態様は、半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、素子搭載用基板に搭載された半導体素子と、を備える。

本発明のさらに他の態様もまた、半導体モジュールである。この半導体モジュールは、上述したいずれかの態様の素子搭載用基板と、素子電極が設けられ、素子搭載用基板に搭載された半導体素子と、を備え、対向電極は、半導体素子の素子電極である。

本発明のさらに他の態様は、携帯機器である。この携帯機器は、上述したいずれかの態様の半導体モジュールを搭載している。

本発明のさらに他の態様は、素子搭載用基板の製造方法である。この素子搭載用基板の製造方法は、複数の突起電極が突設された金属板を準備する工程と、複数の突起電極のうち、一部の突起電極の突出長さを他の突起電極の突出長さよりも短くする突出長さ調節工程と、突起電極が絶縁樹脂層側に向くようにして金属板を絶縁樹脂層の一方の主表面に配置するとともに他の突起電極を絶縁樹脂層の他方の主表面から露出させ、また、突起電極の頂部面に対向する対向面を有する対向電極を絶縁樹脂層の他方の主表面の、複数の突起電極のそれぞれに対応する位置に配置し、一部の突起電極とこれに対応する対向電極とを容量結合させ、他の突起電極とこれに対応する対向電極とを電気的に接続させる結合工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。

この態様によれば、一部の突起電極を対向電極と容量結合させ、他の突起電極を電気的に接続しているため、この素子搭載用基板に半導体素子を搭載して半導体モジュールを形成した場合に、半導体モジュールの小型化が可能となる。また、突起電極と対向電極との電気的な接続による再配線形成と同時に、突起電極と対向電極とを容量結合させているため、製造工程数を減らすことができ、製造工程の簡略化、製造コストの削減を図ることができる。

上記態様において、対向電極の対向面と一部の突起電極の頂部面との間に、絶縁樹脂層よりも誘電率の大きい誘電膜層を設ける工程を含めてもよい。

上記態様において、絶縁樹脂層の他方の主表面に他の配線層を設ける工程を含み、対向電極は、他の配線層の一部としてもよい。

上記態様における突出長さ調節工程において、他の突起電極の頂部面に金属を被覆することで、一部の突起電極の突出長さを他の突起電極の突出長さよりも短くしてもよい。

上記態様における突出長さ調節工程において、一部の突起電極の一部を除去することで、当該一部の突起電極の突出長さを他の突起電極の突出長さよりも短くしてもよい。

本発明のさらに他の態様は、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、上述したいずれかの態様の素子搭載用基板の製造方法により製造された素子搭載用基板に、半導体素子を搭載する工程を含む。

本発明のさらに他の態様もまた、半導体モジュールの製造方法である。この半導体モジュールの製造方法は、複数の突起電極が突設された金属板を準備する工程と、複数の突起電極のうち、一部の突起電極の突出長さを他の突起電極の突出長さよりも短くする突出長さ調節工程と、突起電極が絶縁樹脂層側に向くようにして金属板を絶縁樹脂層の一方の主表面に配置するとともに他の突起電極を絶縁樹脂層の他方の主表面から露出させ、また、突起電極に対応する素子電極が設けられた半導体素子を絶縁樹脂層の他方の主表面に配置し、一部の突起電極とこれに対応する素子電極とを容量結合させ、他の突起電極とこれに対応する素子電極とを電気的に接続させる結合工程と、金属板を選択的に除去して配線層を形成する工程と、を含む。

上記態様における結合工程において、金属板および半導体素子を、絶縁樹脂層を介して圧着して、一部の突起電極とこれに対応する素子電極とを容量結合させ、他の突起電極とこれに対応する素子電極とを電気的に接続させてもよい。

上記態様において、絶縁樹脂層は、加圧によって塑性流動を起こすものであってもよい。

上記態様において、素子電極と一部の突起電極との間に、絶縁樹脂層よりも誘電率の大きい誘電膜層を設ける工程を含めてもよい。

本発明によれば、配線層に設けられた複数の突起電極のうち、一部の突起電極が対向電極と容量結合し、他の突起電極が電気的に接続されるため、半導体モジュールの小型化が可能となる。また、突起電極と対向電極との電気的な接続による再配線形成と同時に、突起電極と対向電極とを容量結合させているため、製造工程数を減らすことができる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

（実施形態１）
図１は、実施形態１に係る素子搭載用基板１０およびこれを用いた半導体モジュール３０の構成を示す概略断面図である。半導体モジュール３０は、素子搭載用基板１０およびこれに搭載された半導体素子５０を備える。

素子搭載用基板１０は、絶縁性の樹脂で形成された絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面Ｓ１に設けられた配線層１４と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している複数の突起電極１６とを備える。また、素子搭載用基板１０は、絶縁樹脂層１２の他方の主表面Ｓ２の、複数の突起電極１６のそれぞれに対応する位置に設けられ、突起電極１６の頂部面１６１に対向する対向面１８１を有する対向電極１８と、を備える。

絶縁樹脂層１２は、絶縁性の樹脂からなり、たとえば加圧したときに塑性流動を引き起こす材料で形成されている。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層１２に用いられるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。

配線層１４は、絶縁樹脂層１２の一方の主表面Ｓ１に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成される。配線層１４には、絶縁樹脂層１２側に複数の突起電極１６が突設されている。本実施例においては、配線層１４と突起電極１６とは一体的に形成されているが、特にこれに限定されない。絶縁樹脂層１２と反対側の配線層１４の主表面には、所定の位置にはんだバンプ１５が形成されている。はんだバンプ１５を形成する位置は、たとえば再配線で引き回した先の位置である。

突起電極１６は、たとえば平面視で丸型であり、頂部に近づくにつれて径が細くなるように形成された側面を備えている。なお、突起電極１６の形状は特に限定されず、たとえば、所定の径を有する円柱状であってもよい。また、平面視で四角形などの多角形であってもよい。ここで、複数の突起電極１６のうち、一部の突起電極１６ａの配線層１４からの突出長さ（高さ）は、他の突起電極１６ｂの配線層１４からの突出長さよりも短くなっている。

すなわち、本実施形態においては、突起電極１６ｂの頂部面１６１を被覆した金属層１６２と、配線層１４から突出する部分とによって突起電極１６ｂが構成されているため、突起電極１６ａの突出長さが突起電極１６ｂの突出長さよりも短くなっている。金属層１６２は、たとえば、金（Ａｕ）などの金属を用いて電解めっき法あるいは無電解めっき法により形成された金属めっき層であるか、あるいは導電ペーストを用いて形成された導電ペースト層である。本実施形態では、金属層１６２は金（Ａｕ）およびニッケル（Ｎｉ）からなるＮｉ／Ａｕめっき層で構成されている。あるいは、一部の突起電極１６ａの頂部を、エッチングなどによって除去することで、突起電極１６ａの突出長さを他の突起電極１６ｂの突出長さよりも短くすることもできる。

対向電極１８は、銅（Ｃｕ）やアルミニウム（Ａｌ）などの金属からなる。対向電極１８は、絶縁樹脂層１２の他方の主表面Ｓ２の、複数の突起電極１６のそれぞれに対応する位置に設けられている。突起電極１６ａは突起電極１６ｂよりも突出長さが短いため、突起電極１６ａとこれに対応する対向電極１８ａとの間には絶縁樹脂層１２が介在している。そのため、突起電極１６ａと対向電極１８ａとは容量結合し、キャパシタを構成する。一方、突起電極１６ａよりも突出長さの長い突起電極１６ｂとこれに対応する対向電極１８ｂとは、互いが接触して電気的に接続されている（オーミック接合）。なお、本実施形態では、対向電極１８の対向面１８１にＮｉ／Ａｕの金属層１８２が設けられている。そのため突起電極１６ｂと対向電極１８ｂとは金−金接合し、突起電極１６ｂと対向電極１８ｂとの接続信頼性の向上が図られる。

ここで、本実施形態においては、対向電極１８は、半導体素子５０の素子電極５２となっている。半導体素子５０には、突起電極１６ａ、１６ｂのそれぞれに対応する素子電極５２ａ、５２ｂが設けられている。また、絶縁樹脂層１２に接する側の半導体素子５０の主表面には、素子電極５２が開口するように設けられた保護層５４が積層されている。半導体素子５０の具体例としては、集積回路（ＩＣ）、大規模集積回路（ＬＳＩ）などの半導体チップが挙げられる。保護層５４の具体例としては、ポリイミド層が挙げられる。なお、本実施形態では、対向電極１８が半導体素子５０の素子電極５２となっている構造を示すが、半導体素子５０は、素子搭載用基板１０の任意の位置に、ワイヤボンディングなどの任意の方法で実装されていてもよい。

またここで、本実施形態においては、絶縁樹脂層１２が素子搭載用基板１０と半導体素子５０との間に設けられ、絶縁樹脂層１２の一方の主表面Ｓ１に素子搭載用基板１０が圧着し、他方の主表面Ｓ２に半導体素子５０が圧着している。そして、突起電極１６ｂが、絶縁樹脂層１２を貫通して、対向電極１８ｂ、すなわち半導体素子５０に設けられた素子電極５２ｂと電気的に接続されている。絶縁樹脂層１２は、加圧により塑性流動を起こす材料からなるため、素子搭載用基板１０、絶縁樹脂層１２および半導体素子５０がこの順で加圧により一体化された状態において、突起電極１６ｂと素子電極５２ｂとの間に絶縁樹脂層１２の残膜が介在することが抑制され、接続信頼性の向上が図られる。

（素子搭載用基板および半導体モジュールの製造方法）
図２（Ａ）〜（Ｄ）は、突起電極１６の形成方法を示す工程断面図である。

図２（Ａ）に示すように、少なくとも、突起電極１６の高さと配線層１４の厚さとの和より大きい厚さを有する銅板１３を用意する。

次に、図２（Ｂ）に示すように、リソグラフィ法により、突起電極１６のパターンに合わせてレジスト７０を選択的に形成する。

次に、図２（Ｃ）に示すように、レジスト７０をマスクとして、銅板１３に所定のパターンの突起電極１６を形成する。

次に、図２（Ｄ）に示すように、レジスト７０を除去する。以上説明した工程により、突起電極１６が形成される。

本実施形態の突起電極１６における基底部の径、先端部の径、高さは、たとえばそれぞれ、１００μｍφ、５０μｍφ、４０μｍである。

図３（Ａ）〜（Ｄ）および図４（Ａ）〜（Ｃ）は、突起電極１６と、対向電極１８あるいは素子電極５２との結合方法を示す工程断面図である。

図３（Ａ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面に、リソグラフィ法により、レジスト７１を積層して所定の突起電極１６に対応する位置に開口部７１ａを設ける。

次に、図３（Ｂ）に示すように、開口部７１ａにおいて露出している突起電極１６の頂部面１６１に、金属層１６２を形成する。金属層１６２は、たとえば電解めっき法または無電解めっき法によりＮｉ／Ａｕの金属層として形成する。これにより金属層１６２が形成されない突起電極１６ａの銅板１３からの突出長さを、金属層１６２を含む突起電極１６ｂの銅板１３からの突出長さよりも短くする。金属層１６２は、Ｎｉ層が突起電極１６と接する側に、Ａｕ層が対向電極１８と接する側となるように形成される。なお、金属層１６２の形成方法としては、特にこれに限定されず、たとえば金ペーストなどの導電性ペーストを用いて形成してもよい。金属層１６２の厚さは、たとえば約１．２５〜３．２５μｍであり、そのうちＡｕ層の厚さが０．２５μｍ、Ｎｉ層の厚さが１〜３μｍである。

次に、図３（Ｃ）に示すように、レジスト７１を除去する。そして、突起電極１６が絶縁樹脂層１２側に向くようにして銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１に配置する。また、突起電極１６の頂部面１６１に対向する対向面１８１を有する対向電極１８を絶縁樹脂層の他方の主表面Ｓ２の、突起電極１６のそれぞれに対応する位置に配置する。絶縁樹脂層１２の厚さは突起電極１６ｂの高さ程度であり、約４３μｍである。対向電極１８の対向面１８１には、突起電極１６ｂと同様にして、Ｎｉ／Ａｕの金属層１８２が形成されている。

次に、図３（Ｄ）に示すように、突起電極１６ｂを絶縁樹脂層１２の他方の主表面Ｓ２から露出させて、突起電極１６ａとこれに対応する対向電極１８ａとを容量結合させ、突起電極１６ｂとこれに対応する対向電極１８ｂとを電気的に接続させる。突起電極１６ａは、金属層１６２の厚さ分だけ突起電極１６ｂよりも突出長さが短いため、突起電極１６ｂと対向電極１８ｂとが当接した状態において、突起電極１６ａと対向電極１８ａとの間に、金属層１６２の厚さ分だけ絶縁樹脂層１２が介在することとなる。これにより、突起電極１６ａと対向電極１８ａとを容量結合させ、受動素子としてのキャパシタを形成することができる。当該キャパシタは、絶縁樹脂層１２の材料や、突起電極１６ａと対向電極１８ａとの間に介在する絶縁樹脂層１２の厚さ、すなわち金属層１６２の厚さを調節することで、その容量を任意に変更することが可能である。また、突起電極１６ｂの頂部面１６１と対向電極１８ｂの対向面１８１には、それぞれＮｉ／Ａｕの金属層１６２、金属層１８２が形成されており、突起電極１６ｂと対向電極１８ｂとは金−金接合により電気的に接続される。そのため、突起電極１６ｂと対向電極１８ｂとの接続信頼性の向上が図られる。なお、突起電極１６ｂと対向電極１８ｂとには、金属層を設けなくてもよい。この場合、一部の突起電極１６ａの頂部をエッチングして、一部を除去することで、突起電極１６ａの突出長さを他の突起電極１６ｂの突出長さよりも短くすることができる。また、突起電極１６ａの一部を除去する量を調節することで、キャパシタの容量を任意に変更することができる。

また、本実施形態においては、絶縁樹脂層１２の他方の主表面Ｓ２に突起電極１６に対応する素子電極５２が設けられた半導体素子５０を配置している。この場合、素子電極５２が対向電極１８に相当する。そして、プレス装置を用いて、銅板１３と半導体素子５０とを、絶縁樹脂層１２を介して圧着することにより、銅板１３、絶縁樹脂層１２および半導体素子５０を一体化する。これにより、突起電極１６ａと素子電極５２ａとの容量結合および突起電極１６ｂと素子電極５２ｂとの電気的接続を行っている。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび１８０℃である。プレス加工により、絶縁樹脂層１２が塑性流動を起こし、突起電極１６が絶縁樹脂層１２を貫通し、突起電極１６ｂの金属層１６２と素子電極５２ｂの金属層５２２とが圧着して、突起電極１６ｂと素子電極５２ｂとが電気的に接続される。突起電極１６は、その全体的な形状が先端に近づくにつれて細くなるような形状であるため、突起電極１６が絶縁樹脂層１２をスムースに貫通する。

次に、図４（Ａ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト７２を選択的に形成する。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、配線層１４のパターンを有するフォトマスクを用いて露光した後、Ｎａ_２ＣＯ_３溶液を用いて現像し、未露光領域のレジストを除去することによって、銅板１３の上にレジスト７２が選択的に形成される。なお、レジストとの密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。また、レジスト７２のラミネート前に、必要に応じて、銅板１３の裏面側の全体をエッチングして、銅板１３を配線層１４の厚さに調整するようにしてもよい。

次に、図４（Ｂ）に示すように、塩化第二鉄溶液を用いて、レジスト７２をマスクとして銅板１３をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジストをＮａＯＨ溶液などの剥離剤を用いて剥離する。本実施形態における配線層１４の厚さは約１５μｍである。

次に、図４（Ｃ）に示すように、配線層１４の所定の位置にはんだバンプ１５を形成する。はんだバンプ１５を形成する位置は、たとえば再配線で引き回した先の位置である。

以上説明した製造工程により、素子搭載用基板１０が形成される。また、絶縁樹脂層１２を介して半導体素子５０を圧着し、対向電極１８を素子電極５２とした場合には、半導体モジュール３０が得られる。

以上説明したように、本実施形態では、配線層１４に設けられた複数の突起電極１６のうち、一部の突起電極１６ａが対向電極１８ａあるいは素子電極５２ａと容量結合し、他の突起電極１６ｂが対向電極１８ｂあるいは素子電極５２ｂと電気的に接続される。そのため、受動素子であるキャパシタを別個の部品として素子搭載用基板１０に搭載する必要がないため、半導体モジュール３０の小型化が可能となる。また、配線層１４に突設された突起電極１６ｂと、対向電極１８ｂあるいは素子電極５２との電気的な接続による再配線形成と同時に、突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとを容量結合させてキャパシタを形成している。そのため、キャパシタを別個の部品として素子搭載用基板１０に搭載する場合と比べて、製造工程数を減らすことができ、製造工程の簡略化、製造コストの削減を図ることができる。さらに、絶縁樹脂層１２内に挿入される突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとを容量結合させてキャパシタを形成しているため、電極間距離を小さくすることができる。そのため、キャパシタの容量を大きくすることができる。また、当該キャパシタは、絶縁樹脂層１２の材料や、突起電極１６ａと対向電極１８ａとの間に介在する絶縁樹脂層１２の厚さを調節することで、その容量を任意に変更することが可能である。

（実施形態２）
上述の実施形態１では、銅板１３と、対向電極１８あるいは半導体素子５０との間に絶縁樹脂層１２を挟持して加圧成形し、これらを一体化して素子搭載用基板１０あるいは半導体モジュール３０を形成したが、以下のようにして素子搭載用基板１０あるいは半導体モジュール３０を形成してもよい。以下、本実施形態について説明する。なお、突起電極１６の形成方法については、実施形態１と同様である。また、実施形態１と同一の構成については同一の符号を付し、その説明は省略する。

図５（Ａ）〜（Ｆ）および図６（Ａ）〜（Ｃ）は、突起電極１６と、対向電極１８あるいは素子電極５２との結合方法を示す工程断面図である。

図５（Ａ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面に、リソグラフィ法により、レジスト７１を積層して所定の突起電極１６に対応する位置に開口部７１ａを設ける。

次に、図５（Ｂ）に示すように、開口部７１ａにより露出している突起電極１６の頂部面１６１に金属層１６２を形成する。これにより金属層１６２が形成されない突起電極１６ａの銅板１３からの突出長さを、金属層１６２を含む突起電極１６ｂの銅板１３からの突出長さよりも短くする。

次に、図５（Ｃ）に示すように、レジスト７１を除去し、銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１側に配置し、突起電極１６が形成された側の銅板１３の主表面に絶縁樹脂層１２を圧着する。

次に、図５（Ｄ）に示すように、銅板１３に圧着した絶縁樹脂層１２の他方の主表面Ｓ２側をエッチングして、突起電極１６ｂの金属層１６２を露出させる。

次に、図５（Ｅ）に示すように、半導体素子５０を絶縁樹脂層１２の他方の主表面Ｓ２側に配置して、絶縁樹脂層１２に圧着した銅板１３と半導体素子５０とを圧着し、図５（Ｆ）に示すように銅板１３、絶縁樹脂層１２および半導体素子５０を一体化する。これにより、突起電極１６ａと素子電極５２ａとの容量結合および突起電極１６ｂと素子電極５２ｂとの電気的接続を行う。

次に、図６（Ａ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト７２を選択的に形成する。

次に、図６（Ｂ）に示すように、レジスト７２をマスクとして銅板１３をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジスト７２を除去する。

次に、図６（Ｃ）に示すように、配線層１４の所定の位置にはんだバンプ１５を形成する。

以上説明した製造工程により、半導体モジュール３０が形成される。なお、半導体素子５０の代わりに対向電極１８を用いてもよく、その場合には、上述の工程によって素子搭載用基板１０が得られる。

本実施形態によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、金属層１６２を露出させた後に対向電極１８あるいは半導体素子５０を絶縁樹脂層１２に圧着している。そのため、突起電極１６と、対向電極１８あるいは素子電極５２との正確な位置決めが可能となり、突起電極１６ｂと、対向電極１８ｂあるいは素子電極５２ｂとの接続信頼性が向上する。これにより、素子搭載用基板１０あるいは半導体モジュール３０の信頼性の向上を図ることができる。

（実施形態３）
上述の実施形態１および２の構成では、突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとの間に絶縁樹脂層１２が介在しているが、本実施形態に示すように突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとの間に絶縁樹脂層１２よりも誘電率の大きい誘電膜層を設けてもよい。以下、本実施形態について説明する。なお、突起電極１６の形成方法については、実施形態１と同様である。また、実施形態１あるいは２と同一の構成については同一の符号を付し、その説明は省略する。

図７（Ａ）〜（Ｇ）および図８（Ａ）〜（Ｅ）は、突起電極１６と、対向電極１８あるいは素子電極５２との結合方法を示す工程断面図である。

図７（Ａ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面全体に、誘電膜２０を成膜する。誘電膜２０は、プラズマＣＶＤ法などにより、たとえば窒化シリコン（ＳｉＮ）膜として形成する。ＳｉＮ膜は、約７の誘電率を有する。

次に、図７（Ｂ）に示すように、リソグラフィ法により、誘電膜２０上の所定の突起電極１６に対応する位置に、レジスト７３を積層する。

次に、図７（Ｃ）に示すように、レジスト７３をマスクとして、誘電膜２０をエッチングし、所定の突起電極１６の頂部面１６１に、誘電膜層２２を形成する。

次に、図７（Ｄ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面に、リソグラフィ法により、レジスト７１を積層する。そして誘電膜層２２を形成していない突起電極１６に対応する位置に開口部７１ａを設ける。

次に、図７（Ｅ）に示すように、開口部７１ａにおいて露出している突起電極１６の頂部面１６１に、金属層１６２を形成する。これにより金属層１６２が形成されない突起電極１６ａの銅板１３からの突出長さを、金属層１６２を含む突起電極１６ｂの銅板１３からの突出長さよりも短くする。

次に、図７（Ｆ）に示すように、レジスト７１を除去した後、銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１側に配置し、突起電極１６が形成された側の銅板１３の主表面に絶縁樹脂層１２を圧着する。

次に、図７（Ｇ）に示すように、銅板１３に圧着した絶縁樹脂層１２の他方の主表面Ｓ２側をエッチングして、誘電膜層２２および金属層１６２を露出させる。

次に、図８（Ａ）に示すように、半導体素子５０を絶縁樹脂層１２の他方の主表面Ｓ２側に配置して、絶縁樹脂層１２に圧着した銅板１３と半導体素子５０とを圧着し、図８（Ｂ）に示すように銅板１３、絶縁樹脂層１２および半導体素子５０を一体化する。これにより、突起電極１６ａと素子電極５２ａとを、誘電膜層２２を介して容量結合させ、また突起電極１６ｂと素子電極５２ｂとを電気的に接続する。

次に、図８（Ｃ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト７２を選択的に形成する。

次に、図８（Ｄ）に示すように、レジスト７２をマスクとして銅板１３をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジスト７２を除去する。

次に、図８（Ｅ）に示すように、配線層１４の所定の位置にはんだバンプ１５を形成する。

以上説明した製造工程により、半導体モジュール３０が形成される。なお、半導体素子５０の代わりに対向電極１８を用いてもよく、その場合には、上述の工程によって素子搭載用基板１０が得られる。また、本実施形態では、実施形態２と同様に銅板１３に絶縁樹脂層１２を圧着した後に半導体素子５０を圧着しているが、特にこれに限定されず、実施形態１と同様に銅板１３と半導体素子５０とを略同時に圧着してもよい。

本実施形態によれば、実施形態１および２の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態においては、突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとの間に絶縁樹脂層１２よりも誘電率の大きい誘電膜層２２を設けている。そして、誘電膜層２２を介して突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａを容量結合させている。そのため、突起電極１６ａと、対向電極１８ａあるいは素子電極５２ａとにより形成されるキャパシタの容量をさらに大きくすることができる。

（実施形態４）
本実施形態は、対向電極１８が、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた他の配線層の一部である構成の例である。以下、本実施形態について説明する。なお、突起電極１６の形成方法については、実施形態１と同様である。また、実施形態１ないし３と同一の構成については同一の符号を付し、その説明は省略する。

図９（Ａ）〜（Ｇ）、図１０（Ａ）〜（Ｄ）および図１１（Ａ）、（Ｂ）は、突起電極１６と対向電極１８との結合方法を示す工程断面図である。

図９（Ａ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面に、リソグラフィ法により、レジスト７１を積層して所定の突起電極１６に対応する位置に開口部７１ｂを設ける。

次に、図９（Ｂ）に示すように、レジスト７１をマスクとして、開口部７１ｂにおいて露出している突起電極１６の頂部をエッチングすることにより、突起電極１６の一部を除去する。これにより一部が除去された突起電極１６ａの銅板１３からの突出長さを、他の突起電極１６ｂの銅板１３からの突出長さよりも短くする。そして、レジスト７１を除去する。

次に、図９（Ｃ）に示すように、銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１側に配置し、突起電極１６が形成された側の銅板１３の主表面に絶縁樹脂層１２を圧着する。

次に、図９（Ｄ）に示すように、銅板１３に圧着した絶縁樹脂層１２の他方の主表面Ｓ２側をエッチングして、突起電極１６ｂの頂部面１６１を露出させる。

次に、図９（Ｅ）に示すように、絶縁樹脂層１２の他方の主表面Ｓ２側に銅板２３を積層する。銅板２３の積層は、たとえば電解めっき法あるいは無電解めっき法により行う。銅板２３の厚さは、配線層２４と略同一の厚さである。

次に、図９（Ｆ）に示すように、絶縁樹脂層１２と反対側の銅板２３の主表面に、他の配線層である配線層２４のパターンに合わせてレジスト７４を選択的に形成する。

次に、図９（Ｇ）に示すように、レジスト７４をマスクとして銅板２３をエッチングすることにより、所定の配線パターンを有する配線層２４を形成する。その後、レジスト７４を除去する。

次に、図１０（Ａ）に示すように、絶縁樹脂層１２と反対側の配線層２４の主表面に、リソグラフィ法により、レジスト７５を積層して配線層２４に対応する所定位置に開口部７５ａを設ける。

次に、図１０（Ｂ）に示すように、開口部７５ａ内に電極２６を形成する。電極２６は、たとえば電解めっき法あるいは無電解めっき法により形成する。その後、電極２６の頂部面２６１に金属層２６２を形成し、レジスト７５を除去する。

次に、図１０（Ｃ）に示すように、半導体素子５０を、絶縁樹脂層１２と同一の材料からなる絶縁樹脂層２８の一方の主表面側に配置し、銅板１３を絶縁樹脂層２８の他方の主表面側に配置する。そして銅板１３と半導体素子５０とを、絶縁樹脂層２８を介して圧着することにより、図１０（Ｄ）に示すように銅板１３、絶縁樹脂層２８および半導体素子５０を一体化する。

次に、図１１（Ａ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト７２を選択的に形成する。

次に、図１１（Ｂ）に示すように、レジスト７２をマスクとして銅板１３をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジスト７２を除去し、配線層１４の所定の位置にはんだバンプ１５を形成する。

以上説明した製造工程により、半導体モジュール３０が形成される。また、半導体素子５０を圧着しない状態であれば、素子搭載用基板１０が得られる。

本実施形態では、配線層１４に設けられた突起電極１６ａと、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた配線層２４との間で容量結合を形成している。すなわち、対向電極１８が、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた配線層２４の一部となっている。

本実施形態によれば、実施形態１の上述の効果に加えて、さらに次のような効果が得られる。すなわち、本実施形態に示すように、突起電極１６ａと配線層２４との間にキャパシタを形成することができるため、キャパシタを一体的に形成した多層構造の素子搭載用基板１０および半導体モジュール３０を形成することができる。

（実施形態５）
本実施形態は、対向電極１８が、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた他の配線層の一部である構成の例であるが、実施形態４と製造工程が異なる。以下、本実施形態について説明する。なお、突起電極１６の形成方法については、実施形態１と同様である。また、実施形態１ないし４と同一の構成については同一の符号を付し、その説明は省略する。

図１２（Ａ）〜（Ｆ）、図１３（Ａ）〜（Ｅ）および図１４（Ａ）〜（Ｃ）は、突起電極１６と対向電極１８との結合方法を示す工程断面図である。

図１２（Ａ）に示すように、複数の突起電極１６が形成された側の銅板１３の主表面に、リソグラフィ法により、レジスト７１を積層して所定の突起電極１６に対応する位置に開口部７１ｂを設ける。

次に、図１２（Ｂ）に示すように、レジスト７１をマスクとして、開口部７１ｂにおいて露出している突起電極１６の頂部をエッチングすることにより、突起電極１６の一部を除去する。これにより一部が除去された突起電極１６ａの銅板１３からの突出長さを、他の突起電極１６ｂの銅板１３からの突出長さよりも短くする。そして、レジスト７１を除去する。

次に、図１２（Ｃ）に示すように、銅板１３を絶縁樹脂層１２の一方の主表面Ｓ１側に配置し、突起電極１６が形成された側の銅板１３の主表面に絶縁樹脂層１２を圧着する。

次に、図１２（Ｄ）に示すように、銅板１３に圧着した絶縁樹脂層１２の他方の主表面Ｓ２側をエッチングして、突起電極１６ｂの頂部面１６１を露出させる。

次に、図１２（Ｅ）に示すように、絶縁樹脂層１２の他方の主表面Ｓ２側に銅板２５を積層する。銅板２５の積層は、たとえば電解めっき法あるいは無電解めっき法により行う。銅板２５の厚さは、少なくとも、後述する電極２７の高さと配線層２４の厚さとの和より大きい厚さである。

次に、図１２（Ｆ）に示すように、リソグラフィ法により、電極２７のパターンに合わせてレジスト７６を選択的に形成する。

次に、図１３（Ａ）に示すように、レジスト７６をマスクとして、銅板２５に所定のパターンの電極２７を形成する。

次に、図１３（Ｂ）に示すように、絶縁樹脂層１２と反対側の銅板２５の主表面に、他の配線層である配線層２４のパターンに合わせてレジスト７７を選択的に形成する。

次に、図１３（Ｃ）に示すように、レジスト７７をマスクとして銅板２５をエッチングすることにより、所定の配線パターンを有する配線層２４を形成する。その後、レジスト７７を除去する。

次に、図１３（Ｄ）に示すように、絶縁樹脂層１２と反対側の配線層２４の主表面に、リソグラフィ法により、レジスト７８を積層して電極２７に対応する所定位置に開口部７８ａを設ける。

次に、図１３（Ｅ）に示すように、開口部７８ａにおいて露出している電極２７の頂部面に、金属層２７２を形成し、レジスト７８を除去する。

次に、図１４（Ａ）に示すように、半導体素子５０を、絶縁樹脂層１２と同一の材料からなる絶縁樹脂層２８の一方の主表面側に配置し、銅板１３を絶縁樹脂層２８の他方の主表面側に配置する。そして銅板１３と半導体素子５０とを、絶縁樹脂層２８を介して圧着することにより、図１４（Ｂ）に示すように銅板１３、絶縁樹脂層２８および半導体素子５０を一体化する。

次に、図１４（Ｃ）に示すように、リソグラフィ法により、配線層１４のパターンに合わせてレジスト（図示せず）を選択的に形成し、銅板１３をエッチングすることにより、所定の配線パターンを有する配線層１４を形成する。そして、レジストを除去し、配線層１４の所定の位置にはんだバンプ１５を形成する。

以上説明した製造工程により、半導体モジュール３０が形成される。また、半導体素子５０を圧着しない状態であれば、素子搭載用基板１０が得られる。

本実施形態では、配線層１４に設けられた突起電極１６ａと、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた配線層２４との間で容量結合を形成している。すなわち、対向電極１８が、絶縁樹脂層１２の他方の主表面Ｓ２に設けられた配線層の一部となっている。

以上、本実施形態に示した方法によっても、キャパシタが一体的に形成された多層構造の素子搭載用基板１０および半導体モジュール３０を形成することができる。

（実施形態６）
本実施形態は、突起電極１６の形成方法が実施形態１ないし５と異なる。以下、本実施形態について説明する。なお、突起電極１６と対向電極１８との結合方法については、実施形態１ないし５と同様である。また、実施形態１ないし５と同一の構成については同一の符号を付し、その説明は省略する。

図１５（Ａ）〜（Ｄ）は、突起電極１６の形成方法を示す工程断面図である。

図１５（Ａ）に示すように、絶縁性の樹脂からなる樹脂層８２と、樹脂層８２の一方の主表面に形成された第１の金属層８４と、他方の主表面側に形成された第２の金属層８６とを有するコア基材８０を用意する。第１の金属層８４および第２の金属層８６は、たとえば銅（Ｃｕ）などからなる。

次に、図１５（Ｂ）に示すように、たとえば第１の金属層８４側からレーザを照射して、第２の金属層８６が露出するまで第１の金属層８４および樹脂層８２の一部を除去し、開口部８５を形成する。ここで、レーザ照射には、たとえば炭酸ガスレーザを用いることができる。開口部８５は、突起電極１６のパターンに合わせて形成する。

次に、図１５（Ｃ）に示すように、電解めっき法あるいは無電解めっき法などにより、開口部８５の内面に、たとえば銅（Ｃｕ）などの金属をめっきして、金属めっき層８７を形成する。これにより開口部８５内部にビア導体８８が形成され、ビア導体８８を介して第１の金属層８４と第２の金属層８６とが導通される。また、第１の金属層８４に金属めっき層８７が積層された結果、第１の金属層８４と金属めっき層８７の合計の層厚が配線層の厚さ以上に調整される。

次に、図１５（Ｄ）に示すように、第２の金属層８６と、樹脂層８２の一部をエッチングにより除去する。これにより、樹脂層８２に突起電極１６が形成される。

以上、本実施形態に示した方法によって形成された突起電極１６を用いても、本発明の素子搭載用基板１０および半導体モジュール３０を形成することができる。

（実施形態７）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。

図１６は本発明の実施形態に係る半導体モジュール３０を備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュール３０はこうした携帯電話１１１の内部に搭載されている。

図１７は図１６に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール３０は、はんだバンプ１５を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール３０の裏面側（はんだバンプ１５とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。

本発明の各実施形態に係る半導体モジュール３０は、小型化が可能であり、また製造コストの削減が可能であるため、こうした半導体モジュール３０を搭載した本実施形態に係る携帯機器についても、その小型化、製造コストの削減が可能となる。

本発明は、上述の各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。

たとえば、上述の各実施形態では、素子搭載用基板の配線層は単層あるいは二層であったが、これに限定されず、配線層はさらに多層化したものであってもよい。また、配線層の最外面にはんだバンプが形成されているが、これに限定されない。たとえば、配線層にＭＯＳトランジスタを接着し、ＭＯＳトランジスタのソース電極、ドレイン電極およびゲート電極を配線層に電気的に接続してもよい。

実施形態１に係る素子搭載用基板および半導体モジュールの構成を示す概略断面図である。 突起電極の形成方法を示す工程断面図である。 突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 実施形態２に係る突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 実施形態３に係る突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 突起電極と、対向電極あるいは素子電極との結合方法を示す工程断面図である。 実施形態４に係る突起電極と対向電極との結合方法を示す工程断面図である。 突起電極と対向電極との結合方法を示す工程断面図である。 突起電極と対向電極との結合方法を示す工程断面図である。 実施形態５に係る突起電極と対向電極との結合方法を示す工程断面図である。 突起電極と対向電極との結合方法を示す工程断面図である。 突起電極と対向電極との結合方法を示す工程断面図である。 実施形態６に係る突起電極の形成方法を示す工程断面図である。 実施形態７に係る半導体モジュールを備えた携帯電話の構成を示す図である。 携帯電話の部分断面図である。

符号の説明

１０ 素子搭載用基板、 １２ 絶縁樹脂層、 １４ 配線層、 １５ はんだバンプ、 １６、１６ａ、１６ｂ 突起電極、 １８、１８ａ、１８ｂ 対向電極、 ３０ 半導体モジュール、 ５０ 半導体素子、 ５２、５２ａ、５２ｂ 素子電極、 ５４ 保護層、 １６２ 金属層。

Claims (16)

1. 絶縁樹脂層と、
   前記絶縁樹脂層の一方の主表面に設けられた配線層と、
   前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層側に突出している複数の突起電極と、
   前記絶縁樹脂層の他方の主表面の、前記複数の突起電極のそれぞれに対応する位置に設けられ、前記突起電極の頂部面に対向する対向面を有する対向電極と、を備え、
   前記複数の突起電極のうち、一部の突起電極の突出長さが、他の突起電極の突出長さよりも短く、当該一部の突起電極とこれに対応する対向電極とが容量結合し、前記他の突起電極とこれに対応する対向電極とが電気的に接続されていることを特徴とする素子搭載用基板。
2. 前記対向電極の前記対向面と前記一部の突起電極の前記頂部面との間に、前記絶縁樹脂層よりも誘電率の大きい誘電膜層を有することを特徴とする請求項１に記載の素子搭載用基板。
3. 前記絶縁樹脂層の他方の主表面に設けられた他の配線層を備え、
   前記対向電極は、前記他の配線層の一部であることを特徴とする請求項１または２に記載の素子搭載用基板。
4. 請求項１ないし３のいずれか１項に記載の素子搭載用基板と、
   前記素子搭載用基板に搭載された半導体素子と、
   を備えたことを特徴とする半導体モジュール。
5. 請求項１または２に記載の素子搭載用基板と、
   素子電極が設けられ、前記素子搭載用基板に搭載された半導体素子と、
   を備え、
   前記対向電極は、前記半導体素子の素子電極であることを特徴とする半導体モジュール。
6. 請求項４または５に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
7. 複数の突起電極が突設された金属板を準備する工程と、
   前記複数の突起電極のうち、一部の突起電極の突出長さを他の突起電極の突出長さよりも短くする突出長さ調節工程と、
   前記突起電極が絶縁樹脂層側に向くようにして前記金属板を絶縁樹脂層の一方の主表面に配置するとともに前記他の突起電極を前記絶縁樹脂層の他方の主表面から露出させ、また、前記突起電極の頂部面に対向する対向面を有する対向電極を前記絶縁樹脂層の他方の主表面の、前記複数の突起電極のそれぞれに対応する位置に配置し、前記一部の突起電極とこれに対応する対向電極とを容量結合させ、前記他の突起電極とこれに対応する対向電極とを電気的に接続させる結合工程と、
   前記金属板を選択的に除去して配線層を形成する工程と、
   を含むことを特徴とする素子搭載用基板の製造方法。
8. 前記対向電極の前記対向面と前記一部の突起電極の前記頂部面との間に、前記絶縁樹脂層よりも誘電率の大きい誘電膜層を設ける工程を含むことを特徴とする請求項７に記載の素子搭載用基板の製造方法。
9. 前記絶縁樹脂層の他方の主表面に他の配線層を設ける工程を含み、
   前記対向電極は、前記他の配線層の一部とすることを特徴とする請求項７または８に記載の素子搭載用基板の製造方法。
10. 前記突出長さ調節工程において、
    前記他の突起電極の頂部面に金属を被覆することで、前記一部の突起電極の突出長さを他の突起電極の突出長さよりも短くすることを特徴とする請求項７ないし９のいずれか１項に記載の素子搭載用基板の製造方法。
11. 前記突出長さ調節工程において、
    前記一部の突起電極の一部を除去することで、当該一部の突起電極の突出長さを前記他の突起電極の突出長さよりも短くすることを特徴とする請求項７ないし９のいずれか１項に記載の素子搭載用基板の製造方法。
12. 請求項７ないし１１のいずれか１項に記載の素子搭載用基板の製造方法により製造された素子搭載用基板に、半導体素子を搭載する工程を含むことを特徴とする半導体モジュールの製造方法。
13. 複数の突起電極が突設された金属板を準備する工程と、
    前記複数の突起電極のうち、一部の突起電極の突出長さを他の突起電極の突出長さよりも短くする突出長さ調節工程と、
    前記突起電極が絶縁樹脂層側に向くようにして前記金属板を絶縁樹脂層の一方の主表面に配置するとともに前記他の突起電極を前記絶縁樹脂層の他方の主表面から露出させ、また、前記突起電極に対応する素子電極が設けられた半導体素子を前記絶縁樹脂層の他方の主表面に配置し、前記一部の突起電極とこれに対応する素子電極とを容量結合させ、前記他の突起電極とこれに対応する素子電極とを電気的に接続させる結合工程と、
    前記金属板を選択的に除去して配線層を形成する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
14. 前記結合工程において、前記金属板および半導体素子を、前記絶縁樹脂層を介して圧着して、前記一部の突起電極とこれに対応する素子電極とを容量結合させ、前記他の突起電極とこれに対応する素子電極とを電気的に接続させることを特徴とする請求項１３に記載の半導体モジュールの製造方法。
15. 前記絶縁樹脂層は、加圧によって塑性流動を起こすことを特徴とする請求項１４に記載の半導体モジュールの製造方法。
16. 前記素子電極と前記一部の突起電極との間に、前記絶縁樹脂層よりも誘電率の大きい誘電膜層を設ける工程を含むことを特徴とする請求項１３ないし１５のいずれか１項に記載の半導体モジュールの製造方法。

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