JP5091600B2 - 半導体モジュール、半導体モジュールの製造方法および携帯機器 - Google Patents

半導体モジュール、半導体モジュールの製造方法および携帯機器 Download PDF

Info

Publication number
JP5091600B2
JP5091600B2 JP2007242222A JP2007242222A JP5091600B2 JP 5091600 B2 JP5091600 B2 JP 5091600B2 JP 2007242222 A JP2007242222 A JP 2007242222A JP 2007242222 A JP2007242222 A JP 2007242222A JP 5091600 B2 JP5091600 B2 JP 5091600B2
Authority
JP
Japan
Prior art keywords
semiconductor module
insulating layer
groove
protrusion
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007242222A
Other languages
English (en)
Other versions
JP2008109109A (ja
Inventor
芳央 岡山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2007242222A priority Critical patent/JP5091600B2/ja
Priority to US11/863,647 priority patent/US8129219B2/en
Publication of JP2008109109A publication Critical patent/JP2008109109A/ja
Application granted granted Critical
Publication of JP5091600B2 publication Critical patent/JP5091600B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02123—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body inside the bonding area
    • H01L2224/02125—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02319—Manufacturing methods of the redistribution layers by using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H01L2224/02351—Shape of the redistribution layers comprising interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体モジュールおよびその製造方法に関する。
従来の半導体モジュールにはＣＳＰ（Chip Size Package）と呼ばれるものがある。このＣＳＰによる半導体モジュールは、一主面にＬＳＩ（回路素子）およびこれに接続された外部接続電極が形成された半導体ウエハ（半導体基板）をダイシングして個別化することにより形成される。このため、半導体モジュールはＬＳＩチップと同等のサイズにて配線基板に固着することが可能となり、半導体モジュールが実装される側の配線基板を小型化することが可能となる。
近年、電子機器の小型化・高機能化に伴い、電子機器に使用される半導体モジュールのさらなる小型化が求められている。こうした半導体モジュールの小型化に伴い、配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。半導体モジュールの表面実装方法としては、回路素子の外部接続電極にはんだバンプを形成し、はんだバンプと配線基板の電極パッドとをはんだ付けするフリップチップ実装方法が知られている。フリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、外部接続電極の狭ピッチ化に限界があった。近年では、このような限界を克服するために、回路素子に再配線を形成することによる外部接続電極の再配置が行われている。このような再配置の方法としては、たとえば、金属板をハーフエッチすることによって形成した突起構造を電極またはビアとし、金属板にエポキシ樹脂などの絶縁層を介して回路素子を装着し、突起構造に回路素子の外部接続電極を接続する方法が知られている（特許文献１参照）。
特開２００４−１９３２９７号公報
従来のように半導体ウエハ（半導体基板）の状態で、突起構造を絶縁層に埋め込むようにして金属板、絶縁層、及び回路素子を積層させると、絶縁層の流動性の低さが原因となって、特に半導体ウエハの中心付近では突起構造に押し出される樹脂の逃げ場が少なく、突起構造とこれに対向する回路素子の電極との界面に樹脂の残膜が介在し、再配線部分での接続信頼性が低下するという問題があった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、突起構造を絶縁層に埋め込むようにして金属板、絶縁層、及び回路素子を積層した半導体モジュールにおいて、突起構造と回路素子の電極との接続信頼性を向上させる技術の提供にある。
本発明のある態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、表面に回路素子とこの回路素子と電気的に接続された電極とが設けられた半導体基板を準備する第１の工程と、主表面から突出して設けられた突起部とこの主表面に設けられた第１の溝部とを有する金属板を形成する第２の工程と、金属板と半導体基板とを絶縁層を介して圧着し、突起部が絶縁層を貫通することにより突起部と電極とを電気的に接続する第３の工程と、を備えることを特徴とする。
この態様によれば、突起部に押し出される部分などの余分な絶縁層が第１の溝部内に流動することにより、突起部と電極との界面に絶縁層の残膜が介在することが抑制されるため、突起部と電極との接続信頼性が向上した半導体モジュールを容易に製造することができる。
上記構成において、回路素子は半導体基板に複数設けられ、第１の溝部は複数の回路素子間を区画するように設けられたスクライブ領域に形成されていることが好ましい。スクライブ領域は一般に半導体ウエハ（半導体基板）の表面に縦横に形成された複数の回路素子を個々の回路素子に区画するように囲む格子状の領域であり、半導体ウエハ（半導体基板）をダイシングして個別化する際に除去される領域である。このため、スクライブ領域には、第１の溝部を回路素子の電極などの配線層のレイアウトを考慮せずに設けることができ、さらに別の回路素子を新たに製造する場合にも共通化して利用することが可能となる。この結果、接続信頼性が向上した半導体モジュールの低コスト化を図ることができる。
上記構成において、電極は回路素子の周辺部に設けられていることが好ましい。回路素子の電極を集積回路が形成された領域を避けた周辺部（スクライブ領域近傍）に形成し、第１の溝部をスクライブ領域に形成することで、余分な絶縁層が第１の溝部内に流動しやすくなるので、突起部と電極との界面に絶縁層の残膜が介在することが効果的に抑制される。
上記構成において、金属板を加工することにより所定のライン／スペースパターンを有する配線層を形成する第４の工程をさらに備え、第１の溝部は配線層のスペースパターンに対応して形成され、配線層は金属板を裏面側から薄膜化することにより形成されていることを特徴とする。この発明によれば、第１の溝部のスペースパターンに基づいて所定のライン／スペースパターンを有する配線層を自己整合的に形成することができるようになるため、金属板を加工して配線層を形成するためのリソグラフィ工程とエッチング工程が不要となる。この結果、突起部と電極との接続信頼性が向上した半導体モジュールの低コスト化を図ることができる。
上記構成において、第１の溝部は金属板を貫通して形成されていてもよい。この場合、余分な絶縁層が金属板を貫通する第１の溝部を介して外部へ流出するようになるので、突起部と電極との界面に絶縁層の残膜が介在することがさらに抑制される。
上記構成において、第１の工程の半導体基板には、その表面に第２の溝部がさらに設けられていることが好ましい。このようにすることで、余分な絶縁層が第１の溝部内および第２の溝部内に流動するようになり、突起部と電極との界面に絶縁層の残膜が介在することがより効果的に抑制される。このため、突起部と電極との接続信頼性が向上した半導体モジュールをさらに容易に製造することができる。
本発明の他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、表面に回路素子およびこの回路素子と電気的に接続された電極と、溝部とが設けられた半導体基板を準備する第１の工程と、突起部を有する金属板を形成する第２の工程と、金属板と半導体基板とを絶縁層を介して圧着し、突起部が絶縁層を貫通することにより突起部と電極とを電気的に接続するとともに、溝部内を絶縁層で埋め込む第３の工程と、を備えることを特徴とする。
この態様によれば、突起部に押し出される絶縁層が第２の溝部内に流動し、突起部と電極との界面に絶縁層の残膜が介在することが抑制されるため、突起部と電極との接続信頼性が向上した半導体モジュールを容易に製造することができる。
本発明のさらに他の態様は半導体モジュールである。当該半導体モジュールは、主表面から突出する突起部が一体的に設けられた配線層と、突起部と電気的に接続された素子電極が設けられた回路素子と、配線層と回路素子との間に設けられた絶縁層と、を備え、配線層は、主表面に溝部を有し、溝部に絶縁層が充填されていることを特徴とする。
本発明のさらに他の態様は半導体モジュールである。当該半導体モジュールは、主表面から突出する突起部が一体的に設けられた配線層と、突起部と電気的に接続された素子電極が設けられた回路素子と、配線層と回路素子との間に設けられた絶縁層と、配線層の主表面と絶縁層との間に設けられた中間層と、を備え、中間層は、絶縁層と接する面に溝部を有し、凹部に絶縁層が充填されていることを特徴とする。
本発明のさらに他の態様は、携帯機器である。当該携帯機器は、上述したいずれかの態様の半導体モジュールを備えることを特徴とする。
本発明によれば、突起構造を絶縁層に埋め込むようにして金属板、絶縁層、及び回路素子を積層した半導体モジュールにおいて、突起構造と回路素子の電極との接続信頼性が向上する。
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
図１は本発明の第１実施形態に係る半導体モジュールの概略断面図である。図１に基づいて第１実施形態の半導体モジュールについて説明する。
半導体基板１は、Ｐ型シリコン基板などが採用され、その表面Ｓ１（下面側）に周知の技術により所定の電気回路などの回路素子２が形成され、実装面となる表面Ｓ１（特に周辺部）に回路素子２の電極２ａが形成されている。この電極２ａを除いた半導体基板１の表面上の領域には保護膜３が形成されている。半導体基板１の表面Ｓ１（下面側）では、電極２ａのピッチをより広くするために電極２ａおよび保護膜３の上に絶縁層７が形成され、この絶縁層７を貫通して電極２ａの露出面に接続する突起部（突起状の導体部）４ａとこの突起部４ａが主表面Ｓ２側に一体的に設けられた再配線パターン（配線層）４が形成されている。また、この再配線パターン４には、その主表面Ｓ２側（上面側）に絶縁層７（絶縁層７ａ）により埋め込まれた溝部４ｂが設けられ、この主表面Ｓ２と反対側（下面側）に外部接続電極（はんだバンプ）８が設けられている。
具体的には、絶縁層７は、半導体基板１の表面Ｓ１（下面側）に形成され、その厚さは、たとえば、約６０μｍである。絶縁層７は、加圧したときに塑性流動を引き起こす材料からなる。加圧したときに塑性流動を引き起こす材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁層７に採用されるエポキシ系熱硬化型樹脂は、たとえば、温度１６０℃、圧力８ＭＰａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、温度１６０℃の条件下で、この材料は１５ＭＰａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂の加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。
再配線パターン（配線層）４は絶縁層７の上に形成されている。再配線パターン４には主表面Ｓ２から突出してこの絶縁層７を貫通する突起部（突起状の導体部）４ａが一体的に設けられるとともに、この主表面Ｓ２に絶縁層７（絶縁層７ａ）が埋め込まれた溝部４ｂが設けられている。再配線パターン４および突起部４ａには、たとえば、圧延された銅からなる圧延金属が採用される。銅からなる圧延金属は、めっき処理等によって形成された銅からなる金属膜と比較すると、機械的強度の点において強く、再配線のための材料として優れている。再配線パターン４の厚さは、たとえば、約３０μｍであり、突起部４ａの高さ（厚さ）は、たとえば、約６０μｍである。突起部４ａは、丸型に設けられ、半導体基板１の電極２ａとの接触面と平行な先端部４ａ１と、先端部４ａ１に近づくにつれて径が細くなるように形成された側面部４ａ２とを備えている。突起部４ａの先端（先端部４ａ１）の径および基面の径は、それぞれ約４０μｍφおよび約６０μｍφである。また、突起部４ａは電極２ａに対応する位置に設けられている。突起部４ａの先端（先端部４ａ１）は半導体基板１の電極２ａと直に接するように形成され、電極２ａと再配線パターン４とを電気的に接続している。再配線パターン（配線層）４の主表面Ｓ２に設けられた溝部４ｂの深さは、たとえば、約１５μｍである。溝部４ｂは突起部４ａの近傍に設けられ、溝部４ｂには、突起部４ａを絶縁層７に埋め込むようにして銅板４ｚ、絶縁層７、及び回路素子２を積層させる際に、突起部４ａにより押し出される部分などの余分な絶縁層７が流入する。なお、半導体基板１は本発明の「半導体基板」、回路素子２は本発明の「回路素子」、電極２ａは本発明の「電極」、突起部４ａは本発明の「突起部」、溝部４ｂは本発明の「第１の溝部」、銅板４ｚは本発明の「金属板」、及び絶縁層７が本発明の「絶縁層」の一例である。
（製造方法）
図２および図３は突起部と溝部とを有する銅板の形成方法を説明するための断面図である。図４は複数のスクライブラインにより区画された半導体基板がマトリクス状に配置された半導体ウエハを示す平面図である。図５および図６は図１に示した第１実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図２〜図６を参照して、第１実施形態に係る半導体モジュールの製造プロセスについて説明する。
図２（Ａ）に示すように、少なくとも突起部（突起状の導体部）４ａの高さと再配線パターン（配線層）４の厚さとの和よりも大きい厚さを有する銅板４ｚを用意する。ここでは、銅板４ｚの厚さは約３００μｍである。銅板４ｚとしては、圧延された銅からなる圧延金属が採用される。
図２（Ｂ）に示すように、通常のリソグラフィ法を用いて、半導体モジュール形成領域６内における突起部形成領域にレジストマスク９ａを形成する。ここで、突起部形成領域の配列は、複数のスクライブライン５によって複数の半導体モジュール形成領域６に区画された半導体ウエハにおける半導体基板１の各電極２ａの位置に対応している。
図２（Ｃ）に示すように、このレジストマスク９ａをマスクとしてエッチング処理を行い、銅板４ｚの主表面Ｓ２から突出するように設けられた所定のパターンの突起部４ａを形成する。この際、エッチング条件を調整することにより、突起部４ａの先端部４ａ１に近づくにつれて径が細くなる側面部４ａ２を有するように形成する。ここでは、突起部４ａの高さは約６０μｍとし、突起部４ａの先端（先端部４ａ１）の径および基面の径は、それぞれ約４０μｍφおよび約６０μｍφとしている。なお、突起部４ａが設けられた銅板４ｚは本発明の「金属板」の一例である。
図２（Ｄ）に示すように、レジストマスク９ａを除去する。これにより、銅板４ｚに対して先端部４ａ１および先端部４ａ１に近づくにつれて径が細くなるように形成された側面部４ａ２を有する突起部４ａが形成される。なお、レジストマスク９ａに代えて銀（Ａｇ）などの金属マスクを採用してもよい。この場合には、銅板４ｚとのエッチング選択比が十分確保されるため、突起部４ａのパターニングのさらなる微細化を図ることが可能となる。
次に、図３（Ａ）に示すように、通常のリソグラフィ法を用いて、半導体モジュール形成領域６内における溝部形成領域にレジストマスク９ｂを形成する。
図３（Ｂ）に示すように、このレジストマスク９ｂをマスクとしてエッチング処理を行い、銅板４ｚにその主表面Ｓ２から掘り下げて設けられた所定のパターンの溝部４ｂを形成する。ここでは、溝部４ｂの深さは約１５μｍとし、突起部４ａの近傍に配置している。
図３（Ｃ）に示すように、レジストマスク９ｂを除去する。これにより、銅板４ｚの主表面Ｓ２から突出して設けられた突起部４ａとこの主表面Ｓ２に設けられた溝部４ｂとを有する銅板４ｚが形成される。
このように製造した銅板４ｚを別途用意しておき、以下に説明する第１実施形態での半導体モジュールの製造プロセスに採用する。
まず、図５（Ａ）に示すように、表面Ｓ１に回路素子２、電極２ａ、及び保護膜３を有する半導体基板１がマトリクス状に形成された半導体ウエハを用意する。なお、半導体ウエハは、図４に示すように、複数のスクライブライン５によって複数の半導体モジュール形成領域６（半導体基板１）に格子状に区画されている。この半導体モジュール形成領域６は先に述べた回路装置が形成される領域である。
具体的には、図５（Ａ）に示したように、Ｐ型シリコン基板などの半導体ウエハ内のそれぞれの半導体基板１に対して、その表面Ｓ１（下面側）に周知の技術により所定の電気回路などの回路素子２およびその周辺部あるいは上部に電極２ａを形成する。電極２ａの材料には一般的にアルミニウム等の金属が採用される。この電極２ａを除いた半導体基板１の表面Ｓ１上の領域に、半導体基板１を保護するための絶縁性の保護膜３を形成する。保護膜３としてはシリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）等が採用される。
図５（Ｂ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、半導体基板１と、突起部４ａが一体的に形成されるとともにその近傍に溝部４ｂを有する銅板４ｚとの間に、絶縁層７を挟持する。絶縁層７の厚さは、突起部４ａの高さと同程度の約６０μｍである。なお、突起部４ａと溝部４ｂとを有する銅板４ｚの形成方法は上記の通りである。
図５（Ｃ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形することにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工時の圧力および温度は、それぞれ約５ＭＰａおよび２００℃である。プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ａ）が溝部４ｂ内に流動する。また、この際、突起部４ａが先端部４ａ１に近づくにつれて径が細くなるように形成された側面部４ａ２を有することにより、突起部４ａが絶縁層７にスムースに貫通する。これらの結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図５（Ｄ）に示すように、主表面Ｓ２の反対側から銅板４ｚの全体をエッチングすることにより、銅板４ｚを再配線パターン４の厚さに調整する。本実施形態の再配線パターン４の厚さは約３０μｍである。
次に、図６（Ａ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、銅板４ｚを加工することにより所定のライン／スペースパターンを有する再配線パターン（配線層）４となるようにパターニングする。
具体的には、ラミネータ装置を用いて銅板４ｚに膜厚２０μｍ程度のレジスト膜を貼り付け、所定のライン／スペースパターンを有するフォトマスクを用いてＵＶ露光した後、Ｎａ２ＣＯ３溶液を用いて現像し、未露光領域のレジスト膜を除去することによって、銅板４ｚの上にレジストマスク（図示せず）を選択的に形成する。なお、レジストマスクとの密着性向上のために、レジスト膜のラミネート前に、銅板４ｚの表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。引き続き、塩化第二鉄溶液を用いて、銅板４ｚの露出部分をエッチングすることにより、所定のライン／スペースパターンを有する再配線パターン（配線層）４を形成する。その後、レジストマスクをＮａＯＨ溶液などの剥離剤を用いて剥離する。
図６（Ｂ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。具体的には、樹脂とはんだ材をペースト状にした「はんだペースト」を、スクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することで、外部接続電極（はんだボール）８を形成する。あるいは、別の方法として再配線パターン４側にあらかじめフラックスを塗布しておき、はんだボールを再配線パターン４にマウントしてもよい。
図６（Ｃ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。この後、薬液による洗浄処理を行うことで、ダイシング時に発生する残渣などを除去する。
これらの工程により、先の図１に示した第１実施形態の半導体モジュールが製造される。
この第１実施形態の半導体モジュールの製造方法によれば、以下のような効果を得ることができるようになる。
（１）主表面Ｓ２から突出して設けた突起部４ａとこの主表面Ｓ２に設けた溝部４ｂとを有する銅板４ｚと、半導体基板１とを絶縁層７を介して圧着したことで、突起部４ａに押し出される部分などの余分な絶縁層７が溝部４ｂ内に流動することにより、突起部４ａと半導体基板１の電極２ａとの界面に絶縁層７の残膜が介在することが抑制されるため、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールを容易に製造することができる。
（２）銅板４ｚに突起部４ａとともに設けられた溝部４ｂが、特に半導体ウエハの中心付近において、突起部４ａに押し出される絶縁層７の逃げ場として機能するので、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールを半導体ウエハ全面にわたって再現よく安定して製造することができる。このため、半導体モジュールの製造コストを低減することができる。
（３）半導体モジュールが個別化される前の半導体ウエハの状態で一括して突起部４ａおよび溝部４ｂを有する再配線パターン（配線層）４を形成したので、半導体モジュールごとに個別に再配線パターン４等を形成する場合に比べて、半導体モジュールの製造コストを低減することができる。
（第２実施形態）
図７は本発明の第２実施形態に係る突起部と溝部とを有する銅板を説明するための断面図である。図８および図９は第２実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図７〜図９を参照して、第２実施形態に係る半導体モジュールの製造プロセスについて説明する。
図７に示すように、第１実施形態における突起部と溝部とを有する銅板と異なる箇所は、溝部４ｂ１が半導体モジュール形成領域６内にではなくスクライブライン５内に形成されていることである。なお、この溝部４ｂ１はスクライブライン５に沿って半導体モジュール形成領域６（半導体基板１）を囲むように格子状に形成されている。このような溝部４ｂ１を有する銅板４ｚは、図３（Ａ）に示したレジストマスク９ｂのマスクパターンを変更することにより容易に製造することができる。それ以外については、第１実施形態で説明した銅板４ｚの製造方法と同様である。なお、スクライブライン５は本発明の「スクライブ領域」の一例である。
こうした銅板４ｚを別途用意しておき、以下に説明する第２実施形態での半導体モジュールの製造プロセスに採用する。
まず、図８（Ａ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、半導体基板１と、突起部４ａが一体的に形成されるとともにスクライブライン５に溝部４ｂ１を有する銅板４ｚとの間に、絶縁層７を挟持する。絶縁層７や銅板４ｚ等の共通部分は第１実施形態と同様である。
図８（Ｂ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形す
ることにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工条件は第１実施形態と同様の条件が採用される。
プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ｂ）がスクライブライン５に設けられた溝部４ｂ１内に流動する。この結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図８（Ｃ）に示すように、主表面Ｓ２の反対側から銅板４ｚの全体をエッチングすることにより、銅板４ｚを再配線パターン４の厚さに調整する。本実施形態の再配線パターン４の厚さは約３０μｍである。
次に、図９（Ａ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、銅板４ｚを加工することにより所定のライン／スペースパターンを有する再配線パターン（配線層）４となるようにパターニングする。この際、スクライブライン５内に凸状の絶縁層７ｂが形成される。絶縁層７ｂは溝部４ｂ１の形状がそのまま反映され、その高さは約１５μｍである。
図９（Ｂ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。
図９（Ｃ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。この際、スクライブライン５内に設けられた凸状の絶縁層７ｂは除去されるため、最終的な個々の半導体モジュールの再配線パターン（配線層）４には溝部４ｂ１および絶縁層７ｂは残存していない。
これらの工程により、第２実施形態の半導体モジュールが製造される。
この第２実施形態の半導体モジュールの製造方法によれば、第１実施形態の上記（１）〜（３）の効果に加え、以下のような効果を得ることができるようになる。
（４）スクライブライン５は一般に半導体ウエハ（半導体基板１）の表面に縦横に形成された複数の回路素子を個々の回路素子２に区画するように囲む格子状の領域であり、半導体ウエハ（半導体基板１）をダイシングして個別化する際に除去される領域である。このため、スクライブライン５には、半導体基板１（回路素子２）の電極２ａやそれに接続される再配線パターン４などのレイアウトを考慮せずに溝部４ｂ１を設けることができ、さらに別の回路素子を新たに製造する場合にも溝部４ｂ１を共通化して利用することが可能となる。この結果、接続信頼性が向上した半導体モジュールの低コスト化を図ることができる。
（５）半導体基板１（回路素子２）の電極２ａを集積回路が形成された領域を避けた周辺部（スクライブライン５近傍）に形成し、溝部４ｂ１をスクライブライン５に形成したことで、突起部４ａに押し出される部分などの余分な絶縁層７が溝部４ｂ１内に流動しやすくなるので、突起部４ａと電極２ａとの界面に絶縁層７の残膜が介在することがより効果的に抑制される。
（第３実施形態）
図１０は本発明の第３実施形態に係る突起部と溝部とを有する銅板を説明するための断面図である。図１１および図１２は第３実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図１０〜図１２を参照して、第３実施形態に係る半導体モジュールの製造プロセスについて説明する。
図１０に示すように、第１実施形態における突起部と溝部とを有する銅板と異なる箇所は、溝部４ｂ２が再配線パターン（配線層）４のスペースパターンに対応して形成されていることである。なお、この溝部４ｂ２の深さは、再配線パターン（配線層）４の高さと同じ約３０μｍである。このような溝部４ｂ２を有する銅板４ｚは、図３（Ａ）に示したレジストマスク９ｂのマスクパターンを変更するとともに、図３（Ｂ）に示したエッチング処理条件を制御することにより容易に製造することができる。それ以外については、第１実施形態で説明した銅板４ｚの製造方法と同様である。
こうした銅板４ｚを別途用意しておき、以下に説明する第３実施形態での半導体モジュールの製造プロセスに採用する。
まず、図１１（Ａ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、半導体基板１と、突起部４ａと溝部４ｂ２とを有する銅板４ｚとの間に、絶縁層７を挟持する。絶縁層７や銅板４ｚ等の共通部分は第１実施形態と同様である。
図１１（Ｂ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形することにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工条件は第１実施形態と同様の条件が採用される。
プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ｃ）が溝部４ｂ２内に流動する。この結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図１１（Ｃ）に示すように、主表面Ｓ２の反対側から銅板４ｚの全体を絶縁層７ｃ（絶縁層７）が露出するまでエッチングする。これにより、銅板４ｚは、所定のライン／スペースパターンを有する再配線パターン（配線層）４に自己整合的にパターニング加工される。これと同時に、再配線パターン４の下面側は絶縁層７（絶縁層７ｃ）によって平坦化された状態となる。
次に、図１２（Ａ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。
図１２（Ｂ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。
これらの工程により、第３実施形態の半導体モジュールが製造される。
この第３実施形態の半導体モジュールの製造方法によれば、第１実施形態の上記（１）〜（３）の効果に加え、以下のような効果を得ることができるようになる。
（６）溝部４ｂ２のスペースパターンに基づいて所定のライン／スペースパターンを有する再配線パターン（配線層）４を自己整合的に形成することができるようになるため、銅板４ｚを加工して再配線パターン４を形成するためのリソグラフィ工程とエッチング工程が不要となる。この結果、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールの低コスト化を図ることが可能となる。
（第４実施形態）
図１３は本発明の第４実施形態に係る突起部と貫通孔とを有する銅板を説明するための断面図である。図１４および図１５は第４実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図１３〜図１５を参照して、第４実施形態に係る半導体モジュールの製造プロセスについて説明する。
図１３に示すように、第１実施形態における突起部と溝部とを有する銅板と異なる箇所は、溝部の底が銅板４ｚの裏面側にまで達して形成され、溝部が銅板４ｚを貫通する貫通溝４ｂ３となっていることである。本発明ではこうした貫通溝４ｂ３も溝部に含まれるものとしている。なお、この貫通溝４ｂ３のレイアウトは第１実施形態と溝部４ｂと同じである。このような貫通溝４ｂ３を有する銅板４ｚは、図３（Ａ）に示したレジストマスク９ｂのマスクパターンを変更するとともに、図３（Ｂ）に示したエッチング処理条件を制御することにより容易に製造することができる。それ以外については、第１実施形態で説明した銅板４ｚの製造方法と同様である。
こうした銅板４ｚを別途用意しておき、以下に説明する第４実施形態での半導体モジュールの製造プロセスに採用する。
まず、図１４（Ａ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、半導体基板１と、突起部４ａと貫通溝４ｂ３とを有する銅板４ｚとの間に、絶縁層７を挟持する。絶縁層７や銅板４ｚ等の共通部分は第１実施形態と同様である。
図１４（Ｂ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形することにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工条件は第１実施形態と同様の条件が採用される。
プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ｄ）が貫通溝４ｂ３内に流動する。さらに余分な絶縁層７が存在する場合には、この貫通溝４ｂ３を介して銅板４ｚの裏面側に絶縁層７を漏れ出させて容易に除去することができる。この結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図１４（Ｃ）に示すように、主表面Ｓ２の反対側から銅板４ｚおよび絶縁層７ｄをエッチングすることにより、銅板４ｚを再配線パターン４の厚さに調整する。本実施形態の再配線パターン４の厚さは約３０μｍである。
次に、図１５（Ａ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、銅板４ｚを加工することにより所定のライン／スペースパターンを有する再配線パターン（配線層）４となるようにパターニングする。
図１５（Ｂ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。
図１５（Ｃ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。
これらの工程により、第４実施形態の半導体モジュールが製造される。
この第４実施形態の半導体モジュールの製造方法によれば、第１実施形態の上記（１）〜（３）の効果に加え、以下のような効果を得ることができるようになる。
（７）突起部４ａに押し出される部分などの余分な絶縁層７が貫通溝４ｂ３内に流入するだけでなく、銅板４ｚを貫通する貫通溝４ｂ３を介して外部（銅板４ｚの裏面側）へ流出するようになるので、突起部４ａと電極２ａとの界面に絶縁層７の残膜が介在することがさらに効果的に抑制される。このため、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールを容易に製造することができる。
（８）銅板４ｚを貫通する貫通溝４ｂ３を設けたことで、この貫通溝４ｂ３を介して突起部４ａに押し出される部分などの余分な絶縁層７を外部（銅板４ｚの裏面側）へ流出させることができるので、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールを、非貫通の溝部を設ける場合に比べて再現よく安定して製造することができる。このため、半導体モジュールの低コスト化を図ることができる。
（第５実施形態）
図１６および図１７は第５実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図１６および図１７を参照して、第５実施形態に係る半導体モジュールの製造プロセスについて説明する。
第２実施形態と異なる箇所は、銅板４ｚ側のスクライブライン５内に形成していた溝部４ｂ１を、半導体ウエハ（半導体基板１）側のスクライブライン５内に溝部１ａとして形成していることである。それ以外については、第２実施形態で説明した半導体モジュールの製造方法と同様である。
まず、図１６（Ａ）に示すように、表面Ｓ１に電極２ａおよび保護膜３を有するとともに、スクライブライン５内に溝部１ａを有する半導体基板１がマトリクス状に形成した半導体ウエハを用意する。なお、このような溝部１ａは、図５（Ａ）に示した半導体ウエハ（半導体基板１）に対して、溝部形成領域に対応するレジストマスクを設けた後、エッチング処理を施すことにより容易に製造することができる。また、ハーフダイシングによっても容易に製造することができる。
図１６（Ｂ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、スクライブライン５に溝部１ａを有する半導体基板１と、突起部４ａが一体的に形成された銅板４ｚとの間に、絶縁層７を挟持する。半導体基板１、絶縁層７、及び銅板４ｚ等の共通部分は第１実施形態と同様である。
図１６（Ｃ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形することにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工条件は第２実施形態と同様の条件が採用される。
プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ｂ）がスクライブライン５に設けられた溝部１ａ内に流動する。この結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図１６（Ｄ）に示すように、主表面Ｓ２の反対側から銅板４ｚの全体をエッチングすることにより、銅板４ｚを再配線パターン４の厚さに調整する。
次に、図１７（Ａ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、銅板４ｚを加工することにより所定のライン／スペースパターンを有する再配線パターン（配線層）４となるようにパターニングする。
図１７（Ｂ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。
図１７（Ｃ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。この際、スクライブライン５内に設けられた溝部１ａは除去されるため、最終的な個々の半導体モジュールの再配線パターン（配線層）４には溝部１ａは残存しない。
これらの工程により、第５実施形態の半導体モジュールが製造される。
この第５実施形態の半導体モジュールの製造方法によれば、第１実施形態の上記（１）〜（３）および第２実施形態の上記（４）および（５）と同様の効果を享受することができるようになる。
（第６実施形態）
図１８および図１９は第６実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。次に、図１８および図１９を参照して、第６実施形態に係る半導体モジュールの製造プロセスについて説明する。
第２実施形態および第５実施形態と異なる箇所は、スクライブライン５内に形成される溝部４ｂ１に加え、半導体ウエハ（半導体基板１）側のスクライブライン５内にも同様に溝部１ａが形成されていることである。それ以外については、第２実施形態および第５実施形態で説明した半導体モジュールの製造方法と同様である。
まず、図１８（Ａ）に示すように、表面Ｓ１に電極２ａおよび保護膜３を有するとともに、スクライブライン５内に溝部１ａを有する半導体基板１がマトリクス状に形成した半導体ウエハを用意する。
図１８（Ｂ）に示すように、半導体ウエハ（半導体基板１）の表面Ｓ１（下面側）において、スクライブライン５に溝部１ａを有する半導体基板１と、突起部４ａが一体的に形成されるとともにスクライブライン５に溝部４ｂ１を有する銅板４ｚとの間に、絶縁層７を挟持する。半導体基板１、絶縁層７、及び銅板４ｚ等の共通部分は第１実施形態と同様である。
図１８（Ｃ）に示すように、上記のように挟持した上で、プレス装置を用いて加圧成形することにより、半導体基板１、絶縁層７、及び銅板４ｚを一体化する。プレス加工条件は第２実施形態と同様の条件が採用される。
プレス加工により、絶縁層７の粘度が低下し、絶縁層７は塑性流動を起こす。これにより、突起部４ａが絶縁層７を貫通し、突起部４ａと半導体基板１の電極２ａとが電気的に接続される。これと同時に、突起部４ａに押し出される余分な絶縁層７（絶縁層７ｂ）が
スクライブライン５に設けられた溝部４ｂ１内および溝部１ａ内の両方に流動する。この結果、突起部４ａと半導体基板１の電極２ａとの界面から絶縁層７が効果的に押し出されて、絶縁層７の一部が界面に残存しにくくなる。
図１８（Ｄ）に示すように、主表面Ｓ２の反対側から銅板４ｚの全体をエッチングすることにより、銅板４ｚを再配線パターン４の厚さに調整する。
次に、図１９（Ａ）に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、銅板４ｚを加工することにより所定のライン／スペースパターンを有する再配線パターン（配線層）４となるようにパターニングする。この際、スクライブライン５内に凸状の絶縁層７ｂが形成される。絶縁層７ｂは溝部４ｂ１の形状がそのまま反映される。
図１９（Ｂ）に示すように、はんだ印刷法を用いて、突起部４ａを介して電極２ａと接続されている部分の再配線パターン４に対して外部接続端子として機能する外部接続電極（はんだボール）８を形成する。
図１９（Ｃ）に示すように、複数の半導体モジュール形成領域６を区画するスクライブライン５に沿って、半導体ウエハの裏面（上面側）から半導体ウエハをダイシングすることにより半導体基板１と同じ外形寸法を有する半導体モジュールに個別化する。この際、スクライブライン５内に設けられた凸状の絶縁層７ｂおよび溝部１ａは除去されるため、最終的な個々の半導体モジュールの再配線パターン（配線層）４には絶縁層７ｂおよび溝部１ａは残存しない。
これらの工程により、第６実施形態の半導体モジュールが製造される。
この第６実施形態の半導体モジュールの製造方法によれば、以下のような効果を得ることができるようになる。
（９）スクライブライン５内の銅板４ｚ側および半導体基板１側の両方に溝部（溝部４ｂ１，溝部１ａ）を設けたことで、突起部４ａに押し出される部分などの余分な絶縁層７が溝部４ｂ１内および溝部１ａ内の両方に流動するようになり、突起部４ａと電極２ａとの界面に絶縁層７の残膜が介在することがより効果的に抑制される。このため、突起部４ａと電極２ａとの接続信頼性が向上した半導体モジュールをさらに容易に製造することができる。
（第７実施形態）
図２０は、第７実施形態に係る半導体モジュールの概略断面図である。本実施形態の半導体モジュールの基本的な構成は第１実施形態と同様である。第７実施形態に係る半導体モジュールについて、第１実施形態と同様な構成については適宜説明を省略する。
第７実施形態に係る半導体モジュールでは、図２０に示すように、再配線パターン４の主表面Ｓ２側に微細凹凸９０が設けられている。微細凹凸９０の粗さは、表面粗さ計による測定法で１０点平均表面粗さＲｚとして１μｍが好ましい。
微細凹凸９０は、たとえば、再配線パターン４の表面に粗化処理を施すことにより形成することができる。粗化処理としては、たとえば、ＣＺ処理（登録商標）などの薬液処理、プラズマ処理などが挙げられる。再配線パターン４の主表面Ｓに粗化処理を施す工程は、第１実施形態の半導体モジュールの製造プロセスで説明したレジストマスクを除去する工程（図３（Ｃ）参照）の後に組み込むことができる。
第７実施形態に係る半導体モジュールによれば、第１実施形態の効果に加えて、以下の効果を得ることができる。
（１０）再配線パターン４の主表面Ｓに微細凹凸９０を設けることにより、アンカー効果により絶縁層７と再配線パターン４との間の密着力が向上する。
（第８実施形態）
図２１は、第８実施形態に係る半導体モジュールの概略断面図である。本実施形態の半導体モジュールの基本的な構成は第１実施形態と同様である。第８実施形態に係る半導体モジュールについて、第１実施形態と同様な構成については適宜説明を省略する。
図２２は、配線パターン４の主表面Ｓ２のうち、図２１に示す溝部形成部分９２の斜視図である。第８実施形態に係る半導体モジュールでは、図２１および図２２に示すように、突起部４ａの周囲に沿って円状の溝部４ｂが設けられている。このような円状の溝部４ｂは、第１実施形態の半導体モジュールの製造プロセスで説明した銅板４ｚに溝部４ｂを形成する工程（図３（ｂ）参照）において、突起部４ａを取り囲む円状の開口部を有するレジストマスクをマスクとしてエッチング処理を行うことにより形成することができる。
第８実施形態に係る半導体モジュールによれば、第１実施形態の効果に加えて、以下の効果を得ることができる。
（１１）第１実施形態で説明したプレス加工（図５（Ｃ）参照）において、各突起部４ａとそれに対応する半導体基板１の電極２ａとの界面から押し出された絶縁層７が、突起部４ａの周囲に沿って設けられた溝部４ｂに確実に流動する。この結果、絶縁層７の一部が突起部４ａと半導体基板１の電極２ａとの界面により一層残存しにくくなる。
（第９実施形態）
図２３は、第９実施形態に係る半導体モジュールの概略断面図である。本実施形態の半導体モジュールの基本的な構成は、配線パターン４と絶縁層７との間に中間層２００が設けられている点を除くと、第１実施形態と同様である。第９実施形態に係る半導体モジュールについて、第１実施形態と同様な構成については適宜説明を省略する。
図２３に示すように、第９実施形態に係る半導体モジュールでは、配線パターン４の主表面Ｓ２と絶縁層７との間に中間層２００が設けられている。中間層２００は、絶縁材料または金属材料で形成される。絶縁材料は、プレス加工時に塑性流動を引き起こさず、形状が保たれる樹脂であればよい。また、金属材料としては、たとえば、銅が挙げられる。
中間層２００には、溝部２０４が設けられている。この溝部２０４は、第１実施形態の溝部４ｂに相当する。
このような中間層２００は、第１実施形態の半導体モジュールの製造プロセスで説明した銅板４ｚの主表面Ｓ２に突起部４ａを形成する工程（図２（Ｃ）参照）の後に、以下の工程を実施することにより形成することができる。
図２４は、実施形態９の半導体モジュールを構成する中間層２００の形成方法を説明するための断面図である。
まず、図２４（Ａ）に示すように、突起部４ａを除く、配線パターン４の主表面Ｓ２の上に、中間層２００を形成する。中間層２００の厚さは、約１５μｍとすることができる。なお、中間層２００の厚さは、後述する溝部２０４の深さと同等となる。このため、溝部２０４の深さに合わせて中間層２００の厚さを適宜変更することができる。中間層２００が絶縁材料の場合には、樹脂シートをラミネートすることにより中間層２００を形成可能である。また、中間層２００が銅などの金属の場合には、メッキ法を用いることにより中間層２００を形成可能である。メッキ法を用いる場合には、突起部４ａに事前にマスクを施し、メッキ工程後にマスクを除去することで中間層２００から突起部４ａを露出させることができる。
次に、図２４（Ｂ）に示すように、レジストマスク（図示せず）をマスクとして中間層２００に対してエッチング処理を行い、中間層２００に所定のパターンの溝部２０４を形成する。ここでは、溝部２０４の深さは約１５μｍとし、突起部４ａの近傍に配置している。
この後、第１実施形態の図５および図６と同様な工程を実施することにより、図２３に示すような半導体モジュールを製造することができる。
第８実施形態に係る半導体モジュールによれば、第１実施形態の効果に加えて、以下の効果を得ることができる。
（１２）溝部の深さと同等な厚さを有する中間層を予め形成しておくことにより、溝部を所望の深さに形成することが容易になり、溝部を再現よく安定的に製造することができる。このため、半導体モジュールの製造コストを低減することができる。
（第１０実施形態）
次に、本発明の半導体モジュールを備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図２５は本発明の実施形態に係る半導体モジュールを備えた携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。なお、本発明の各実施形態に係る半導体モジュールはこうした携帯電話１１１の内部に搭載されている。
図２６は図２５に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。本発明の各実施形態に係る半導体モジュール１３０は、外部接続電極９を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１３０の裏面側（外部接続電極９とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１３０から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
本発明の実施形態に係る半導体モジュールを備えた携帯機器によれば、以下の効果を得ることができる。
（１３）突起部４ａと電極２ａとの接続信頼性が向上し、ひいては半導体モジュール１３０の接続信頼性が向上するので、こうした半導体モジュール１３０を搭載した携帯機器の信頼性が向上する。
（１４）半導体モジュール１３０の製造コストが低減されるので、こうした半導体モジュール１３０を搭載した携帯機器の製造コストを抑制することができる。
（１５）上記実施形態で示したウエハレベルＣＳＰ（Chip Size Package）プロセスにより製造された半導体モジュール１３０は薄型化・小型化されるので、こうした半導体モジュール１３０を搭載した携帯機器の薄型化・小型化を図ることができる。
本発明は、上記した各実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。たとえば、各実施形態の構成を適宜組み合わせてもよい。
上記第２実施形態では、溝部４ｂ１をスクライブライン５に沿って半導体モジュール形成領域６（半導体基板１）を囲むように格子状に形成した例を示したが、本発明はこれに限らず、たとえば、複数の孤立したスリット状の溝部をスクライブライン５に沿って繰り返し配置してもよい。この場合にも上記効果を享受することができる。
上記実施形態では、銅板４ｚの突起部４ａを丸型で、その先端部４ａ１に近づくにつれて径が細くなるように形成した例を示したが、本発明はこれに限らず、たとえば、所定の径を有する円柱状の突起部であってもよい。また、突起部４ａとして丸型のものを採用したが、四角形などの多角形であってもよい。この場合にも、銅板に溝部を設けたことで、突起部４ａに押し出される部分などの余分な絶縁層７が溝部内に流動するようになり、突起部４ａと電極２ａとの界面に絶縁層７の残膜が介在することが抑制される。このため、半導体モジュールの接続信頼性を向上させることができる。
上記実施形態では、半導体基板１（回路素子２）の電極２ａのピッチをより広くするために、突起部４ａを絶縁層７に埋め込むようにして銅板４ｚ、絶縁層７、及び回路素子２を積層させて再配線パターン（配線層）４を形成し、その裏面側に外部接続電極（はんだボール）８を設けた例を示したが、本発明はこれに限らず、たとえば、突起部と溝部とを有する銅板を用いて配線層を繰り返し形成して多層化するようにしてもよい。これによれば、多層配線のビルドアップをより簡便に行うことができるとともに、多層配線内の接続信頼性および多層配線と回路素子との接続信頼性を向上させることができる。
本発明の第１実施形態に係る半導体モジュールの概略断面図である。 図２（Ａ）〜（Ｄ）は、突起部と溝部とを有する銅板の形成方法を説明するための断面図である。 図３（Ａ）〜（Ｃ）は、突起部と溝部とを有する銅板の形成方法を説明するための断面図である。 複数のスクライブラインにより区画された半導体基板がマトリクス状に配置された半導体ウエハを示す平面図である。 図５（Ａ）〜（Ｄ）は、第１実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図６（Ａ）〜（Ｃ）は、第１実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 本発明の第２実施形態に係る突起部と溝部とを有する銅板の概略断面図である。 図８（Ａ）〜（Ｃ）は、第２実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図９（Ａ）〜（Ｃ）は、第２実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 本発明の第３実施形態に係る突起部と溝部とを有する銅板の概略断面図である。 図１１（Ａ）〜（Ｃ）は、第３実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１２（Ａ），（Ｂ）は、第３実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 本発明の第４実施形態に係る突起部と溝部とを有する銅板の概略断面図である。 図１４（Ａ）〜（Ｃ）は、第４実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１５（Ａ）〜（Ｃ）は、第４実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１６（Ａ）〜（Ｄ）は、第５実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１７（Ａ）〜（Ｃ）は、第５実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１８（Ａ）〜（Ｄ）は、第６実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 図１９（Ａ）〜（Ｃ）は、第６実施形態に係る半導体モジュールの製造プロセスを説明するための概略断面図である。 本発明の第７実施形態に係る半導体モジュールの概略断面図である。 本発明の第８実施形態に係る半導体モジュールの概略断面図である。 配線パターンの主表面Ｓ２のうち、図２１に示す溝部形成部分の斜視図である。 第９実施形態に係る半導体モジュールの概略断面図である。 図２４（Ａ）〜（Ｂ）は実施形態９の半導体モジュールを構成する中間層の形成方法を説明するための断面図である。 実施形態１０に係る、半導体モジュールを備えた携帯電話の構成を示す図である。 図２５に示した携帯電話の部分断面図（第１の筐体の断面図）である。
符号の説明
１・・・半導体基板、２・・・回路素子、２ａ・・・電極、３・・・保護膜、４・・・再配線パターン（配線層）、４ａ・・・突起部、４ａ１・・・突起部の先端部、４ａ２・・・突起部の側面部、４ｂ・・・溝部、５・・・スクライブライン、６・・・半導体モジュール形成領域、７・・・絶縁層、８・・・外部接続電極（はんだボール）。

Claims (14)

  1. 表面に回路素子とこの回路素子と電気的に接続された電極とが設けられた半導体基板を準備する第１の工程と、
    主表面から突出して設けられた突起部とこの主表面に設けられた第１の溝部とを有する金属板を形成する第２の工程と、
    前記金属板と前記半導体基板とを絶縁層を介して圧着し、前記突起部が前記絶縁層を貫通することにより前記突起部と前記電極とを電気的に接続する第３の工程と、
    を備える、半導体モジュールの製造方法。
  2. 前記回路素子は前記半導体基板に複数設けられ、
    前記第１の溝部は複数の前記回路素子間を区画するように設けられたスクライブ領域に形成されていることを特徴とした請求項１に記載の半導体モジュールの製造方法。
  3. 前記電極は前記回路素子の周辺部に設けられていることを特徴とした請求項２に記載の半導体モジュールの製造方法。
  4. 前記金属板を加工することにより所定のライン／スペースパターンを有する配線層を形成する第４の工程をさらに備え、
    前記第１の溝部は前記配線層のスペースパターンに対応して形成され、前記配線層は前記金属板を裏面側から薄膜化することにより形成されていることを特徴とした請求項１に記載の半導体モジュールの製造方法。
  5. 前記第１の溝部は前記金属板を貫通して形成されていることを特徴とした請求項１〜３のいずれか一項に記載の半導体モジュールの製造方法。
  6. 前記第１の工程の前記半導体基板には、その表面に第２の溝部がさらに設けられていることを特徴とした請求項１〜５のいずれか一項に記載の半導体モジュールの製造方法。
  7. 表面に回路素子およびこの回路素子と電気的に接続された電極と、溝部とが設けられた半導体基板を準備する第１の工程と、
    突起部を有する金属板を形成する第２の工程と、
    前記金属板と前記半導体基板とを絶縁層を介して圧着し、前記突起部が前記絶縁層を貫通することにより前記突起部と前記電極とを電気的に接続する第３の工程と、
    を備える、半導体モジュールの製造方法。
  8. 主表面から突出する突起部が一体的に設けられた配線層と、
    前記突起部と電気的に接続された素子電極が設けられた回路素子と、
    前記配線層と前記回路素子との間に設けられた絶縁層と、
    を備え、
    前記配線層は、前記主表面に溝部を有し、前記溝部に前記絶縁層が充填されていることを特徴とする半導体モジュール。
  9. 前記配線層および前記突起部が圧延金属で形成されていることを特徴とする請求項８に記載の半導体モジュール。
  10. 前記絶縁層が、加圧によって可塑流動性を起こす絶縁樹脂で形成されていることを特徴とする請求項８または９に記載の半導体モジュール。
  11. 前記配線層の前記主表面に微細凹凸が形成されていることを特徴とする請求項８乃至１０のいずれか１項に記載の半導体モジュール。
  12. 前記溝部が前記突起部の周囲に沿って設けられていることを特徴とする請求項８乃至１１のいずれか１項に記載の半導体モジュール。
  13. 主表面から突出する突起部が一体的に設けられた配線層と、
    前記突起部と電気的に接続された素子電極が設けられた回路素子と、
    前記配線層と前記回路素子との間に設けられた絶縁層と、
    前記配線層の前記主表面と前記絶縁層との間に設けられた中間層と、
    を備え、
    前記中間層は、前記絶縁層と接する面に溝部を有し、前記溝部に前記絶縁層が充填されていることを特徴とする半導体モジュール。
  14. 請求項８乃至１３のいずれか１項に記載の半導体モジュールを備えることを特徴とする携帯機器。
JP2007242222A 2006-09-29 2007-09-19 半導体モジュール、半導体モジュールの製造方法および携帯機器 Expired - Fee Related JP5091600B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007242222A JP5091600B2 (ja) 2006-09-29 2007-09-19 半導体モジュール、半導体モジュールの製造方法および携帯機器
US11/863,647 US8129219B2 (en) 2006-09-29 2007-09-28 Semiconductor module, method for manufacturing the semiconductor module and portable device carrying the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006267063 2006-09-29
JP2006267063 2006-09-29
JP2007242222A JP5091600B2 (ja) 2006-09-29 2007-09-19 半導体モジュール、半導体モジュールの製造方法および携帯機器

Publications (2)

Publication Number Publication Date
JP2008109109A JP2008109109A (ja) 2008-05-08
JP5091600B2 true JP5091600B2 (ja) 2012-12-05

Family

ID=39260331

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007242222A Expired - Fee Related JP5091600B2 (ja) 2006-09-29 2007-09-19 半導体モジュール、半導体モジュールの製造方法および携帯機器

Country Status (2)

Country Link
US (1) US8129219B2 (ja)
JP (1) JP5091600B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080203557A1 (en) * 2007-01-30 2008-08-28 Sanyo Electric Co., Ltd. Semiconductor module and method of manufacturing the same
US7969005B2 (en) * 2007-04-27 2011-06-28 Sanyo Electric Co., Ltd. Packaging board, rewiring, roughened conductor for semiconductor module of a portable device, and manufacturing method therefor
EP2421342B1 (en) * 2008-12-22 2013-09-11 Fujitsu Limited Method of manufacturing an electronic component
FR2941088B1 (fr) * 2009-01-15 2011-02-11 Smart Packaging Solutions Sps Procede d'encapsulation d'un microcircuit, et dispositif ainsi obtenu
JP5002633B2 (ja) * 2009-09-30 2012-08-15 三洋電機株式会社 半導体モジュールおよび携帯機器
CN102598250A (zh) * 2009-10-30 2012-07-18 三洋电机株式会社 元件搭载用基板及其制造方法、半导体组件以及便携设备
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
US8471289B2 (en) * 2009-12-28 2013-06-25 Sanyo Electric Co., Ltd. Semiconductor laser device, optical pickup device and semiconductor device
WO2011136363A1 (ja) 2010-04-28 2011-11-03 三洋電機株式会社 回路装置の製造方法
JP6137454B2 (ja) * 2013-02-25 2017-05-31 ローム株式会社 半導体装置および半導体装置の製造方法
TWI607535B (zh) * 2016-11-23 2017-12-01 南茂科技股份有限公司 重配置線路結構及其製作方法
CN111200701B (zh) * 2018-11-20 2021-08-10 中芯集成电路（宁波）有限公司 摄像组件及其封装方法、镜头模组、电子设备
DE102022208357A1 (de) * 2022-08-11 2024-02-22 Zf Friedrichshafen Ag Verfahren zum bilden eines halbleitermoduls

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788738A (en) * 1985-07-17 1988-12-06 Monson Clifford L Compact self-contained hand held extraction cleaner
US6056099A (en) * 1992-09-26 2000-05-02 Luk Lamellen Und Kupplungsbau Gmbh Method of making recesses in metallic workpieces for use torque transmitting apparatus
JP3474937B2 (ja) * 1994-10-07 2003-12-08 株式会社東芝 実装用配線板の製造方法、半導体パッケージの製造方法
JP3533284B2 (ja) 1996-04-24 2004-05-31 新光電気工業株式会社 半導体装置用基板及びその製造方法並びに半導体装置
JPH1065048A (ja) * 1996-08-20 1998-03-06 Sony Corp キャリア基板の製造方法
US6079076A (en) * 1997-07-31 2000-06-27 Shop-Vac Corporation Vacuum cleaner collection bag
TW512467B (en) * 1999-10-12 2002-12-01 North Kk Wiring circuit substrate and manufacturing method therefor
US6271469B1 (en) * 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
JP2001223287A (ja) * 2000-02-07 2001-08-17 Mitsui High Tec Inc インターポーザーの製造方法
US6572711B2 (en) * 2000-12-01 2003-06-03 The Hoover Company Multi-purpose position sensitive floor cleaning device
JP3963655B2 (ja) 2001-03-22 2007-08-22 三洋電機株式会社 回路装置の製造方法
JP4663184B2 (ja) 2001-09-26 2011-03-30 パナソニック株式会社 半導体装置の製造方法
US6701614B2 (en) * 2002-02-15 2004-03-09 Advanced Semiconductor Engineering Inc. Method for making a build-up package of a semiconductor
US6649445B1 (en) 2002-09-11 2003-11-18 Motorola, Inc. Wafer coating and singulation method
US6929974B2 (en) * 2002-10-18 2005-08-16 Motorola, Inc. Feedthrough design and method for a hermetically sealed microdevice
JP2004193297A (ja) 2002-12-11 2004-07-08 Dainippon Printing Co Ltd ウェハレベルパッケージおよびその製造方法
JP2006222331A (ja) * 2005-02-14 2006-08-24 Toyo Kohan Co Ltd 集合回路材料および集合回路材料を用いた部品
KR100631214B1 (ko) * 2005-07-29 2006-10-04 삼성전자주식회사 밸룬이 장착된 밸런스 필터 패키징 칩 및 그 제조방법

Also Published As

Publication number Publication date
JP2008109109A (ja) 2008-05-08
US8129219B2 (en) 2012-03-06
US20080079151A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
JP5091600B2 (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
WO2010067610A1 (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
US7492045B2 (en) Semiconductor module, method for manufacturing semiconductor modules and mobile device
WO2011052744A1 (ja) 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
US20080284012A1 (en) Semiconductor module manufacturing method, semiconductor module, and mobile device
JP2010087229A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2009182272A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2009224581A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、電極構造、携帯機器
JP2008053693A (ja) 半導体モジュール、携帯機器、および半導体モジュールの製造方法
JP2009158830A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP5134899B2 (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
US20100140797A1 (en) Device mounting board and method of manufacturing the board, semiconductor module and method of manufacturing the module
JP5295211B2 (ja) 半導体モジュールの製造方法
JP2008218521A (ja) 回路装置およびその製造方法
JP5061010B2 (ja) 半導体モジュール
JP2011054670A (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
JP5306443B2 (ja) 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法
JP5022963B2 (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP5002633B2 (ja) 半導体モジュールおよび携帯機器
JP5140565B2 (ja) 素子搭載用基板、半導体モジュール、および携帯機器
JP2008172213A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2009212114A (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP2011082447A (ja) 素子搭載用基板、半導体モジュールおよび携帯機器
JP2008187152A (ja) 回路装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100915

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110228

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120821

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120914

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150921

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees