JP2009152226A - Semiconductor device, and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor device and its manufacturing method, by improving an adhesive property of a lead frame and a sealing resin, by improving wet spread control accuracy in a paste material. <P>SOLUTION: This semiconductor device has the lead frame 1 having a die pad 2 and a lead 5 arranged to surround the periphery of the die pad 2, a semiconductor chip 7 mounted on the die pad 2 of the lead frame 1, an adhesive 10 adhering the die pad 2 and the semiconductor chip 7, a metallic fine line 9 for electrically connecting the lead 5 and the semiconductor chip 7, and the sealing resin 11 covering the semiconductor chip 7, the metallic fine line 9 and a lead 3 of a joining part of the metallic fine line 9. A roughened surface part 12 having roughness higher than a peripheral part of an upper surface of the die pad 2 is formed on the upper surface of the die pad 2. An area of the roughened surface part 12 and an area mounted with the semiconductor chip 7 of the die pad 2, are at least partially overlapped with each other. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ダイパッドに粗化処理を施すことにより、ダイパッドにおけるペースト材の濡れ広がりを制御、改善可能とした半導体装置およびその製造方法に関するものである。   The present invention relates to a semiconductor device capable of controlling and improving the wetting and spreading of a paste material in a die pad by performing a roughening process on the die pad, and a manufacturing method thereof.

一般に、リードフレームを使用した半導体装置において、リードフレームと半導体装置を形成する材料、たとえば封止樹脂、金属細線、ダイボンドのペースト材料との密着性を良くすることが高品質な半導体装置を提供する上で重要である。リードフレームの表面はその材料、製法により異なるものの微小な凹凸が形成されている。リードフレームの表面の凹凸が比較的多いと接着面積の増加、アンカー効果等により、リードフレームと封止樹脂、金属細線、ダイボンド材料などの構成物との物理的、化学的な接着、または接合が向上するとされている。よって、半田耐熱性を必要とする半導体装置などに対しては、積極的にリードフレームの表面の凹凸を増加させる粗化処理が様々な工法で行われている（例えば、特許文献１参照）。   Generally, in a semiconductor device using a lead frame, it is possible to provide a high-quality semiconductor device by improving the adhesion between the lead frame and a material forming the semiconductor device, such as a sealing resin, a fine metal wire, and a die bond paste material. Is important above. The surface of the lead frame has minute irregularities that differ depending on the material and manufacturing method. If there are relatively many irregularities on the surface of the lead frame, physical or chemical adhesion or bonding between the lead frame and components such as encapsulating resin, metal fine wire, die bond material, etc. will occur due to an increase in bonding area, anchor effect, etc. It is supposed to improve. Therefore, for semiconductor devices and the like that require solder heat resistance, a roughening process that actively increases the unevenness of the surface of the lead frame is performed by various methods (see, for example, Patent Document 1).

図２５（ａ）は、従来の半導体装置の構成を示す平面図であり、図２５（ｂ）は図２５（ａ）のＤ−Ｄ’線に沿った断面図である。リードフレーム１０１のダイパッド１０２上に、ペースト材１１０を介して半導体チップ１０７がダイボンドされている。リード１０５には、インナーリード１０３と封止樹脂１１１に封止されていないアウターリード１０４を有する。インナーリード１０３は、金属細線１０９により半導体チップ１０７に接続されている。ダイパッド１０２は、吊りリード１０６により保持されている。   FIG. 25A is a plan view showing a configuration of a conventional semiconductor device, and FIG. 25B is a cross-sectional view taken along the line D-D ′ in FIG. A semiconductor chip 107 is die-bonded on a die pad 102 of the lead frame 101 via a paste material 110. The lead 105 has an inner lead 103 and an outer lead 104 that is not sealed with a sealing resin 111. The inner lead 103 is connected to the semiconductor chip 107 by a thin metal wire 109. The die pad 102 is held by the suspension leads 106.

図２５に示す半導体装置では、リードフレーム１０１のインナーリード１０３、特に先端の表面に粗化処理が施されている。また、インナーリード１０３、リードフレーム１０１全体を均一に表面粗化することも多い。インナーリード１０３の全体、少なくとも先端の表面に粗化処理を施すことで、封止樹脂１１１との密着性が向上し、かつ剥離が発生しやすいインナーリード１０３の先端部の半田耐熱性が向上して、高品質な半導体装置を製造することができる。
特開昭６４−６７９４９号公報 In the semiconductor device shown in FIG. 25, the inner lead 103 of the lead frame 101, in particular, the surface of the tip is roughened. Further, the inner leads 103 and the entire lead frame 101 are often uniformly roughened. By roughening the entire inner lead 103, at least the surface of the tip, the adhesion with the sealing resin 111 is improved and the solder heat resistance of the tip of the inner lead 103 where peeling easily occurs is improved. Thus, a high-quality semiconductor device can be manufactured.
JP-A 64-67949

図２５に示す上記半導体装置においては、リードフレーム１０１全体に対して粗化処理を行っているため、ダイパッド１０２の全面にも粗化処理が同時に施されている。粗化されたダイパッド１０２にペースト材１１０を塗布したときにペースト材１１０は、粗化処理されていない場合と比較すると濡れ広がる面積が大きくなる。   In the semiconductor device shown in FIG. 25, since the roughening process is performed on the entire lead frame 101, the entire surface of the die pad 102 is also subjected to the roughening process. When the paste material 110 is applied to the roughened die pad 102, the paste material 110 has a larger area of wetting and spreading than when the paste material 110 is not roughened.

濡れ広がる面積はそのペースト材１１０の量や物性値によりある程度制御することが可能だが、ペースト材１１０に含有される低分子材料が薄く広く染み出すことがある。これはペースト材１１０の高分子材料やフィラー材とは異なり、工程での制御・管理が困難であり、ブリードと呼ばれる目視では確認できないほど薄い有機材料の膜を形成し、封止樹脂１１１とリードフレーム１０１の密着性阻害を発生させる基点となる。結果として、封止樹脂１１１とリードフレーム１０１の他の部分での密着性が向上しても、ダイボンドのペースト材１１０付近における密着性が劣化するため、半導体チップ１０７周辺の樹脂剥離が発生しやすくなるという相反作用が生じる。   Although the wet spreading area can be controlled to some extent by the amount and physical property value of the paste material 110, the low molecular weight material contained in the paste material 110 may ooze out thinly and widely. Unlike the polymer material and filler material of the paste material 110, this is difficult to control and manage in the process, and forms a thin film of an organic material called bleed that cannot be visually confirmed. This is a base point for causing the adhesion inhibition of the frame 101. As a result, even if the adhesion between the sealing resin 111 and the other part of the lead frame 101 is improved, the adhesion near the paste material 110 of the die bond is deteriorated, so that the resin peeling around the semiconductor chip 107 is likely to occur. The reciprocal effect that occurs.

また、同一ダイパッドに複数の半導体チップを搭載する場合には、搭載した複数の半導体チップからペースト材のしみだし、ブリード等が形成され、封止樹脂とリードフレーム材の密着面積が更に減少する。さらに、隣接する半導体チップの間では、双方のチップ端面からしみだすペースト材が接触しあう状態となり、リードフレームの封止樹脂との接触面積がさらに減少する。さらに、隣接する半導体チップのピッチが狭く半導体チップの厚みが薄い場合には、一方の半導体チップのペースト材のしみだしが他方の半導体チップのペースト材に這い上ってしまう。さらに極端な例では、隣接チップの上面まで這い上がり、チップ表面の電極パッドを覆いワイヤボンド不良の要因となる。   Further, when a plurality of semiconductor chips are mounted on the same die pad, a paste material oozes out from the mounted semiconductor chips, bleeds and the like are formed, and the contact area between the sealing resin and the lead frame material is further reduced. Furthermore, between adjacent semiconductor chips, the paste material that exudes from both chip end faces comes into contact with each other, and the contact area of the lead frame with the sealing resin is further reduced. Further, when the pitch between adjacent semiconductor chips is narrow and the thickness of the semiconductor chip is thin, the oozing of the paste material of one semiconductor chip crawls up to the paste material of the other semiconductor chip. In a more extreme example, it climbs up to the upper surface of the adjacent chip, covers the electrode pad on the chip surface, and causes a wire bond failure.

本発明は、ペースト材の濡れ広がり制御の精度を向上させることにより、リードフレームと封止樹脂との接着性を向上させて、高信頼性の半導体装置およびその製造方法を提供することを目的とする。   It is an object of the present invention to provide a highly reliable semiconductor device and a method for manufacturing the same by improving the adhesiveness between a lead frame and a sealing resin by improving the accuracy of controlling the wetting and spreading of a paste material. To do.

本発明の第１の半導体装置は、ダイパッドと、前記ダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、前記リードフレームの前記ダイパッド上に搭載された半導体チップと、前記ダイパッドと前記半導体チップとを接着する接着剤と、前記リードと前記半導体チップとを電気的に接続するための金属細線と、前記半導体チップ、前記金属細線、および前記金属細線の接合部分の前記リードを覆う封止樹脂とを備える。上記課題を解決するために、前記ダイパッド上面には、粗度が、前記ダイパッド上面の周辺部分よりも高い粗面部が形成され、前記粗面部の領域と、前記ダイパッドの前記半導体チップが搭載される領域とは、少なくとも一部が重なっていることを特徴とする。   The first semiconductor device of the present invention includes a die frame, a lead frame having leads arranged so as to surround the die pad, a semiconductor chip mounted on the die pad of the lead frame, and the die pad. An adhesive that bonds the semiconductor chip, a metal thin wire for electrically connecting the lead and the semiconductor chip, and the lead of the semiconductor chip, the metal thin wire, and a joint portion of the metal thin wire are covered. And a sealing resin. In order to solve the above problems, a rough surface portion having a roughness higher than that of a peripheral portion of the die pad upper surface is formed on the upper surface of the die pad, and the region of the rough surface portion and the semiconductor chip of the die pad are mounted. The region is characterized in that at least a part thereof overlaps.

この構成によると、ダイパッドにおける粗面部の面粗度をダイパッドの粗面部以外の領域の面粗度より粗くすることで、ペースト材の濡れ性やしみだしを制御でき、封止樹脂との密着性阻害を抑制することが出来る。   According to this configuration, the surface roughness of the rough surface portion of the die pad is made rougher than the surface roughness of the region other than the rough surface portion of the die pad, so that the wettability and oozing of the paste material can be controlled, and the adhesion with the sealing resin Inhibition can be suppressed.

本発明の第２の半導体装置は、ダイパッドと、前記ダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、前記リードフレームの前記ダイパッド上に搭載された複数の半導体チップと、前記ダイパッドと前記半導体チップとを接着する接着剤と、前記リードと前記半導体チップとを電気的に接続するための金属細線と、前記半導体チップ、前記金属細線、および前記金属細線との接合部分の前記リードを覆う封止樹脂とを備える。上記課題を解決するために、前記ダイパッド上には、粗度が、前記ダイパッド上の周辺部分よりも高い少なくとも１つの粗面部が形成され、前記ダイパッドの半導体チップが搭載される領域の少なくとも１つは、少なくとも前記粗面部の領域と一部が重なっていることを特徴とする。   A second semiconductor device of the present invention includes a lead frame having a die pad, leads arranged so as to surround the die pad, a plurality of semiconductor chips mounted on the die pad of the lead frame, The adhesive for bonding the die pad and the semiconductor chip, the metal thin wire for electrically connecting the lead and the semiconductor chip, and the joining portion of the semiconductor chip, the metal thin wire, and the metal thin wire Sealing resin covering the leads. In order to solve the above-described problem, at least one rough surface portion having a roughness higher than that of a peripheral portion on the die pad is formed on the die pad, and at least one of regions in which the semiconductor chip of the die pad is mounted. Is characterized in that at least a part of the rough surface portion overlaps.

本発明の第３の半導体装置は、複数のダイパッドと、前記複数のダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、前記各ダイパッド上に少なくとも１つ搭載された半導体チップと、前記ダイパッドと前記半導体チップとを接着する接着剤と、前記リードと前記半導体チップとを電気的に接続するための金属細線と、前記半導体チップ、前記金属細線、および前記金属細線の接合部分の前記リードを覆う封止樹脂とを備える。上記課題を解決するために、前記ダイパッド上には、粗度が、前記ダイパッド上の周辺部分よりも高い粗面部が形成され、前記ダイパッドの前記半導体チップが搭載される領域の少なくとも１つは、少なくとも前記粗面部の領域と一部が重なっていることを特徴とする。   A third semiconductor device of the present invention includes a lead frame having a plurality of die pads, leads arranged so as to surround the plurality of die pads, and at least one semiconductor chip mounted on each die pad. , An adhesive for bonding the die pad and the semiconductor chip, a metal fine wire for electrically connecting the lead and the semiconductor chip, and a joining portion of the semiconductor chip, the metal fine wire, and the metal fine wire. Sealing resin covering the leads. In order to solve the above problem, a rough surface portion having a roughness higher than that of a peripheral portion on the die pad is formed on the die pad, and at least one of the regions on the die pad where the semiconductor chip is mounted is It is characterized in that at least a part of the rough surface portion overlaps.

第２、第３の半導体装置の構成により、ダイパット上に複数半導体チップを搭載する際に、同一のダイパッドに搭載する場合は、搭載される半導体チップ間に各々のペースト材しみだし、またはブリードが形成され、封止樹脂とリードフレームの密着面が更に減少しかねない。よって、ダイパッド粗化面を各々のチップ搭面下に用意することで前記同様にペースト材の濡れ性を制御することを可能とする。   When a plurality of semiconductor chips are mounted on a die pad due to the configuration of the second and third semiconductor devices, if they are mounted on the same die pad, each paste material oozes out or bleeds between the mounted semiconductor chips. As a result, the contact surface between the sealing resin and the lead frame may be further reduced. Therefore, it is possible to control the wettability of the paste material in the same manner as described above by preparing the roughened surface of the die pad under the surface of each chip.

また、複数の半導体チップを搭載する際に、各々の半導体チップの要求性能によっては、異なるペースト材料で各々を接着する必要があり、いずれか一つのペースト材の粘度やチクソ性の物性面で他のペースト材と異なる場合には、搭載後の濡れ広がり性においてペースト材間で差異が発生する。そのため、各ダイパッドには使用するペースト材の物性に応じた粗化面の面積や面粗度の差異を設けることで、ペースト濡れ広がりを故意に変化させることで濡れ広がり性を制御する。また、その結果として各々の半導体チップの要求性能を満足できるチップ搭載状態を得ることを可能とする。   Also, when mounting multiple semiconductor chips, depending on the required performance of each semiconductor chip, it may be necessary to bond each with a different paste material, which is different in terms of the viscosity and thixotropic properties of any one paste material When the paste material is different from the paste material, there is a difference between the paste materials in wet spreadability after mounting. For this reason, each die pad is provided with a roughened surface area and a difference in surface roughness according to the physical properties of the paste material to be used, thereby controlling the wetting spread property by intentionally changing the paste wetting spread. As a result, it is possible to obtain a chip mounting state that can satisfy the required performance of each semiconductor chip.

また、チップサイズや厚みが異なる複数の半導体チップを搭載する際も、ペースト材の品種、品種数にかかわらず、しみだしや這い上がりの許容量が各々の半導体チップによって異なるため、チップ搭載の順番や各半導体チップの配置位置の設計検討を必要とする。しかし上記構成では、各々の半導体チップ搭載部に設ける粗面部の面積や面粗度に差異を設けることで、ペースト濡れ広がり性、しみだし抑制等を制御することが可能である。そのため、ダイパッド上で隣接する半導体チップからのペースト材の広がりの影響を受けずに、半導体チップが搭載され、チップ搭載の順番を検討する必要がない。   In addition, when mounting multiple semiconductor chips with different chip sizes and thicknesses, the amount of oozing and scooping varies depending on the semiconductor chip, regardless of the paste material type and number, so the order of chip mounting In addition, it is necessary to study the layout of each semiconductor chip. However, in the above configuration, it is possible to control paste wettability, oozing suppression, and the like by providing a difference in the area and surface roughness of the rough surface portion provided in each semiconductor chip mounting portion. Therefore, the semiconductor chips are mounted without being affected by the spread of the paste material from the adjacent semiconductor chips on the die pad, and it is not necessary to consider the order of chip mounting.

本発明における第１の半導体装置の製造方法は、上記課題を解決するために、ダイパッドの半導体チップが搭載される領域の少なくとも一部が粗化処理されたリードフレームを準備する工程と、前記半導体チップが搭載される領域に接着剤を塗布する工程と、前記半導体チップを前記接着剤が塗布された前記ダイパッド上に搭載する工程と、前記接着剤を加熱硬化する工程と、前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する。   In order to solve the above problems, a first method for manufacturing a semiconductor device according to the present invention includes a step of preparing a lead frame in which at least a part of a region where a semiconductor chip of a die pad is mounted is roughened, and the semiconductor A step of applying an adhesive to a region where the chip is mounted; a step of mounting the semiconductor chip on the die pad to which the adhesive is applied; a step of heat-curing the adhesive; and a top surface of the semiconductor chip. A step of electrically connecting the formed electrode pad and the lead of the lead frame with a fine metal wire, and a sealing resin between the die pad, the semiconductor chip, the fine metal wire, and the lead connected to the fine metal wire The process of sealing by.

この方法により、ダイパットに半導体チップをダイボンドする際に、半導体チップを接着するペースト材が半導体チップ裏面に均等に濡れ広がり、かつペースト材がダイパット端面から著しくしみだす事を防止できる粗面化したダイパッドを持つ半導体装置が得られる。   By this method, when die-bonding a semiconductor chip to a die pad, a roughened die pad that prevents the paste material adhering the semiconductor chip from spreading evenly on the back surface of the semiconductor chip and causing the paste material to exude significantly from the end surface of the die pad. Is obtained.

本発明における第２の半導体装置の製造方法は、上記課題を解決するために、複数の半導体チップが搭載されるダイパッドの前記半導体チップが搭載される少なくとも１つの領域に、少なくとも一部が粗化処理されたリードフレームを準備する工程と、前記半導体チップが搭載される領域に接着剤を塗布する工程と、前記半導体チップを前記ダイパッド上に搭載する工程と、前記接着剤を加熱硬化する工程と、前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する。   In order to solve the above-described problem, a second method for manufacturing a semiconductor device according to the present invention at least partially roughens at least one region of the die pad on which a plurality of semiconductor chips are mounted. Preparing a processed lead frame, applying an adhesive to a region where the semiconductor chip is mounted, mounting the semiconductor chip on the die pad, and heating and curing the adhesive Electrically connecting the electrode pad formed on the upper surface of the semiconductor chip and the lead of the lead frame with a fine metal wire, and the die pad, the semiconductor chip, the fine metal wire, and the portion connected to the fine metal wire. A step of sealing the lead with a sealing resin.

この方法により、ダイパットに半導体チップをダイボンドする際に、半導体チップを接着するペースト材が半導体チップ裏面に均等に濡れ広がり、かつペースト材がダイパット端面から著しくしみだす事を防止できる粗面化したダイパッドを持つ半導体装置が得られる。   By this method, when die-bonding a semiconductor chip to a die pad, a roughened die pad that prevents the paste material adhering the semiconductor chip from spreading evenly on the back surface of the semiconductor chip and causing the paste material to exude significantly from the end surface of the die pad. Is obtained.

本発明における第３の半導体装置の製造方法は、上記課題を解決するために、１つ以上の半導体チップが搭載される複数のダイパッドにおける前記半導体チップが搭載される少なくとも１つの領域に、少なくとも一部が粗化処理されたリードフレームを準備する工程と、前記半導体チップが搭載される領域に接着剤を塗布する工程と、前記半導体チップをダイパッド上に搭載する工程と、前記接着剤を加熱硬化する工程と、前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する。   In order to solve the above-described problem, a third method of manufacturing a semiconductor device according to the present invention includes at least one region in at least one region on which a plurality of die chips on which one or more semiconductor chips are mounted is mounted. A step of preparing a lead frame having a roughened portion, a step of applying an adhesive to a region where the semiconductor chip is mounted, a step of mounting the semiconductor chip on a die pad, and heat-curing the adhesive Electrically connecting the electrode pad formed on the upper surface of the semiconductor chip and the lead of the lead frame with a fine metal wire, and being connected to the die pad, the semiconductor chip, the fine metal wire, and the fine metal wire. A step of sealing the lead of the portion with a sealing resin.

この方法により、ダイパットに半導体チップをダイボンドする際に、半導体チップを接着するペースト材が半導体チップ裏面に均等に濡れ広がり、かつペースト材がダイパット端面から著しくしみだす事を防止できる粗面、および濡れ阻害材料を有したダイパッドを持つ半導体装置が得られる。   By this method, when the semiconductor chip is die-bonded to the die pad, the paste material for adhering the semiconductor chip spreads evenly on the back surface of the semiconductor chip, and the rough surface can prevent the paste material from exuding from the end surface of the die pad. A semiconductor device having a die pad with an inhibitor material is obtained.

本発明によれば、リードフレームのダイパッド上面に周辺部と異なる粗化処理された粗面部を設けることで、ペースト材の濡れ広がり制御の精度を向上させることにより、リードフレームと封止樹脂との接着性を向上させて、高信頼性の半導体装置およびその製造方法を提供することができる。   According to the present invention, by providing a rough surface portion that is roughened differently from the peripheral portion on the die pad upper surface of the lead frame, the accuracy of controlling the wetting and spreading of the paste material is improved, so that the lead frame and the sealing resin Adhesiveness can be improved and a highly reliable semiconductor device and a manufacturing method thereof can be provided.

本発明の半導体装置は、上記構成を基本とし、さらに以下の問題を解決するために、種々の態様をとることができる。   The semiconductor device of the present invention is based on the above-described configuration, and can take various modes in order to solve the following problems.

従来の半導体装置において、ダイパット上にペースト材を塗布し半導体チップを搭載する際に、ペースト材は供給された点から半導体チップに押されて、同心円状に濡れ広がる。そのため、半導体チップのコーナー部にペースト材が広がらず、半導体チップの辺中央部からペースト材のしみだしやブリードが発生する。またマルチノズルを用いてペースト材を複数塗布する場合は塗布点数や塗布位置によってペースト材の濡れ広がり方は複雑になるが、ペースト材の塗布位置がチップ端部までの距離が近い場合にペースト材のしみだしやブリードが発生しやすくなる傾向がある。   In a conventional semiconductor device, when a paste material is applied onto a die pad and a semiconductor chip is mounted, the paste material is pushed by the semiconductor chip from the point of supply and spreads in a concentric manner. Therefore, the paste material does not spread at the corner portion of the semiconductor chip, and the paste material oozes out or bleeds from the center of the side of the semiconductor chip. In addition, when applying multiple paste materials using a multi-nozzle, the method of wetting and spreading the paste material is complicated depending on the number of application points and application position, but the paste material is close when the paste material application position is close to the chip edge. There is a tendency for oozing and bleeding to occur easily.

この問題に対して、半導体チップが搭載される面（以下、チップ搭載部と称す）の中心に粗化パターンの中心が配置されるように粗化を施すことで、濡れ広がりを期待する面に優先的、かつ均等にペースト材を濡れ広がらせることができる。   In response to this problem, roughening is performed so that the center of the roughening pattern is arranged at the center of the surface on which the semiconductor chip is mounted (hereinafter referred to as the chip mounting portion). The paste material can be spread preferentially and evenly.

また、そのときの粗化パターンは半導体チップ搭載部と一致する面積、位置である必要はなく、形状も矩形でなく放射線状に広がるものでもかまわない。ペースト材料の物性値やリードフレームのダイパッド形状などにより、その粗化パターンは一定に出来ないためである。粗化パターンは少なくともチップ搭面下の一部に施され、かつ半導体チップ搭載後のペースト濡れ広がりが半導体チップの搭載面に均等に過不足なく形成できることを期待できる粗化パターンであればよい。   Further, the roughening pattern at that time does not need to have an area and a position that coincide with the semiconductor chip mounting portion, and the shape may not be rectangular but spread radially. This is because the roughening pattern cannot be made constant depending on the physical properties of the paste material and the die pad shape of the lead frame. The roughening pattern may be any roughening pattern that is applied to at least a part under the chip mounting surface and can be expected to form a paste wetting spread after mounting the semiconductor chip evenly on the mounting surface of the semiconductor chip.

すなわち、本発明の第１〜第３の半導体装置において、前記粗面部の領域は、前記ダイパッドの半導体チップが搭載される領域内にある構成にすることができる。   That is, in the first to third semiconductor devices of the present invention, the rough surface portion region may be in a region where the die pad semiconductor chip is mounted.

また、前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域と一致するにすることもできる。   In addition, the area of the rough surface portion may coincide with the area of the die pad where the semiconductor chip is mounted.

また、前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域を含む構成にすることができる。   Further, the area of the rough surface portion may include a region where the semiconductor chip of the die pad is mounted.

また、前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域の各辺から１００μｍ〜２００μｍ広い構成にすることができる。   Further, the area of the rough surface portion can be widened by 100 μm to 200 μm from each side of the area of the die pad where the semiconductor chip is mounted.

また、前記粗面部は、前記ダイパッドの前記半導体チップが搭載される領域内の中央部からコーナー部に形成された構成にすることができる。   Further, the rough surface portion may be configured to be formed from a central portion to a corner portion in a region where the semiconductor chip of the die pad is mounted.

また、前記粗面部は、前記中央部から外側へ広がって形成されている構成にすることができる。   In addition, the rough surface portion may be formed to spread outward from the central portion.

また、前記ダイパッドの前記半導体チップが搭載された領域外に撥水膜が形成された構成にすることもできる。   Further, a water repellent film may be formed outside the area of the die pad where the semiconductor chip is mounted.

また、第２、第３の半導体装置において、それぞれの前記各半導体チップと前記ダイパッドとを接着する前記接着剤の中に異なる種類の接着剤がある構成にすることもできる。   Further, in the second and third semiconductor devices, different types of adhesives may be included in the adhesive for bonding each semiconductor chip and the die pad.

また、前記ダイパッド上に、複数の粗面部が形成されており、前記複数の粗面部の少なくとも一つは、表面粗化状態が他の粗面部と異なる構成にすることができる。   In addition, a plurality of rough surface portions are formed on the die pad, and at least one of the plurality of rough surface portions may have a configuration in which a surface roughened state is different from other rough surface portions.

また、第２の半導体装置において、前記ダイパッドの前記半導体チップが搭載される領域間に形成された溝部を有する構成にすることもできる。   In the second semiconductor device, the die pad may have a groove formed between regions where the semiconductor chip is mounted.

また、本発明の第１〜第３の半導体装置の製造方法において、前記半導体チップが搭載される領域に異なる種類の接着剤を塗布してもよい。   In the first to third methods for manufacturing a semiconductor device of the present invention, different types of adhesives may be applied to the region where the semiconductor chip is mounted.

また、前記リードフレームを準備する工程におけるリードフレームは、前記ダイパッドが搭載される領域外に撥水膜が形成されていてもよい。   In the lead frame in the step of preparing the lead frame, a water repellent film may be formed outside the region where the die pad is mounted.

（実施の形態１）
本発明の半導体装置における実施の形態１について図面を参照しながら説明する。図１（ａ）は、本実施の形態に係る半導体装置の構成を示す平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線に沿った断面図である。なお、見易さを考慮して、図１（ａ）において封止樹脂１１を透明に描いている。 (Embodiment 1)
Embodiment 1 of the semiconductor device of the present invention will be described with reference to the drawings. FIG. 1A is a plan view showing the configuration of the semiconductor device according to the present embodiment, and FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. For ease of viewing, the sealing resin 11 is drawn transparent in FIG.

リードフレーム１は、ダイパッド２と、リード５と、吊りリード６とを有する。ダイパッド２は、吊りリード６で保持されている。ダイパッド２には、ペースト材１０を介して１つの半導体チップ７が搭載されている。図１（ｂ）に示すように、ダイパッド２における半導体チップ７が搭載された領域（チップ搭載部１３）には、他の領域よりも粗度が高い粗面部１２が形成されている。ここで、粗度は、例えば中心線平均粗さ（Ｒａ：ＪＩＳ Ｂ ０６０１−２００１）により規定することができる。ペースト材１０は、放熱性が考慮された金属粉、例えばＡｇフィラー入りのエポキシ系樹脂、アクリル系樹脂、またはシリコーン系樹脂などであり、放熱性を必要とする場合は、上記金属粉の含有率を高くして用いられる。   The lead frame 1 has a die pad 2, leads 5, and suspension leads 6. The die pad 2 is held by suspension leads 6. One semiconductor chip 7 is mounted on the die pad 2 via a paste material 10. As shown in FIG. 1B, a rough surface portion 12 having a higher roughness than other regions is formed in the region (chip mounting portion 13) where the semiconductor chip 7 is mounted in the die pad 2. Here, the roughness can be defined by, for example, center line average roughness (Ra: JIS B 0601-2001). The paste material 10 is a metal powder in which heat dissipation is considered, for example, an epoxy resin, an acrylic resin, or a silicone resin containing Ag filler, and when the heat dissipation is required, the content of the metal powder Used with a high.

ペースト材１０は、粗度が高い面において、広がりやすく、ペースト材１０の粘度が低いほど広がりやすい。ペースト材１０は、放熱性が高いほど、つまりフィラーの含有率が高いほど粘度が高くなるため、半導体チップの放熱の必要性により異なる粘度のペースト材１０が用いられる。そのため、半導体チップの大きさや、ペースト材１０の粘度により、粗面部１２の面積、形状が決められる。ペースト材１０の粘度および粗面部１２の大きさおよび形状を設定することにより、ペースト材１０の広がりを制御することができる。粗面部１２の大きさおよび形状とペースト材１０の粘度についての詳細は後述する。   The paste material 10 tends to spread on the surface with high roughness, and spreads more easily as the viscosity of the paste material 10 is lower. Since the paste material 10 has a higher viscosity as the heat dissipation property is higher, that is, the filler content is higher, the paste material 10 having a different viscosity is used depending on the necessity of heat dissipation of the semiconductor chip. Therefore, the area and shape of the rough surface portion 12 are determined by the size of the semiconductor chip and the viscosity of the paste material 10. The spread of the paste material 10 can be controlled by setting the viscosity of the paste material 10 and the size and shape of the rough surface portion 12. Details of the size and shape of the rough surface portion 12 and the viscosity of the paste material 10 will be described later.

半導体チップ７には、複数の電極パッド８が形成され、電極パッド８は金（Ａｕ）線やアルミニウム（Ａｌ）線または銅（Ｃｕ）線などの金属細線９を介してリード５に接続されている。リード５は、金属細線９と接続するインナーリード３と、外部の端子と接続するアウターリード４とを有する。半導体チップ７、金属細線９、ダイパッド２、およびインナーリード３は、エポキシ、シリコン、ポリイミド樹脂等の封止樹脂１１により覆われている。   A plurality of electrode pads 8 are formed on the semiconductor chip 7, and the electrode pads 8 are connected to the leads 5 through fine metal wires 9 such as gold (Au) wires, aluminum (Al) wires, or copper (Cu) wires. Yes. The lead 5 has an inner lead 3 connected to the fine metal wire 9 and an outer lead 4 connected to an external terminal. The semiconductor chip 7, the fine metal wire 9, the die pad 2, and the inner lead 3 are covered with a sealing resin 11 such as epoxy, silicon, and polyimide resin.

封止樹脂１１の外側には、インナーリード３に連結されたアウターリード４が半導体装置の４側面から複数突出している。このような形状の半導体装置は、ＱＦＰ（Ｑｕａｄ−Ｆｌａｔ−Ｐａｃｋａｇｅ）と呼ばれている。ここでは、代表的なＱＦＰで説明したが、他の半導体装置、例えばＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ）、ＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ミニモールド、ＤＩＰ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＩＰ（Ｓｉｎｇｌｅ Ｉｎｌｉｎｅ Ｐａｃｋａｇｅ）でも同様の構造を用いることができる。   On the outside of the sealing resin 11, a plurality of outer leads 4 connected to the inner leads 3 protrude from the four side surfaces of the semiconductor device. The semiconductor device having such a shape is called QFP (Quad-Flat-Package). Here, the representative QFP has been described. However, other semiconductor devices such as QFN (Quad Flat Non-Leaded Package), SOP (Small Outline Package), mini mold, DIP (Dual Inline Package), SIP (Single Inline Package). ), A similar structure can be used.

このような構成において、半導体チップ７の大きさや、ペースト材１０の粘度に応じて、粗面部１２の面積、形状を決めることにより、ペースト材１０の広がりを制御することができ、リードフレーム１と封止樹脂１１との接着性が向上する。   In such a configuration, the spread of the paste material 10 can be controlled by determining the area and shape of the rough surface portion 12 according to the size of the semiconductor chip 7 and the viscosity of the paste material 10. Adhesiveness with the sealing resin 11 is improved.

次に、半導体装置の製造方法について図２Ａ〜図２Ｉを参照しながら説明する。まず、図２Ａに示すように、リード、ダイパッドが形成されたリードフレーム１を用意し、粗面部となる領域以外を金型の粗化処理マスク６１でマスクする。つぎに、図２Ｂに示すように、ブラスト法により、リードフレーム１に微小粒子６２を吹き付けて、粗面部１２を形成する。つぎに、図２Ｃに示すように、粗化処理マスク６１を取り除き、リードフレーム１を金型６３にセットし、プレス加工して、ダイパッド２に粗面部１２を形成したリードフレーム１を形成する。   Next, a method for manufacturing a semiconductor device will be described with reference to FIGS. 2A to 2I. First, as shown in FIG. 2A, a lead frame 1 on which leads and die pads are formed is prepared, and a region other than a region to be a rough surface portion is masked with a roughening mask 61 of a mold. Next, as shown in FIG. 2B, fine particles 62 are sprayed onto the lead frame 1 by the blast method to form the rough surface portion 12. Next, as shown in FIG. 2C, the roughening mask 61 is removed, the lead frame 1 is set on the die 63, and press working is performed to form the lead frame 1 in which the rough surface portion 12 is formed on the die pad 2.

つぎに、図２Ｄに示すように、チップ搭載部１３にペースト材１０を塗布する。つぎに、図２Ｅに示すように、ペースト材１０が塗布された粗面部１２上にコレット６５により押圧しながら半導体チップ７を配置して、ペースト材１０を濡れ広がらせる。つぎに、図２Ｆに示すように、ペースト材１０を熱硬化させ、半導体チップ７をダイパッド２に固着させる。つぎに、図２Ｇに示すように、半導体チップ７上面に形成された電極パッド８とリード５とを金属細線９で接続する。   Next, as shown in FIG. 2D, the paste material 10 is applied to the chip mounting portion 13. Next, as shown in FIG. 2E, the semiconductor chip 7 is placed on the rough surface portion 12 to which the paste material 10 is applied while being pressed by the collet 65, and the paste material 10 is wetted and spread. Next, as shown in FIG. 2F, the paste material 10 is thermally cured to fix the semiconductor chip 7 to the die pad 2. Next, as shown in FIG. 2G, the electrode pad 8 formed on the upper surface of the semiconductor chip 7 and the lead 5 are connected by a thin metal wire 9.

つぎに、図２Ｈに示すように、半導体チップ７と、金属細線９と、ダイパッド２と、インナーリード３とを封止樹脂１１で封止する。最後に、図２Ｉに示すように、アウターリード４の形状を整える。以上の工程により、半導体装置が製造される。なお、図２Ｅに示すコレット６５により半導体チップ７をペースト材１０が塗布されたチップ搭載部１３に押圧する際に、ペースト材１０の粘度により押圧する圧力を調整してもよい。   Next, as shown in FIG. 2H, the semiconductor chip 7, the fine metal wire 9, the die pad 2, and the inner lead 3 are sealed with a sealing resin 11. Finally, as shown in FIG. 2I, the shape of the outer lead 4 is adjusted. The semiconductor device is manufactured through the above steps. In addition, when the semiconductor chip 7 is pressed against the chip mounting portion 13 to which the paste material 10 is applied by the collet 65 illustrated in FIG. 2E, the pressing pressure may be adjusted depending on the viscosity of the paste material 10.

次に、ダイパッド２における粗面部１２と、半導体チップ７のチップ搭載部１３との位置関係の態様例について、詳細に説明する。   Next, an example of the positional relationship between the rough surface portion 12 of the die pad 2 and the chip mounting portion 13 of the semiconductor chip 7 will be described in detail.

図３および図４は、本実施の形態に係る半導体装置のダイパッド２の第１の態様例を示す平面図である。図３および図４には、半導体装置のダイパッド２の粗面部１２ａ、１２ｂと、半導体チップ７（図１参照）のチップ搭載部１３との位置関係、粗面パターンが示される。本態様例において、半導体チップ７は比較的放熱性を必要としないものである。そのため、比較的粘度の低いペースト材１０（図１参照）が用いられる。具体的には、ペースト材１０は、チクソ性が比較的低く、粘度が７〜１５Ｐａ・ｓ程度である。   3 and 4 are plan views showing a first example of the die pad 2 of the semiconductor device according to the present embodiment. 3 and 4 show the positional relationship and the rough surface pattern between the rough surface portions 12a and 12b of the die pad 2 of the semiconductor device and the chip mounting portion 13 of the semiconductor chip 7 (see FIG. 1). In this embodiment, the semiconductor chip 7 does not require a relatively high heat dissipation. Therefore, the paste material 10 (see FIG. 1) having a relatively low viscosity is used. Specifically, the paste material 10 has a relatively low thixotropy and a viscosity of about 7 to 15 Pa · s.

図３に示すように、チップ搭載部１３には、ダイパッド２の他の領域（粗度ＲＬのインナーリード３を含む）よりも、面の粗度が高い粗面部１２ａが形成されている。粗面部１２ａは、他の領域より粗度が高いことにより、ペースト材１０が濡れ広がりやすい。粗面部１２ａのサイズは、ペースト材の粘度が低いことから、チップ搭載部１３のサイズより各辺約０．２〜０．４ｍｍ小さい、つまりチップ搭載部１３の縁部には、粗面部が形成されていない。このような粗面部１２ａを形成することにより、ペースト材１０が、半導体チップ搭載時に半導体チップ７の裏面に均等に濡れ広って、しみだしや這い上がりを半導体チップ７の端面から必要以上に発生させないようにすることができる。   As shown in FIG. 3, the chip mounting portion 13 is formed with a rough surface portion 12 a having a higher surface roughness than other regions of the die pad 2 (including the inner leads 3 having a roughness RL). The rough surface portion 12a has a higher degree of roughness than the other regions, so that the paste material 10 is likely to be wet and spread. Since the size of the rough surface portion 12 a is lower than the viscosity of the paste material, each side is about 0.2 to 0.4 mm smaller than the size of the chip mounting portion 13, that is, the rough surface portion is formed at the edge of the chip mounting portion 13. It has not been. By forming such a rough surface portion 12a, the paste material 10 is evenly wetted and spreads on the back surface of the semiconductor chip 7 when the semiconductor chip is mounted, and oozing and scooping occur from the end surface of the semiconductor chip 7 more than necessary. You can avoid it.

ペースト材の粘度が、７Ｐａ・ｓ程度である場合には、図４に示すダイパッド２ｂのように、粗面部１２ｂの領域がチップ搭載部１３の領域と同じ構成（各辺に対して、±０．２ｍｍの範囲内）であっても、上記効果が得られる。   When the viscosity of the paste material is about 7 Pa · s, the area of the rough surface portion 12b is the same as the area of the chip mounting portion 13 (± 0 for each side) as in the die pad 2b shown in FIG. Even within a range of .2 mm, the above effect can be obtained.

図５は、本実施の形態の第２の態様例に係るダイパッド２の構成を示す平面図である。本態様例において、半導体チップ７（図１参照）は、比較的高い放熱性が必要とされるものである。そのため、比較的高い粘度のペースト材１０（図１参照）が用いられる。具体的には、ペースト材１０は、粘度が高く，粘度が約２０〜４０Ｐａ・ｓである。   FIG. 5 is a plan view showing a configuration of the die pad 2 according to the second example of the present embodiment. In this embodiment, the semiconductor chip 7 (see FIG. 1) requires a relatively high heat dissipation. Therefore, the paste material 10 (see FIG. 1) having a relatively high viscosity is used. Specifically, the paste material 10 has a high viscosity and a viscosity of about 20 to 40 Pa · s.

ダイパッド２の粗面部１２ｃの領域は、チップ搭載部１３の領域より広く、チップ搭載部１３の領域全体を含んでいる。つまりチップ搭載部１３の全面およびその周辺にまで粗面部１２Ｃが形成されている。このように形成すると、搭載される半導体チップ７の端面にペースト材１０のフィレットが形成され、フィレットにより半導体チップ７を固定する上で接着強度が確保することができる。ペースト材１０の粘度が約２０〜４０Ｐａ・ｓであれば、這い上がり量、しみだし量を考慮すると、粗面部１２ｃの領域は、半導体チップ端面より０．１〜０．２ｍｍ程度広いことが好ましい。一方、ペースト材１０は、粘度が高いため、濡れ広がり過ぎなることはない。   The area of the rough surface portion 12 c of the die pad 2 is wider than the area of the chip mounting portion 13 and includes the entire area of the chip mounting portion 13. That is, the rough surface portion 12 </ b> C is formed all over and around the chip mounting portion 13. When formed in this manner, a fillet of the paste material 10 is formed on the end face of the semiconductor chip 7 to be mounted, and an adhesive strength can be ensured when the semiconductor chip 7 is fixed by the fillet. If the viscosity of the paste material 10 is about 20 to 40 Pa · s, it is preferable that the area of the rough surface portion 12c is about 0.1 to 0.2 mm wider than the end face of the semiconductor chip in consideration of the amount of scooping and the amount of oozing. . On the other hand, since the paste material 10 has a high viscosity, it does not become too wet and spread.

図６は、本実施の形態の第３の態様例に係るダイパッド２の構成を示す平面図である。ダイパッド２の粗面部１２ｄは、チップ搭載部１３の辺の長さに比べて、特定方向には同じ長さまで形成され、他の方向には辺の長さより短くなるように形成されている。つまり、チップ搭載部の他の方向における縁部には、粗面部が形成されていない。このように形成すると、特定方向には、ペースト材１０（図１参照）が半導体チップ７（図１参照）に這い上がり、半導体チップとダイパッドが強固に接着する。一方、他の方向には、ペースト材１０が半導体チップ７の端部より外側にはしみ出さない。   FIG. 6 is a plan view showing the configuration of the die pad 2 according to the third example of the present embodiment. The rough surface portion 12d of the die pad 2 is formed to have the same length in the specific direction and shorter than the length of the side in the other direction as compared with the length of the side of the chip mounting portion 13. That is, the rough surface portion is not formed at the edge portion in the other direction of the chip mounting portion. When formed in this way, in a specific direction, the paste material 10 (see FIG. 1) climbs up to the semiconductor chip 7 (see FIG. 1), and the semiconductor chip and the die pad are firmly bonded. On the other hand, the paste material 10 does not ooze out beyond the end of the semiconductor chip 7 in the other direction.

図７は、本実施の形態の第４の態様例に係るダイパッド２上の粗面部１２ｅをパターン化した場合を示す平面図である。第４の態様例は、ペースト材１０（図１参照）を一点塗布する場合に有用である。   FIG. 7 is a plan view showing a case where the rough surface portion 12e on the die pad 2 according to the fourth example of the present embodiment is patterned. The fourth example is useful when a single point of the paste material 10 (see FIG. 1) is applied.

従来の半導体装置には以下のような問題がある。半導体チップのチップサイズが大きくなると、半導体チップ搭載時にペースト材を半導体チップの裏面に均等に濡れ広がらせることは容易ではない。特に、チップサイズ３ｍｍ以上のものは、その搭載領域にチップ搭載部の面積に応じた多量のペースト材を塗布し、半導体チップ搭載時に濡れ広がらせている。   Conventional semiconductor devices have the following problems. When the chip size of the semiconductor chip increases, it is not easy to wet the paste material evenly on the back surface of the semiconductor chip when the semiconductor chip is mounted. In particular, when the chip size is 3 mm or more, a large amount of paste material corresponding to the area of the chip mounting portion is applied to the mounting area and spreads when the semiconductor chip is mounted.

チップ搭載後の濡れ広がりは、ペースト材塗布位置、塗布量に左右され、ペースト材１０の濡れ面積、しみだし、および這い上がりのばらつきは、半導体チップのサイズが大きくなると大きくなる傾向にある。塗布方法としては、描画方式やマルチノズルによるペースト材塗布を実施することが多いが、一点塗布によるペースト材の塗布も実施されている。一点塗布によるペースト材供給は、特にペースト材の濡れ広がり性が悪く、塗布位置から同心円状に広がる。そのため、半導体チップのコーナー部に濡れ不良が生じるか、あるいはチップ搭載部の中心に近い辺の中央部においてしみだし量が増加する。   The spread of wetting after chip mounting depends on the position and amount of paste material application, and the variation in wet area, oozing and scooping up of the paste material 10 tends to increase as the size of the semiconductor chip increases. As a coating method, the paste material is often applied by a drawing method or a multi-nozzle, but the paste material is also applied by one-point application. The supply of paste material by single-point application is particularly poor in wettability of the paste material and spreads concentrically from the application position. Therefore, wetting defects occur at the corners of the semiconductor chip, or the amount of oozing increases at the center of the side close to the center of the chip mounting part.

本態様例における粗面部１２ｅは、チップ搭載部１３の中心からチップ搭載部１３の各頂点に向けて形成されている。このように構成すると、半導体チップ７（図１参照）を搭載する際に、ペースト材１０は、塗布位置から同心円状に広がると共に、粗面部１２ｅに沿って優先的にひろがり、濡れ残りが発生しやすいチップ搭載部１３のコーナー部へもペースト材１０が供給される。このため、チップサイズの縦横比率が１．５倍以上の長方形チップを搭載する際に、ペースト材１０を一点塗布しても、チップ搭載部１３のコーナー部へペースト材１０が供給されるとともに、チップ短辺側においてペースト材１０のしみだし、這い上がりを抑制することができ、結果として半導体チップ７の裏面の均等な濡れ広がり性が得られる。   The rough surface portion 12 e in this example is formed from the center of the chip mounting portion 13 toward each vertex of the chip mounting portion 13. With this configuration, when the semiconductor chip 7 (see FIG. 1) is mounted, the paste material 10 spreads concentrically from the application position, and preferentially spreads along the rough surface portion 12e, resulting in residual wetness. The paste material 10 is also supplied to the corner portion of the chip mounting portion 13 which is easy. For this reason, when mounting a rectangular chip having a chip size aspect ratio of 1.5 times or more, even if the paste material 10 is applied at a single point, the paste material 10 is supplied to the corner portion of the chip mounting portion 13, The paste material 10 oozes out and creeps up on the short chip side, and as a result, uniform wetting and spreading of the back surface of the semiconductor chip 7 is obtained.

なお、チップ搭載部１３の中心からチップ搭載部１３の各頂点に向けて形成された粗面部の形状は、半導体チップの形状によって、長さ、向きを変更することができる。したがって、どのようなチップサイズであってもペースト材１０の濡れ性を確保することができる。   Note that the shape of the rough surface portion formed from the center of the chip mounting portion 13 toward each vertex of the chip mounting portion 13 can be changed in length and direction depending on the shape of the semiconductor chip. Therefore, the wettability of the paste material 10 can be ensured regardless of the chip size.

また、図７では、粗面部１２ｅがチップ搭載部１３の中心からチップ搭載部１３の各頂点へ向かうように形成されているが、この構成に限定されない。例えば、さらにチップ搭載部の辺の中心に向けて粗面部が形成されていてもよいし、チップ搭載部の特定の頂点へ中心から粗面部が形成されていてもよい。また、粗面部１２ｅがチップ搭載部１３の中心からチップ搭載部１３の頂点へ向かうにつれて粗面部１２ｅの幅が広くなるように形成してもよい。この構成により、より頂点付近にペースト材１０が供給されるようになる。   In FIG. 7, the rough surface portion 12 e is formed so as to go from the center of the chip mounting portion 13 to each vertex of the chip mounting portion 13, but the configuration is not limited thereto. For example, the rough surface portion may be further formed toward the center of the side of the chip mounting portion, or the rough surface portion may be formed from the center to a specific vertex of the chip mounting portion. Further, the rough surface portion 12e may be formed so that the width of the rough surface portion 12e becomes wider from the center of the chip mounting portion 13 toward the apex of the chip mounting portion 13. With this configuration, the paste material 10 is supplied closer to the apex.

以上のように、本実施の形態に係る半導体装置は、ダイパッド２の半導体チップ搭載部１３に粗面部１２を形成することにより、ペースト材の濡れ広がりを制御することができる。   As described above, the semiconductor device according to the present embodiment can control the wetting and spreading of the paste material by forming the rough surface portion 12 on the semiconductor chip mounting portion 13 of the die pad 2.

（実施の形態２）
本発明の半導体装置における実施の形態２について図面を参照しながら説明する。図８（ａ）は、本実施の形態に係る半導体装置の構成を示す平面図であり、図８（ｂ）は図８（ａ）のＢ−Ｂ’線に沿った断面図である。なお、見易さを考慮して、図８（ａ）において封止樹脂１１を透明に描いている。本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置と同一の構成要素については、同一の符号を付して説明を省略する。 (Embodiment 2)
A second embodiment of the semiconductor device of the present invention will be described with reference to the drawings. FIG. 8A is a plan view showing the configuration of the semiconductor device according to the present embodiment, and FIG. 8B is a cross-sectional view taken along the line BB ′ in FIG. For ease of viewing, the sealing resin 11 is drawn transparent in FIG. In the semiconductor device according to the present embodiment, the same components as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals and description thereof is omitted.

ダイパッド２には、第１半導体チップ２１、第２半導体チップ２２、第３半導体チップ２３がそれぞれ第１ペースト材２４、第２ペースト材２５、第３ペースト材２６を介して搭載されている。また、図８（ｂ）に示すように、ダイパッド２には、第１半導体チップ２１、第２半導体チップ２２、第３半導体チップ２３（図８（ｂ）には図示せず）がそれぞれ搭載される領域（チップ搭載部）と少なくとも一部が重なるように第１粗面部３０、第２粗面部３１、第３粗面部３２（図８（ｂ）では図示せず）が形成されている。なお、ダイパッド２におけるチップ搭載部２７〜２９の大きさ、粗面部３０〜３２の大きさ、ペースト材２４〜２６の粘度については、後述する。なお、チップ搭載部２７〜２９の大きさ、ペースト材２４〜２６の粘度によっては、粗面部３０〜３２を設けない箇所（粗度が粗面部以外の領域におけるダイパッドと同じ）があってもよい。   A first semiconductor chip 21, a second semiconductor chip 22, and a third semiconductor chip 23 are mounted on the die pad 2 via a first paste material 24, a second paste material 25, and a third paste material 26, respectively. Further, as shown in FIG. 8B, the first semiconductor chip 21, the second semiconductor chip 22, and the third semiconductor chip 23 (not shown in FIG. 8B) are mounted on the die pad 2, respectively. A first rough surface portion 30, a second rough surface portion 31, and a third rough surface portion 32 (not shown in FIG. 8B) are formed so as to at least partially overlap the region (chip mounting portion). In addition, the magnitude | size of the chip mounting parts 27-29 in the die pad 2, the magnitude | size of the rough surface parts 30-32, and the viscosity of the paste materials 24-26 are mentioned later. Depending on the size of the chip mounting portions 27 to 29 and the viscosity of the paste materials 24 to 26, there may be a portion where the rough surface portions 30 to 32 are not provided (the roughness is the same as that of the die pad in the region other than the rough surface portion). .

このような構成において、半導体チップ２１〜２３の大きさや、ペースト材２４〜２６の粘度に応じて、粗面部３０〜３２の面積、形状を決めることにより、ペースト材２４〜２６の広がりを制御することができ、リードフレーム１と封止樹脂１１との接着性が向上する。   In such a configuration, the spread of the paste materials 24 to 26 is controlled by determining the areas and shapes of the rough surface portions 30 to 32 according to the size of the semiconductor chips 21 to 23 and the viscosity of the paste materials 24 to 26. Thus, the adhesion between the lead frame 1 and the sealing resin 11 is improved.

次に、本実施の形態における半導体装置の製造方法について図９Ａ〜図９Ｋを参照しながら説明する。まず、図９Ａに示すように、リード、ダイパッドが形成されたリードフレーム１を用意し、粗面部となる領域以外を金型の粗化処理マスク６１でマスクする。つぎに、図９Ｂに示すように、ブラスト法により、リードフレーム１に微小粒子６２を吹き付けて、粗面部３０〜３２（第３粗面部３３は図示せず）を形成する。なお、複数ある粗面部３０〜３２の粗度の異ならせる場合には、対象とする粗面部のみに開口を有する粗化処理マスクを用いて粗面部を形成し、異なる対象の粗面部に対しては、異なる粗化処理マスクを用い、粗面部を形成する。   Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS. 9A to 9K. First, as shown in FIG. 9A, a lead frame 1 on which leads and die pads are formed is prepared, and a region other than a region to be a rough surface portion is masked with a roughening mask 61 of a mold. Next, as shown in FIG. 9B, fine particles 62 are sprayed onto the lead frame 1 by blasting to form rough surface portions 30 to 32 (the third rough surface portion 33 is not shown). When the roughness of the plurality of rough surface portions 30 to 32 is different, a rough surface portion is formed using a roughening mask having an opening only in the target rough surface portion, and the rough surface portions of different targets are formed. Uses a different roughening mask and forms a rough surface portion.

つぎに、図９Ｃに示すように、リードフレーム１を金型６３にセットし、プレス加工する。つぎに、図９Ｄに示すように、第１チップ搭載部２７に第１ペースト材２４をノズル６４により塗布する。つぎに、図９Ｅに示すように、第１ペースト材２４が塗布された第１チップ搭載部２７上に、コレット６５により押圧しながら第１半導体チップ２１を配置して、第１ペースト材２４を濡れ広がらせる。   Next, as shown in FIG. 9C, the lead frame 1 is set in a mold 63 and pressed. Next, as shown in FIG. 9D, the first paste material 24 is applied to the first chip mounting portion 27 by the nozzle 64. Next, as shown in FIG. 9E, the first semiconductor chip 21 is placed on the first chip mounting portion 27 to which the first paste material 24 is applied while being pressed by the collet 65, and the first paste material 24 is Spread wet.

さらに、図９Ｆに示すように、第２チップ搭載部２８に第２ペースト材２５を塗布する。つぎに、図９Ｇに示すように、第２ペースト材２５が塗布された第２チップ搭載部２８上に、コレット６５により押圧しながら第２半導体チップ２２を配置して、第２ペースト材２５を濡れ広がらせる。さらに、図示しないが第３チップ搭載部２９（図８参照）に第３ペースト材２６（図８参照）を塗布する。つぎに、第３ペースト材２６が塗布された第３チップ搭載部２９上に、コレット６５により押圧しながら第３半導体チップ２３（図８参照）を配置して、第３ペースト材２６を濡れ広がらせる。   Further, as shown in FIG. 9F, the second paste material 25 is applied to the second chip mounting portion 28. Next, as shown in FIG. 9G, the second semiconductor chip 22 is placed on the second chip mounting portion 28 to which the second paste material 25 is applied while being pressed by the collet 65, and the second paste material 25 is moved. Spread wet. Further, although not shown, the third paste material 26 (see FIG. 8) is applied to the third chip mounting portion 29 (see FIG. 8). Next, the third semiconductor chip 23 (see FIG. 8) is placed on the third chip mounting portion 29 to which the third paste material 26 has been applied while being pressed by the collet 65, and the third paste material 26 is wetted and spread. Make it.

つぎに、図９Ｈに示すように、ペースト材２４〜２６を熱硬化させ、半導体チップ２１〜２３をダイパッド２に固着させる。つぎに、図９Ｉに示すように、半導体チップ２１〜２３上面に形成された電極パッド８（図８参照）とインナーリード３とを金属細線９で接続する。つぎに、図９Ｊに示すように、半導体チップ２１〜２３と、金属細線９と、ダイパッド２と、インナーリード３とを封止樹脂１１で封止する。最後に、図９Ｋに示すように、アウターリード４の形状を整える。以上の工程により、半導体装置が製造される。   Next, as shown in FIG. 9H, the paste materials 24 to 26 are thermally cured, and the semiconductor chips 21 to 23 are fixed to the die pad 2. Next, as shown in FIG. 9I, the electrode pads 8 (see FIG. 8) formed on the upper surfaces of the semiconductor chips 21 to 23 and the inner leads 3 are connected by the thin metal wires 9. Next, as shown in FIG. 9J, the semiconductor chips 21 to 23, the fine metal wires 9, the die pad 2, and the inner leads 3 are sealed with a sealing resin 11. Finally, as shown in FIG. 9K, the shape of the outer lead 4 is adjusted. The semiconductor device is manufactured through the above steps.

次に、ダイパッド２の粗面部３０〜３２と、チップ搭載部４７〜４９との位置関係の態様例について、詳細に説明する。なお、ペースト材の粘性、粗面部のチップ搭載部からのはみ出し量は、実施の形態１における態様例と同様である。   Next, an example of the positional relationship between the rough surface portions 30 to 32 of the die pad 2 and the chip mounting portions 47 to 49 will be described in detail. The viscosity of the paste material and the amount of protrusion of the rough surface portion from the chip mounting portion are the same as those in the first embodiment.

本実施の形態の第１の態様例に係るダイパッド２において、搭載される半導体チップは２つ（第１半導体チップ、第２半導体チップ）である。第１半導体チップ２１（図８参照）および第２半導体チップ２２はともに、比較的放熱性を必要としないものである。図１０および図１１は、本態様例に係るダイパッド２の構成を示す平面図である。   In the die pad 2 according to the first example of the present embodiment, two semiconductor chips are mounted (first semiconductor chip and second semiconductor chip). Both the first semiconductor chip 21 (see FIG. 8) and the second semiconductor chip 22 do not require relatively high heat dissipation. 10 and 11 are plan views showing the configuration of the die pad 2 according to this embodiment.

第１ペースト材２４（図８参照）、第２ペースト材２５はともに、フィラーの含有量が少ない粘度の低いものである。そのため、第１ペースト材２４、第２ペースト材２５は、それぞれ第１チップ搭載部２７ａ、２７ｂ、第２チップ搭載部内に広がる。   Both the first paste material 24 (see FIG. 8) and the second paste material 25 have a low filler content and a low viscosity. Therefore, the first paste material 24 and the second paste material 25 spread in the first chip mounting portions 27a and 27b and the second chip mounting portion, respectively.

図１０に示すように、第１チップ搭載部２７ａにおいて、第１粗面部３０ａは、第１チップ搭載部２７ａより小さく、第１チップ搭載部２７ａの縁部に第１粗面部３０ａが形成されていない領域がある。したがって、第１チップ搭載部２７ａの縁部では第１ペースト材２４の広がりが阻害されるため、第１ペースト材２４は広がり過ぎない。同様に、第２チップ搭載部２８ａにおいて、第２粗面部３１ａは、第２チップ搭載部２８ａより小さく、第２チップ搭載部２８ａの縁部に第２粗面部３１ａが形成されていない領域がある。したがって、第２チップ搭載部２８ａの縁部では第２ペースト材２５の広がりが阻害されるため、第２ペースト材２５は広がり過ぎない。   As shown in FIG. 10, in the first chip mounting portion 27a, the first rough surface portion 30a is smaller than the first chip mounting portion 27a, and the first rough surface portion 30a is formed at the edge of the first chip mounting portion 27a. There are no areas. Therefore, since the spread of the first paste material 24 is inhibited at the edge of the first chip mounting portion 27a, the first paste material 24 does not spread too much. Similarly, in the second chip mounting portion 28a, the second rough surface portion 31a is smaller than the second chip mounting portion 28a, and there is a region where the second rough surface portion 31a is not formed at the edge of the second chip mounting portion 28a. . Therefore, since the spread of the second paste material 25 is inhibited at the edge of the second chip mounting portion 28a, the second paste material 25 does not spread too much.

図１１は、第１チップ搭載部２７ｂと第１粗面部３０ｂの形成領域が一致し、第２チップ搭載部２８ｂと第２粗面部３１ｂの形成領域が一致している。このような構成において、図１０の構成と同様に、ペースト材２４、２５がチップ搭載部２７ｂ、２８ｂにおいて適切に広がる。   In FIG. 11, the formation regions of the first chip mounting portion 27b and the first rough surface portion 30b coincide, and the formation regions of the second chip mounting portion 28b and the second rough surface portion 31b coincide. In such a configuration, as in the configuration of FIG. 10, the paste materials 24 and 25 are appropriately spread in the chip mounting portions 27b and 28b.

本実施の形態の第２の態様例に係るダイパッド２において、ダイパッドに搭載される半導体チップは２つ（第１半導体チップ２１（図８参照）、第２半導体チップ２２）である。第１半導体チップ２１および第２半導体チップ２２は、比較的放熱の必要性が高いものである。図１２は、第２の態様例のダイパッド２の構成を示す平面図である。第１粗面部３０ｃおよび第２粗面部３１ｃは、それぞれ第１チップ搭載部２７ｃ、第２チップ搭載部２８ｃ全面およびその周辺部に形成されている。第１ペースト材２４（図８参照）、第２ペースト材２５ともに、フィラーの含有量が多い粘度の高いものである。   In the die pad 2 according to the second example of the present embodiment, there are two semiconductor chips (first semiconductor chip 21 (see FIG. 8) and second semiconductor chip 22) mounted on the die pad. The first semiconductor chip 21 and the second semiconductor chip 22 have relatively high necessity for heat dissipation. FIG. 12 is a plan view showing the configuration of the die pad 2 of the second example. The first rough surface portion 30c and the second rough surface portion 31c are formed on the entire surface of the first chip mounting portion 27c and the second chip mounting portion 28c and their peripheral portions, respectively. Both the first paste material 24 (see FIG. 8) and the second paste material 25 have a high viscosity and a high filler content.

第１チップ搭載部２７ｃにおいて、第１ペースト材２４の粘度が高いが、第１粗面部３０ｃが第１チップ搭載部２７ｃより大きく形成されているため、第１チップ搭載部２７ｃ全面に第１ペースト材２４が広がる。一方、第１ペースト材２４の粘度が高いため、第１ペースト材２４は、第１チップ搭載部２７ｃを越えて、広がり過ぎない。同様に、第２チップ搭載部３１ｃにおいて、第２ペースト材２５の粘度が高いが、第２粗面部２８ｃが第２半導体チップ搭載部２８ｃより大きく形成されているため、第２半導体チップ搭載部２８ｃ全面に第２ペースト材２５が広がる。一方、第２ペースト材２５の粘度が高いため、第２ペースト材２５は、第２チップ搭載部２８ｃを越えて広がり過ぎない。   In the first chip mounting portion 27c, the viscosity of the first paste material 24 is high, but since the first rough surface portion 30c is formed larger than the first chip mounting portion 27c, the first paste is applied to the entire surface of the first chip mounting portion 27c. The material 24 spreads. On the other hand, since the viscosity of the first paste material 24 is high, the first paste material 24 does not spread too much beyond the first chip mounting portion 27c. Similarly, in the second chip mounting portion 31c, the viscosity of the second paste material 25 is high, but since the second rough surface portion 28c is formed larger than the second semiconductor chip mounting portion 28c, the second semiconductor chip mounting portion 28c. The second paste material 25 spreads over the entire surface. On the other hand, since the viscosity of the second paste material 25 is high, the second paste material 25 does not extend beyond the second chip mounting portion 28c.

図１３は、本実施の形態の第３の態様例におけるダイパッド２の構成を示す平面図である。本態様例において、ダイパッドに搭載される半導体チップは３つ（第１半導体チップ２１（図８参照）、第２半導体チップ２２、第３半導体チップ２３）である。チップ搭載部２７ｄ〜２９ｄに配置される半導体チップは、第１半導体チップ２１が最も大きく、第２半導体チップ２２および第３半導体チップ２３の大きさは同程度である。また、第３半導体チップ２３は、第１半導体チップ２１および第２半導体チップ２２よりも高い放熱性を必要とする。   FIG. 13 is a plan view showing the configuration of the die pad 2 in the third example of the present embodiment. In this embodiment, there are three semiconductor chips (first semiconductor chip 21 (see FIG. 8), second semiconductor chip 22, and third semiconductor chip 23) mounted on the die pad. Among the semiconductor chips arranged in the chip mounting portions 27d to 29d, the first semiconductor chip 21 is the largest, and the sizes of the second semiconductor chip 22 and the third semiconductor chip 23 are approximately the same. Further, the third semiconductor chip 23 requires higher heat dissipation than the first semiconductor chip 21 and the second semiconductor chip 22.

第１チップ搭載部２７ｄに配置される第１ペースト材２４（図８参照）と、第２チップ搭載部２８に配置される第２ペースト材２５（図８参照）とは、同程度の粘度であり、第３チップ搭載部２９に配置される第３ペースト材２６（図８参照）よりも、放熱性を上げるため、粘度が高い。   The first paste material 24 (see FIG. 8) disposed on the first chip mounting portion 27d and the second paste material 25 (see FIG. 8) disposed on the second chip mounting portion 28 have the same viscosity. In addition, the viscosity is higher than that of the third paste material 26 (see FIG. 8) disposed on the third chip mounting portion 29 in order to increase heat dissipation.

第１チップ搭載部２７ｄは、搭載される半導体チップの大きさに合わせて、第２チップ搭載部２８ｄ、第３チップ搭載部２９ｄよりも面積が大きい。また、第１チップ搭載部２７ｄの全面に第１粗面部３０ｄが形成されている。第１チップ搭載部２７ｄの面積が大きい、つまり、第１半導体チップ２１の面積が大きい場合には、第１ペースト材２４が第１チップ搭載部２７ｄの端部まで広がり難い。   The first chip mounting portion 27d has a larger area than the second chip mounting portion 28d and the third chip mounting portion 29d in accordance with the size of the semiconductor chip to be mounted. The first rough surface portion 30d is formed on the entire surface of the first chip mounting portion 27d. When the area of the first chip mounting portion 27d is large, that is, when the area of the first semiconductor chip 21 is large, the first paste material 24 hardly spreads to the end of the first chip mounting portion 27d.

第１チップ搭載部２７ｄにおいて、第１チップ搭載部２７ｄが大きく、第１ペースト材２４の粘度が高いため、第１ペースト材２４が広がりにくい。しかし、粗面度の高い第１粗面部３０ｄが第１チップ搭載部２７ｄ全面に形成されているために、第１ペースト材２４が第１チップ搭載部２７ｄ全面に広がる。一方、第１チップ搭載部２７ｄの周囲は粗面度が低く、第１ペースト材２４の粘度が高いため、第１ペースト材２４は第１チップ搭載部２７ｄから広がり過ぎない。   In the first chip mounting portion 27d, since the first chip mounting portion 27d is large and the viscosity of the first paste material 24 is high, the first paste material 24 is difficult to spread. However, since the first rough surface portion 30d having a high roughness is formed on the entire surface of the first chip mounting portion 27d, the first paste material 24 spreads on the entire surface of the first chip mounting portion 27d. On the other hand, since the roughness around the first chip mounting portion 27d is low and the viscosity of the first paste material 24 is high, the first paste material 24 does not spread too much from the first chip mounting portion 27d.

第２チップ搭載部２８ｄの内には、第２粗面部３１ｄが形成され、第２チップ搭載部２８ｄの中心と第２粗面部３１ｄの中心が一致している。第２チップ搭載部２８ｄの縁部には、第２粗面部３１ｄが形成されていない。第３チップ搭載部２９ｄは、第２チップ搭載部２８ｄと同じ大きさである。第３チップ搭載部２９ｄには、粗面部が形成されておらず、ダイパッド２の粗面部以外の領域と同一の面粗度である。第１粗面部３０ｄは、第２粗面部３１ｄよりも面粗度が高く、第２粗面部３１ｄは、粗面部以外のダイパッド２より面粗度が高い。   A second rough surface portion 31d is formed in the second chip mounting portion 28d, and the center of the second chip mounting portion 28d and the center of the second rough surface portion 31d coincide. The second rough surface portion 31d is not formed at the edge of the second chip mounting portion 28d. The third chip mounting portion 29d is the same size as the second chip mounting portion 28d. The third chip mounting portion 29d has no rough surface portion, and has the same surface roughness as the region other than the rough surface portion of the die pad 2. The first rough surface portion 30d has a higher surface roughness than the second rough surface portion 31d, and the second rough surface portion 31d has a higher surface roughness than the die pad 2 other than the rough surface portion.

また、第２チップ搭載部２８ｄにおいて、第２ペースト材２５の粘度が高いが、第２粗面部３１ｄが形成され、第２半導体チップ２２が小さいために、第２ペースト材２５が第２チップ搭載部２８ｄ全面に広がる。一方、第２チップ搭載部２８ｄにおいて、第２粗面部３２ｄは、第１粗面部３１ｄより粗面度が低く、第２粗面部３２ｄが第２チップ搭載部２８ｄの縁部には形成されていないため、第２ペースト材２５は広がり過ぎない。   Further, in the second chip mounting portion 28d, the viscosity of the second paste material 25 is high, but since the second rough surface portion 31d is formed and the second semiconductor chip 22 is small, the second paste material 25 is mounted on the second chip. The part 28d extends over the entire surface. On the other hand, in the second chip mounting portion 28d, the second rough surface portion 32d has a lower roughness than the first rough surface portion 31d, and the second rough surface portion 32d is not formed on the edge of the second chip mounting portion 28d. Therefore, the second paste material 25 does not spread too much.

また、第３チップ搭載部２９ｄにおいて、粗面部が設けられていないが、第３半導体チップ２３の面積が小さく、第３ペースト材２６の粘度が低いために、第３ペースト材２６が第３チップ搭載部２９ｄの全面に広がる。一方、第３チップ搭載部２９ｄに粗面部が設けられていないため、第３ペースト材２６は広がり過ぎない。   In the third chip mounting portion 29d, the rough surface portion is not provided. However, since the area of the third semiconductor chip 23 is small and the viscosity of the third paste material 26 is low, the third paste material 26 is the third chip. It spreads over the entire surface of the mounting portion 29d. On the other hand, since the rough surface portion is not provided in the third chip mounting portion 29d, the third paste material 26 does not spread too much.

図１４は、本実施の形態の第４の態様例に係るダイパッド２の構成を示す平面図である。本態様例において、ダイパッド２に搭載される半導体チップは３つ（第１半導体チップ２１（図８参照）、第２半導体チップ２２、第３半導体チップ２３）である。３つの半導体チップは、第１半導体チップ２１が最も大きく、第２半導体チップ２２および第３半導体チップ２３の大きさは同程度である。また、第２半導体チップ２２および第３半導体チップ２３は、第１半導体チップ２１よりも高い放熱性を必要とする。また、第２半導体チップ２２および第３半導体チップ２３は、高い放熱性を得るために、第１半導体チップ２１よりも厚みが薄く、５０μｍ〜１００μｍとなるように形成されている。   FIG. 14 is a plan view showing the configuration of the die pad 2 according to the fourth example of the present embodiment. In this embodiment, there are three semiconductor chips (first semiconductor chip 21 (see FIG. 8), second semiconductor chip 22, and third semiconductor chip 23) mounted on the die pad 2. Among the three semiconductor chips, the first semiconductor chip 21 is the largest, and the sizes of the second semiconductor chip 22 and the third semiconductor chip 23 are approximately the same. In addition, the second semiconductor chip 22 and the third semiconductor chip 23 require higher heat dissipation than the first semiconductor chip 21. The second semiconductor chip 22 and the third semiconductor chip 23 are thinner than the first semiconductor chip 21 and have a thickness of 50 μm to 100 μm in order to obtain high heat dissipation.

第１チップ搭載部２７ｅには、粗面部が形成されていない。第１チップ搭載部２７ｅは面積が大きい、つまり、第１半導体チップ２１の面積が大きいので、第１ペースト材２４が第１チップ搭載部２７ｅの端部まで広がり難い。   A rough surface portion is not formed on the first chip mounting portion 27e. Since the first chip mounting portion 27e has a large area, that is, the area of the first semiconductor chip 21 is large, it is difficult for the first paste material 24 to extend to the end of the first chip mounting portion 27e.

第１チップ搭載部２７ｅには、粗面部が形成されておらず、他のダイパッド２ｅの領域と同一の面粗度である。第２粗面部３１ｅおよび第３粗面部３２ｅは、それぞれ第２チップ搭載部２８ｅ、第３チップ搭載部２９ｅより大きく形成されている。   The first chip mounting portion 27e is not formed with a rough surface portion, and has the same surface roughness as that of the other die pad 2e. The second rough surface portion 31e and the third rough surface portion 32e are formed larger than the second chip mounting portion 28e and the third chip mounting portion 29e, respectively.

第１チップ搭載部２７ｅにおいて、第１半導体チップ搭載部が大きく、粗面部が形成されていないが、第１ペースト材２４の粘度が低い（３〜７Ｐａ・ｓ）ため、第１ペースト材２４が第１チップ搭載部２７ｅの全面に広がる。一方、第１チップ搭載部２７ｅは粗面度が低いため、第１ペースト材２４は広がり過ぎない。   In the first chip mounting portion 27e, the first semiconductor chip mounting portion is large and no rough surface portion is formed. However, since the viscosity of the first paste material 24 is low (3 to 7 Pa · s), the first paste material 24 is It spreads over the entire surface of the first chip mounting portion 27e. On the other hand, since the first chip mounting portion 27e has a low roughness, the first paste material 24 does not spread too much.

また、第２チップ搭載部２８ｅにおいて、第２ペースト材２５の粘度は高いが、粗面度が高く、第２半導体チップ２２が小さいために、第２ペースト材２５は第２チップ搭載部２８ｅの全面に広がる。また、第２粗面部３１ｅは、第２チップ搭載部２８ｅより面積が大きく形成されているため、フィレットが形成され、第２半導体チップ２２が強固にダイパッド２に固定される。一方、第２ペースト材２５の粘度が高いため、第２ペースト材２５は広がり過ぎない。   In the second chip mounting portion 28e, the viscosity of the second paste material 25 is high, but the roughness is high and the second semiconductor chip 22 is small. Spread across the entire surface. Further, since the second rough surface portion 31e is formed to have a larger area than the second chip mounting portion 28e, a fillet is formed, and the second semiconductor chip 22 is firmly fixed to the die pad 2. On the other hand, since the viscosity of the second paste material 25 is high, the second paste material 25 does not spread too much.

同様に、第３チップ搭載部２９ｅにおいて、第３ペースト材２６の粘度は高いが、粗面度が高く、第３半導体チップ２１が小さいために、第３ペースト材２６は第３チップ搭載部２９ｅの全面に広がる。また、第３粗面部３２ｅは、第３チップ搭載部２９ｅより面積が大きく形成されているため、フィレットが形成され、第３半導体チップ２２が強固にダイパッド２に固定される。一方、第３ペースト材２５の粘度が高いため、第２ペースト材２５は広がり過ぎない。   Similarly, in the third chip mounting part 29e, the viscosity of the third paste material 26 is high, but the roughness is high and the third semiconductor chip 21 is small, so that the third paste material 26 is in the third chip mounting part 29e. Spread across the entire surface. Further, since the third rough surface portion 32e is formed to have a larger area than the third chip mounting portion 29e, a fillet is formed, and the third semiconductor chip 22 is firmly fixed to the die pad 2. On the other hand, since the viscosity of the third paste material 25 is high, the second paste material 25 does not spread too much.

ダイパッド２において、第１チップ搭載部２７ｅと、第２チップ搭載部２８ｅおよび第３チップ搭載部２９ｅとの間には、溝部３４が形成されている。第１半導体チップ２１の搭載順番が、第２半導体チップ２２、第３半導体チップ２３を搭載した後である場合には、低粘度の第１ペースト材２４によるしみだしやブリードが、第２半導体チップ２２および第３半導体チップ２３に接触する可能性がある。また、非常に薄いチップ厚（たとえば５０〜１００μｍ厚）で、かつ隣接チップの距離が狭く０．２〜０．５ｍｍ程度しかなければ、第２半導体チップ２２および第３半導体チップ２３のチップ表面に第１ペースト材２４が這い上がるリスクが更に高まる。しかし、溝部３４が形成されることにより、第２ペースト材２５および第３ペースト材２６の広がりが抑えられて、問題が生じない。   In the die pad 2, a groove 34 is formed between the first chip mounting portion 27e and the second chip mounting portion 28e and the third chip mounting portion 29e. When the mounting order of the first semiconductor chip 21 is after the second semiconductor chip 22 and the third semiconductor chip 23 are mounted, the bleeding and bleeding due to the low-viscosity first paste material 24 are caused by the second semiconductor chip. 22 and the third semiconductor chip 23 may come into contact with each other. Further, if the chip thickness is very thin (for example, 50 to 100 μm) and the distance between adjacent chips is narrow and only about 0.2 to 0.5 mm, the chip surfaces of the second semiconductor chip 22 and the third semiconductor chip 23 are formed. The risk that the first paste material 24 scoops up further increases. However, since the groove 34 is formed, the spread of the second paste material 25 and the third paste material 26 is suppressed, and no problem occurs.

なお、この問題を回避のために、放熱性向上とは関係なしに広がりを防止するために、ペースト材の粘度を上げることができる。ペースト材の粘度を上げて、ダイパッド２上面にペースト材が広がらないことを防止するために、第１チップ搭載面２７ｅよりも小さい粗面部を形成した構成にすることで、ペースト材の広がりを制限することができる。さらに、半導体チップ間の隙間が０．３〜０．４ｍｍ程度しかない場合は、このような粗化面を施すだけでなく、溝部を形成したダイパッド２を用いることでこのような問題を更に安定して解消できる。   In order to avoid this problem, the viscosity of the paste material can be increased in order to prevent spreading regardless of the improvement in heat dissipation. In order to prevent the paste material from spreading on the upper surface of the die pad 2 by increasing the viscosity of the paste material, a configuration in which a rough surface portion smaller than the first chip mounting surface 27e is formed to limit the spread of the paste material. can do. Further, when the gap between the semiconductor chips is only about 0.3 to 0.4 mm, such a problem is further stabilized by using the die pad 2 in which the groove portion is formed in addition to the roughening surface. Can be eliminated.

図１５は、本実施の形態の第５の態様例に係るダイパッド２の構成を示す平面図である。本態様例において、ダイパッドに搭載される半導体チップは２つ（第１半導体チップ２１（図８参照）、第２半導体チップ２２）である。第１半導体チップ２１は、第２半導体チップ２２よりも大きい。   FIG. 15 is a plan view showing the configuration of the die pad 2 according to the fifth example of the present embodiment. In this embodiment, there are two semiconductor chips (first semiconductor chip 21 (see FIG. 8) and second semiconductor chip 22) mounted on the die pad. The first semiconductor chip 21 is larger than the second semiconductor chip 22.

第２チップ搭載部２８ｆには、中心から各頂点を結ぶようにパターンされた第２粗面部３１ｆが形成されている。第１チップ搭載部２７ｆには、中心から各頂点および中心から長辺の中点を結ぶようにパターンされた第１粗面部３０ｆが形成されている。   The second chip mounting portion 28f is formed with a second rough surface portion 31f patterned so as to connect each vertex from the center. The first chip mounting portion 27f is formed with a first rough surface portion 30f patterned so as to connect each vertex from the center and a midpoint of the long side from the center.

第１チップ搭載部２７ｆにおいて、第１半導体チップ２１が搭載される際に、第１ペースト材２４ｆは、同心円状に広がるとともに、第１粗面部３０ｆのパターンに沿って、中心から遠いチップ搭載部の頂点および第１チップ搭載部２７ｆの長辺の中点にまで広がる。また、短辺の中点方向へは、中心と頂点を結ぶ粗面部から近いため、第２粗面部３１ｆから第２ペースト材２５が広がることにより、第２ペースト材２５が供給される。   When the first semiconductor chip 21 is mounted in the first chip mounting portion 27f, the first paste material 24f spreads concentrically and is far from the center along the pattern of the first rough surface portion 30f. And the midpoint of the long side of the first chip mounting portion 27f. In addition, since the second paste material 25 spreads from the second rough surface portion 31f because the second paste material 25 spreads from the rough surface portion connecting the center and the apex in the middle point direction of the short side, the second paste material 25 is supplied.

同様に、第２チップ搭載部２８ｆにおいて、第２半導体チップ２２が搭載される際に、第２ペースト材２５ｆは、同心円状に広がるとともに、第２粗面部３１ｆのパターンに沿って、中心から遠いチップ搭載部の頂点にまで広がる。また、粗面部が形成されていない長辺の中点方向へは、中心から近いため、長辺の中点まで第２ペースト材２５が広がる。また、短辺の中点方向へは、中心と頂点を結ぶ粗面部から近いため、第２粗面部３１ｆから第２ペースト材２５が広がることにより、第２ペースト材２５が供給される。   Similarly, when the second semiconductor chip 22 is mounted in the second chip mounting portion 28f, the second paste material 25f spreads concentrically and is far from the center along the pattern of the second rough surface portion 31f. It extends to the top of the chip mounting part. Further, since the second side of the long side where the rough surface portion is not formed is closer to the midpoint of the long side, the second paste material 25 spreads to the midpoint of the long side. In addition, since the second paste material 25 spreads from the second rough surface portion 31f because the second paste material 25 spreads from the rough surface portion connecting the center and the apex in the middle point direction of the short side, the second paste material 25 is supplied.

半導体チップのチップサイズが大きくなると、ペースト材をチップ搭載部に均等に濡れ広がらせることは容易ではない。特に、チップサイズが３ｍｍ以上の半導体チップをダイパッドに搭載させる際には、チップ搭載部に多量のペースト材を塗布し、半導体チップ搭載時にペースト材を濡れ広がらせている。しかし、第１粗面部を中心から各頂点および中心から長辺の中点を結ぶようにパターン形成することにより、第１ペースト材２４をチップ搭載部に均等に濡れ広がらせることができる。なお、中心から短辺方向に粗面部を形成してもよい。   As the chip size of a semiconductor chip increases, it is not easy to spread the paste material evenly on the chip mounting portion. In particular, when a semiconductor chip having a chip size of 3 mm or more is mounted on a die pad, a large amount of paste material is applied to the chip mounting portion, and the paste material is wetted and spread when the semiconductor chip is mounted. However, by patterning the first rough surface portion so as to connect each vertex from the center and the midpoint of the long side from the center, the first paste material 24 can be evenly wetted and spread on the chip mounting portion. In addition, you may form a rough surface part in a short side direction from a center.

図１６は、本実施の形態の第６の態様例に係るダイパッド２の構成を示す平面図である。本態様例において、ダイパッドに搭載される半導体チップは３つ（第１半導体チップ２１（図８参照）、第２半導体チップ２２、第３半導体チップ２３）である。第１半導体チップ２１は、第２半導体チップ２２および第３半導体チップ２３よりも大きい。第２半導体チップ２２と第３半導体チップ２３は、同程度の大きさである。また、第３半導体チップは２３、第２半導体チップ２２よりも高い放熱性を必要としている。   FIG. 16 is a plan view showing the configuration of the die pad 2 according to the sixth example of the present embodiment. In this embodiment, there are three semiconductor chips (first semiconductor chip 21 (see FIG. 8), second semiconductor chip 22, and third semiconductor chip 23) mounted on the die pad. The first semiconductor chip 21 is larger than the second semiconductor chip 22 and the third semiconductor chip 23. The second semiconductor chip 22 and the third semiconductor chip 23 have the same size. In addition, the third semiconductor chip needs higher heat dissipation than the second semiconductor chip 23 and the second semiconductor chip 22.

第１チップ搭載部２７ｇには、中心から各頂点を結ぶようにパターンされた第１粗面部３０ｇが形成されている。第２チップ搭載部２８ｇには、粗面部が形成されていない。第３チップ搭載部２９ｇには、中心から各頂点を結ぶようにパターンされた第３粗面部３２ｇが形成されている。   The first chip mounting portion 27g is formed with a first rough surface portion 30g patterned so as to connect each vertex from the center. A rough surface portion is not formed on the second chip mounting portion 28g. The third chip mounting portion 29g is formed with a third rough surface portion 32g patterned so as to connect each vertex from the center.

第１チップ搭載部２７ｇにおいて、第１半導体チップ２１が搭載される際に、第１ペースト材２４は、同心円状に広がるとともに、第１粗面部３１ｇのパターンに沿って濡れ広がり、チップ搭載部の中心から頂点にまで広がる。また、第１チップ搭載部２７ｇの周辺には、粗面部が形成されていないため、第１ペースト材２４ｇは、第１チップ搭載部２７ｇから広がり過ぎない。   When the first semiconductor chip 21 is mounted on the first chip mounting portion 27g, the first paste material 24 spreads concentrically and wets along the pattern of the first rough surface portion 31g. Spread from the center to the top. In addition, since the rough surface portion is not formed around the first chip mounting portion 27g, the first paste material 24g does not spread too much from the first chip mounting portion 27g.

第２チップ搭載部２８ｇにおいて、第２半導体チップ２２は、高い放熱性を必要としないため、第２ペースト材２５の粘度は低い。そのため、第２ペースト材２５ｇは、粗面部が無くても広がる。しかし、粗面部が形成されていないので、第２チップ搭載部２８ｇより広がり過ぎない。   In the second chip mounting portion 28g, since the second semiconductor chip 22 does not require high heat dissipation, the viscosity of the second paste material 25 is low. Therefore, the second paste material 25g spreads even without a rough surface portion. However, since the rough surface portion is not formed, it does not spread more than the second chip mounting portion 28g.

第３チップ搭載部２９ｇにおいて、第１チップ搭載部２７ｇと同様に、第３ペースト材２６が第３粗面部３２ｇに沿って第３チップ搭載部２９ｇの中心から頂点にまで広がる。また、第３チップ搭載部２９ｇの周辺には、粗面部が形成されていないため、第３ペースト材２６は、第３チップ搭載部２９ｇから広がり過ぎない。   In the third chip mounting portion 29g, like the first chip mounting portion 27g, the third paste material 26 spreads from the center of the third chip mounting portion 29g to the apex along the third rough surface portion 32g. Further, since the rough surface portion is not formed around the third chip mounting portion 29g, the third paste material 26 does not spread too much from the third chip mounting portion 29g.

（実施の形態３）
本発明の半導体装置における実施の形態３について、図面を参照しながら説明する。図１７（ａ）は、本実施の形態に係る半導体装置の構成を示す平面図であり、図１７（ｂ）は図１７（ａ）のＣ−Ｃ’線に沿った断面図である。なお、見易さを考慮して、平面図において封止樹脂１１を透明に描いている。本実施の形態に係る半導体装置において、実施の形態１に係る半導体装置と同一の構成要素については、同一の符号を付して説明を省略する。 (Embodiment 3)
A third embodiment of the semiconductor device of the present invention will be described with reference to the drawings. FIG. 17A is a plan view showing the configuration of the semiconductor device according to the present embodiment, and FIG. 17B is a cross-sectional view taken along the line CC ′ of FIG. In view of ease of viewing, the sealing resin 11 is drawn transparently in the plan view. In the semiconductor device according to the present embodiment, the same components as those of the semiconductor device according to the first embodiment are denoted by the same reference numerals and description thereof is omitted.

本実施の形態に係る半導体装置には、第１ダイパッド５３および第２ダイパッド５４の２つのダイパッドが形成されている。第１ダイパッド５３には、第１ペースト材４４を介して、第１半導体チップ４１が搭載されている。第２ダイパッド５４には、第２ペースト材４５を介して第２半導体チップ４２が搭載され、かつ第３ペースト材４６を介して第３半導体チップ４３が搭載されている。   In the semiconductor device according to the present embodiment, two die pads, a first die pad 53 and a second die pad 54, are formed. The first semiconductor chip 41 is mounted on the first die pad 53 via the first paste material 44. A second semiconductor chip 42 is mounted on the second die pad 54 via a second paste material 45, and a third semiconductor chip 43 is mounted via a third paste material 46.

また、図１７（ｂ）に示すように、第１ダイパッド５３における第１半導体チップ４１が搭載された領域（第１チップ搭載領域４７）に第１粗面部５０が形成されている。また、第２ダイパッド５４における第２半導体チップ４２が搭載された領域（第２チップ搭載領域４８）には、第２粗面部５１が形成されている。また、図示しないが第２ダイパッド５４における第３半導体チップ４２が搭載された領域（第３チップ搭載領域４９）には、第３粗面部５２が形成されている。   In addition, as shown in FIG. 17B, the first rough surface portion 50 is formed in the region (first chip mounting region 47) where the first semiconductor chip 41 is mounted in the first die pad 53. Further, a second rough surface portion 51 is formed in a region (second chip mounting region 48) where the second semiconductor chip 42 is mounted in the second die pad 54. Although not shown, a third rough surface portion 52 is formed in the second die pad 54 in the region where the third semiconductor chip 42 is mounted (third chip mounting region 49).

なお、第１粗面部５０、第２粗面部５１、第３粗面部５２は、チップ搭載部の大きさより大きくても、小さくてもよい。また、ペースト材の粘度により、不要であれば粗面部が設けられない箇所があってもよい。   The first rough surface portion 50, the second rough surface portion 51, and the third rough surface portion 52 may be larger or smaller than the size of the chip mounting portion. Further, depending on the viscosity of the paste material, there may be a portion where the rough surface portion is not provided if unnecessary.

第１半導体チップ４１、第２半導体チップ４２、第３半導体チップ４３には、それぞれ複数の電極パッド８が形成されている。電極パッド８は、金属細線９を介してインナーリード３に接続されている。   A plurality of electrode pads 8 are formed on each of the first semiconductor chip 41, the second semiconductor chip 42, and the third semiconductor chip 43. The electrode pad 8 is connected to the inner lead 3 through a thin metal wire 9.

このような構成において、半導体チップ２１〜２３の大きさや、ペースト材２４〜２６の粘度に応じて、粗面部３０〜３２の面積、形状を決めることにより、ペースト材２４〜２６の広がりを制御することができ、リードフレーム１と封止樹脂１１との接着性が向上する。   In such a configuration, the spread of the paste materials 24 to 26 is controlled by determining the areas and shapes of the rough surface portions 30 to 32 according to the size of the semiconductor chips 21 to 23 and the viscosity of the paste materials 24 to 26. Thus, the adhesion between the lead frame 1 and the sealing resin 11 is improved.

次に、ダイパッドの粗面部５１〜５３と、チップ搭載部４７〜４９との位置関係の態様例について、詳細に説明する。なお、ペースト材の粘性、粗面部のチップ搭載部からのはみ出し量は、実施の形態１における態様例と同様である。   Next, an example of the positional relationship between the rough surface portions 51 to 53 of the die pad and the chip mounting portions 47 to 49 will be described in detail. The viscosity of the paste material and the amount of protrusion of the rough surface portion from the chip mounting portion are the same as those in the first embodiment.

図１８は、本実施の形態の第１の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例において、３つの半導体チップは、第１半導体チップ４１（図１７参照）が最も大きく、第２半導体チップ４２が最も小さい。第１半導体チップ４１、第２半導体チップ４２および第３半導体チップ４３は、比較的放熱性を必要としないものである。   FIG. 18 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the first example of the present embodiment. In the present embodiment example, among the three semiconductor chips, the first semiconductor chip 41 (see FIG. 17) is the largest, and the second semiconductor chip 42 is the smallest. The first semiconductor chip 41, the second semiconductor chip 42, and the third semiconductor chip 43 do not require relatively high heat dissipation.

第１チップ搭載部４７ａの内側には第１粗面部５０ａが形成され、第３チップ搭載部４９ａの内側には第３粗面部５２ａが形成されている。第２チップ搭載部４８ａには、粗面部が形成されていない。第１半導体チップ４１、第２半導体チップ４２および第３半導体チップ４３が比較的放熱性を必要としないため、第１ペースト材４４、第２ペースト材４５および第３ペースト材４６は、粘性が低い。そのため、粗面部がチップ搭載領域より小さくても（無くても）、ペースト材が十分に広がることができる。一方、第１チップ搭載部４７ａ、第２チップ搭載部４８ａおよび第３チップ搭載部４９ａの縁部は、粗面部が形成されていないため、第１ペースト材４４、第２ペースト材４５および第３ペースト材４６は、広がり過ぎることはない。   A first rough surface portion 50a is formed inside the first chip mounting portion 47a, and a third rough surface portion 52a is formed inside the third chip mounting portion 49a. The rough surface portion is not formed on the second chip mounting portion 48a. Since the first semiconductor chip 41, the second semiconductor chip 42, and the third semiconductor chip 43 do not require relatively high heat dissipation, the first paste material 44, the second paste material 45, and the third paste material 46 have low viscosity. . Therefore, even if the rough surface portion is smaller (or absent) than the chip mounting region, the paste material can be sufficiently spread. On the other hand, the edge portions of the first chip mounting portion 47a, the second chip mounting portion 48a, and the third chip mounting portion 49a are not formed with rough surface portions, so that the first paste material 44, the second paste material 45 and the third chip mounting portion 49a are not formed. The paste material 46 does not spread too much.

図１９は、本実施の形態の第２の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例において、３つの半導体チップは、第１半導体チップ４１（図１７参照）が最も大きく、第２半導体チップ４２が最も小さい。第１半導体チップ４１、第２半導体チップ４２および第３半導体チップ４３は、比較的放熱性を必要としないものである。   FIG. 19 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the second example of the present embodiment. In the present embodiment example, among the three semiconductor chips, the first semiconductor chip 41 (see FIG. 17) is the largest, and the second semiconductor chip 42 is the smallest. The first semiconductor chip 41, the second semiconductor chip 42, and the third semiconductor chip 43 do not require relatively high heat dissipation.

第１チップ搭載部４７ｂの全面に第１粗面部５０ｂが形成されている。第２チップ搭載部４８ｂの全面に第２粗面部５１ｂが形成されている。また、第３チップ搭載部４９ｂの全面に第３粗面部５２ｂが形成されている。   A first rough surface portion 50b is formed on the entire surface of the first chip mounting portion 47b. A second rough surface portion 51b is formed on the entire surface of the second chip mounting portion 48b. A third rough surface portion 52b is formed on the entire surface of the third chip mounting portion 49b.

第１半導体チップ４１、第２半導体チップ４２および第３半導体チップ４３が比較的放熱性を必要としないため、第１ペースト材４４、第２ペースト材４５および第３ペースト材４６は、粘性が低い。さらに、粗面部５０ｂ〜５２ｂがチップ搭載部４７ｂ〜４９ｂの全面に形成されているので、ペースト材４１〜４３が十分に広がることができる。一方、第１チップ搭載部４７ｂ、第２チップ搭載部４８ｂおよび第３チップ搭載部４９ｂにおいて、それぞれの辺の外側には、粗面部が形成されていないので、第１ペースト材４４、第２ペースト材４５および第３ペースト材４６は、それぞれ広がり過ぎない。   Since the first semiconductor chip 41, the second semiconductor chip 42, and the third semiconductor chip 43 do not require relatively high heat dissipation, the first paste material 44, the second paste material 45, and the third paste material 46 have low viscosity. . Furthermore, since the rough surface portions 50b to 52b are formed on the entire surface of the chip mounting portions 47b to 49b, the paste materials 41 to 43 can sufficiently spread. On the other hand, in the first chip mounting portion 47b, the second chip mounting portion 48b, and the third chip mounting portion 49b, no rough surface portion is formed outside each side, so the first paste material 44, the second paste The material 45 and the third paste material 46 do not spread too much.

図２０は、本実施の形態の第３の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例において、チップ搭載部に配置される半導体チップは、第１半導体チップ４１（図１７参照）が最も大きく、第２半導体チップ４２が最も小さい。第１半導体チップ４１、第３半導体チップ４３は比較的放熱性を必要とするものであり、第２半導体チップ４２は比較的放熱性を必要としないものである。   FIG. 20 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the third mode example of the present embodiment. In this example, the first semiconductor chip 41 (see FIG. 17) is the largest and the second semiconductor chip 42 is the smallest semiconductor chip disposed in the chip mounting portion. The first semiconductor chip 41 and the third semiconductor chip 43 require relatively heat dissipation, and the second semiconductor chip 42 does not require relatively heat dissipation.

第１チップ搭載部４７の全面およびその周辺部に第１粗面部５０ｃが形成されている。第２チップ搭載部４８ｃには、粗面部が形成されていない。また、第３チップ搭載部４９ｃの全面およびその周辺部に第３粗面部５２ｃが形成されている。   A first rough surface portion 50c is formed on the entire surface of the first chip mounting portion 47 and its peripheral portion. The rough surface portion is not formed on the second chip mounting portion 48c. Further, a third rough surface portion 52c is formed on the entire surface of the third chip mounting portion 49c and its peripheral portion.

第１粗面部５０ｃが第１チップ搭載部４７ｃの全面および周辺部に形成されているため、第１ペースト材４４が第１チップ搭載部４７ｃに広がりやすい。同様に、第３粗面部５２ｃが第３チップ搭載部４９ｃの全面および周辺部に形成されているため、第３ペースト材４６が第１チップ搭載部４７ｃに広がりやすい。第１半導体チップ４１および第３半導体チップ４３が比較的放熱性を必要とするため、第１ペースト材４４および第３ペースト材４６は、粘性が高い。そのため、粗面部がチップ搭載領域より広くても、ペースト材が十分に広がり過ぎることはない。   Since the first rough surface portion 50c is formed on the entire surface and the peripheral portion of the first chip mounting portion 47c, the first paste material 44 tends to spread over the first chip mounting portion 47c. Similarly, since the third rough surface portion 52c is formed on the entire surface and the peripheral portion of the third chip mounting portion 49c, the third paste material 46 tends to spread to the first chip mounting portion 47c. Since the first semiconductor chip 41 and the third semiconductor chip 43 require a relatively high heat dissipation property, the first paste material 44 and the third paste material 46 are highly viscous. Therefore, even if the rough surface portion is wider than the chip mounting region, the paste material does not spread sufficiently.

一方、第２半導体チップ４２は比較的放熱性が必要でないため、第２ペースト材４５は粘性が低い。そのため、粗面部が形成されていなくても、第２ペースト材４５が十分に広がる。しかし、第２チップ搭載部４８ｃには粗面部が形成されていないので、第２ペースト材４５は第２チップ搭載部４８ｃから広がり過ぎない。   On the other hand, since the second semiconductor chip 42 does not need a relatively high heat dissipation property, the second paste material 45 has a low viscosity. Therefore, even if the rough surface portion is not formed, the second paste material 45 is sufficiently spread. However, since the rough surface portion is not formed on the second chip mounting portion 48c, the second paste material 45 does not spread too much from the second chip mounting portion 48c.

図２１は、本実施の形態の第４の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例に係る半導体装置は、第１粗面部５０ｄと第３粗面部５２ｄの構成が異なる以外は、第３の態様例の半導体装置に係るリードフレーム１と同様である。第１粗面部５０ｄは、第１チップ搭載部４７ｃの辺の長さに比べて、特定方向における品の長さが長く、他の方向には辺の長さが短くなるように形成されている。つまり、第１チップ搭載部４７ｃの他の方向における辺の内側には、第１粗面部５０ｄが形成されていない。   FIG. 21 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the fourth example of the present embodiment. The semiconductor device according to this embodiment is the same as the lead frame 1 according to the semiconductor device of the third embodiment, except that the configurations of the first rough surface portion 50d and the third rough surface portion 52d are different. The first rough surface portion 50d is formed so that the length of the product in a specific direction is longer than the length of the side of the first chip mounting portion 47c and the length of the side is shorter in the other direction. . That is, the first rough surface portion 50d is not formed inside the side in the other direction of the first chip mounting portion 47c.

同様に、第３粗面部５２ｄは、第３チップ搭載部４９ｃの辺の長さに比べて、特定方向における辺の長さが長く、他の方向における辺の長さが短くなるように形成されている。このように構成することにより、ペースト材を特定方向には、広げやすく、特定方向に垂直な方向に広げにくくすることができる。   Similarly, the third rough surface portion 52d is formed so that the length of the side in the specific direction is longer and the length of the side in the other direction is shorter than the length of the side of the third chip mounting portion 49c. ing. By configuring in this way, the paste material can be easily spread in a specific direction and difficult to spread in a direction perpendicular to the specific direction.

図２２は、本実施の形態の第５の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例における半導体装置は、第２ダイパッド５４に第２半導体チップ４２（図１７参照）が形成され、第３半導体チップ４３が搭載されていない構成である。第１半導体チップ４１は、第２半導体チップ４２よりもサイズが大きい。   FIG. 22 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the fifth example of the present embodiment. The semiconductor device according to this embodiment has a configuration in which the second semiconductor chip 42 (see FIG. 17) is formed on the second die pad 54 and the third semiconductor chip 43 is not mounted. The first semiconductor chip 41 is larger in size than the second semiconductor chip 42.

第１チップ搭載部４７ｅには、中心から各頂点を結ぶようにパターンされた第１粗面部５０ｅが形成されている。同様に、第２チップ搭載部４８ｅには、中心から各頂点を結ぶようにパターンされた第２粗面部５１ｅが形成されている。   The first chip mounting portion 47e is formed with a first rough surface portion 50e patterned so as to connect each vertex from the center. Similarly, the second chip mounting portion 48e is formed with a second rough surface portion 51e patterned so as to connect each vertex from the center.

第１チップ搭載部４７ｅにおいて、第１半導体チップ４１が搭載される際に、第１ペースト材４４は、同心円状に広がるとともに、第１粗面部５０ｅのパターンに沿って、中心から遠いチップ搭載部の頂点にまで広がる。また、第１チップ搭載部４７ｅの周辺には、粗面部が形成されていないため、第１ペースト材４４は、第１チップ搭載部４７ｅから広がり過ぎない。第２チップ搭載部４８ｅにおいて、第２ペースト材４５は、第１チップ搭載部４７ｅと同様に、同心円状に広がるとともに、第２粗面部５１ｅに沿って中心から遠い第２チップ搭載部４８ｅの頂点にまで広がる。また、第２チップ搭載部４８ｅの周辺には、粗面部が形成されていないため、第２ペースト材４５は、第２チップ搭載部４８ｅから広がり過ぎない。   When the first semiconductor chip 41 is mounted on the first chip mounting portion 47e, the first paste material 44 spreads concentrically and is far from the center along the pattern of the first rough surface portion 50e. It spreads to the top. Further, since the rough surface portion is not formed around the first chip mounting portion 47e, the first paste material 44 does not spread too much from the first chip mounting portion 47e. In the second chip mounting portion 48e, the second paste material 45 spreads concentrically like the first chip mounting portion 47e, and is apex of the second chip mounting portion 48e far from the center along the second rough surface portion 51e. Spread to. Further, since the rough surface portion is not formed around the second chip mounting portion 48e, the second paste material 45 does not spread from the second chip mounting portion 48e too much.

図２３は、本実施の形態の第６の態様例に係る半導体装置のリードフレーム１の構成を示す平面図である。本態様例において、第１半導体チップ４１（図１７参照）が第２半導体チップ４２および第３半導体チップ４３よりも大きく、第２半導体チップ４２と第３半導体チップ４３は同程度の大きさである。   FIG. 23 is a plan view showing the configuration of the lead frame 1 of the semiconductor device according to the sixth example of the present embodiment. In this example, the first semiconductor chip 41 (see FIG. 17) is larger than the second semiconductor chip 42 and the third semiconductor chip 43, and the second semiconductor chip 42 and the third semiconductor chip 43 are of the same size. .

第１チップ搭載部４７ｆには、中心から各頂点を結ぶようにパターンされた第１粗面部５０ｆが形成されている。第２チップ搭載部４８ｆおよび第３チップ搭載部４９ｆには、粗面部が形成されていない。   The first chip mounting portion 47f is formed with a first rough surface portion 50f patterned so as to connect each vertex from the center. A rough surface portion is not formed on the second chip mounting portion 48f and the third chip mounting portion 49f.

第１チップ搭載部４７ｆにおいて、第１半導体チップが搭載される際に、第１ペースト材４４は、第１粗面部４４のパターンに沿って、中心から遠い第１チップ搭載部４７ｆの頂点にまで広がる。また、第１チップ搭載部４７ｆの周辺には、粗面部が形成されていないため、第１ペースト材４４は、第１チップ搭載部４７ｆから広がり過ぎない。また、第２チップ搭載部４８ｆおよび第３チップ搭載部４９ｆにおいて、粗面部が形成されていないが、チップ搭載部４８ｆ、４９ｆの面積が小さいので、ペースト材４５、４６がチップ搭載部４８ｆ、４９ｆの全面に広がる。しかし、粗面部が形成されていないので、チップ搭載部４８ｆ、４９ｆから広がり過ぎない。   When the first semiconductor chip is mounted on the first chip mounting portion 47 f, the first paste material 44 extends to the apex of the first chip mounting portion 47 f far from the center along the pattern of the first rough surface portion 44. spread. In addition, since the rough surface portion is not formed around the first chip mounting portion 47f, the first paste material 44 does not spread too much from the first chip mounting portion 47f. Further, in the second chip mounting portion 48f and the third chip mounting portion 49f, the rough surface portion is not formed, but since the area of the chip mounting portions 48f and 49f is small, the paste materials 45 and 46 become the chip mounting portions 48f and 49f. Spread across the entire surface. However, since the rough surface portion is not formed, the chip mounting portions 48f and 49f do not extend too much.

以上のように本実施の形態１〜３に係る半導体装置は、ペースト材のしみだし、ブリード、這い上がりを抑制することができ、ペースト材の濡れ性改善が期待できる。その結果、リードフレームと封止樹脂との接着性が向上して、信頼性の高い半導体装置となる。   As described above, the semiconductor devices according to the first to third embodiments can suppress oozing, bleeding, and creeping up of the paste material, and can be expected to improve the wettability of the paste material. As a result, the adhesion between the lead frame and the sealing resin is improved, and a highly reliable semiconductor device is obtained.

また、ダイパッドの粗面部以外の領域の面粗度をインナーリードの面粗度より低く形成してもよい。   Further, the surface roughness of the region other than the rough surface portion of the die pad may be formed lower than the surface roughness of the inner lead.

実施の形態２および３に係る半導体装置は、実施の形態１の半導体装置と同様ＱＦＰである。もちろんＱＦＮ、ＳＯＰ、ミニモールド、ＤＩＰ、ＳＩＰなどでも同様の構造を形成できる。   The semiconductor device according to the second and third embodiments is a QFP similar to the semiconductor device according to the first embodiment. Of course, a similar structure can be formed by QFN, SOP, mini mold, DIP, SIP, or the like.

また、リードフレームの構成は、各態様例に限定されず、粗面部の数、大きさ、半導体チップの数、大きさ、ペースト材の粘度などにより適宜設定することができる。   Further, the configuration of the lead frame is not limited to each embodiment, and can be appropriately set depending on the number and size of the rough surface portions, the number and size of the semiconductor chips, the viscosity of the paste material, and the like.

また、実施の形態１〜３に係る半導体装置において、粗面部の周辺あるいはチップ搭載部の周辺のダイパッド上に撥水膜を形成してもよい。撥水膜を形成することにより、ペースト材の広がりを抑制することができる。図２４Ａおよび図２４Ｂは、撥水膜の形成工程を示す断面図である。実施の形態１における図２Ｂに示す半導体装置の製造工程の後、あるいは、実施の形態２における図９Ｂに示す半導体装置の製造工程後に、撥水膜の形成工程を行う。   In the semiconductor device according to the first to third embodiments, a water repellent film may be formed on the die pad around the rough surface portion or around the chip mounting portion. By forming the water repellent film, the spread of the paste material can be suppressed. 24A and 24B are cross-sectional views showing a water-repellent film forming step. After the manufacturing process of the semiconductor device shown in FIG. 2B in the first embodiment or after the manufacturing process of the semiconductor device shown in FIG. 9B in the second embodiment, a water repellent film forming process is performed.

図２４Ａに示すように、リードフレーム１の撥水膜を形成しない領域を金型である撥水膜形成マスク６６によりマスクする。つぎに、図２４Ｂに示すように、リードフレーム１に撥水材を噴き付ける。このように撥水膜を形成することにより、ペースト材の広がりを制御することができる。   As shown in FIG. 24A, the region of the lead frame 1 where the water repellent film is not formed is masked with a water repellent film forming mask 66 which is a mold. Next, as shown in FIG. 24B, a water repellent material is sprayed onto the lead frame 1. By forming the water repellent film in this way, the spread of the paste material can be controlled.

本発明の半導体装置は、リードフレームと封止樹脂との接着性が高く、ＱＦＰなどのパッケージされた半導体装置として利用可能である。   The semiconductor device of the present invention has high adhesiveness between the lead frame and the sealing resin, and can be used as a packaged semiconductor device such as QFP.

本発明の実施の形態１に係る半導体装置の構成を示す図The figure which shows the structure of the semiconductor device which concerns on Embodiment 1 of this invention. 同上半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of a semiconductor device same as the above 図２Ａのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 2A 図２Ｂのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 2B 図２Ｃのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 2C 図２Ｄのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 2D 図２Ｅのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 2E 図２Ｆのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 2F 図２Ｇのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 2G 図２Ｈのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 2H 同上半導体装置の第１の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 1st example of a semiconductor device same as the above. 同上半導体装置の第１の態様例に係るダイパッドの変形例の構成を示す平面図The top view which shows the structure of the modification of the die pad which concerns on the 1st example of an aspect of a semiconductor device same as the above. 同上半導体装置の第２の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 2nd example of a semiconductor device same as the above. 同上半導体装置の第３の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 3rd example of a semiconductor device same as the above. 同上半導体装置の第４の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the example of 4th aspect of a semiconductor device same as the above. 本発明の実施の形態２に係る半導体装置の構成を示す図The figure which shows the structure of the semiconductor device which concerns on Embodiment 2 of this invention. 同上半導体装置の製造工程を示す断面図Sectional drawing which shows the manufacturing process of a semiconductor device same as the above 図９Ａのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 9A 図９Ｂのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 9B 図９Ｃのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 9C 図９Ｄのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 9D 図９Ｅのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 9E. 図９Ｆのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 9F 図９Ｇのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 9G 図９Ｈのつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 9H 図９Ｊのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 図９Ｋのつぎの工程を示す断面図Sectional drawing which shows the process following FIG. 9K 同上半導体装置の第１の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 1st example of a semiconductor device same as the above. 同上半導体装置の第１の態様例に係るダイパッドの変形例の構成を示す平面図The top view which shows the structure of the modification of the die pad which concerns on the 1st example of an aspect of a semiconductor device same as the above. 同上半導体装置の第２の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 2nd example of a semiconductor device same as the above. 同上半導体装置の第３の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 3rd example of a semiconductor device same as the above. 同上半導体装置の第４の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 4th example of a semiconductor device same as the above. 同上半導体装置の第５の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 5th example of a semiconductor device same as the above. 同上半導体装置の第６の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 6th example of a semiconductor device same as the above. 本発明の実施の形態３に係る半導体装置の構成を示す図The figure which shows the structure of the semiconductor device which concerns on Embodiment 3 of this invention. 同上半導体装置の第１の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 1st example of a semiconductor device same as the above. 同上半導体装置の第２の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 2nd example of a semiconductor device same as the above. 同上半導体装置の第３の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 3rd example of a semiconductor device same as the above. 同上半導体装置の第４の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the example of 4th aspect of a semiconductor device same as the above. 同上半導体装置の第５の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 5th example of a semiconductor device same as the above. 同上半導体装置の第６の態様例に係るダイパッドの構成を示す平面図The top view which shows the structure of the die pad which concerns on the 6th example of a semiconductor device same as the above. 本発明の実施の形態１〜３における半導体装置に撥水加工する工程を示す断面図Sectional drawing which shows the process of water-repellent processing to the semiconductor device in Embodiment 1-3 of this invention 図２４のつぎの工程を示す断面図Sectional drawing which shows the next process of FIG. 従来の半導体装置の構成を示す図The figure which shows the structure of the conventional semiconductor device

符号の説明Explanation of symbols

１ リードフレーム
２ ダイパッド
３ インナーリード
４ アウターリード
５ リード
６ 吊りリード
７ 半導体チップ
８ 電極パッド
９ 金属細線
１０ ペースト材
１１ 封止樹脂
１２、１２ａ〜１２ｅ 粗面部
１３ チップ搭載部
２１、４１ 第１半導体チップ
２２、４２ 第２半導体チップ
２３、４３ 第３半導体チップ
２４、４４ 第１ペースト材
２５、４５ 第２ペースト材
２６、４６ 第３ペースト材
２７、２７ａ〜２７ｇ、４７、４７ａ〜４７ｃ、４７ｅ、４７ｆ 第１チップ搭載部
２８、２８ａ〜２８ｇ、４８、４８ａ〜４８ｃ、４８ｅ、４８ｆ 第２チップ搭載部
２９、２９ｄ、２９ｅ、２９ｇ、４９、４９ａ〜４９ｃ、４９ｆ 第３チップ搭載部
３０、３０ａ〜３０ｄ、３０ｆ、３０ｇ、５０、５０ａ〜５０ｆ 第１粗面部
３１、３１ａ〜３１ｆ、５１、５１ｂ、５１ｅ 第２粗面部
３２、３２ｅ、３２ｇ、５２、５２ａ〜５２ｄ 第３粗面部
３４ 溝部
５３ 第１ダイパッド
５４ 第２ダイパッド
６１ 粗化処理マスク
６２ 微小粒子
６３ 金型
６４ ノズル
６５ コレット
６６ 撥水膜形成マスク
６７ 撥水材 DESCRIPTION OF SYMBOLS 1 Lead frame 2 Die pad 3 Inner lead 4 Outer lead 5 Lead 6 Hanging lead 7 Semiconductor chip 8 Electrode pad 9 Metal fine wire 10 Paste material 11 Sealing resin 12, 12a-12e Rough surface part 13 Chip mounting part 21, 41 First semiconductor chip 22, 42 Second semiconductor chip 23, 43 Third semiconductor chip 24, 44 First paste material 25, 45 Second paste material 26, 46 Third paste material 27, 27a-27g, 47, 47a-47c, 47e, 47f First chip mounting portion 28, 28a-28g, 48, 48a-48c, 48e, 48f Second chip mounting portion 29, 29d, 29e, 29g, 49, 49a-49c, 49f Third chip mounting portion 30, 30a-30d , 30f, 30g, 50, 50a to 50f First rough surface portion 31, 31a to 31f, 51 51b, 51e Second rough surface portions 32, 32e, 32g, 52, 52a to 52d Third rough surface portion 34 Groove portion 53 First die pad 54 Second die pad 61 Roughening treatment mask 62 Fine particles 63 Mold 64 Nozzle 65 Collet 66 Water repellent Film formation mask 67 Water repellent material

Claims (34)

ダイパッドと、前記ダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、
前記リードフレームの前記ダイパッド上に搭載された半導体チップと、
前記ダイパッドと前記半導体チップとを接着する接着剤と、
前記リードと前記半導体チップとを電気的に接続するための金属細線と、
前記半導体チップ、前記金属細線、および前記金属細線の接合部分の前記リードを覆う封止樹脂とを備えた半導体装置において、
前記ダイパッド上面には、粗度が、前記ダイパッド上面の周辺部分よりも高い粗面部が形成され、
前記粗面部の領域と、前記ダイパッドの前記半導体チップが搭載される領域とは、少なくとも一部が重なっていることを特徴とする半導体装置。 A lead frame having a die pad and leads arranged to surround the periphery of the die pad;
A semiconductor chip mounted on the die pad of the lead frame;
An adhesive that bonds the die pad and the semiconductor chip;
A thin metal wire for electrically connecting the lead and the semiconductor chip;
In a semiconductor device comprising the semiconductor chip, the fine metal wire, and a sealing resin that covers the lead of the joint portion of the fine metal wire,
On the upper surface of the die pad, a rough surface portion having a roughness higher than that of a peripheral portion of the upper surface of the die pad is formed.
The semiconductor device according to claim 1, wherein at least a part of the rough surface area and the area of the die pad where the semiconductor chip is mounted overlap. 前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域内にある請求項１記載の半導体装置。   The semiconductor device according to claim 1, wherein the region of the rough surface portion is in a region of the die pad where the semiconductor chip is mounted. 前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域と一致する請求項１または２に記載の半導体装置。   3. The semiconductor device according to claim 1, wherein a region of the rough surface portion coincides with a region of the die pad where the semiconductor chip is mounted. 前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域を含む請求項１〜３のいずれか一項に記載の半導体装置。   4. The semiconductor device according to claim 1, wherein the region of the rough surface portion includes a region where the semiconductor chip of the die pad is mounted. 前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域の各辺から１００μｍ〜２００μｍ広い請求項４記載の半導体装置。   5. The semiconductor device according to claim 4, wherein a region of the rough surface portion is 100 μm to 200 μm wide from each side of a region of the die pad where the semiconductor chip is mounted. 前記粗面部は、前記ダイパッドの前記半導体チップが搭載される領域内の中央部からコーナー部に形成された請求項５記載の半導体装置。   The semiconductor device according to claim 5, wherein the rough surface portion is formed from a central portion to a corner portion in a region where the semiconductor chip of the die pad is mounted. 前記粗面部は、前記中央部から外側へ広がって形成されている請求項６記載の半導体装置。   The semiconductor device according to claim 6, wherein the rough surface portion is formed to spread outward from the central portion. 前記ダイパッドの前記半導体チップが搭載された領域外に撥水膜が形成された請求項１〜７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a water-repellent film is formed outside a region of the die pad where the semiconductor chip is mounted. ダイパッドと、前記ダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、
前記リードフレームの前記ダイパッド上に搭載された複数の半導体チップと、
前記ダイパッドと前記半導体チップとを接着する接着剤と、
前記リードと前記半導体チップとを電気的に接続するための金属細線と、
前記半導体チップ、前記金属細線、および前記金属細線との接合部分の前記リードを覆う封止樹脂とを備えた半導体装置において、
前記ダイパッド上には、粗度が、前記ダイパッド上の周辺部分よりも高い少なくとも１つの粗面部が形成され、
前記ダイパッドの半導体チップが搭載される領域の少なくとも１つは、少なくとも前記粗面部の領域と一部が重なっていることを特徴とする半導体装置。 A lead frame having a die pad and leads arranged to surround the periphery of the die pad;
A plurality of semiconductor chips mounted on the die pad of the lead frame;
An adhesive that bonds the die pad and the semiconductor chip;
A thin metal wire for electrically connecting the lead and the semiconductor chip;
In a semiconductor device comprising the semiconductor chip, the fine metal wire, and a sealing resin that covers the lead at the joint portion with the fine metal wire,
On the die pad, at least one rough surface portion having a higher roughness than a peripheral portion on the die pad is formed,
At least one of the regions of the die pad on which the semiconductor chip is mounted overlaps at least part of the region of the rough surface portion. それぞれの前記半導体チップと前記ダイパッドとを接着する前記接着剤の中に異なる種類の接着剤がある請求項９記載の半導体装置。   The semiconductor device according to claim 9, wherein different types of adhesive are present in the adhesive for bonding each semiconductor chip and the die pad. 前記ダイパッド上に、複数の粗面部が形成されており、
前記複数の粗面部の少なくとも一つは、表面粗化状態が他の粗面部と異なる請求項９または１０に記載の半導体装置。 A plurality of rough surface portions are formed on the die pad,
11. The semiconductor device according to claim 9, wherein at least one of the plurality of rough surface portions has a surface roughening state different from other rough surface portions. 少なくとも１つの前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域内にある請求項１１記載の半導体装置。   The semiconductor device according to claim 11, wherein at least one of the rough surface portions is in a region of the die pad where the semiconductor chip is mounted. 少なくとも１つの前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域と一致する請求項１０〜１２のいずれか一項に記載の半導体装置。   13. The semiconductor device according to claim 10, wherein the area of at least one rough surface portion coincides with an area of the die pad where the semiconductor chip is mounted. 少なくとも１つの前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域を含む請求項１０〜１３のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 10, wherein the at least one area of the rough surface portion includes an area where the semiconductor chip of the die pad is mounted. 前記半導体チップが搭載される領域を含む粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域の各辺から１００μｍ〜２００μｍ広い請求項１４記載の半導体装置。   The semiconductor device according to claim 14, wherein a region of the rough surface portion including a region where the semiconductor chip is mounted is 100 μm to 200 μm wider from each side of the region where the semiconductor chip is mounted of the die pad. 少なくとも１つの前記粗面部は、前記ダイパッドの前記半導体チップが搭載される領域内の中央部からコーナー部に形成された請求項９〜１１のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 9, wherein at least one of the rough surface portions is formed from a central portion to a corner portion in a region where the semiconductor chip of the die pad is mounted. 前記粗面部は、前記中央部から外側へ広がって形成されている請求項１６記載の半導体装置。   The semiconductor device according to claim 16, wherein the rough surface portion is formed to spread outward from the center portion. 前記ダイパッドの前記半導体チップが搭載される領域間に形成された溝部を有する請求項９〜１７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 9, further comprising a groove formed between regions of the die pad where the semiconductor chip is mounted. 前記ダイパッドの前記半導体チップが搭載された領域外に撥水膜が形成された請求項９〜１８のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 9, wherein a water-repellent film is formed outside a region of the die pad where the semiconductor chip is mounted. 複数のダイパッドと、前記複数のダイパッドの周囲を取り囲むように配置されたリードとを有するリードフレームと、
前記各ダイパッド上に少なくとも１つ搭載された半導体チップと、
前記ダイパッドと前記半導体チップとを接着する接着剤と、
前記リードと前記半導体チップとを電気的に接続するための金属細線と、
前記半導体チップ、前記金属細線、および前記金属細線の接合部分の前記リードを覆う封止樹脂とを備えた半導体装置において、
前記ダイパッド上には、粗度が、前記ダイパッド上の周辺部分よりも高い粗面部が形成され、
前記ダイパッドの前記半導体チップが搭載される領域の少なくとも１つは、少なくとも前記粗面部の領域と一部が重なっていることを特徴とする半導体装置。 A lead frame having a plurality of die pads and leads arranged to surround the periphery of the plurality of die pads;
At least one semiconductor chip mounted on each die pad;
An adhesive that bonds the die pad and the semiconductor chip;
A thin metal wire for electrically connecting the lead and the semiconductor chip;
In a semiconductor device comprising the semiconductor chip, the fine metal wire, and a sealing resin that covers the lead of the joint portion of the fine metal wire,
On the die pad, a rough surface portion having a higher roughness than the peripheral portion on the die pad is formed,
At least one of the regions of the die pad where the semiconductor chip is mounted is at least partially overlapped with the region of the rough surface portion. それぞれの前記半導体チップと前記ダイパッドとを接着する前記接着剤の中に異なる種類の接着剤がある請求項２０記載の半導体装置。   21. The semiconductor device according to claim 20, wherein there are different types of adhesive in the adhesive that bonds each semiconductor chip and the die pad. 前記ダイパッド上に、複数の粗面部が形成されており、
前記複数の粗面部の少なくとも一つは、表面粗化状態が他の粗面部と異なる請求項２０または２１に記載の半導体装置。 A plurality of rough surface portions are formed on the die pad,
The semiconductor device according to claim 20 or 21, wherein at least one of the plurality of rough surface portions has a surface roughened state different from that of the other rough surface portions. 少なくとも１つの前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域内にある請求項２０〜２２のいずれか一項に記載の半導体装置。   23. The semiconductor device according to claim 20, wherein at least one of the rough surface portions is in a region of the die pad where the semiconductor chip is mounted. 少なくとも１つの前記粗面部の領域は、前記ダイパッドのｖ半導体チップが搭載される領域と一致する請求項２０〜２３のいずれか一項に記載の半導体装置。   The semiconductor device according to any one of claims 20 to 23, wherein an area of at least one of the rough surface portions coincides with an area where a v semiconductor chip of the die pad is mounted. 少なくとも１つの前記粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域を含む請求項２０〜２４のいずれか一項に記載の半導体装置。   25. The semiconductor device according to claim 20, wherein the area of at least one rough surface portion includes an area where the semiconductor chip of the die pad is mounted. 前記半導体チップが搭載される領域を含む粗面部の領域は、前記ダイパッドの前記半導体チップが搭載される領域の各辺から１００μｍ〜２００μｍ広い請求項２５記載の半導体装置。   26. The semiconductor device according to claim 25, wherein a region of the rough surface portion including a region on which the semiconductor chip is mounted is 100 μm to 200 μm wider from each side of the region on the die pad where the semiconductor chip is mounted. 少なくとも１つの前記粗面部は、前記ダイパッドの前記半導体チップが搭載される領域内の中央部からコーナー部に形成された請求項２０〜２２のいずれか一項に記載の半導体装置。   23. The semiconductor device according to claim 20, wherein the at least one rough surface portion is formed from a central portion to a corner portion in a region where the semiconductor chip of the die pad is mounted. 前記粗面部は、前記中央部から外側へ広がって形成されている請求項２７記載の半導体装置。   28. The semiconductor device according to claim 27, wherein the rough surface portion is formed to spread outward from the central portion. 前記ダイパッドの前記半導体チップが搭載された領域外に撥水膜が形成された請求項２０〜２８のいずれか一項に記載の半導体装置。   The semiconductor device according to any one of claims 20 to 28, wherein a water repellent film is formed outside a region of the die pad where the semiconductor chip is mounted. ダイパッドの半導体チップが搭載される領域の少なくとも一部が粗化処理されたリードフレームを準備する工程と、
前記半導体チップが搭載される領域に接着剤を塗布する工程と、
前記半導体チップを前記接着剤が塗布された前記ダイパッド上に搭載する工程と、
前記接着剤を加熱硬化する工程と、
前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、
前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する半導体装置の製造方法。 Preparing a lead frame in which at least a part of a region of the die pad where the semiconductor chip is mounted is roughened;
Applying an adhesive to a region where the semiconductor chip is mounted;
Mounting the semiconductor chip on the die pad coated with the adhesive;
Heat-curing the adhesive;
Electrically connecting the electrode pads formed on the upper surface of the semiconductor chip and the leads of the lead frame with a thin metal wire;
A method for manufacturing a semiconductor device, comprising: sealing a die pad, the semiconductor chip, the fine metal wire, and the lead in a portion connected to the fine metal wire with a sealing resin. 複数の半導体チップが搭載されるダイパッドの前記半導体チップが搭載される少なくとも１つの領域に、少なくとも一部が粗化処理されたリードフレームを準備する工程と、
前記半導体チップが搭載される領域に接着剤を塗布する工程と、
前記半導体チップを前記ダイパッド上に搭載する工程と、
前記接着剤を加熱硬化する工程と、
前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、
前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する半導体装置の製造方法。 Preparing a lead frame at least partially roughened in at least one region of the die pad on which a plurality of semiconductor chips are mounted; and
Applying an adhesive to a region where the semiconductor chip is mounted;
Mounting the semiconductor chip on the die pad;
Heat-curing the adhesive;
Electrically connecting the electrode pads formed on the upper surface of the semiconductor chip and the leads of the lead frame with a thin metal wire;
A method for manufacturing a semiconductor device, comprising: sealing a die pad, the semiconductor chip, the fine metal wire, and the lead in a portion connected to the fine metal wire with a sealing resin. １つ以上の半導体チップが搭載される複数のダイパッドにおける前記半導体チップが搭載される少なくとも１つの領域に、少なくとも一部が粗化処理されたリードフレームを準備する工程と、
前記半導体チップが搭載される領域に接着剤を塗布する工程と、
前記半導体チップをダイパッド上に搭載する工程と、
前記接着剤を加熱硬化する工程と、
前記半導体チップ上面に形成された電極パッドと前記リードフレームのリードを金属細線によって電気的に接続する工程と、
前記ダイパッド、前記半導体チップ、前記金属細線および前記金属細線と接続された部分の前記リードとを封止樹脂により封止する工程を有する半導体装置の製造方法。 Preparing a lead frame at least partially roughened in at least one region where the semiconductor chip is mounted in a plurality of die pads on which one or more semiconductor chips are mounted;
Applying an adhesive to a region where the semiconductor chip is mounted;
Mounting the semiconductor chip on a die pad;
Heat-curing the adhesive;
Electrically connecting the electrode pads formed on the upper surface of the semiconductor chip and the leads of the lead frame with a thin metal wire;
A method for manufacturing a semiconductor device, comprising: sealing a die pad, the semiconductor chip, the fine metal wire, and the lead in a portion connected to the fine metal wire with a sealing resin. 前記半導体チップが搭載される領域に異なる種類の接着剤を塗布する請求項３１または３２記載の半導体装置の製造方法。   33. The method of manufacturing a semiconductor device according to claim 31, wherein different types of adhesives are applied to a region where the semiconductor chip is mounted. 前記リードフレームを準備する工程におけるリードフレームは、前記ダイパッドが搭載される領域外に撥水膜が形成された請求項３０〜３３のいずれか一項に記載の半導体装置の製造方法。   34. The method of manufacturing a semiconductor device according to any one of claims 30 to 33, wherein the lead frame in the step of preparing the lead frame has a water repellent film formed outside a region where the die pad is mounted.
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