JP2019160952A - Manufacturing method of semiconductor device - Google Patents

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眞吾 川畑
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Abstract

To improve reliability of a semiconductor device.SOLUTION: A manufacturing method of a semiconductor device SD1 includes (a) a step of mounting a first semiconductor chip CP1 having an electrode pad PD on the principal surface of a wiring board BS having a terminal LD, (b) a step of mounting a spacer SP1 on the principal surface of the first semiconductor chip CP1, (c) a step of mounting a second semiconductor chip CP2 having an electrode pad PD on the spacer SP1, and (d) a step of electrically connecting the electrode pad PD and the terminal LD by means of a wire BW. The first semiconductor chip CP1 is rectangular in the plan view, and in the step (b), the spacer SP1 is mounted on the principal surface of the first semiconductor chip CP1, with reference to the corner thereof.SELECTED DRAWING: Figure 3

Description

本発明は、半導体装置の製造技術に関し、特に、複数の半導体チップを含む半導体装置に適用して有効な技術に関するものである。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device including a plurality of semiconductor chips.

特開２００９−１６４６５３号公報（特許文献１）には、第１半導体チップ上に第２半導体チップおよび第３半導体チップを搭載したマルチチップモジュールが記載されている。   Japanese Unexamined Patent Application Publication No. 2009-164653 (Patent Document 1) describes a multi-chip module in which a second semiconductor chip and a third semiconductor chip are mounted on a first semiconductor chip.

また、特開２０１３−１７１９１３号公報（特許文献２）には、配線基板上に搭載された第１半導体チップと、前記第１半導体チップ上に搭載されたスペーサと、前記スペーサ上に搭載された第２半導体チップと、を有する半導体装置が記載されている。   Japanese Patent Laying-Open No. 2013-171913 (Patent Document 2) discloses a first semiconductor chip mounted on a wiring board, a spacer mounted on the first semiconductor chip, and a spacer mounted on the spacer. A semiconductor device having a second semiconductor chip is described.

特開２００９−１６４６５３号公報JP 2009-164653 A 特開２０１３−１７１９１３号公報JP 2013-171913 A

本発明者は、複数の半導体チップを含む半導体装置の製造方法において、その製造コストを低減することを検討している。   The inventor is considering reducing the manufacturing cost in a method of manufacturing a semiconductor device including a plurality of semiconductor chips.

上記半導体装置の製造方法において、半導体装置の信頼性の向上が望まれる。   In the semiconductor device manufacturing method, it is desired to improve the reliability of the semiconductor device.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態による半導体装置の製造方法は、（ａ）端子を有する配線基板の主面上に、第１電極パッドを有する第１半導体チップを搭載する工程と、（ｂ）前記第１半導体チップの主面上にスペーサを搭載する工程と、（ｃ）前記スペーサ上に第２電極パッドを有する第２半導体チップを搭載する工程と、を含んでいる。半導体装置の製造方法は、（ｄ）前記第１電極パッドおよび前記第２電極パッドと前記端子とをワイヤによって電気的に接続する工程と、を含んでいる。前記第１半導体チップは、平面視において、方形状であり、前記（ｂ）工程では、前記第１半導体チップの隅を基準にして、前記第１半導体チップの主面上に前記スペーサを搭載する。   A method of manufacturing a semiconductor device according to an embodiment includes: (a) mounting a first semiconductor chip having a first electrode pad on a main surface of a wiring substrate having terminals; and (b) the first semiconductor chip. And (c) a step of mounting a second semiconductor chip having a second electrode pad on the spacer. The method for manufacturing a semiconductor device includes (d) a step of electrically connecting the first electrode pad, the second electrode pad, and the terminal with a wire. The first semiconductor chip has a rectangular shape in plan view, and in the step (b), the spacer is mounted on the main surface of the first semiconductor chip with reference to the corner of the first semiconductor chip. .

一実施の形態によれば、半導体装置の信頼性を向上させることができる。   According to one embodiment, the reliability of a semiconductor device can be improved.

一実施の形態の半導体装置の内部構造の概要を示す透視平面図である。1 is a perspective plan view showing an outline of an internal structure of a semiconductor device according to an embodiment; 図１に示す半導体装置の裏面側を示す平面図である。It is a top view which shows the back surface side of the semiconductor device shown in FIG. 図１に示す半導体装置において、図１のＡ−Ａ線に沿って切断した構造を示す要部断面図である。2 is a fragmentary cross-sectional view showing a structure of the semiconductor device shown in FIG. 1 cut along the line AA in FIG. （ａ）は、図１に示す半導体装置の内部構造の概要を示す透視平面図、（ｂ）は、図４（ａ）に示す半導体装置の要部断面図である。FIG. 4A is a perspective plan view showing an outline of the internal structure of the semiconductor device shown in FIG. 1, and FIG. 4B is a cross-sectional view of the main part of the semiconductor device shown in FIG. （ａ）は、図１に示す半導体装置の製造工程中の平面図、（ｂ）は、図１に示す半導体装置の製造工程中の要部断面図である。(A) is a top view in the manufacturing process of the semiconductor device shown in FIG. 1, (b) is principal part sectional drawing in the manufacturing process of the semiconductor device shown in FIG. （ａ）は、図５（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図５（ｂ）に続く半導体装置の製造工程中の要部断面図である。FIG. 5A is a plan view of the semiconductor device during the manufacturing process following FIG. 5A, and FIG. 5B is a cross-sectional view of the main part of the semiconductor device during the manufacturing process following FIG. （ａ）は、図６（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図６（ｂ）に続く半導体装置の製造工程中の要部断面図である。6A is a plan view of the semiconductor device during the manufacturing process following FIG. 6A, and FIG. 6B is a cross-sectional view of the main part of the semiconductor device during the manufacturing process following FIG. （ａ）は、図７（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図７（ｂ）に続く半導体装置の製造工程中の要部断面図である。7A is a plan view of the semiconductor device during the manufacturing process following FIG. 7A, and FIG. 7B is a cross-sectional view of the main part of the semiconductor device during the manufacturing process following FIG. （ａ）は、図８（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図８（ｂ）に続く半導体装置の製造工程中の要部断面図である。FIG. 9A is a plan view of the semiconductor device during the manufacturing process following FIG. 8A, and FIG. 9B is a cross-sectional view of the main part of the semiconductor device during the manufacturing process following FIG. （ａ）は、図９（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図９（ｂ）に続く半導体装置の製造工程中の要部断面図である。FIG. 9A is a plan view of the semiconductor device during the manufacturing process following FIG. 9A, and FIG. 9B is a fragmentary cross-sectional view of the semiconductor device during the manufacturing process following FIG. 9B. 図１０（ａ）に続く半導体装置の製造工程中の要部断面図である。FIG. 11 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 第１の検討例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of a 1st examination example. 第２の検討例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of the 2nd examination example. 第３の検討例の半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device of the 3rd examination example. （ａ）、（ｂ）および（ｃ）は、図１４に示す半導体装置において、スペーサ上に搭載される半導体チップの電極パッドにワイヤを接続する工程を示す要部拡大断面図である。(A), (b), and (c) are principal part expanded sectional views which show the process of connecting a wire to the electrode pad of the semiconductor chip mounted on a spacer in the semiconductor device shown in FIG. （ａ）は、第４の検討例の半導体装置の内部構造の概要を示す透視平面図、（ｂ）は、図１６（ａ）に示す半導体装置の要部断面図である。(A) is a perspective plan view showing the outline of the internal structure of the semiconductor device of the fourth study example, and (b) is a cross-sectional view of the main part of the semiconductor device shown in FIG. （ａ）、（ｂ）および（ｃ）は、図１６に示す半導体装置において、スペーサ上に搭載される半導体チップの電極パッドにワイヤを接続する工程を示す要部拡大断面図である。(A), (b), and (c) are principal part expanded sectional views which show the process of connecting a wire to the electrode pad of the semiconductor chip mounted on a spacer in the semiconductor device shown in FIG. （ａ）は、図１４に示す半導体装置において、半導体チップおよびスペーサが位置ズレした場合を示す平面図、（ｂ）は、図１６に示す半導体装置において、半導体チップおよびスペーサが位置ズレした場合を示す平面図である。14A is a plan view showing a case where the semiconductor chip and the spacer are displaced in the semiconductor device shown in FIG. 14, and FIG. 16B is a case where the semiconductor chip and the spacer are displaced in the semiconductor device shown in FIG. FIG. （ａ）は、図１４に示す半導体装置において、スペーサ上の半導体チップが位置ズレした場合を示す平面図、（ｂ）は、図１９（ａ）のＡ−Ａ線で切断した構造を示す要部断面図である。14A is a plan view showing a case where the semiconductor chip on the spacer is misaligned in the semiconductor device shown in FIG. 14, and FIG. 19B is a diagram showing a structure cut along the line AA in FIG. FIG. （ａ）は、図１に示す半導体装置において、半導体チップが位置ズレした場合を示す平面図、（ｂ）は、図２０（ａ）に示す半導体装置において、半導体チップ上にスペーサを搭載した状態を示す平面図である。1A is a plan view showing a case where the semiconductor chip is displaced in the semiconductor device shown in FIG. 1, and FIG. 2B is a state where a spacer is mounted on the semiconductor chip in the semiconductor device shown in FIG. FIG. （ａ）は、図２０（ｂ）に示す半導体装置において、スペーサ上に半導体チップを搭載した状態を示す平面図、（ｂ）は、図２１（ａ）のＡ−Ａ線で切断した構造を示す要部断面図である。20A is a plan view showing a state in which the semiconductor chip is mounted on the spacer in the semiconductor device shown in FIG. 20B, and FIG. 20B is a structure cut along the line AA in FIG. It is a principal part sectional view shown. （ａ）は、第２の実施の形態の半導体装置の製造工程中の平面図、（ｂ）は、図２２（ａ）に示す半導体装置の製造工程中の要部断面図である。(A) is a top view in the manufacturing process of the semiconductor device of 2nd Embodiment, (b) is principal part sectional drawing in the manufacturing process of the semiconductor device shown to Fig.22 (a). （ａ）は、図２２（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図２２（ｂ）に続く半導体装置の製造工程中の要部断面図である。FIG. 22A is a plan view of the semiconductor device in the manufacturing process following FIG. 22A, and FIG. 22B is a fragmentary cross-sectional view of the semiconductor device in the manufacturing process subsequent to FIG. （ａ）は、図２３（ａ）に続く半導体装置の製造工程中の平面図、（ｂ）は、図２３（ｂ）に続く半導体装置の製造工程中の要部断面図である。FIG. 23A is a plan view of the semiconductor device in the manufacturing process subsequent to FIG. 23A, and FIG. 23B is a fragmentary cross-sectional view of the semiconductor device in the manufacturing process subsequent to FIG.

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。 (Description format, basic terms, usage in this application)
In the present application, the description of the embodiment will be divided into a plurality of sections for convenience, if necessary, but these are not independent from each other unless otherwise specified. Regardless of the front and rear, each part of a single example, one is a part of the other, or a part or all of the modifications. In principle, repeated description of similar parts is omitted. In addition, each component in the embodiment is not indispensable unless specifically stated otherwise, unless it is theoretically limited to the number, and obviously not in context.

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。   Similarly, in the description of the embodiment, etc., regarding the material, composition, etc., “X consisting of A” etc. is an element other than A unless specifically stated otherwise and clearly not in context. It does not exclude things that contain. For example, as for the component, it means “X containing A as a main component”. For example, “silicon member” is not limited to pure silicon, but includes a SiGe (silicon-germanium) alloy, other multi-component alloys containing silicon as a main component, and other additives. Needless to say, it is also included. Moreover, even if it says gold plating, Cu layer, nickel / plating, etc., unless otherwise specified, not only pure materials but also members mainly composed of gold, Cu, nickel, etc. Shall be included.

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。   In addition, when a specific number or quantity is mentioned, a numerical value exceeding that specific number will be used unless specifically stated otherwise, unless theoretically limited to that number, or unless otherwise clearly indicated by the context. There may be a numerical value less than the specific numerical value.

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。   Moreover, in each figure of embodiment, the same or similar part is shown with the same or similar symbol or reference number, and description is not repeated in principle.

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。   In the accompanying drawings, hatching or the like may be omitted even in a cross section when it becomes complicated or when the distinction from the gap is clear. In relation to this, when it is clear from the description etc., the contour line of the background may be omitted even if the hole is planarly closed. Furthermore, even if it is not a cross section, it may be hatched to clearly indicate that it is not a void.

（実施の形態１）
［半導体装置の構成について］
本実施の形態の半導体装置の構成について、図１〜図４を用いて説明する。図１および図４（ａ）は、本実施の形態の半導体装置ＳＤ１の内部構造の概要を示す透視平面図、図２は、図１に示す半導体装置ＳＤ１の裏面側を示す平面図、図３および図４（ｂ）は、図１に示す半導体装置ＳＤ１において、図１のＡ−Ａ線に沿って切断した構造を示す要部断面図である。なお、図１および図４（ａ）は、半導体装置ＳＤ１の内部の平面的配置を示すため、後述の封止体ＲＳを透視した状態で示している。そして、図４（ａ）は、後述の半導体チップＣＰ２、ワイヤＢＷ、端子ＬＤなどを省略している。 (Embodiment 1)
[Configuration of semiconductor device]
The structure of the semiconductor device of this embodiment will be described with reference to FIGS. 1 and FIG. 4A are perspective plan views showing the outline of the internal structure of the semiconductor device SD1 of the present embodiment, FIG. 2 is a plan view showing the back side of the semiconductor device SD1 shown in FIG. FIG. 4B is a cross-sectional view of the main part showing the structure taken along the line AA of FIG. 1 in the semiconductor device SD1 shown in FIG. 1 and FIG. 4A are shown in a state of seeing through a sealing body RS described later in order to show a planar arrangement inside the semiconductor device SD1. In FIG. 4A, a semiconductor chip CP2, a wire BW, a terminal LD and the like which will be described later are omitted.

半導体装置ＳＤ１は、配線基板ＢＳの表面（主面）ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１と、半導体チップＣＰ１の表面（主面）ＣＰ１ａ上に配置されるスペーサＳＰ１と、スペーサＳＰ１の表面ＳＰ１ａ上に搭載される半導体チップ（第２半導体チップ）ＣＰ２と、を有している。そして、半導体装置ＳＤ１は、半導体チップＣＰ１，ＣＰ２と配線基板ＢＳとを電気的に接続する複数のワイヤ（導電性部材）ＢＷと、半導体チップＣＰ１，ＣＰ２、スペーサＳＰ１および複数のワイヤＢＷを封止する封止体ＲＳと、配線基板ＢＳの裏面ＢＳｂ側に形成され、かつ、半導体チップＣＰ１，ＣＰ２と電気的に接続される複数のはんだボールＳＢと、を有している。   The semiconductor device SD1 includes a semiconductor chip (first semiconductor chip) CP1 mounted on the surface (main surface) BSa of the wiring board BS, a spacer SP1 disposed on the surface (main surface) CP1a of the semiconductor chip CP1, And a semiconductor chip (second semiconductor chip) CP2 mounted on the surface SP1a of the spacer SP1. Then, the semiconductor device SD1 seals the plurality of wires (conductive members) BW that electrically connect the semiconductor chips CP1, CP2 and the wiring board BS, and the semiconductor chips CP1, CP2, the spacer SP1, and the plurality of wires BW. And a plurality of solder balls SB formed on the back surface BSb side of the wiring substrate BS and electrically connected to the semiconductor chips CP1 and CP2.

図２に示すように、半導体チップＣＰ１は、平面視において、方形状に形成されている。半導体チップＣＰ１の表面ＣＰ１ａ上には、半導体チップＣＰ１の外周に沿って、複数の電極パッドＰＤが形成されている。また、スペーサＳＰ１は、平面視において、方形状に形成されている。また、図１に示すように、半導体チップＣＰ２は、平面視において、方形状に形成されている。半導体チップＣＰ２の表面ＣＰ２ａ上には、半導体チップＣＰ２の外周に沿って、複数の電極パッドＰＤが形成されている。電極パッドＰＤは、例えばアルミニウム（Ａｌ）からなる。電極パッドＰＤは、平面視において、方形状に形成されている。   As shown in FIG. 2, the semiconductor chip CP1 is formed in a square shape in plan view. On the surface CP1a of the semiconductor chip CP1, a plurality of electrode pads PD are formed along the outer periphery of the semiconductor chip CP1. The spacer SP1 is formed in a square shape in plan view. Further, as shown in FIG. 1, the semiconductor chip CP2 is formed in a square shape in plan view. On the surface CP2a of the semiconductor chip CP2, a plurality of electrode pads PD are formed along the outer periphery of the semiconductor chip CP2. The electrode pad PD is made of, for example, aluminum (Al). The electrode pad PD is formed in a square shape in plan view.

なお、「方形状」とは、正方形状および長方形状の両方を含む概念である。すなわち、半導体チップＣＰ１，ＣＰ２およびスペーサＳＰ１は、それぞれ、平面視において、正方形状に形成されていても、長方形状に形成されていてもよい。また、電極パッドＰＤは、平面視において、正方形状に形成されていても、長方形状に形成されていてもよく、また、正方形状と長方形状とが混在していてもよい。   The “square shape” is a concept including both a square shape and a rectangular shape. That is, each of the semiconductor chips CP1 and CP2 and the spacer SP1 may be formed in a square shape or a rectangular shape in plan view. Further, the electrode pad PD may be formed in a square shape or a rectangular shape in plan view, and a square shape and a rectangular shape may be mixed.

半導体チップＣＰ１は、ペースト状の接着材（接合材、ダイボンド材）ＤＢにより配線基板ＢＳの表面ＢＳａ上に接着されている。接着材ＤＢとしては、導電性のペースト材を用いることができ、例えば、熱硬化性樹脂に銀（Ａｇ）粒子を混合したものを用いることができる。スペーサＳＰ１は、フィルム状（シート状）の接着材ＤＡ１により半導体チップＣＰ１上に接着されている。半導体チップＣＰ２は、フィルム状の接着材ＤＡ２によりスペーサＳＰ１上に接着されている。接着材ＤＡ１，ＤＡ２は、ダイボンディングフィルム、ダイアタッチフィルムなどを用いることができる。   The semiconductor chip CP1 is bonded onto the surface BSa of the wiring board BS with a paste-like adhesive (bonding material, die bond material) DB. As the adhesive DB, a conductive paste material can be used, and for example, a mixture of silver (Ag) particles in a thermosetting resin can be used. The spacer SP1 is bonded onto the semiconductor chip CP1 with a film-like (sheet-like) adhesive material DA1. The semiconductor chip CP2 is bonded onto the spacer SP1 with a film-like adhesive material DA2. As the adhesives DA1 and DA2, a die bonding film, a die attach film, or the like can be used.

はんだボールＳＢは、半導体装置ＳＤ１と半導体装置ＳＤ１を実装する実装基板（図示せず）とを電気的に接続するための外部端子である。はんだボールＳＢは、鉛（Ｐｂ）を実質的に含まない、いわゆる、鉛フリーはんだからなり、例えばスズ（Ｓｎ）のみ、スズ−ビスマス（Ｓｎ−Ｂｉ）、スズ−銅（Ｓｎ−Ｃｕ）、またはスズ−銅−銀（Ｓｎ−Ｃｕ−Ａｇ）などである。ここで、鉛フリーはんだとは、鉛（Ｐｂ）の含有量が０．１ｗｔ％以下のものを意味し、この含有量は、ＲｏＨｓ（Restriction of Hazardous Substances）指令の基準として定められている。   The solder ball SB is an external terminal for electrically connecting the semiconductor device SD1 and a mounting board (not shown) on which the semiconductor device SD1 is mounted. The solder ball SB is made of a so-called lead-free solder substantially free of lead (Pb), for example, only tin (Sn), tin-bismuth (Sn-Bi), tin-copper (Sn-Cu), or For example, tin-copper-silver (Sn-Cu-Ag). Here, the lead-free solder means a lead (Pb) content of 0.1 wt% or less, and this content is defined as a standard of the RoHs (Restriction of Hazardous Substances) directive.

本実施の形態では、半導体チップＣＰ１の裏面ＣＰ１ｂおよび半導体チップＣＰ２の裏面ＣＰ２ｂを、それぞれ、基材である配線基板ＢＳの表面ＢＳａと対向させて実装する、いわゆるフェイスアップ実装方式を採用している。具体的には、半導体チップＣＰ１の表面ＣＰ１ａ上および半導体チップＣＰ２の表面ＣＰ２ａ上にそれぞれ形成された複数の電極パッドＰＤと、配線基板ＢＳの表面ＢＳａ側に露出するように、平面視において半導体チップＣＰ１，ＣＰ２の周囲に配置された端子ＬＤとが、複数のワイヤＢＷを介して電気的に接続されている。ワイヤＢＷは、銅（Ｃｕ）を主成分とする材料からなる。   In the present embodiment, a so-called face-up mounting method is employed in which the back surface CP1b of the semiconductor chip CP1 and the back surface CP2b of the semiconductor chip CP2 are mounted facing the surface BSa of the wiring substrate BS as a base material. . Specifically, the semiconductor chip in a plan view so as to be exposed on the surface BSa side of the wiring board BS and the plurality of electrode pads PD formed on the surface CP1a of the semiconductor chip CP1 and the surface CP2a of the semiconductor chip CP2. Terminals LD arranged around CP1 and CP2 are electrically connected via a plurality of wires BW. The wire BW is made of a material mainly composed of copper (Cu).

スペーサＳＰ１は、半導体チップＣＰ１の電極パッドＰＤと接続されたワイヤＢＷと、半導体チップＣＰ２とが干渉しないようにするために、半導体チップＣＰ１の上面と半導体チップＣＰ２の下面との間隔を空けるためのものである。詳細は後述するが、図４に示すように、半導体チップＣＰ２の短辺の長さＷｃ２は、スペーサＳＰ１の長辺の長さＷｓ１よりも大きい。そして、半導体チップＣＰ２のオーバーハング量Ｗｏ１、すなわち、平面視において半導体チップＣＰ２の端部がスペーサＳＰ１の端部から張り出した部分の長さは、スペーサＳＰ１の短辺の長さの１／１０より大きく、半導体チップＣＰ１の長辺の長さＷｃ１の１／１０以下である。   The spacer SP1 is used to leave a space between the upper surface of the semiconductor chip CP1 and the lower surface of the semiconductor chip CP2 so that the wire BW connected to the electrode pad PD of the semiconductor chip CP1 and the semiconductor chip CP2 do not interfere with each other. Is. Although details will be described later, as shown in FIG. 4, the short side length Wc2 of the semiconductor chip CP2 is larger than the long side length Ws1 of the spacer SP1. Then, the overhang amount Wo1 of the semiconductor chip CP2, that is, the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the end portion of the spacer SP1 in plan view is 1/10 of the length of the short side of the spacer SP1. It is large and is 1/10 or less of the long side length Wc1 of the semiconductor chip CP1.

そして、半導体チップＣＰ２の短辺の長さＷｃ２は、半導体チップＣＰ１の互いに対向する辺に沿ってそれぞれ形成された電極パッドＰＤ間の距離Ｗｐ１よりも大きい。また、図２に示すように、スペーサＳＰ１の長辺の長さＷｓ１は、半導体チップＣＰ１の互いに対向する辺に沿ってそれぞれ形成された電極パッドＰＤ間の距離Ｗｐ１よりも小さい。そして、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１の端部との距離（最短距離、最近接距離）は、１５０μｍ〜４５０μｍである。   The short side length Wc2 of the semiconductor chip CP2 is larger than the distance Wp1 between the electrode pads PD formed along the mutually opposing sides of the semiconductor chip CP1. Further, as shown in FIG. 2, the length Ws1 of the long side of the spacer SP1 is smaller than the distance Wp1 between the electrode pads PD respectively formed along the sides facing each other of the semiconductor chip CP1. The distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP1 is 150 μm to 450 μm.

なお、前述のように、半導体チップＣＰ１，ＣＰ２およびスペーサＳＰ１は、それぞれ、平面視において、正方形状に形成されていても、長方形状に形成されていてもよい。そのため、半導体チップＣＰ１，ＣＰ２およびスペーサＳＰ１が、それぞれ、平面視において、正方形状に形成されている場合には、上記の「長辺」および「短辺」を「１辺」と読み替えることとする。   As described above, each of the semiconductor chips CP1 and CP2 and the spacer SP1 may be formed in a square shape or a rectangular shape in plan view. Therefore, when the semiconductor chips CP1 and CP2 and the spacer SP1 are each formed in a square shape in plan view, the above “long side” and “short side” are read as “one side”. .

また、半導体チップＣＰ１の厚さＴｃ１は、スペーサＳＰ１の厚さＴｓ１よりも厚い。半導体チップＣＰ２の厚さＴｃ２は、スペーサＳＰ１の厚さＴｓ１よりも薄い。その結果、半導体チップＣＰ１の厚さＴｃ１は、半導体チップＣＰ２の厚さＴｃ２よりも厚い。   Further, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Ts1 of the spacer SP1. The thickness Tc2 of the semiconductor chip CP2 is thinner than the thickness Ts1 of the spacer SP1. As a result, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Tc2 of the semiconductor chip CP2.

封止体ＲＳは、４つの辺を有する略四角形の平面形状を有し、封止体ＲＳの中央部分には、半導体チップＣＰ１、スペーサＳＰ１および半導体チップＣＰ２が配置されている。封止体ＲＳは、配線基板ＢＳの表面ＢＳａ上において、半導体チップＣＰ１、スペーサＳＰ１、半導体チップＣＰ２および複数のワイヤＢＷを封止し、ワイヤＢＷの変形を防止している。後述するが、封止体ＲＳの厚さＴｍは、配線基板ＢＳの厚さＴｗｂの２倍よりも薄い。   The sealing body RS has a substantially quadrangular planar shape having four sides, and the semiconductor chip CP1, the spacer SP1, and the semiconductor chip CP2 are disposed in the central portion of the sealing body RS. The sealing body RS seals the semiconductor chip CP1, the spacer SP1, the semiconductor chip CP2, and the plurality of wires BW on the surface BSa of the wiring board BS, and prevents deformation of the wires BW. As will be described later, the thickness Tm of the sealing body RS is thinner than twice the thickness Twb of the wiring board BS.

また、はんだボールＳＢは、配線基板ＢＳに形成された配線ＣＬを介して、配線基板ＢＳの表面ＢＳａ側に形成された端子ＬＤと電気的に接続されている。すなわち、半導体チップＣＰ１，ＣＰ２の複数の電極パッドＰＤは、複数のはんだボールＳＢと電気的に接続されている。これにより、半導体装置ＳＤ１を図示しない実装基板に実装する際には、はんだボールＳＢを実装基板の端子（図示は省略）に接合して電気的に接続する。すなわち、はんだボールＳＢは半導体装置ＳＤ１の外部端子（外部電極）となる。   The solder ball SB is electrically connected to a terminal LD formed on the surface BSa side of the wiring board BS via a wiring CL formed on the wiring board BS. That is, the plurality of electrode pads PD of the semiconductor chips CP1 and CP2 are electrically connected to the plurality of solder balls SB. As a result, when the semiconductor device SD1 is mounted on a mounting board (not shown), the solder balls SB are joined and electrically connected to terminals (not shown) of the mounting board. That is, the solder ball SB becomes an external terminal (external electrode) of the semiconductor device SD1.

また、図２に示すように、複数のはんだボールＳＢは、配線基板ＢＳの裏面ＢＳｂ側に行列状に配置されている。すなわち、半導体装置ＳＤ１は、複数のはんだボールＳＢが配線基板ＢＳの裏面（実装面）ＢＳｂ側に行列状に配置される、エリアアレイ型の半導体装置である。   As shown in FIG. 2, the plurality of solder balls SB are arranged in a matrix on the back surface BSb side of the wiring board BS. That is, the semiconductor device SD1 is an area array type semiconductor device in which a plurality of solder balls SB are arranged in a matrix on the back surface (mounting surface) BSb side of the wiring board BS.

なお、エリアアレイ型の半導体装置としては、図１〜図３に示すように、外部端子としてはんだボールＳＢが取り付けられたＢＧＡ（Ball Grid Array）型半導体装置の他、例えば、はんだなどの接合部材を取り付けるためのランド（外部端子）ＢＬＲが露出した、ＬＧＡ（Land Grid Array）型の半導体装置などもある。すなわち、本実施の形態の半導体装置ＳＤ１は、ＢＧＡ型の半導体装置である場合を例に説明したが、これに限定されず、ＬＧＡ型の半導体装置にも適用することができる。   In addition, as an area array type semiconductor device, as shown in FIGS. 1 to 3, in addition to a BGA (Ball Grid Array) type semiconductor device to which solder balls SB are attached as external terminals, for example, a joining member such as solder There is also an LGA (Land Grid Array) type semiconductor device in which a land (external terminal) BLR for attaching the device is exposed. In other words, the case where the semiconductor device SD1 of the present embodiment is a BGA type semiconductor device has been described as an example. However, the present invention is not limited to this and can be applied to an LGA type semiconductor device.

図３に示すように、半導体装置ＳＤ１の１辺の長さは、配線基板ＢＳの１辺の長さＷｗｂと同じであり、例えば１７ｍｍである。半導体装置ＳＤ１の高さＴｔは、例えば１．７８ｍｍである。配線基板ＢＳの厚さＴｗｂは、例えば０．５３ｍｍである。封止体ＲＳの配線基板ＢＳからの高さ（封止体ＲＳの厚さ）Ｔｍは、例えば０．９０ｍｍである。   As shown in FIG. 3, the length of one side of the semiconductor device SD1 is the same as the length Wwb of one side of the wiring board BS, for example, 17 mm. The height Tt of the semiconductor device SD1 is 1.78 mm, for example. The thickness Twb of the wiring board BS is, for example, 0.53 mm. The height (thickness of the sealing body RS) Tm of the sealing body RS from the wiring board BS is, for example, 0.90 mm.

また、半導体チップＣＰ１の厚さＴｃ１は、例えば０．２０ｍｍ、スペーサＳＰ１の厚さＴｓ１は、例えば０．１８ｍｍ、半導体チップＣＰ２の厚さＴｃ２は、例えば０．１２ｍｍである。半導体チップＣＰ１の長辺の長さＷｃ１は、例えば４．９ｍｍであり、半導体チップＣＰ１の短辺の長さは、例えば４．５ｍｍである。スペーサＳＰ１の長辺の長さＷｓ１は、例えば３．８ｍｍであり、スペーサＳＰ１の短辺の長さは、例えば３．４ｍｍである。半導体チップＣＰ２の長辺の長さは、半導体チップＣＰ２の短辺の長さＷｃ２と等しく、例えば４．３ｍｍである。半導体チップＣＰ２のオーバーハング量Ｗｏ１、すなわち、平面視において半導体チップＣＰ２の端部がスペーサＳＰ１の端部から張り出した部分の長さは、例えば０．４６５ｍｍである。   The thickness Tc1 of the semiconductor chip CP1 is, for example, 0.20 mm, the thickness Ts1 of the spacer SP1 is, for example, 0.18 mm, and the thickness Tc2 of the semiconductor chip CP2 is, for example, 0.12 mm. The long side length Wc1 of the semiconductor chip CP1 is, for example, 4.9 mm, and the short side length of the semiconductor chip CP1 is, for example, 4.5 mm. The long side length Ws1 of the spacer SP1 is, for example, 3.8 mm, and the short side length of the spacer SP1 is, for example, 3.4 mm. The long side length of the semiconductor chip CP2 is equal to the short side length Wc2 of the semiconductor chip CP2, and is, for example, 4.3 mm. The overhang amount Wo1 of the semiconductor chip CP2, that is, the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the end portion of the spacer SP1 in a plan view is, for example, 0.465 mm.

また、ペースト状の接着材ＤＢの厚さＴｄｂは、例えば０．０２ｍｍ、フィルム状の接着材ＤＡ１の厚さＴｄａ１は、例えば０．０２ｍｍ、フィルム状の接着材ＤＡ２の厚さＴｄａ２は、例えば０．０２ｍｍである。半導体チップＣＰ２の上面から封止体ＲＳの上面までの高さ（距離）Ｔｈは、例えば０．３４ｍｍである。はんだボールＳＢの配線基板ＢＳから露出している部分の高さＴｓｂは、例えば０．３５ｍｍである。   The thickness Tdb of the paste-like adhesive DB is, for example, 0.02 mm, the thickness Tda1 of the film-like adhesive DA1 is, for example, 0.02 mm, and the thickness Tda2 of the film-like adhesive DA2 is, for example, 0. 0.02 mm. A height (distance) Th from the upper surface of the semiconductor chip CP2 to the upper surface of the sealing body RS is, for example, 0.34 mm. The height Tsb of the portion of the solder ball SB exposed from the wiring board BS is, for example, 0.35 mm.

［半導体装置の製造工程］
次に、本実施の形態の半導体装置の製造工程について説明する。図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）および図１０（ａ）は、図１〜図３に示す半導体装置ＳＤ１の製造工程中の平面図である。図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）および図１１は、図１〜図３に示す半導体装置ＳＤ１の製造工程中の要部断面図において、図１のＡ−Ａ線に相当する線に沿って切断した構造を示す要部断面図である。 [Semiconductor device manufacturing process]
Next, the manufacturing process of the semiconductor device of this embodiment will be described. 5A, FIG. 6A, FIG. 7A, FIG. 8A, FIG. 9A, and FIG. 10A show the manufacturing process of the semiconductor device SD1 shown in FIGS. FIG. FIGS. 5B, 6B, 7B, 8B, 9B, 10B, and 11 illustrate the semiconductor device SD1 illustrated in FIGS. FIG. 2 is a fragmentary cross-sectional view showing a structure cut along a line corresponding to the line AA in FIG.

１．基材準備工程
まず、図４に示すように、基材準備工程では、配線基板（基材）を準備する。図示しないが、この配線基板（基材）の製品形成領域は、図１に示す配線基板ＢＳの１個分に相当し、この製品形成領域の周囲には、後述の個片化工程にて配線基板（基材）を切断するための切断領域が設けられている。 1. Base Material Preparation Step First, as shown in FIG. 4, in the base material preparation step, a wiring board (base material) is prepared. Although not shown, the product formation area of this wiring board (base material) corresponds to one wiring board BS shown in FIG. 1, and around this product formation area, wiring is performed in an individualization process to be described later. A cutting region for cutting the substrate (base material) is provided.

２．第１半導体チップ搭載工程
次に、第１半導体チップ搭載工程では、例えばダイボンド装置により、配線基板ＢＳの表面ＢＳａ上にペースト状の接着剤ＤＢを介して半導体チップ（第１半導体チップ）ＣＰ１を搭載する（図３参照）。ここで、図５（ａ）に示すように、配線基板ＢＳの表面ＢＳａのチップ搭載領域ＣＭには、アライメントマーク（認識マーク）ＡＭａ，ＡＭｂが形成されている。そのため、図６（ａ）および図６（ｂ）に示す半導体チップＣＰ１は、図５（ａ）に示すアライメントマークＡＭａ，ＡＭｂを基準にして配線基板ＢＳの表面ＢＳａ上に搭載する。具体的には、例えば、カメラＣＡにアライメントマークＡＭａ，ＡＭｂを認識させ、アライメントマークＡＭａとアライメントマークＡＭｂとを結ぶ線分ＬＭの中点ＯＭに、図６（ａ）に示すように、半導体チップＣＰ１の中心を合わせ、配線基板ＢＳの表面ＢＳａ上に半導体チップＣＰ１を搭載する。 2. First Semiconductor Chip Mounting Step Next, in the first semiconductor chip mounting step, the semiconductor chip (first semiconductor chip) CP1 is mounted on the surface BSa of the wiring board BS via the paste adhesive DB, for example, by a die bonding apparatus. (See FIG. 3). Here, as shown in FIG. 5A, alignment marks (recognition marks) AMa and AMb are formed in the chip mounting region CM of the surface BSa of the wiring board BS. Therefore, the semiconductor chip CP1 shown in FIGS. 6A and 6B is mounted on the surface BSa of the wiring board BS with reference to the alignment marks AMa and AMb shown in FIG. Specifically, for example, the camera CA recognizes the alignment marks AMa and AMb, and a semiconductor chip as shown in FIG. 6A at the midpoint OM of the line segment LM connecting the alignment mark AMa and the alignment mark AMb. The center of CP1 is aligned and the semiconductor chip CP1 is mounted on the surface BSa of the wiring board BS.

３．第１ワイヤボンディング工程
次に、図７（ａ）および図７（ｂ）に示すように、第１ワイヤボンディング工程では、半導体チップＣＰ１の複数の電極パッドＰＤと、配線基板ＢＳにおいて半導体チップＣＰ１の周囲に配置された端子ＬＤとをワイヤ（導電性部材）ＢＷを介して、それぞれ電気的に接続する。本工程では、例えば、超音波振動と熱圧着を併用してワイヤＢＷを接合するボールボンディング（ネイルヘッドボンディング）法によりワイヤＢＷを接続する。ワイヤＢＷは、銅（Ｃｕ）を主成分とする材料からなる。 3. First Wire Bonding Step Next, as shown in FIGS. 7A and 7B, in the first wire bonding step, the plurality of electrode pads PD of the semiconductor chip CP1 and the semiconductor chip CP1 on the wiring board BS are formed. The terminals LD arranged around are electrically connected to each other via a wire (conductive member) BW. In this step, for example, the wire BW is connected by a ball bonding (nail head bonding) method in which the wire BW is bonded using both ultrasonic vibration and thermocompression bonding. The wire BW is made of a material mainly composed of copper (Cu).

４．スペーサ搭載工程
次に、スペーサ搭載工程では、例えばダイボンド装置により、半導体チップＣＰ１の表面ＣＰ１ａ上にフィルム状の接着材ＤＡ１を介してスペーサＳＰ１を搭載する（図３参照）。ここで、スペーサＳＰ１は、図７（ａ）に示すように、半導体チップＣＰ１の隅（角）を基準にして半導体チップＣＰ１の表面ＣＰ１ａ上に搭載する。具体的には、例えば、カメラＣＡに半導体チップＣＰ１の４つの隅（角）のうち、互いに対向する２つの隅ＣＣａ，ＣＣｂを認識させ、隅（第１隅）ＣＣａと隅（第２隅）ＣＣｂとを結ぶ線分ＬＣの中点ＯＣに、図８（ａ）に示すように、スペーサＳＰ１の中心を合わせ、半導体チップＣＰ１の表面ＣＰ１ａ上にスペーサＳＰ１を搭載する。 4). Spacer mounting process Next, in the spacer mounting process, the spacer SP1 is mounted on the surface CP1a of the semiconductor chip CP1 via the film-like adhesive DA1 by using, for example, a die bonding apparatus (see FIG. 3). Here, as shown in FIG. 7A, the spacer SP1 is mounted on the surface CP1a of the semiconductor chip CP1 with reference to the corner (corner) of the semiconductor chip CP1. Specifically, for example, the camera CA recognizes two corners CCa and CCb facing each other among the four corners (corners) of the semiconductor chip CP1, and the corner (first corner) CCa and the corner (second corner) are recognized. As shown in FIG. 8A, the center of the spacer SP1 is aligned with the midpoint OC of the line segment LC connecting CCb, and the spacer SP1 is mounted on the surface CP1a of the semiconductor chip CP1.

５．第２半導体チップ搭載工程
次に、第２半導体チップ搭載工程では、例えばダイボンド装置により、スペーサＳＰ１の表面ＳＰ１ａ上にフィルム状の接着材ＤＡ２を介して半導体チップ（第２半導体チップ）ＣＰ２を搭載する（図３参照）。ここで、半導体チップＣＰ２は、図８（ａ）に示すように、スペーサＳＰ１の隅（角）を基準にしてスペーサＳＰ１の表面ＳＰ１ａ上に搭載する。具体的には、例えば、カメラＣＡにスペーサＳＰ１の４つの隅（角）のうち、互いに対向する２つの隅ＣＳａ，ＣＳｂを認識させ、隅（第３隅）ＣＳａと隅（第４隅）ＣＳｂとを結ぶ線分ＬＳの中点ＯＳに、図９（ａ）に示すように、半導体チップＣＰ２の中心を合わせ、スペーサＳＰ１の表面ＳＰ１ａ上に半導体チップＣＰ２を搭載する。 5). Second Semiconductor Chip Mounting Step Next, in the second semiconductor chip mounting step, the semiconductor chip (second semiconductor chip) CP2 is mounted on the surface SP1a of the spacer SP1 via the film-like adhesive DA2 by, for example, a die bonding apparatus. (See FIG. 3). Here, as shown in FIG. 8A, the semiconductor chip CP2 is mounted on the surface SP1a of the spacer SP1 with reference to the corner (corner) of the spacer SP1. Specifically, for example, the camera CA recognizes two corners CSa and CSb facing each other among the four corners (corners) of the spacer SP1, and the corner (third corner) CSa and the corner (fourth corner) CSb are recognized. As shown in FIG. 9A, the center of the semiconductor chip CP2 is aligned with the midpoint OS of the line segment LS connecting the two, and the semiconductor chip CP2 is mounted on the surface SP1a of the spacer SP1.

６．第２ワイヤボンディング工程
次に、図１０（ａ）および図１０（ｂ）に示すように、第２ワイヤボンディング工程では、半導体チップＣＰ２の複数の電極パッドＰＤと、配線基板ＢＳにおいて半導体チップＣＰ２の周囲に配置された端子ＬＤとをワイヤ（導電性部材）ＢＷを介して、それぞれ電気的に接続する。本工程では、例えば、超音波振動と熱圧着を併用してワイヤＢＷを接合するボールボンディング（ネイルヘッドボンディング）法によりワイヤＢＷを接続する。前述のように、ワイヤＢＷは、銅（Ｃｕ）を主成分とする材料からなる。 6). Second Wire Bonding Step Next, as shown in FIGS. 10A and 10B, in the second wire bonding step, the plurality of electrode pads PD of the semiconductor chip CP2 and the semiconductor chip CP2 on the wiring board BS are formed. The terminals LD arranged around are electrically connected to each other via a wire (conductive member) BW. In this step, for example, the wire BW is connected by a ball bonding (nail head bonding) method in which the wire BW is bonded using both ultrasonic vibration and thermocompression bonding. As described above, the wire BW is made of a material whose main component is copper (Cu).

７．封止工程
次に、図１１に示すように、封止工程では、封止体ＲＳを形成し、半導体チップＣＰ１、スペーサＳＰ１、半導体チップＣＰ２および複数のワイヤＢＷを封止体ＲＳにより封止する。本工程では、例えば、金型内に樹脂を圧入した後硬化させる、いわゆるトランスファモールド方式により図３に示す封止体ＲＳを形成する。 7). Sealing Step Next, as shown in FIG. 11, in the sealing step, a sealing body RS is formed, and the semiconductor chip CP1, the spacer SP1, the semiconductor chip CP2, and the plurality of wires BW are sealed with the sealing body RS. . In this step, for example, the sealing body RS shown in FIG. 3 is formed by a so-called transfer molding method in which a resin is pressed into a mold and then cured.

８．ボールマウント工程
次に、図３に示すように、ボールマウント工程では、配線基板ＢＳの裏面ＢＳｂ側に形成された複数のランドＢＬＲのそれぞれに複数のはんだボール（はんだ材）ＳＢを搭載する。続いて、はんだボールＳＢを配置した配線基板ＢＳに熱処理（リフロー）を施し、はんだボールＳＢを溶融させてランドＢＬＲとそれぞれ接合する。具体的には、配線基板ＢＳをリフロー炉に配置して、はんだボールＳＢの融点よりも高い温度、例えば、２６０℃以上まで加熱する。 8). Ball Mounting Step Next, as shown in FIG. 3, in the ball mounting step, a plurality of solder balls (solder materials) SB are mounted on each of a plurality of lands BLR formed on the back surface BSb side of the wiring board BS. Subsequently, heat treatment (reflow) is performed on the wiring board BS on which the solder balls SB are arranged, and the solder balls SB are melted and bonded to the lands BLR, respectively. Specifically, the wiring board BS is placed in a reflow furnace and heated to a temperature higher than the melting point of the solder balls SB, for example, 260 ° C. or higher.

９．個片化工程
次に、個片化工程では、前述のように、図示しないが、配線基板（基材）の製品形成領域の周囲に形成された切断領域において配線基板および封止体ＲＳを切断する。こうすることで、図３に示すように、配線基板ＢＳ上に半導体チップＣＰ１，ＣＰ２を搭載した半導体装置ＳＤ１を個片化する。個片化方法は、例えば、ダイシングブレード（切断刃）を走らせて切断する方法を適用することができる。 9. Next, in the individualization step, as described above, although not shown, the wiring substrate and the sealing body RS are cut in a cutting region formed around the product formation region of the wiring substrate (base material). To do. As a result, as shown in FIG. 3, the semiconductor device SD1 in which the semiconductor chips CP1 and CP2 are mounted on the wiring board BS is separated. For example, a method of cutting by running a dicing blade (cutting blade) can be applied to the singulation method.

なお、本工程で得られる複数の半導体装置ＳＤ１は、試験前の半完成品（組立体）の状態である。従って、本工程の後、外観試験工程および電気的試験工程を行い、合格したものが、完成品の半導体装置ＳＤ１となる。   The plurality of semiconductor devices SD1 obtained in this step are in a semi-finished product (assembly) state before the test. Therefore, after this process, the appearance test process and the electrical test process are performed, and what has passed is the completed semiconductor device SD1.

［検討の経緯について］
＜検討例１＞
以下、本発明者が検討した検討例１の半導体装置について説明する。図１２は、検討例１の半導体装置ＳＤ１０１において、図１のＡ−Ａ線に相当する線で切断した構造を示す要部断面図である。なお、図１２の上側には、要部断面図に各部材の符号を付しており、図１２の下側には、図１２の上側と同一の図面に各部材の寸法を付している。 [Background of the study]
<Examination example 1>
Hereinafter, the semiconductor device of Study Example 1 studied by the present inventors will be described. FIG. 12 is a cross-sectional view of a main part showing a structure of the semiconductor device SD101 of Study Example 1 cut along a line corresponding to the AA line of FIG. In addition, the code | symbol of each member is attached | subjected to the principal part sectional drawing on the upper side of FIG. 12, and the dimension of each member is attached | subjected to the same drawing as the upper side of FIG. .

図１２に示すように、検討例１の半導体装置ＳＤ１０１は、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１０１と、半導体チップＣＰ１０１上に配置されるスペーサＳＰ１０１と、スペーサＳＰ１０１上に搭載される半導体チップ（第２半導体チップ）ＣＰ２０１と、を有している。   As illustrated in FIG. 12, the semiconductor device SD101 of the study example 1 includes a semiconductor chip (first semiconductor chip) CP101 mounted on the surface BSa of the wiring board BS, a spacer SP101 disposed on the semiconductor chip CP101, And a semiconductor chip (second semiconductor chip) CP201 mounted on the spacer SP101.

検討例１の半導体チップＣＰ１０１は、ペースト状の接着材（接合材、ダイボンド材）ＤＢにより配線基板ＢＳの表面ＢＳａ上に接着されている。スペーサＳＰ１０１は、フィルム状の接着材ＤＡ１により半導体チップＣＰ１０１上に接着されている。半導体チップＣＰ２０１は、フィルム状の接着材ＤＡ２によりスペーサＳＰ１０１上に接着されている。   The semiconductor chip CP101 of the examination example 1 is bonded onto the surface BSa of the wiring board BS by a paste-like adhesive (bonding material, die bonding material) DB. The spacer SP101 is bonded onto the semiconductor chip CP101 with a film-like adhesive material DA1. The semiconductor chip CP201 is bonded onto the spacer SP101 with a film-like adhesive material DA2.

検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１は、図４に示す本実施の形態の半導体チップＣＰ１の厚さＴｃ１よりも薄い。図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１は、図４に示す本実施の形態のスペーサＳＰ１の厚さＴｓ１と同じである。図１２に示す検討例１の半導体チップＣＰ２０１の厚さＴｃ２０１は、図４に示す本実施の形態の半導体チップＣＰ２の厚さＴｃ２よりも厚い。そして、図１２に示すように、検討例１においては、半導体チップＣＰ１０１の厚さＴｃ１０１は、スペーサＳＰ１０１の厚さＴｓ１０１よりも薄い。半導体チップＣＰ２０１の厚さＴｃ２０１は、スペーサＳＰ１０１の厚さＴｓ１０１よりも厚い。その結果、半導体チップＣＰ１０１の厚さＴｃ１０１は、半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄い。   The thickness Tc101 of the semiconductor chip CP101 of the examination example 1 is thinner than the thickness Tc1 of the semiconductor chip CP1 of the present embodiment shown in FIG. The thickness Ts101 of the spacer SP101 of the examination example 1 shown in FIG. 12 is the same as the thickness Ts1 of the spacer SP1 of the present embodiment shown in FIG. The thickness Tc201 of the semiconductor chip CP201 of the study example 1 shown in FIG. 12 is thicker than the thickness Tc2 of the semiconductor chip CP2 of the present embodiment shown in FIG. As shown in FIG. 12, in Study Example 1, the thickness Tc101 of the semiconductor chip CP101 is thinner than the thickness Ts101 of the spacer SP101. The thickness Tc201 of the semiconductor chip CP201 is thicker than the thickness Ts101 of the spacer SP101. As a result, the thickness Tc101 of the semiconductor chip CP101 is thinner than the thickness Tc201 of the semiconductor chip CP201.

また、図１２に示す検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さ（Ｔｃ１０１＋Ｔｓ１０１＋Ｔｃ２０１）は、図４に示す半導体チップＣＰ１、スペーサＳＰ１および半導体チップＣＰ２の合計の厚さ（Ｔｃ１＋Ｔｓ１＋Ｔｃ２）と同じである。   Further, the total thickness (Tc101 + Ts101 + Tc201) of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 of the examination example 1 shown in FIG. 12 is the total thickness of the semiconductor chip CP1, the spacer SP1, and the semiconductor chip CP2 shown in FIG. Tc1 + Ts1 + Tc2).

また、検討例１のスペーサＳＰ１０１の長辺の長さＷｓ１０１は、図４に示す本実施の形態のスペーサＳＰ１の長辺の長さＷｓ１よりも短い。そのため、図１２に示す検討例１の半導体チップＣＰ２０１のオーバーハング量（平面視において半導体チップＣＰ２０１の端部がスペーサＳＰ１０１の端部から張り出した部分の長さ）Ｗｏ１０１は、図４に示す本実施の形態の半導体チップＣＰ２のオーバーハング量Ｗｏ１よりも大きい。   Further, the long side length Ws101 of the spacer SP101 of the examination example 1 is shorter than the long side length Ws1 of the spacer SP1 of the present embodiment shown in FIG. Therefore, the overhang amount of the semiconductor chip CP201 of the study example 1 shown in FIG. 12 (the length of the portion where the end portion of the semiconductor chip CP201 protrudes from the end portion of the spacer SP101 in plan view) Wo101 is shown in FIG. The overhang amount Wo1 of the semiconductor chip CP2 of the form is larger.

具体的には、半導体チップＣＰ１０１の厚さＴｃ１０１は、例えば０．１２ｍｍ、スペーサＳＰ１０１の厚さＴｓ１０１は、例えば０．１８ｍｍ、半導体チップＣＰ２０１の厚さＴｃ２０１は、例えば０．２０ｍｍである。半導体チップＣＰ１０１の長辺の長さＷｃ１０１は、半導体チップＣＰ１の長辺の長さＷｃ１と同じであり、例えば４．９ｍｍである。半導体チップＣＰ１０１の短辺の長さは、半導体チップＣＰ１の短辺の長さと同じであり、例えば４．５ｍｍである。スペーサＳＰ１０１の長辺の長さＷｓ１０１は、例えば３．０ｍｍであり、スペーサＳＰ１０１の短辺の長さは、例えば３．０ｍｍである。半導体チップＣＰ２０１の長辺の長さＷｃ２０１は、半導体チップＣＰ２の長辺の長さＷｃ２と同じであり、例えば４．３ｍｍである。半導体チップＣＰ２０１の短辺の長さは、半導体チップＣＰ２の短辺の長さと同じであり、例えば４．３ｍｍである。半導体チップＣＰ２０１のオーバーハング量Ｗｏ１０１は、０．６５ｍｍである。   Specifically, the thickness Tc101 of the semiconductor chip CP101 is, for example, 0.12 mm, the thickness Ts101 of the spacer SP101 is, for example, 0.18 mm, and the thickness Tc201 of the semiconductor chip CP201 is, for example, 0.20 mm. The long side length Wc101 of the semiconductor chip CP101 is the same as the long side length Wc1 of the semiconductor chip CP1, and is, for example, 4.9 mm. The short side length of the semiconductor chip CP101 is the same as the short side length of the semiconductor chip CP1, and is, for example, 4.5 mm. The long side length Ws101 of the spacer SP101 is, for example, 3.0 mm, and the short side length of the spacer SP101 is, for example, 3.0 mm. The long side length Wc201 of the semiconductor chip CP201 is the same as the long side length Wc2 of the semiconductor chip CP2, and is, for example, 4.3 mm. The short side length of the semiconductor chip CP201 is the same as the short side length of the semiconductor chip CP2, and is, for example, 4.3 mm. The overhang amount Wo101 of the semiconductor chip CP201 is 0.65 mm.

以上が、図１２に示す検討例１の半導体装置ＳＤ１０１と図４に示す本実施の形態の半導体装置ＳＤ１との相違点である。検討例１の半導体装置ＳＤ１０１のそれ以外の構成は、本実施の形態の半導体装置ＳＤ１の構成と同一であるため、半導体装置ＳＤ１０１の製造工程も含め、繰り返しの説明を省略する。   The above is the difference between the semiconductor device SD101 of Study Example 1 shown in FIG. 12 and the semiconductor device SD1 of the present embodiment shown in FIG. Since the other configuration of the semiconductor device SD101 of the study example 1 is the same as the configuration of the semiconductor device SD1 of the present embodiment, repeated description including the manufacturing process of the semiconductor device SD101 is omitted.

ここで、図１２に基づいて、検討例１について本発明者が見出した課題について説明する。   Here, based on FIG. 12, the problems found by the present inventor in Study Example 1 will be described.

本発明者は、検討例１の半導体装置ＳＤ１０１において、コスト削減のため、半導体チップＣＰ１０１をフィルム状の接着材ではなく、ペースト状の接着材（接合材、ダイボンド材）ＤＢにより配線基板ＢＳの表面ＢＳａ上に接着することとした。そうしたところ、接着材ＤＢが半導体チップＣＰ１０１に乗り上がる（這い上がる）という事態が生じた（半導体チップＣＰ１０１に乗り上がった接着材ＤＢを接着材ＤＢａと称する）。そして、半導体チップＣＰ１０１に乗り上がった接着材ＤＢａは、半導体チップＣＰ１０１に設けられた複数の電極パッドＰＤ間に跨るように拡がるものもあった。   In the semiconductor device SD101 of the examination example 1, the present inventor uses the paste-like adhesive material (bonding material, die-bonding material) DB instead of the film-like adhesive material for the semiconductor chip CP101 to reduce the cost. It was decided to adhere on BSa. As a result, a situation has occurred in which the adhesive DB rides on (climbs) the semiconductor chip CP101 (the adhesive DB that rides on the semiconductor chip CP101 is referred to as an adhesive DBa). In some cases, the adhesive DBa on the semiconductor chip CP101 spreads across a plurality of electrode pads PD provided on the semiconductor chip CP101.

ここで、半導体チップＣＰ１の裏面を配線基板ＢＳと等電位にして、半導体チップＣＰ１の動作を安定化させるため、ペースト状の接着材ＤＢには、例えば熱硬化性樹脂に銀（Ａｇ）粒子を混合した導電性接着材を用いている。その結果、複数の電極パッドＰＤ間に跨るように拡がった接着材ＤＢａによって、半導体チップＣＰ１０１内の回路がショートしてしまうという事態が生じた。そのため、ペースト状の接着材ＤＢが半導体チップＣＰ１に乗り上がるのを防止することが望まれる。   Here, in order to stabilize the operation of the semiconductor chip CP1 by setting the back surface of the semiconductor chip CP1 to the same potential as the wiring substrate BS, for example, silver (Ag) particles are added to the thermosetting resin in the paste adhesive DB. A mixed conductive adhesive is used. As a result, a situation has occurred in which the circuit in the semiconductor chip CP101 is short-circuited by the adhesive DBa that spreads across the plurality of electrode pads PD. Therefore, it is desired to prevent the paste-like adhesive DB from climbing on the semiconductor chip CP1.

＜検討例２＞
以下、本発明者が検討した検討例２の半導体装置について説明する。図１３は、検討例２の半導体装置ＳＤ１０２において、図１のＡ−Ａ線に相当する線で切断した構造を示す要部断面図である。なお、図１３の上側には、要部断面図に各部材の符号を付しており、図１３の下側には、図１３の上側と同一の図面に各部材の寸法を付している。 <Examination example 2>
Hereinafter, the semiconductor device of Study Example 2 studied by the present inventors will be described. FIG. 13 is a cross-sectional view of a principal part showing a structure of the semiconductor device SD102 of Study Example 2 cut along a line corresponding to the AA line of FIG. In addition, the code | symbol of each member is attached | subjected to principal part sectional drawing on the upper side of FIG. 13, and the dimension of each member is attached | subjected to the same drawing as the upper side of FIG. .

図１３に示すように、検討例２の半導体装置ＳＤ１０２は、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１と、半導体チップＣＰ１上に配置されるスペーサＳＰ１０２と、スペーサＳＰ１０２上に搭載される半導体チップ（第２半導体チップ）ＣＰ２０１と、を有している。そして、検討例２の半導体チップＣＰ１の厚さＴｃ１は、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚い。図１３に示す検討例２のスペーサＳＰ１０２の厚さＴｓ１０２は、図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄い。   As illustrated in FIG. 13, the semiconductor device SD102 of the study example 2 includes a semiconductor chip (first semiconductor chip) CP1 mounted on the surface BSa of the wiring board BS, a spacer SP102 disposed on the semiconductor chip CP1, And a semiconductor chip (second semiconductor chip) CP201 mounted on the spacer SP102. Then, the thickness Tc1 of the semiconductor chip CP1 of the study example 2 is thicker than the thickness Tc101 of the semiconductor chip CP101 of the study example 1 shown in FIG. The thickness Ts102 of the spacer SP102 of the examination example 2 shown in FIG. 13 is thinner than the thickness Ts101 of the spacer SP101 of the examination example 1 shown in FIG.

また、図１３に示す検討例２の半導体チップＣＰ１、スペーサＳＰ１０２および半導体チップＣＰ２０１の合計の厚さ（Ｔｃ１＋Ｔｓ１０２＋Ｔｃ２０１）は、図１２に示す検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さ（Ｔｃ１０１＋Ｔｓ１０１＋Ｔｃ２０１）と同じである。   Further, the total thickness (Tc1 + Ts102 + Tc201) of the semiconductor chip CP1, the spacer SP102, and the semiconductor chip CP201 of the study example 2 shown in FIG. The thickness is equal to (Tc101 + Ts101 + Tc201).

また、図１３に示すように、検討例２のスペーサＳＰ１０２の長辺の長さＷｓ１０２は、本実施の形態のスペーサＳＰ１の長辺の長さＷｓ１よりも短い。そのため、検討例２の半導体チップＣＰ２０１のオーバーハング量（平面視において半導体チップＣＰ２０１の端部がスペーサＳＰ１０２の端部から張り出した部分の長さ）Ｗｏ１０２は、本実施の形態の半導体チップＣＰ２のオーバーハング量Ｗｏ１よりも大きい。   Further, as shown in FIG. 13, the long side length Ws102 of the spacer SP102 of Study Example 2 is shorter than the long side length Ws1 of the spacer SP1 of the present embodiment. Therefore, the overhang amount of the semiconductor chip CP201 of the study example 2 (the length of the portion where the end portion of the semiconductor chip CP201 protrudes from the end portion of the spacer SP102 in plan view) Wo102 is the overhang amount of the semiconductor chip CP2 of the present embodiment. It is larger than the hang amount Wo1.

具体的には、スペーサＳＰ１０２の厚さＴｓ１０２は、例えば０．１０ｍｍである。スペーサＳＰ１０２の長辺の長さＷｓ１０２は、スペーサＳＰ１０１の長辺の長さＷｓ１０１と同じであり、例えば３．０ｍｍである。スペーサＳＰ１０２の短辺の長さは、スペーサＳＰ１０１の短辺の長さと同じであり、例えば３．０ｍｍである。半導体チップＣＰ２０１のオーバーハング量Ｗｏ１０２は、０．６５ｍｍである。   Specifically, the thickness Ts102 of the spacer SP102 is, for example, 0.10 mm. The long side length Ws102 of the spacer SP102 is the same as the long side length Ws101 of the spacer SP101, for example, 3.0 mm. The length of the short side of the spacer SP102 is the same as the length of the short side of the spacer SP101, for example, 3.0 mm. The overhang amount Wo102 of the semiconductor chip CP201 is 0.65 mm.

以上が、図１３に示す検討例２の半導体装置ＳＤ１０２と図１２に示す検討例１の半導体装置ＳＤ１０１との相違点である。検討例２の半導体装置ＳＤ１０２のそれ以外の構成は、検討例１の半導体装置ＳＤ１０１の構成と同一であるため、半導体装置ＳＤ１０２の製造工程も含め、繰り返しの説明を省略する。   The above is the difference between the semiconductor device SD102 of Study Example 2 shown in FIG. 13 and the semiconductor device SD101 of Study Example 1 shown in FIG. Since the other configuration of the semiconductor device SD102 of the study example 2 is the same as that of the semiconductor device SD101 of the study example 1, repeated description including the manufacturing process of the semiconductor device SD102 is omitted.

図１３に示すように、検討例２の半導体装置ＳＤ１０２では、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１の厚さＴｃ１を、検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くしている。こうすることで、半導体チップＣＰ１を配線基板ＢＳの表面ＢＳａ上に接着しているペースト状の接着材ＤＢが半導体チップＣＰ１に乗り上がることを防止できる。その結果、検討例２では、接着材ＤＢによる、半導体チップＣＰ１内の回路がショートするという事態を防止できる。   As shown in FIG. 13, in the semiconductor device SD102 of the study example 2, the thickness Tc1 of the semiconductor chip (first semiconductor chip) CP1 mounted on the surface BSa of the wiring board BS is set to the thickness of the semiconductor chip CP101 of the study example 1. It is thicker than the thickness Tc101. By doing so, it is possible to prevent the paste-like adhesive DB that adheres the semiconductor chip CP1 to the surface BSa of the wiring board BS from riding on the semiconductor chip CP1. As a result, in Study Example 2, it is possible to prevent a short circuit in the circuit in the semiconductor chip CP1 due to the adhesive DB.

しかし、検討例２において、別の問題が生じている。検討例２では、半導体チップＣＰ１の厚さを、図１２に示す検討例１の半導体チップＣＰ１０１よりも厚くしている。そのため、検討例２において、検討例１のスペーサＳＰ１０１および半導体チップＣＰ２０１をそのまま用いると、半導体チップＣＰ１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さが、検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さよりも厚くなる。この場合において、半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１を確実に封止するためには、封止体ＲＳの配線基板ＢＳからの高さ（封止体ＲＳの厚さ）Ｔｍを大きくする必要がある。   However, another problem arises in Study Example 2. In Study Example 2, the thickness of the semiconductor chip CP1 is made thicker than the semiconductor chip CP101 of Study Example 1 shown in FIG. Therefore, in the study example 2, if the spacer SP101 and the semiconductor chip CP201 of the study example 1 are used as they are, the total thickness of the semiconductor chip CP1, the spacer SP101, and the semiconductor chip CP201 is equal to the semiconductor chip CP101, the spacer SP101 of the study example 1, and It becomes thicker than the total thickness of the semiconductor chip CP201. In this case, in order to reliably seal the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201, it is necessary to increase the height (thickness of the sealing body RS) Tm of the sealing body RS from the wiring substrate BS. There is.

前述のように、封止体ＲＳは、例えば金型内に樹脂を圧入した後硬化させる、いわゆるトランスファモールド方式により形成する。そのため、封止体ＲＳの配線基板ＢＳからの高さ（封止体ＲＳの厚さ）Ｔｍを変更するには金型の再設計が必要となり、開発コストを増大させてしまう。従って、封止体ＲＳの厚さＴｍは、配線基板ＢＳの厚さＴｗｂの２倍よりも薄いという関係を維持する必要がある。   As described above, the sealing body RS is formed by, for example, a so-called transfer mold method in which a resin is pressed into a mold and then cured. Therefore, in order to change the height (the thickness of the sealing body RS) Tm of the sealing body RS from the wiring board BS, it is necessary to redesign the mold, which increases the development cost. Therefore, it is necessary to maintain the relationship that the thickness Tm of the sealing body RS is thinner than twice the thickness Twb of the wiring board BS.

検討例２において、半導体チップＣＰ１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さは、検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さよりも厚い。そのため、封止体ＲＳの配線基板ＢＳからの高さ（封止体ＲＳの厚さ）Ｔｍを変更することなく、封止体ＲＳによって半導体チップおよびスペーサを封止しようとすると、半導体チップＣＰ２０１の上面から封止体ＲＳの上面までの高さ（距離）Ｔｈが小さくなってしまう。こうすると、半導体チップＣＰ２０１の電極パッドＰＤに接続されたワイヤＢＷが封止体ＲＳから露出する虞がある。また、封止体ＲＳの上面にレーザーマーキングによって刻印する場合には、封止体ＲＳの上面が削られるため、ワイヤＢＷだけでなく半導体チップＣＰ２０１も露出する虞がある。そのため、半導体チップＣＰ２０１の上面から封止体ＲＳの上面までの高さ（距離）Ｔｈは十分に確保する必要がある。   In Study Example 2, the total thickness of the semiconductor chip CP1, the spacer SP101, and the semiconductor chip CP201 is thicker than the total thickness of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 in Study Example 1. Therefore, if the semiconductor chip and the spacer are sealed by the sealing body RS without changing the height (thickness of the sealing body RS) Tm of the sealing body RS from the wiring substrate BS, The height (distance) Th from the upper surface to the upper surface of the sealing body RS becomes small. As a result, the wire BW connected to the electrode pad PD of the semiconductor chip CP201 may be exposed from the sealing body RS. Further, when the upper surface of the sealing body RS is engraved by laser marking, the upper surface of the sealing body RS is scraped, so that not only the wire BW but also the semiconductor chip CP201 may be exposed. Therefore, it is necessary to ensure a sufficient height (distance) Th from the upper surface of the semiconductor chip CP201 to the upper surface of the sealing body RS.

すなわち、半導体チップＣＰ２０１の上面から封止体ＲＳの上面までの高さ（距離）Ｔｈを小さくしないように、半導体チップＣＰ１の厚さを、検討例１の半導体チップＣＰ１０１よりも厚くする必要がある。そして、半導体チップＣＰ１、スペーサＳＰ１０２および半導体チップＣＰ２０１の合計の厚さを、検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さと同じにする必要がある。   That is, it is necessary to make the thickness of the semiconductor chip CP1 thicker than the semiconductor chip CP101 of the study example 1 so as not to reduce the height (distance) Th from the upper surface of the semiconductor chip CP201 to the upper surface of the sealing body RS. . The total thickness of the semiconductor chip CP1, the spacer SP102, and the semiconductor chip CP201 needs to be the same as the total thickness of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 in Example 1.

そこで、図１３に示すように、検討例２では、検討例１の半導体チップＣＰ２０１をそのまま用いる一方、半導体チップＣＰ１の厚さＴｃ１を、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くした分と同じだけ、スペーサＳＰ１０２の厚さＴｓ１０２を、検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄くしている。こうすることで、検討例２の半導体チップＣＰ１、スペーサＳＰ１０２および半導体チップＣＰ２０１の合計の厚さが、図１２に示す検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さと同じになる。   Therefore, as shown in FIG. 13, in the study example 2, the semiconductor chip CP201 of the study example 1 is used as it is, while the thickness Tc1 of the semiconductor chip CP1 is changed to the thickness Tc101 of the semiconductor chip CP101 of the study example 1 shown in FIG. The thickness Ts102 of the spacer SP102 is made thinner than the thickness Ts101 of the spacer SP101 in the examination example 1 by the same amount as the thickness. By doing so, the total thickness of the semiconductor chip CP1, the spacer SP102, and the semiconductor chip CP201 in the study example 2 is the same as the total thickness of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 in the study example 1 shown in FIG. become.

しかし、スペーサＳＰ１０２の厚さＴｓ１０２を、図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄くしたことにより、半導体チップＣＰ１の電極パッドＰＤに接続されたワイヤＢＷと半導体チップＣＰ２０１の下面とが干渉する。ワイヤＢＷが半導体チップＣＰ２０１と干渉しないようにするためには、ワイヤＢＷを歪ませるしかなく、電極パッドＰＤとワイヤＢＷとの接合性が低下する。従って、スペーサＳＰ１０２の厚さＴｓ１０２を、図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄くすることはできない。   However, since the thickness Ts102 of the spacer SP102 is made thinner than the thickness Ts101 of the spacer SP101 of the examination example 1 shown in FIG. 12, the wire BW connected to the electrode pad PD of the semiconductor chip CP1 and the lower surface of the semiconductor chip CP201. Interfere with. In order to prevent the wire BW from interfering with the semiconductor chip CP201, the wire BW must be distorted, and the bondability between the electrode pad PD and the wire BW is lowered. Therefore, the thickness Ts102 of the spacer SP102 cannot be made thinner than the thickness Ts101 of the spacer SP101 of the study example 1 shown in FIG.

そのため、次の３つの条件を満たすことが望まれる。（１）半導体チップＣＰ１の厚さＴｃ１を、検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くする。（２）スペーサＳＰ１０１のスペーサＳＰ１０２の厚さＴｓ１０２を、検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄くしてはならない。（３）半導体チップＣＰ１、スペーサＳＰ１０２および半導体チップＣＰ２０１の合計の厚さを、検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さと同じにする。   Therefore, it is desirable to satisfy the following three conditions. (1) The thickness Tc1 of the semiconductor chip CP1 is made thicker than the thickness Tc101 of the semiconductor chip CP101 of the study example 1. (2) The thickness Ts102 of the spacer SP102 of the spacer SP101 should not be made thinner than the thickness Ts101 of the spacer SP101 of Study Example 1. (3) The total thickness of the semiconductor chip CP1, the spacer SP102, and the semiconductor chip CP201 is set to be the same as the total thickness of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 in Study Example 1.

＜検討例３＞
以下、本発明者が検討した検討例３の半導体装置について説明する。図１４は、検討例３の半導体装置ＳＤ１０３において、図１のＡ−Ａ線に相当する線で切断した構造を示す要部断面図である。図１５（ａ）〜（ｃ）は、検討例３の半導体装置ＳＤ１０３において、スペーサ上に搭載される半導体チップの電極パッドにワイヤを接続する工程を示す要部拡大断面図である。なお、図１４の上側には、要部断面図に各部材の符号を付しており、図１４の下側には、図１４の上側と同一の図面に各部材の寸法を付している。 <Examination example 3>
Hereinafter, the semiconductor device of Study Example 3 studied by the present inventors will be described. FIG. 14 is a cross-sectional view of a principal part showing a structure of the semiconductor device SD103 of Study Example 3 cut along a line corresponding to the AA line of FIG. FIGS. 15A to 15C are enlarged cross-sectional views of main parts showing steps of connecting wires to the electrode pads of the semiconductor chip mounted on the spacer in the semiconductor device SD103 of the examination example 3. FIG. In addition, the code | symbol of each member is attached | subjected to the principal part sectional drawing on the upper side of FIG. 14, and the dimension of each member is attached | subjected to the same drawing as the upper side of FIG. .

図１４に示すように、検討例３の半導体装置ＳＤ１０３は、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１と、半導体チップＣＰ１上に配置されるスペーサＳＰ１０３と、スペーサＳＰ１０３上に搭載される半導体チップ（第２半導体チップ）ＣＰ２と、を有している。前述のように、半導体チップＣＰ１の厚さＴｃ１は、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚い。より具体的には、図１４に示すように、半導体チップＣＰ１の厚さＴｃ１は、スペーサＳＰ１０３の厚さＴｓ１０３よりも厚い。スペーサＳＰ１０３の厚さＴｓ１０３は、図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１と同じ厚さであり、図１３に示す検討例２のスペーサＳＰ１０２の厚さＴｓ１０２よりも厚い。一方、図１４に示す半導体チップＣＰ２の厚さＴｃ２は、図１２および図１３に示す半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄い。より具体的には、半導体チップＣＰ２の厚さＴｃ２は、スペーサＳＰ１０３の厚さＴｓ１０３よりも薄い。従って、図１４に示すように、半導体チップＣＰ１の厚さＴｃ１は、スペーサＳＰ１０３の厚さＴｓ１０３よりも厚く、半導体チップＣＰ２の厚さＴｃ２は、スペーサＳＰ１０３の厚さＴｓ１０３よりも薄い。   As shown in FIG. 14, the semiconductor device SD103 of the examination example 3 includes a semiconductor chip (first semiconductor chip) CP1 mounted on the surface BSa of the wiring board BS, a spacer SP103 disposed on the semiconductor chip CP1, And a semiconductor chip (second semiconductor chip) CP2 mounted on the spacer SP103. As described above, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Tc101 of the semiconductor chip CP101 of the study example 1 shown in FIG. More specifically, as shown in FIG. 14, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Ts103 of the spacer SP103. The thickness Ts103 of the spacer SP103 is the same as the thickness Ts101 of the spacer SP101 of the study example 1 shown in FIG. 12, and is thicker than the thickness Ts102 of the spacer SP102 of the study example 2 shown in FIG. On the other hand, the thickness Tc2 of the semiconductor chip CP2 shown in FIG. 14 is thinner than the thickness Tc201 of the semiconductor chip CP201 shown in FIGS. More specifically, the thickness Tc2 of the semiconductor chip CP2 is thinner than the thickness Ts103 of the spacer SP103. Therefore, as shown in FIG. 14, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Ts103 of the spacer SP103, and the thickness Tc2 of the semiconductor chip CP2 is thinner than the thickness Ts103 of the spacer SP103.

また、図１４に示す検討例３の半導体チップＣＰ１、スペーサＳＰ１０３および半導体チップＣＰ２の合計の厚さ（Ｔｃ１＋Ｔｓ１０３＋Ｔｃ２）は、図１３に示す検討例２の半導体チップＣＰ１、スペーサＳＰ１０２および半導体チップＣＰ２０１の合計の厚さ（Ｔｃ１０１＋Ｔｓ１０１＋Ｔｃ２０１）と同じである。また、図１４に示す検討例３の半導体チップＣＰ１、スペーサＳＰ１０３および半導体チップＣＰ２の合計の厚さ（Ｔｃ１＋Ｔｓ１０３＋Ｔｃ２）は、図１２に示す検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さ（Ｔｃ１０１＋Ｔｓ１０１＋Ｔｃ２０１）と同じである。   Further, the total thickness (Tc1 + Ts103 + Tc2) of the semiconductor chip CP1, the spacer SP103, and the semiconductor chip CP2 of the examination example 3 shown in FIG. 14 is the sum of the semiconductor chip CP1, the spacer SP102, and the semiconductor chip CP201 of the examination example 2 shown in FIG. The thickness is equal to (Tc101 + Ts101 + Tc201). Further, the total thickness (Tc1 + Ts103 + Tc2) of the semiconductor chip CP1, the spacer SP103, and the semiconductor chip CP2 of the study example 3 shown in FIG. 14 is the sum of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 of the study example 1 shown in FIG. The thickness is equal to (Tc101 + Ts101 + Tc201).

また、図１４に示すように、検討例３のスペーサＳＰ１０３の長辺の長さＷｓ１０３は、本実施の形態のスペーサＳＰ１の長辺の長さＷｓ１よりも短い。そのため、検討例３の半導体チップＣＰ２のオーバーハング量（平面視において半導体チップＣＰ２の端部がスペーサＳＰ１０３の端部から張り出した部分の長さ）Ｗｏ１０３は、本実施の形態の半導体チップＣＰ２のオーバーハング量Ｗｏ１よりも大きい。   Further, as shown in FIG. 14, the long side length Ws103 of the spacer SP103 of Study Example 3 is shorter than the long side length Ws1 of the spacer SP1 of the present embodiment. Therefore, the overhang amount of the semiconductor chip CP2 of the examination example 3 (the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the end portion of the spacer SP103 in plan view) Wo103 is the overhang amount of the semiconductor chip CP2 of the present embodiment. It is larger than the hang amount Wo1.

具体的には、スペーサＳＰ１０３の厚さＴｓ１０３は、スペーサＳＰ１の厚さＴｓ１と同じであり、例えば０．１８ｍｍである。スペーサＳＰ１０３の長辺の長さＷｓ１０３は、スペーサＳＰ１０２の長辺の長さＷｓ１０２と同じであり、例えば３．０ｍｍである。スペーサＳＰ１０３の短辺の長さは、スペーサＳＰ１０２の短辺の長さと同じであり、例えば３．０ｍｍである。半導体チップＣＰ２のオーバーハング量Ｗｏ１０３は、０．６５ｍｍである。   Specifically, the thickness Ts103 of the spacer SP103 is the same as the thickness Ts1 of the spacer SP1, and is, for example, 0.18 mm. The long side length Ws103 of the spacer SP103 is the same as the long side length Ws102 of the spacer SP102, for example, 3.0 mm. The length of the short side of the spacer SP103 is the same as the length of the short side of the spacer SP102, for example, 3.0 mm. The overhang amount Wo103 of the semiconductor chip CP2 is 0.65 mm.

以上が、図１４に示す検討例３の半導体装置ＳＤ１０３と図１３に示す検討例２の半導体装置ＳＤ１０２との相違点である。検討例３の半導体装置ＳＤ１０３のそれ以外の構成は、検討例２の半導体装置ＳＤ１０２の構成と同一であるため、半導体装置ＳＤ１０３の製造工程も含め、繰り返しの説明を省略する。   The above is the difference between the semiconductor device SD103 of Study Example 3 shown in FIG. 14 and the semiconductor device SD102 of Study Example 2 shown in FIG. Since the other configuration of the semiconductor device SD103 of the study example 3 is the same as that of the semiconductor device SD102 of the study example 2, repeated description including the manufacturing process of the semiconductor device SD103 is omitted.

図１４に示すように、検討例３では、検討例１のスペーサＳＰ１０１の厚さＴｓ１０１と同じ厚さＴｓ１０３を有するスペーサＳＰ１０３を用いている。また、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くした検討例２の半導体チップＣＰ１をそのまま用いる。そして、図１４に示す半導体チップＣＰ１の厚さＴｃ１を、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くした分と同じだけ、図１４に示す検討例３の半導体チップＣＰ２の厚さＴｓ２を、図１２に示す検討例１および図１３に示す検討例２の半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄くしている。   As shown in FIG. 14, in Study Example 3, a spacer SP103 having the same thickness Ts103 as the thickness Ts101 of the spacer SP101 in Study Example 1 is used. In addition, the semiconductor chip CP1 of Study Example 2 that is thicker than the thickness Tc101 of the semiconductor chip CP101 of Study Example 1 shown in FIG. Then, the thickness Tc1 of the semiconductor chip CP1 shown in FIG. 14 is the same as the thickness Tc101 of the semiconductor chip CP101 of the examination example 1 shown in FIG. The thickness Ts2 is made thinner than the thickness Tc201 of the semiconductor chip CP201 of the study example 1 shown in FIG. 12 and the study example 2 shown in FIG.

こうすることで、半導体チップＣＰ１の厚さＴｃ１を、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚くしている。そして、スペーサＳＰ１０３の厚さＴｓ１０３を、図１２に示す検討例１のスペーサＳＰ１０１の厚さＴｓ１０１よりも薄くしていない。そして、半導体チップＣＰ１、スペーサＳＰ１０３および半導体チップＣＰ２０１の合計の厚さを、図１２に示す検討例１の半導体チップＣＰ１０１、スペーサＳＰ１０１および半導体チップＣＰ２０１の合計の厚さと同じにすることができる。   By doing so, the thickness Tc1 of the semiconductor chip CP1 is made thicker than the thickness Tc101 of the semiconductor chip CP101 of the study example 1 shown in FIG. The thickness Ts103 of the spacer SP103 is not made thinner than the thickness Ts101 of the spacer SP101 of the study example 1 shown in FIG. Then, the total thickness of the semiconductor chip CP1, the spacer SP103, and the semiconductor chip CP201 can be made the same as the total thickness of the semiconductor chip CP101, the spacer SP101, and the semiconductor chip CP201 in Study Example 1 shown in FIG.

しかし、図１４に示すように、半導体チップＣＰ２の厚さＴｃ２を、図１２に示す検討例１の半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄くしたことにより、別の問題が生じている。図１５（ａ）〜（ｃ）は、検討例３において、前述の第２ワイヤボンディング工程における製造工程を示す要部拡大断面図である。図１５（ａ）に示すように、スペーサＳＰ１０３上に半導体チップＣＰ２を搭載した後に、図１５（ｂ）に示すように、ワイヤボンディング装置ＷＤにより、半導体チップＣＰ２の電極パッドＰＤにワイヤＢＷの一端を押し付けることによって接続する。そして、図１５（ｃ）に示すように、配線基板ＢＳの端子ＬＤにワイヤＢＷの他端を接続する。   However, as shown in FIG. 14, another problem arises because the thickness Tc2 of the semiconductor chip CP2 is made thinner than the thickness Tc201 of the semiconductor chip CP201 of the study example 1 shown in FIG. 15A to 15C are main part enlarged cross-sectional views showing the manufacturing process in the second wire bonding process described above in the third study example. As shown in FIG. 15A, after the semiconductor chip CP2 is mounted on the spacer SP103, as shown in FIG. 15B, one end of the wire BW is applied to the electrode pad PD of the semiconductor chip CP2 by the wire bonding apparatus WD. Connect by pressing. Then, as shown in FIG. 15C, the other end of the wire BW is connected to the terminal LD of the wiring board BS.

ここで、図１５（ｂ）に示すように、半導体チップＣＰ２の端部はスペーサＳＰ１０３から張り出している（オーバーハングしている）。そして、半導体チップＣＰ２の電極パッドＰＤは、半導体チップＣＰ２のスペーサＳＰ１０３から張り出した部分（オーバーハング部）に位置している。そのため、ワイヤボンディング装置ＷＤにより半導体チップＣＰ２の電極パッドＰＤにワイヤＢＷが押し付けられた際に、半導体チップＣＰ２のオーバーハング部が湾曲する。特に、検討例３の半導体チップＣＰ２の厚さＴｃ２は、検討例１および検討例２の半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄い。そのため、前述の第２ワイヤボンディング工程において、ワイヤボンディング時の、検討例３の半導体チップＣＰ２のオーバーハング部の湾曲量は、検討例１および検討例２の半導体チップＣＰ２０１のオーバーハング部の湾曲量に比べて大きい。   Here, as shown in FIG. 15B, the end portion of the semiconductor chip CP2 protrudes (overhangs) from the spacer SP103. The electrode pad PD of the semiconductor chip CP2 is located in a portion (overhang portion) that protrudes from the spacer SP103 of the semiconductor chip CP2. Therefore, when the wire BW is pressed against the electrode pad PD of the semiconductor chip CP2 by the wire bonding apparatus WD, the overhang portion of the semiconductor chip CP2 is curved. In particular, the thickness Tc2 of the semiconductor chip CP2 of Study Example 3 is thinner than the thickness Tc201 of the semiconductor chip CP201 of Study Examples 1 and 2. Therefore, in the above-described second wire bonding step, the bending amount of the overhang portion of the semiconductor chip CP2 of the study example 3 during the wire bonding is the bending amount of the overhang portion of the semiconductor chip CP201 of the study example 1 and the study example 2. Bigger than

半導体チップのオーバーハング部の湾曲量が大きいと、ワイヤと電極パッドとの間にかかる荷重が逃げてしまい、小さくなる。ワイヤと電極パッドとの間にかかる荷重が小さくなると、ワイヤと電極パッドとの間の合金（例えば銅およびアルミニウムからなる合金）の形成量が減少する。そのため、検討例３では、ワイヤと電極パッドとの接合性が低下してしまう。   When the amount of bending of the overhang portion of the semiconductor chip is large, the load applied between the wire and the electrode pad escapes and becomes small. When the load applied between the wire and the electrode pad is reduced, the amount of alloy (for example, an alloy made of copper and aluminum) between the wire and the electrode pad is reduced. Therefore, in Study Example 3, the bondability between the wire and the electrode pad is degraded.

特に、検討例３の半導体装置ＳＤ１０３において、コスト削減のため、半導体チップＣＰ１，ＣＰ２の電極パッドＰＤと配線基板ＢＳの端子ＬＤとを接続するワイヤＢＷとして、金を主成分とする材料からなるワイヤではなく、銅を主成分とする材料からなるワイヤを採用している。本発明者の検討によれば、銅は金よりも硬いため、銅を主成分とする材料からなるワイヤを電極パッドに接続する際に良好な接続を得るためには、金を主成分とする材料からなるワイヤを電極パッドに接続する際に必要な荷重よりも大きくしなければならないことがわかった。   In particular, in the semiconductor device SD103 of Study Example 3, in order to reduce costs, the wire BW that connects the electrode pads PD of the semiconductor chips CP1 and CP2 and the terminal LD of the wiring board BS is a wire made of a material mainly composed of gold. Instead, a wire made of a material mainly composed of copper is employed. According to the study of the present inventor, since copper is harder than gold, in order to obtain a good connection when connecting a wire made of a copper-based material to an electrode pad, gold is the main component. It has been found that the load of material must be greater than the load required to connect the electrode pad.

そのため、銅を主成分とする材料からなるワイヤを電極パッドに接続するために、金を主成分とする材料からなるワイヤを電極パッドに接続する際よりも大きな荷重をかけたところ、半導体チップＣＰ２のオーバーハング部がさらに湾曲するだけであり、ワイヤと電極パッドとの間には大きな荷重がかけられないという問題が生じた。この場合、半導体チップＣＰ２にさらに大きな荷重をかけると、半導体チップＣＰ２の内部の回路が損傷してしまう。   Therefore, in order to connect a wire made of a material containing copper as a main component to the electrode pad, a larger load is applied than when connecting a wire made of a material containing gold as a main component to the electrode pad. The overhang portion of the metal plate is only further curved, and there is a problem that a large load cannot be applied between the wire and the electrode pad. In this case, if a larger load is applied to the semiconductor chip CP2, the circuit inside the semiconductor chip CP2 is damaged.

実際に、半導体チップＣＰ２の厚さＴｃ２が０．１２ｍｍであり、半導体チップＣＰ２のオーバーハング量Ｗｏ１０３が０．６５ｍｍである場合に、半導体チップＣＰ２の電極パッドＰＤと配線基板ＢＳの端子ＬＤとを接続するワイヤＢＷとして、銅を主成分とする材料からなるワイヤを採用した。その結果、半導体チップＣＰ２が損傷しない荷重の範囲では、合金化率が５０％未満となり、良好な接合性が維持できないことがわかった。   Actually, when the thickness Tc2 of the semiconductor chip CP2 is 0.12 mm and the overhang amount Wo103 of the semiconductor chip CP2 is 0.65 mm, the electrode pad PD of the semiconductor chip CP2 and the terminal LD of the wiring board BS are connected. As the wire BW to be connected, a wire made of a material mainly composed of copper was adopted. As a result, it was found that the alloying rate was less than 50% within the load range in which the semiconductor chip CP2 was not damaged, and good bondability could not be maintained.

そのため、スペーサ上に搭載される半導体チップの厚さを薄くしつつも、この半導体チップの電極パッドにかけることのできる荷重を半導体チップの厚さが厚いときに比べて小さくすることなく、ワイヤと電極パッドとの接合性を維持することが望まれる。   Therefore, while reducing the thickness of the semiconductor chip mounted on the spacer, the load that can be applied to the electrode pad of this semiconductor chip is reduced as compared with the case where the thickness of the semiconductor chip is large, It is desirable to maintain bondability with the electrode pad.

＜検討例４＞
以下、本発明者が検討した検討例４の半導体装置について説明する。図１６は、検討例４の半導体装置ＳＤ１０４において、図１のＡ−Ａ線に相当する線で切断した構造を示す要部断面図である。図１７（ａ）〜（ｃ）は、検討例４の半導体装置ＳＤ１０４において、スペーサ上に搭載される半導体チップの電極パッドにワイヤを接続する工程を示す要部拡大断面図である。図１８（ａ）は、検討例３の半導体装置ＳＤ１０３において、半導体チップおよびスペーサが位置ズレした場合を示す平面図である。図１８（ｂ）は、検討例４の半導体装置ＳＤ１０４において、半導体チップおよびスペーサが位置ズレした場合を示す平面図である。図１９（ａ）は、検討例４の半導体装置ＳＤ１０４において、スペーサ上の半導体チップが位置ズレした場合を示す平面図、図１９（ｂ）は、図１９（ａ）のＡ−Ａ線で切断した構造を示す要部断面図である。なお、図１６の上側には、要部断面図に各部材の符号を付しており、図１６の下側には、図１６の上側と同一の図面に各部材の寸法を付している。 <Examination example 4>
Hereinafter, the semiconductor device of Study Example 4 studied by the present inventors will be described. 16 is a main-portion cross-sectional view showing a structure cut along a line corresponding to the AA line in FIG. FIGS. 17A to 17C are enlarged cross-sectional views of a main part showing a step of connecting a wire to an electrode pad of a semiconductor chip mounted on a spacer in the semiconductor device SD104 of the study example 4. FIGS. FIG. 18A is a plan view showing a case where the semiconductor chip and the spacer are misaligned in the semiconductor device SD103 of the examination example 3. FIG. FIG. 18B is a plan view showing a case where the semiconductor chip and the spacer are misaligned in the semiconductor device SD104 of Study Example 4. FIG. 19A is a plan view showing a case where the semiconductor chip on the spacer is displaced in the semiconductor device SD104 of Study Example 4, and FIG. 19B is a cross-sectional view taken along the line AA in FIG. It is principal part sectional drawing which shows the structure which carried out. In addition, the code | symbol of each member is attached | subjected to the principal part sectional drawing on the upper side of FIG. 16, and the dimension of each member is attached | subjected to the same drawing as the upper side of FIG. .

図１６に示すように、検討例４の半導体装置ＳＤ１０４は、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１と、半導体チップＣＰ１上に配置されるスペーサＳＰ１０４と、スペーサＳＰ１０４上に搭載される半導体チップ（第２半導体チップ）ＣＰ２と、を有している。前述のように、半導体チップＣＰ１の厚さＴｃ１は、図１２に示す検討例１の半導体チップＣＰ１０１の厚さＴｃ１０１よりも厚い。図１６に示すスペーサＳＰ１０４の厚さＴｓ１０４は、図１４に示す検討例３のスペーサＳＰ１０３の厚さＴｓ１０３と同じ厚さであり、図１３に示す検討例２のスペーサＳＰ１０２の厚さＴｓ１０２よりも厚い。一方、図１４に示す半導体チップＣＰ２の厚さＴｃ２は、図１３に示す検討例２の半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄い。   As illustrated in FIG. 16, the semiconductor device SD104 of the study example 4 includes a semiconductor chip (first semiconductor chip) CP1 mounted on the surface BSa of the wiring board BS, a spacer SP104 disposed on the semiconductor chip CP1, And a semiconductor chip (second semiconductor chip) CP2 mounted on the spacer SP104. As described above, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Tc101 of the semiconductor chip CP101 of the study example 1 shown in FIG. The thickness Ts104 of the spacer SP104 shown in FIG. 16 is the same as the thickness Ts103 of the spacer SP103 of the examination example 3 shown in FIG. 14, and is thicker than the thickness Ts102 of the spacer SP102 of the examination example 2 shown in FIG. . On the other hand, the thickness Tc2 of the semiconductor chip CP2 shown in FIG. 14 is thinner than the thickness Tc201 of the semiconductor chip CP201 of the study example 2 shown in FIG.

図１６に示す半導体チップＣＰ１、スペーサＳＰ１０４および半導体チップＣＰ２の合計の厚さ（Ｔｃ１＋Ｔｓ１０４＋Ｔｃ２）は、図１４に示す検討例３の半導体チップＣＰ１、スペーサＳＰ１０３および半導体チップＣＰ２の合計の厚さ（Ｔｃ１＋Ｔｓ１０３＋Ｔｃ２）と同じである。   The total thickness (Tc1 + Ts104 + Tc2) of the semiconductor chip CP1, the spacer SP104, and the semiconductor chip CP2 shown in FIG. Is the same.

また、図１６に示すように、検討例４のスペーサＳＰ１０４の長辺の長さＷｓ１０４は、図１４に示す検討例３のスペーサＳＰ１０３の長辺の長さＷｓ１０３よりも長い。より具体的には、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４の端部との距離（最短距離、最近接距離）は、１５０μｍ〜４５０μｍである。   Further, as shown in FIG. 16, the long side length Ws104 of the spacer SP104 of the study example 4 is longer than the long side length Ws103 of the spacer SP103 of the study example 3 shown in FIG. More specifically, the distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP104 is 150 μm to 450 μm.

そのため、図１６に示す検討例４の半導体チップＣＰ２のオーバーハング量（平面視において半導体チップＣＰ２の端部がスペーサＳＰ１０４の端部から張り出した部分の長さ）Ｗｏ１０４は、図１４に示す検討例３の半導体チップＣＰ２のオーバーハング量Ｗｏ１０３よりも小さい。   Therefore, the overhang amount of the semiconductor chip CP2 of the study example 4 shown in FIG. 16 (the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the end portion of the spacer SP104 in plan view) Wo104 is the study example shown in FIG. 3 is smaller than the overhang amount Wo103 of the semiconductor chip CP2.

具体的には、スペーサＳＰ１０４の厚さＴｓ１０４は、スペーサＳＰ１の厚さＴｓ１と同じであり、例えば０．１８ｍｍである。スペーサＳＰ１０４の長辺の長さＷｓ１０４は、スペーサＳＰ１の長辺の長さＷｓ１と同じであり、例えば３．８ｍｍである。スペーサＳＰ１０４の短辺の長さは、スペーサＳＰ１の短辺の長さと同じであり、例えば３．４ｍｍである。半導体チップＣＰ２のオーバーハング量Ｗｏ１０４は、例えば０．４６５ｍｍである。   Specifically, the thickness Ts104 of the spacer SP104 is the same as the thickness Ts1 of the spacer SP1, and is 0.18 mm, for example. The long side length Ws104 of the spacer SP104 is the same as the long side length Ws1 of the spacer SP1, and is, for example, 3.8 mm. The short side length of the spacer SP104 is the same as the short side length of the spacer SP1, and is, for example, 3.4 mm. The overhang amount Wo104 of the semiconductor chip CP2 is, for example, 0.465 mm.

以上が、図１６に示す検討例４の半導体装置ＳＤ１０４と図１４に示す検討例３の半導体装置ＳＤ１０３との相違点である。検討例４の半導体装置ＳＤ１０４のそれ以外の構成は、検討例３の半導体装置ＳＤ１０３の構成と同一であるため、半導体装置ＳＤ１０３の製造工程も含め、繰り返しの説明を省略する。   The above is the difference between the semiconductor device SD104 of Study Example 4 shown in FIG. 16 and the semiconductor device SD103 of Study Example 3 shown in FIG. Since the other configuration of the semiconductor device SD104 of the study example 4 is the same as that of the semiconductor device SD103 of the study example 3, repeated description including the manufacturing process of the semiconductor device SD103 is omitted.

前述の検討例３と同様に、図１７（ａ）〜（ｃ）に示す、検討例４の半導体チップＣＰ２へのワイヤボンディング工程において、図１７（ｂ）に示すように、ワイヤボンディング装置ＷＤにより半導体チップＣＰ２の電極パッドＰＤにワイヤＢＷが押し付けられた際に、半導体チップＣＰ２のスペーサＳＰ１０４から張り出した部分が湾曲する。   In the wire bonding process to the semiconductor chip CP2 of the study example 4 shown in FIGS. 17A to 17C as in the study example 3, the wire bonding apparatus WD uses the wire bonding apparatus WD as shown in FIG. When the wire BW is pressed against the electrode pad PD of the semiconductor chip CP2, the portion protruding from the spacer SP104 of the semiconductor chip CP2 is curved.

ここで、スペーサＳＰ１０４の長辺および短辺の長さ（すなわち面積）を検討例３のスペーサＳＰ１０３の長辺および短辺の長さ（すなわち面積）よりも大きくしている。そのため、図１７（ａ）に示す半導体チップＣＰ２のオーバーハング量Ｗｏ１０４は、図１５（ａ）に示す半導体チップＣＰ２のオーバーハング量Ｗｏ１０３よりも小さい。その結果、前述の第２ワイヤボンディング工程において、ワイヤボンディング時の、検討例４の半導体チップＣＰ２の湾曲量は、検討例３の半導体チップＣＰ２の湾曲量に比べて小さくなる。   Here, the length (ie, area) of the long side and the short side of the spacer SP104 is set to be larger than the length (ie, area) of the long side and the short side of the spacer SP103 of Study Example 3. Therefore, the overhang amount Wo104 of the semiconductor chip CP2 shown in FIG. 17A is smaller than the overhang amount Wo103 of the semiconductor chip CP2 shown in FIG. As a result, in the above-described second wire bonding step, the bending amount of the semiconductor chip CP2 of the study example 4 during wire bonding is smaller than the bending amount of the semiconductor chip CP2 of the study example 3.

こうすることで、検討例４では半導体チップＣＰ２の厚さＴｃ２を、検討例１および検討例２の半導体チップＣＰ２０１の厚さＴｃ２０１よりも薄くしても、ワイヤボンディング時において、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの間にかけることのできる荷重を、検討例１および検討例２に比べて小さくならないようにすることができる。その結果、検討例４では半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの接合性を維持することができる。   As a result, in Study Example 4, even if the thickness Tc2 of the semiconductor chip CP2 is smaller than the thickness Tc201 of the semiconductor chip CP201 in Study Example 1 and Study Example 2, the electrode of the semiconductor chip CP2 is used during wire bonding. The load that can be applied between the pad PD and the wire BW can be prevented from becoming smaller than in the study example 1 and the study example 2. As a result, in Study Example 4, the bondability between the electrode pad PD of the semiconductor chip CP2 and the wire BW can be maintained.

しかし、図１６に示すように、検討例４のスペーサＳＰ１０４の長辺の長さＷｓ１０４は、図１４に示す検討例３のスペーサＳＰ１０３の長辺の長さＷｓ１０３よりも長くしたことにより、別の問題が生じている。   However, as shown in FIG. 16, the length Ws104 of the long side of the spacer SP104 of the study example 4 is longer than the length Ws103 of the long side of the spacer SP103 of the study example 3 shown in FIG. There is a problem.

まず、前提となる検討例３について説明する。図１８（ａ）に示すように、前述の第１半導体チップ搭載工程により、配線基板ＢＳの表面ＢＳａ上に半導体チップＣＰ１を搭載する。この際、配線基板ＢＳ上に半導体チップＣＰ１を搭載するダイボンド装置の公差等により半導体チップＣＰ１の搭載位置にズレが生じることがある。具体的には、ダイボンド装置の公差は、±１５０μｍである。配線基板ＢＳ上に半導体チップＣＰ１が本来搭載される位置をＣＰ１ｃとする。ここでは、一例として、半導体チップＣＰ１が、図１８（ａ）中、本来搭載される位置ＣＰ１ｃから左下にズレて配線基板ＢＳ上に搭載されたとする。   First, an examination example 3 as a premise will be described. As shown in FIG. 18A, the semiconductor chip CP1 is mounted on the surface BSa of the wiring board BS by the above-described first semiconductor chip mounting step. At this time, the mounting position of the semiconductor chip CP1 may be shifted due to tolerance of a die bonding apparatus for mounting the semiconductor chip CP1 on the wiring board BS. Specifically, the tolerance of the die bonding apparatus is ± 150 μm. A position where the semiconductor chip CP1 is originally mounted on the wiring board BS is defined as CP1c. Here, as an example, it is assumed that the semiconductor chip CP1 is mounted on the wiring board BS, shifted to the lower left from the originally mounted position CP1c in FIG.

続いて、前述のスペーサ搭載工程により、半導体チップＣＰ１上にスペーサＳＰ１０３を搭載する。ここで、検討例３では、配線基板ＢＳの表面ＢＳａのチップ搭載領域ＣＭに形成されたアライメントマークＡＭａ，ＡＭｂを、例えば、カメラＣＡに認識させ、半導体チップＣＰ１と同様に、スペーサＳＰ１０３の位置を合わせる。この際、公差等によりスペーサＳＰ１０３の搭載位置にズレが生じることがある。半導体チップＣＰ１上にスペーサＳＰ１０３が本来搭載される位置をＳＰ１０３ｃとする。ここでは、一例として、スペーサＳＰ１０３が図１８（ａ）中、本来搭載される位置ＳＰ１０３ｃから右上にズレて半導体チップＣＰ１上に搭載されたとする。   Subsequently, the spacer SP103 is mounted on the semiconductor chip CP1 by the spacer mounting process described above. Here, in Examination Example 3, for example, the camera CA recognizes the alignment marks AMa and AMb formed in the chip mounting area CM of the surface BSa of the wiring board BS, and the position of the spacer SP103 is determined in the same manner as the semiconductor chip CP1. Match. At this time, a deviation may occur in the mounting position of the spacer SP103 due to tolerance or the like. A position where the spacer SP103 is originally mounted on the semiconductor chip CP1 is referred to as SP103c. Here, as an example, it is assumed that the spacer SP103 is mounted on the semiconductor chip CP1 while being shifted from the originally mounted position SP103c to the upper right in FIG.

次に、検討例４について説明する。図１８（ｂ）に示すように、前述の第１半導体チップ搭載工程により、配線基板ＢＳ上に半導体チップＣＰ１を搭載する。前述と同様に、半導体チップＣＰ１が図１８（ｂ）中、本来搭載される位置ＣＰ１ｃから左下にズレて配線基板ＢＳ上に搭載されたとする。続いて、前述のスペーサ搭載工程により、半導体チップＣＰ１上にスペーサＳＰ１０４を搭載する。半導体チップＣＰ１上にスペーサＳＰ１０４が本来搭載される位置をＳＰ１０４ｃとする。前述と同様に、スペーサＳＰ１０４が図１８（ｂ）中、本来搭載される位置ＳＰ１０４ｃから右上にズレて半導体チップＣＰ１上に搭載されたとする。   Next, Study Example 4 will be described. As shown in FIG. 18B, the semiconductor chip CP1 is mounted on the wiring board BS by the above-described first semiconductor chip mounting step. Similarly to the above, it is assumed that the semiconductor chip CP1 is mounted on the wiring board BS with a shift to the lower left from the originally mounted position CP1c in FIG. Subsequently, the spacer SP104 is mounted on the semiconductor chip CP1 by the spacer mounting process described above. A position where the spacer SP104 is originally mounted on the semiconductor chip CP1 is referred to as SP104c. Similarly to the above, it is assumed that the spacer SP104 is mounted on the semiconductor chip CP1 while shifting to the upper right from the originally mounted position SP104c in FIG. 18B.

前述のように、スペーサＳＰ１０４の長辺および短辺の長さ（すなわち面積）を検討例３のスペーサＳＰ１０３の長辺および短辺の長さ（すなわち面積）よりも大きくすれば、図１７（ａ）に示す半導体チップＣＰ２のオーバーハング量Ｗｏ１０４を図１５（ａ）に示す検討例３のオーバーハング量Ｗｏ１０３よりも小さくすることができる。一方、スペーサＳＰ１０４の長辺および短辺の長さ（すなわち面積）を大きくしすぎると、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４とが干渉してしまう。具体的には、半導体チップＣＰ１上にスペーサＳＰ１０４を搭載するダイボンド装置の公差は、±１５０μｍであることから、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４の端部との距離（最短距離、最近接距離）は、１５０μｍ以上確保する必要がある。したがって、スペーサＳＰ１０４の長辺および短辺の長さ（すなわち面積）は、これを満たす最大限のものであるとする。すなわち、スペーサＳＰ１０４の長辺および短辺の長さ（すなわち面積）は、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４の端部との距離（最短距離、最近接距離）を１５０μｍ以上確保しているため、ダイボンド装置によるズレが起こったとしても、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４とは干渉しないはずである。   As described above, if the length (ie, area) of the long side and the short side of the spacer SP104 is made larger than the length (ie, area) of the long side and the short side of the spacer SP103 of Examination Example 3, FIG. The overhang amount Wo104 of the semiconductor chip CP2 shown in FIG. 15 can be made smaller than the overhang amount Wo103 of the study example 3 shown in FIG. On the other hand, if the length (ie, area) of the long side and the short side of the spacer SP104 is too large, the electrode pad PD of the semiconductor chip CP1 and the spacer SP104 interfere with each other. Specifically, since the tolerance of the die bonding apparatus in which the spacer SP104 is mounted on the semiconductor chip CP1 is ± 150 μm, the distance between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP104 (shortest distance, nearest neighbor). It is necessary to secure a distance of 150 μm or more. Accordingly, it is assumed that the length (ie, area) of the long side and the short side of the spacer SP104 is the maximum that satisfies this. That is, the length (that is, the area) of the long side and the short side of the spacer SP104 ensures a distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP104 of 150 μm or more. Therefore, even if a deviation due to the die bonding apparatus occurs, the electrode pad PD of the semiconductor chip CP1 and the spacer SP104 should not interfere with each other.

しかしながら、検討例４では、検討例３と同様に、半導体チップＣＰ１の位置合わせ、および、半導体チップＣＰ１上に搭載するスペーサＳＰ１０４の位置合わせは、配線基板ＢＳの表面ＢＳａのチップ搭載領域ＣＭに形成されたアライメントマークＡＭａ，ＡＭｂを基準に行っている。そのため、前述のように、半導体チップＣＰ１とスペーサＳＰ１０４とが配線基板ＢＳに対してそれぞれ逆方向にズレた場合には、半導体チップＣＰ１およびスペーサＳＰ１０４のそれぞれのズレ量が小さくても、半導体チップＣＰ１に対するスペーサＳＰ１０４の相対的なズレ量は大きくなってしまう。例えば、配線基板ＢＳに対して半導体チップＣＰ１が１５０μｍズレて、配線基板ＢＳに対してスペーサＳＰ１０４が１５０μｍズレる場合、半導体チップＣＰ１とスペーサＳＰ１０４とがそれぞれ逆方向にズレた場合、最大で３００μｍズレることになる。その結果、図１８（ｂ）に示すように、検討例４のスペーサＳＰ１０４の長辺の長さＷｓ１０４は、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４とが干渉してしまうことがある。   However, in Study Example 4, as in Study Example 3, the alignment of the semiconductor chip CP1 and the alignment of the spacer SP104 mounted on the semiconductor chip CP1 are formed in the chip mounting region CM of the surface BSa of the wiring board BS. The alignment marks AMa and AMb are used as a reference. Therefore, as described above, when the semiconductor chip CP1 and the spacer SP104 are shifted in the opposite directions with respect to the wiring board BS, the semiconductor chip CP1 is not affected even if the shift amounts of the semiconductor chip CP1 and the spacer SP104 are small. The relative displacement amount of the spacer SP104 with respect to the distance increases. For example, when the semiconductor chip CP1 is shifted by 150 μm with respect to the wiring board BS and the spacer SP104 is shifted by 150 μm with respect to the wiring board BS, when the semiconductor chip CP1 and the spacer SP104 are shifted in opposite directions, the maximum is shifted by 300 μm. become. As a result, as shown in FIG. 18B, the long side length Ws104 of the spacer SP104 of the study example 4 may interfere with the electrode pad PD of the semiconductor chip CP1 and the spacer SP104.

検討例３においては、そもそもこのようなワーストケース（半導体チップＣＰ１とスペーサＳＰ１０３とのズレが最大限である場合）を考慮して、スペーサＳＰ１０３の大きさを決めている。そのため、図１８（ａ）に示すように、半導体チップＣＰ１とスペーサＳＰ１０３とが配線基板ＢＳに対してそれぞれ逆方向にズレた場合であっても、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０３とが干渉しない。   In Study Example 3, the size of the spacer SP103 is determined in consideration of such a worst case (when the deviation between the semiconductor chip CP1 and the spacer SP103 is the maximum). Therefore, as shown in FIG. 18A, even when the semiconductor chip CP1 and the spacer SP103 are displaced in the opposite directions with respect to the wiring board BS, the electrode pad PD and the spacer SP103 of the semiconductor chip CP1 are not aligned. Does not interfere.

以上より、半導体チップＣＰ２の厚さを薄くした場合に、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの接合性を維持するためには、平面視においてスペーサＳＰ１０４の大きさをスペーサＳＰ１０３よりも大きくする必要がある。一方で、平面視においてスペーサＳＰ１０４の大きさをスペーサＳＰ１０３よりも大きくしてしまうと、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１０４とが干渉してしまうおそれがある。   As described above, when the thickness of the semiconductor chip CP2 is reduced, in order to maintain the bonding property between the electrode pad PD of the semiconductor chip CP2 and the wire BW, the size of the spacer SP104 is larger than that of the spacer SP103 in plan view. There is a need to. On the other hand, if the size of the spacer SP104 is made larger than the spacer SP103 in plan view, the electrode pad PD of the semiconductor chip CP1 and the spacer SP104 may interfere with each other.

また、スペーサＳＰ１０４上に搭載する半導体チップＣＰ２に関して別の問題もある。図１９（ａ）および（ｂ）は、前述の第１半導体チップ搭載工程により、配線基板ＢＳ上に半導体チップＣＰ１を搭載し、前述のスペーサ搭載工程により、半導体チップＣＰ１上にスペーサＳＰ１０４を搭載し、前述の第２半導体チップ搭載工程により、スペーサＳＰ１０４上に半導体チップＣＰ２を搭載した段階の平面図である。説明を簡単にするため、電極パッドＰＤやワイヤＢＷ等を省略している。   There is another problem with the semiconductor chip CP2 mounted on the spacer SP104. 19A and 19B, the semiconductor chip CP1 is mounted on the wiring board BS by the above-described first semiconductor chip mounting step, and the spacer SP104 is mounted on the semiconductor chip CP1 by the above-described spacer mounting step. FIG. 11 is a plan view of a stage in which the semiconductor chip CP2 is mounted on the spacer SP104 by the above-described second semiconductor chip mounting process. In order to simplify the description, the electrode pad PD, the wire BW, and the like are omitted.

図１９（ａ）および（ｂ）に示すように、半導体チップＣＰ１が図１９（ａ）中、本来搭載される位置よりも左にズレて配線基板ＢＳ上に搭載されたとする。そして、半導体チップＣＰ１上に搭載されたスペーサＳＰ１０４が図１９（ａ）中、半導体チップＣＰ１と同様に、本来搭載される位置よりも左にズレたとする。ここで、検討例４では、半導体チップＣＰ２の位置合わせは、半導体チップＣＰ１、および、半導体チップＣＰ１上に搭載するスペーサＳＰ１０４の位置合わせと同様に、配線基板ＢＳを基準に行っている。そのため、半導体チップＣＰ２の位置合わせにおいては、半導体チップＣＰ１およびスペーサＳＰ１０４が実際に搭載されている位置は、無関係である。   As shown in FIGS. 19A and 19B, it is assumed that the semiconductor chip CP1 is mounted on the wiring board BS, shifted to the left in FIG. 19A from the originally mounted position. Then, it is assumed that the spacer SP104 mounted on the semiconductor chip CP1 is shifted to the left from the originally mounted position in FIG. 19A as in the semiconductor chip CP1. Here, in Study Example 4, the alignment of the semiconductor chip CP2 is performed with reference to the wiring board BS, as in the alignment of the semiconductor chip CP1 and the spacer SP104 mounted on the semiconductor chip CP1. Therefore, in the alignment of the semiconductor chip CP2, the position where the semiconductor chip CP1 and the spacer SP104 are actually mounted is irrelevant.

そこで、スペーサＳＰ１０４上に半導体チップＣＰ２が本来搭載される位置をＣＰ２ｃとして、半導体チップＣＰ２が図１９（ａ）中、本来搭載される位置ＣＰ２ｃから右下にズレて、スペーサＳＰ１０４上に搭載された場合を考える。   Therefore, the position where the semiconductor chip CP2 is originally mounted on the spacer SP104 is defined as CP2c, and the semiconductor chip CP2 is mounted on the spacer SP104 at a lower right position from the originally mounted position CP2c in FIG. Think about the case.

このように、スペーサＳＰ１０４と半導体チップＣＰ２とが逆方向にズレた場合には、検討例４の半導体チップＣＰ２のオーバーハング量（平面視において半導体チップＣＰ２の端部がスペーサＳＰ１０４の端部から張り出した部分の長さ）が、均一にならない。すなわち、例えば、図１９（ａ）中の左側の、半導体チップＣＰ２のオーバーハング量Ｗｏ１０４ａと、図１９（ｂ）中の右側の、半導体チップＣＰ２のオーバーハング量Ｗｏ１０４ｂとが異なってしまう。そのため、前述の第２ワイヤボンディング工程において、ワイヤボンディング時の、検討例４の半導体チップＣＰ２の湾曲量は、図１９（ａ）および（ｂ）中の左右で異なる。   As described above, when the spacer SP104 and the semiconductor chip CP2 are displaced in the opposite direction, the overhang amount of the semiconductor chip CP2 in the examination example 4 (the end of the semiconductor chip CP2 protrudes from the end of the spacer SP104 in plan view). The length of the part is not uniform. That is, for example, the overhang amount Wo104a of the semiconductor chip CP2 on the left side in FIG. 19A differs from the overhang amount Wo104b of the semiconductor chip CP2 on the right side in FIG. 19B. Therefore, in the above-described second wire bonding step, the bending amount of the semiconductor chip CP2 of the study example 4 at the time of wire bonding differs between the left and right in FIGS. 19 (a) and 19 (b).

その結果、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの間にかけることのできる荷重が電極パッドＰＤの位置によって異なることになり、電極パッドＰＤとワイヤＢＷとの接合性にムラが生じるという問題が起きてしまう。なお、スペーサ上に搭載される半導体チップの接合性に関する問題は、検討例４を例に説明したが、検討例１〜検討例３においても半導体チップおよびスペーサの位置合わせを、配線基板を基準に行う以上、検討例１〜検討例３においても同様に存在する課題である。   As a result, the load that can be applied between the electrode pad PD and the wire BW of the semiconductor chip CP2 varies depending on the position of the electrode pad PD, and the bonding property between the electrode pad PD and the wire BW is uneven. Will happen. In addition, although the problem regarding the bondability of the semiconductor chip mounted on the spacer has been described by using the study example 4, the alignment of the semiconductor chip and the spacer is also based on the wiring board in the study examples 1 to 3. As described above, this is also a problem that exists in Study Examples 1 to 3.

以上より、スペーサの長辺の長さ（スペーサの面積）を大きくしつつも、半導体チップおよびスペーサの位置ズレにより、半導体チップの電極パッドとスペーサとが干渉しないようにすることが望まれる。   As described above, it is desired that the electrode pad of the semiconductor chip and the spacer do not interfere with each other due to the positional deviation of the semiconductor chip and the spacer, while increasing the length of the long side of the spacer (spacer area).

［本実施の形態の主要な特徴］
以下、本実施の形態の主要な特徴および効果について説明する。本実施の形態の主要な特徴の一つは、図４に示すように、半導体チップＣＰ１は、ペースト状の接着材（接合材、ダイボンド材）ＤＢにより配線基板ＢＳの表面ＢＳａ上に接着されていることである。そして、スペーサＳＰ１は、フィルム状の接着材ＤＡ１により半導体チップＣＰ１上に接着されている。また、半導体チップＣＰ２は、フィルム状の接着材ＤＡ２によりスペーサＳＰ１上に接着されている。 [Main features of this embodiment]
Hereinafter, main features and effects of the present embodiment will be described. One of the main features of the present embodiment is that, as shown in FIG. 4, the semiconductor chip CP1 is bonded onto the surface BSa of the wiring board BS by a paste adhesive (bonding material, die bond material) DB. It is that you are. The spacer SP1 is bonded onto the semiconductor chip CP1 with a film-like adhesive material DA1. Further, the semiconductor chip CP2 is bonded onto the spacer SP1 with a film-like adhesive material DA2.

また、半導体チップＣＰ１，ＣＰ２の電極パッドＰＤと配線基板ＢＳの端子ＬＤとを接続するワイヤＢＷとして、金（Ａｕ）を主成分とする材料からなるワイヤではなく、銅（Ｃｕ）を主成分とする材料からなるワイヤを採用している。   Further, the wire BW connecting the electrode pads PD of the semiconductor chips CP1 and CP2 and the terminal LD of the wiring substrate BS is not a wire made of a material mainly composed of gold (Au), but mainly composed of copper (Cu). Wire made of the material to be used is adopted.

また、半導体チップＣＰ１の厚さＴｃ１は、スペーサＳＰ１の厚さＴｓ１よりも厚く、半導体チップＣＰ２の厚さＴｃ２は、スペーサＳＰ１の厚さＴｓ１よりも薄い。また、封止体ＲＳの厚さＴｍは、配線基板ＢＳの厚さＴｗｂの２倍よりも薄い。   Further, the thickness Tc1 of the semiconductor chip CP1 is thicker than the thickness Ts1 of the spacer SP1, and the thickness Tc2 of the semiconductor chip CP2 is thinner than the thickness Ts1 of the spacer SP1. Further, the thickness Tm of the sealing body RS is thinner than twice the thickness Twb of the wiring board BS.

また、半導体チップＣＰ２のオーバーハング量Ｗｏ１、すなわち、平面視において、半導体チップＣＰ２の端部がスペーサＳＰ１の端部から張り出した部分の長さは、スペーサＳＰ１の短辺の長さの１／１０より大きく、半導体チップＣＰ１の１辺の長さＷｃ１の１／１０以下である。   Further, the overhang amount Wo1 of the semiconductor chip CP2, that is, the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the end portion of the spacer SP1 in plan view is 1/10 of the length of the short side of the spacer SP1. It is larger than 1/10 of the length Wc1 of one side of the semiconductor chip CP1.

そして、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１の端部との距離（最短距離、最近接距離）は、１５０μｍ〜４５０μｍである。   The distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP1 is 150 μm to 450 μm.

また、本実施の形態の主要な特徴の一つとして、半導体装置ＳＤ１の製造方法のうち、スペーサ搭載工程では、図８（ａ）に示すスペーサＳＰ１は、図７（ａ）に示すように、半導体チップＣＰ１の隅（角）を基準にして半導体チップＣＰ１上に搭載している。また、第２半導体チップ搭載工程では、図９（ａ）に示す半導体チップＣＰ２は、図８（ａ）に示すように、スペーサＳＰ１の隅（角）を基準にしてスペーサＳＰ１上に搭載している。   Further, as one of the main features of the present embodiment, in the manufacturing method of the semiconductor device SD1, in the spacer mounting step, the spacer SP1 shown in FIG. 8A is as shown in FIG. The semiconductor chip CP1 is mounted on the semiconductor chip CP1 with the corner (corner) as a reference. In the second semiconductor chip mounting step, the semiconductor chip CP2 shown in FIG. 9A is mounted on the spacer SP1 with reference to the corner (corner) of the spacer SP1, as shown in FIG. 8A. Yes.

本実施の形態では、このような構成および工程を採用したことにより、半導体装置の信頼性を向上させることができる。以下、その理由について具体的に説明する。   In this embodiment mode, the reliability of the semiconductor device can be improved by employing such a configuration and process. The reason will be specifically described below.

図４に示すように、本実施の形態の半導体装置ＳＤ１では、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ１の厚さＴｃ１を、スペーサＳＰ１の厚さＴｓ１よりも厚くしている。こうすることで、半導体チップＣＰ１を配線基板ＢＳの表面ＢＳａ上に接着しているペースト状の接着材ＤＢが半導体チップＣＰ１に乗り上がって、半導体チップＣＰ１内の回路がショートするという事態を防止できる。その結果、半導体チップＣＰ１と配線基板ＢＳとの接着にペースト状の接着材ＤＢを用いることができ、製造コスト削減が可能になる。   As shown in FIG. 4, in the semiconductor device SD1 of the present embodiment, the thickness Tc1 of the semiconductor chip (first semiconductor chip) CP1 mounted on the surface BSa of the wiring board BS is set to be greater than the thickness Ts1 of the spacer SP1. It is also thicker. By doing so, it is possible to prevent a situation in which the paste-like adhesive DB that adheres the semiconductor chip CP1 onto the surface BSa of the wiring board BS rides on the semiconductor chip CP1 and the circuit in the semiconductor chip CP1 is short-circuited. . As a result, the paste adhesive DB can be used for bonding the semiconductor chip CP1 and the wiring board BS, and the manufacturing cost can be reduced.

また、半導体チップＣＰ２の厚さＴｃ２を、スペーサＳＰ１の厚さＴｓ１よりも薄くしている。そして、封止体ＲＳの厚さＴｍは、配線基板ＢＳの厚さＴｗｂの２倍よりも薄い。こうすることで、半導体チップＣＰ１の厚さＴｃ１をスペーサＳＰ１の厚さＴｓ１よりも厚くしても、スペーサＳＰ１の厚さＴｓ１を薄くすることなく、半導体チップＣＰ１、スペーサＳＰ１および半導体チップＣＰ２の合計の厚さを維持することができる。その結果、半導体チップＣＰ１の厚さＴｃ１をスペーサＳＰ１の厚さＴｓ１よりも厚くしても、封止体ＲＳの配線基板ＢＳからの高さ（封止体ＲＳの厚さ）Ｔｍが変わらないため、半導体装置ＳＤ１の厚さＴｔも維持することができる。   Further, the thickness Tc2 of the semiconductor chip CP2 is made thinner than the thickness Ts1 of the spacer SP1. The thickness Tm of the sealing body RS is thinner than twice the thickness Twb of the wiring board BS. In this way, even if the thickness Tc1 of the semiconductor chip CP1 is larger than the thickness Ts1 of the spacer SP1, the total of the semiconductor chip CP1, the spacer SP1, and the semiconductor chip CP2 without reducing the thickness Ts1 of the spacer SP1. The thickness of can be maintained. As a result, even if the thickness Tc1 of the semiconductor chip CP1 is made larger than the thickness Ts1 of the spacer SP1, the height (thickness of the sealing body RS) Tm of the sealing body RS from the wiring substrate BS does not change. The thickness Tt of the semiconductor device SD1 can also be maintained.

また、本実施の形態の半導体チップＣＰ２のオーバーハング量（半導体チップＣＰ２の端部がスペーサＳＰ１から張り出した部分の長さ）Ｗｏ１は、スペーサＳＰ１の短辺の長さの１／１０より大きく、半導体チップＣＰ１の１辺の長さＷｃ１の１／１０以下である。特に、本実施の形態において、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１の端部との距離（最短距離、最近接距離）は、１５０μｍ〜４５０μｍである。   Further, the overhang amount (the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the spacer SP1) Wo1 of the semiconductor chip CP2 of the present embodiment is larger than 1/10 of the length of the short side of the spacer SP1, It is 1/10 or less of the length Wc1 of one side of the semiconductor chip CP1. In particular, in the present embodiment, the distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP1 is 150 μm to 450 μm.

また、本実施の形態において、図６（ａ）に示すように、スペーサ搭載工程では、スペーサＳＰ１は、半導体チップＣＰ１の隅（角）を基準にして半導体チップＣＰ１上に搭載している。こうすることで、検討例４のスペーサＳＰ１０４のようにスペーサＳＰ１の大きさを検討例３のスペーサＳＰ１０３よりも大きくした場合において、半導体チップＣＰ１およびスペーサＳＰ１の位置ズレが起きたとしても、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１とが干渉する可能性を低減することができる。以下、この効果を具体例に基づいて説明する。   In the present embodiment, as shown in FIG. 6A, in the spacer mounting step, the spacer SP1 is mounted on the semiconductor chip CP1 with reference to the corner (corner) of the semiconductor chip CP1. By doing so, even when the position of the semiconductor chip CP1 and the spacer SP1 is misaligned when the size of the spacer SP1 is made larger than the spacer SP103 of the examination example 3 like the spacer SP104 of the examination example 4, the semiconductor chip The possibility of interference between the electrode pad PD of CP1 and the spacer SP1 can be reduced. Hereinafter, this effect will be described based on specific examples.

図２０（ａ）に示すように、前述の第１半導体チップ搭載工程により、配線基板ＢＳ上のチップ搭載領域ＣＭに半導体チップＣＰ１を搭載する。この際、半導体チップＣＰ１が図２０（ａ）中、本来搭載される位置ＣＰ１ｃから右上にズレて配線基板ＢＳ上に搭載されたとする。ここで、本実施の形態のスペーサ搭載工程では、スペーサＳＰ１は、半導体チップＣＰ１の隅（角）を基準にして半導体チップＣＰ１上に搭載する。具体的には、例えば、カメラＣＡに半導体チップＣＰ１の４つの隅（角）のうち、互いに対向する２つの隅ＣＣａ，ＣＣｂを認識させ、隅（第１隅）ＣＣａと隅（第２隅）ＣＣｂとを結ぶ線分ＬＣの中点ＯＣに、図２０（ｂ）に示すように、スペーサＳＰ１の中心を合わせ、スペーサＳＰ１を搭載する。こうすることで、半導体チップＣＰ１が本来搭載される位置ＣＰ１ｃからズレて配線基板ＢＳ上に搭載されたとしても、実際に搭載された半導体チップＣＰ１の位置を基準にして、スペーサＳＰ１を搭載することができる。   As shown in FIG. 20A, the semiconductor chip CP1 is mounted on the chip mounting region CM on the wiring board BS by the above-described first semiconductor chip mounting step. At this time, it is assumed that the semiconductor chip CP1 is mounted on the wiring board BS, shifted to the upper right from the originally mounted position CP1c in FIG. Here, in the spacer mounting step of the present embodiment, the spacer SP1 is mounted on the semiconductor chip CP1 with reference to the corner (corner) of the semiconductor chip CP1. Specifically, for example, the camera CA recognizes two corners CCa and CCb facing each other among the four corners (corners) of the semiconductor chip CP1, and the corner (first corner) CCa and the corner (second corner) are recognized. As shown in FIG. 20B, the center of the spacer SP1 is aligned with the midpoint OC of the line segment LC connecting CCb, and the spacer SP1 is mounted. In this way, even if the semiconductor chip CP1 is mounted on the wiring board BS with a deviation from the originally mounted position CP1c, the spacer SP1 is mounted on the basis of the position of the actually mounted semiconductor chip CP1. Can do.

従って、スペーサＳＰ１の大きさを検討例３のスペーサＳＰ１０３よりも大きくしても、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１とが干渉する可能性を低減することができる。その結果、半導体チップＣＰ２のオーバーハング量Ｗｏ１を小さくすることができる。   Therefore, even if the size of the spacer SP1 is made larger than that of the spacer SP103 in the examination example 3, the possibility that the electrode pad PD of the semiconductor chip CP1 and the spacer SP1 interfere with each other can be reduced. As a result, the overhang amount Wo1 of the semiconductor chip CP2 can be reduced.

以上より、半導体チップＣＰ２の厚さＴｃ２を、スペーサＳＰ１の厚さＴｓ１よりも薄くした場合であっても、ワイヤボンディング装置ＷＤにより半導体チップＣＰ２の電極パッドＰＤにワイヤＢＷが押し付けられた際に、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの間に十分な荷重をかけることができ、電極パッドＰＤとワイヤＢＷとの接合性を維持することができる。その結果、半導体チップＣＰ２の電極パッドＰＤと配線基板ＢＳの端子ＬＤとを接続するワイヤＢＷに銅を主成分とするワイヤを採用することができ、製造コスト削減が可能になる。   As described above, even when the thickness Tc2 of the semiconductor chip CP2 is made thinner than the thickness Ts1 of the spacer SP1, when the wire BW is pressed against the electrode pad PD of the semiconductor chip CP2 by the wire bonding apparatus WD, A sufficient load can be applied between the electrode pad PD and the wire BW of the semiconductor chip CP2, and the bondability between the electrode pad PD and the wire BW can be maintained. As a result, a wire mainly composed of copper can be adopted as the wire BW that connects the electrode pad PD of the semiconductor chip CP2 and the terminal LD of the wiring board BS, and the manufacturing cost can be reduced.

なお、スペーサＳＰ１が大きすぎると、半導体チップＣＰ１の電極パッドＰＤと干渉してしまう。そのため、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１の端部との距離（最短距離、最近接距離）は、ダイボンド装置の公差である１５０μｍ以上であることが好ましい。一方、スペーサＳＰ１が小さすぎると、半導体チップＣＰ２のオーバーハング量Ｗｏ１が大きくなり、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの間にかけることのできる荷重が小さくなってしまう。そのため、半導体チップＣＰ１の電極パッドＰＤとスペーサＳＰ１の端部との距離（最短距離、最近接距離）は、半導体チップＣＰ２の電極パッドＰＤと、銅を主成分とする材料からなるワイヤＢＷとの合金化率が５０％以上となる荷重をかけることのできる４５０μｍ以下であることが好ましい。   If the spacer SP1 is too large, it interferes with the electrode pad PD of the semiconductor chip CP1. Therefore, the distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP1 is preferably 150 μm or more which is a tolerance of the die bonding apparatus. On the other hand, if the spacer SP1 is too small, the overhang amount Wo1 of the semiconductor chip CP2 becomes large, and the load that can be applied between the electrode pad PD and the wire BW of the semiconductor chip CP2 becomes small. Therefore, the distance (shortest distance, closest distance) between the electrode pad PD of the semiconductor chip CP1 and the end of the spacer SP1 is the distance between the electrode pad PD of the semiconductor chip CP2 and the wire BW made of a material mainly composed of copper. It is preferable that it is 450 micrometers or less which can apply the load from which an alloying rate will be 50% or more.

また、本実施の形態において、図８（ａ）に示すように、第２半導体チップ搭載工程では、半導体チップＣＰ２は、スペーサＳＰ１の隅（角）を基準にしてスペーサＳＰ１上に搭載している。こうすることで、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの接合性にムラが生じる可能性を低減することができる。以下、この効果を具体例に基づいて説明する。   In the present embodiment, as shown in FIG. 8A, in the second semiconductor chip mounting step, the semiconductor chip CP2 is mounted on the spacer SP1 with reference to the corner (corner) of the spacer SP1. . By doing so, it is possible to reduce the possibility of unevenness in the bonding properties between the electrode pads PD of the semiconductor chip CP2 and the wires BW. Hereinafter, this effect will be described based on specific examples.

図２１（ａ）に示すように、前述の第１半導体チップ搭載工程により、配線基板ＢＳ上のチップ搭載領域ＣＭに半導体チップＣＰ１を搭載し、続いて前述のスペーサ搭載工程により、半導体チップＣＰ１上にスペーサＳＰ１を搭載する。ここで、半導体チップＣＰ１は、図２１（ａ）中、本来搭載される位置ＣＰ１ｃから右下にズレて配線基板ＢＳ上に搭載されたとする。そして、前述のように、スペーサＳＰ１は、実際に搭載された半導体チップＣＰ１の位置を基準にして、半導体チップＣＰ１上に搭載されたとする。   As shown in FIG. 21A, the semiconductor chip CP1 is mounted on the chip mounting region CM on the wiring board BS by the first semiconductor chip mounting step, and then the semiconductor chip CP1 is mounted by the spacer mounting step. The spacer SP1 is mounted on the. Here, it is assumed that the semiconductor chip CP1 is mounted on the wiring board BS, shifted to the lower right from the originally mounted position CP1c in FIG. As described above, it is assumed that the spacer SP1 is mounted on the semiconductor chip CP1 with reference to the position of the actually mounted semiconductor chip CP1.

ここで、本実施の形態の第２半導体チップ搭載工程では、半導体チップＣＰ２は、スペーサＳＰ１の隅（角）を基準にしてスペーサＳＰ１上に搭載する。具体的には、例えば、カメラＣＡにスペーサＳＰ１の４つの隅（角）のうち、互いに対向する２つの隅ＣＳａ，ＣＳｂを認識させ、隅（第３隅）ＣＳａと隅（第４隅）ＣＳｂとを結ぶ線分ＬＳの中点ＯＳに、半導体チップＣＰ２の中心を合わせ、半導体チップＣＰ２を搭載する。こうすることで、スペーサＳＰ１が本来搭載される位置からズレて半導体チップＣＰ１上に搭載されたとしても、実際に搭載されたスペーサＳＰ１の位置を基準にして、半導体チップＣＰ２を搭載することができる。その結果、半導体チップＣＰ２のオーバーハング量（半導体チップＣＰ２の端部がスペーサＳＰ１から張り出した部分の長さ）を、図２１（ａ）および（ｂ）中の左右で同じにすることができる（図２０（ａ）および（ｂ）中のオーバーハング量Ｗｏ１ａ，Ｗｏ１ｂ）。   Here, in the second semiconductor chip mounting step of the present embodiment, the semiconductor chip CP2 is mounted on the spacer SP1 with reference to the corner (corner) of the spacer SP1. Specifically, for example, the camera CA recognizes two corners CSa and CSb facing each other among the four corners (corners) of the spacer SP1, and the corner (third corner) CSa and the corner (fourth corner) CSb are recognized. The semiconductor chip CP2 is mounted by aligning the center of the semiconductor chip CP2 with the midpoint OS of the line segment LS connecting the two. Thus, even if the spacer SP1 is mounted on the semiconductor chip CP1 with a deviation from the position where the spacer SP1 is originally mounted, the semiconductor chip CP2 can be mounted on the basis of the position of the actually mounted spacer SP1. . As a result, the overhang amount of the semiconductor chip CP2 (the length of the portion where the end portion of the semiconductor chip CP2 protrudes from the spacer SP1) can be made the same on the left and right in FIGS. The overhang amounts Wo1a and Wo1b in FIGS. 20A and 20B).

こうすることで、前述の第２ワイヤボンディング工程における、ワイヤボンディング時の半導体チップＣＰ２の湾曲量は、図２１（ａ）および（ｂ）中の左右で均等になる。その結果、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの間にかけることのできる荷重が電極パッドＰＤの位置によらず均一にすることができ、電極パッドＰＤとワイヤＢＷとの接合性にムラが生じるという事態を防止できる。   By doing so, the bending amount of the semiconductor chip CP2 at the time of wire bonding in the second wire bonding step described above is equal on the left and right in FIGS. 21A and 21B. As a result, the load that can be applied between the electrode pad PD and the wire BW of the semiconductor chip CP2 can be made uniform regardless of the position of the electrode pad PD, and the bonding property between the electrode pad PD and the wire BW is uneven. Can be prevented.

（実施の形態２）
実施の形態２の半導体装置ＳＤ２の構成およびその製造方法を、図２２〜図２４を用いて説明する。図２２（ａ）、図２３（ａ）および図２４（ａ）は、実施の形態２の半導体装置ＳＤ２の製造工程中における要部断面図、図２２（ｂ）、図２３（ｂ）および図２４（ｂ）は、実施の形態２の半導体装置ＳＤ２の製造工程中における要部断面図において、それぞれ図２２（ａ）、図２３（ａ）および図２４（ａ）のＡ−Ａ線に相当する線に沿って切断した構造を示す要部断面図である。 (Embodiment 2)
The configuration of semiconductor device SD2 and the manufacturing method thereof according to the second embodiment will be described with reference to FIGS. 22 (a), FIG. 23 (a), and FIG. 24 (a) are main-portion cross-sectional views during the manufacturing process of the semiconductor device SD2 of the second embodiment, FIG. 22 (b), FIG. 23 (b), and FIG. 24 (b) corresponds to the AA line in FIGS. 22 (a), 23 (a), and 24 (a), respectively, in the cross-sectional view of the main part during the manufacturing process of the semiconductor device SD2 of the second embodiment. It is principal part sectional drawing which shows the structure cut | disconnected along the line to do.

図２４（ｂ）に示すように、実施の形態２の半導体装置ＳＤ２は、配線基板ＢＳの表面ＢＳａ上に搭載される半導体チップ（第１半導体チップ）ＣＰ３と、半導体チップＣＰ３上に配置されるスペーサＳＰ２と、スペーサＳＰ２上に搭載される半導体チップ（第２半導体チップ）ＣＰ２とを、有している。   As shown in FIG. 24B, the semiconductor device SD2 of the second embodiment is arranged on the semiconductor chip (first semiconductor chip) CP3 mounted on the surface BSa of the wiring board BS and the semiconductor chip CP3. It has a spacer SP2 and a semiconductor chip (second semiconductor chip) CP2 mounted on the spacer SP2.

図２２（ａ）に示すように、半導体チップＣＰ３の主面（上面）上には、アライメントマーク（認識マーク）ＡＭ２ａ，ＡＭ２ｂが形成されている。平面視において、アライメントマークＡＭ２ａ，ＡＭ２ｂは、半導体チップＣＰ２と重なっており、かつ、スペーサＳＰ２とは重なっていない。また、平面視において、アライメントマークＡＭ２ａ，ＡＭ２ｂは、半導体チップＣＰ３の対角線上に位置している。アライメントマークＡＭ２ａは、例えばＬ字状に形成され、アライメントマークＡＭ２ｂは、例えば十字状に形成されている。この点が、実施の形態２の半導体チップＣＰ３と上記実施の形態１の半導体チップＣＰ１との相違点である。   As shown in FIG. 22A, alignment marks (recognition marks) AM2a and AM2b are formed on the main surface (upper surface) of the semiconductor chip CP3. In plan view, the alignment marks AM2a and AM2b overlap the semiconductor chip CP2 and do not overlap the spacer SP2. Further, the alignment marks AM2a and AM2b are located on the diagonal line of the semiconductor chip CP3 in plan view. The alignment mark AM2a is formed in an L shape, for example, and the alignment mark AM2b is formed in a cross shape, for example. This is the difference between the semiconductor chip CP3 of the second embodiment and the semiconductor chip CP1 of the first embodiment.

また、図２３（ａ）に示すように、スペーサＳＰ２の上面上には、アライメントマーク（認識マーク）ＡＭ３ａ，ＡＭ３ｂが形成されている。平面視において、アライメントマークＡＭ３ａ，ＡＭ３ｂは、半導体チップＣＰ３および半導体チップＣＰ２と重なっている。また、平面視において、アライメントマークＡＭ３ａ，ＡＭ３ｂは、スペーサＳＰ２の対角線上に位置している。アライメントマークＡＭ３ａは、例えばＬ字状に形成され、アライメントマークＡＭ３ｂは、例えば十字状に形成されている。この点が、実施の形態２のスペーサＳＰ１と上記実施の形態１のスペーサＳＰ２との相違点である。実施の形態２の半導体装置ＳＤ２のその他の構成については、上記実施の形態１の半導体装置ＳＤ１と同様であり、繰り返しの説明を省略する。   Further, as shown in FIG. 23A, alignment marks (recognition marks) AM3a and AM3b are formed on the upper surface of the spacer SP2. In plan view, the alignment marks AM3a and AM3b overlap the semiconductor chip CP3 and the semiconductor chip CP2. Further, the alignment marks AM3a and AM3b are located on the diagonal line of the spacer SP2 in plan view. The alignment mark AM3a is formed in an L shape, for example, and the alignment mark AM3b is formed in a cross shape, for example. This is the difference between the spacer SP1 of the second embodiment and the spacer SP2 of the first embodiment. The other configuration of the semiconductor device SD2 of the second embodiment is the same as that of the semiconductor device SD1 of the first embodiment, and repeated description is omitted.

また、実施の形態２の半導体装置ＳＤ２の製造方法において、図２３（ａ）および図２３（ｂ）に示すように、スペーサ搭載工程では、半導体チップＣＰ３上にスペーサＳＰ２を搭載する。ここで、スペーサＳＰ２は、図２２（ａ）に示す半導体チップＣＰ３の主面に形成されたアライメントマークＡＭ２ａ，ＡＭ２ｂを基準にして半導体チップＣＰ３上に搭載する。具体的には、例えば、カメラＣＡにアライメントマークＡＭ２ａ，ＡＭ２ｂを認識させ、アライメントマークＡＭ２ａとアライメントマークＡＭ２ｂとを結ぶ線分ＬＣ２の中点ＯＣ２に、図２３（ａ）に示すように、スペーサＳＰ２の中心を合わせ、スペーサＳＰ２を搭載する。   In the method for manufacturing the semiconductor device SD2 of the second embodiment, as shown in FIGS. 23A and 23B, the spacer SP2 is mounted on the semiconductor chip CP3 in the spacer mounting step. Here, the spacer SP2 is mounted on the semiconductor chip CP3 with reference to the alignment marks AM2a and AM2b formed on the main surface of the semiconductor chip CP3 shown in FIG. Specifically, for example, the camera CA is caused to recognize the alignment marks AM2a and AM2b, and a spacer SP2 is formed at the midpoint OC2 of the line segment LC2 connecting the alignment marks AM2a and AM2b as shown in FIG. The spacer SP2 is mounted.

また、実施の形態２の半導体装置ＳＤ２の製造方法において、図２４（ａ）および図２４（ｂ）に示すように、第２半導体チップ搭載工程では、スペーサＳＰ２上に半導体チップＣＰ２を搭載する。ここで、半導体チップＣＰ２は、図２３（ａ）に示すように、スペーサＳＰ２の上面上に形成されたアライメントマークＡＭ３ａ，ＡＭ３ｂを基準にしてスペーサＳＰ２上に搭載する。具体的には、例えば、カメラＣＡにアライメントマークＡＭ３ａ，ＡＭ３ｂを認識させ、アライメントマークＡＭ３ａとアライメントマークＡＭ３ｂとを結ぶ線分ＬＳ２の中点ＯＳ２に、図２４（ａ）に示すように、半導体チップＣＰ２の中心を合わせ、半導体チップＣＰ２を搭載する。この点が実施の形態２と上記実施の形態１との相違点であり、その他の工程は、上記実施の形態１の工程と同様であるため、繰り返しの説明を省略する。   In the method for manufacturing the semiconductor device SD2 of the second embodiment, as shown in FIGS. 24A and 24B, in the second semiconductor chip mounting step, the semiconductor chip CP2 is mounted on the spacer SP2. Here, as shown in FIG. 23A, the semiconductor chip CP2 is mounted on the spacer SP2 with reference to the alignment marks AM3a and AM3b formed on the upper surface of the spacer SP2. Specifically, for example, the camera CA is made to recognize the alignment marks AM3a and AM3b, and the semiconductor chip is placed at the midpoint OS2 of the line segment LS2 connecting the alignment marks AM3a and AM3b as shown in FIG. The semiconductor chip CP2 is mounted with the center of CP2 aligned. This is the difference between the second embodiment and the first embodiment, and the other steps are the same as the steps of the first embodiment, and thus repeated description is omitted.

実施の形態２において、スペーサ搭載工程では、図２３（ａ）に示すスペーサＳＰ２は、図２２（ａ）に示すように、半導体チップＣＰ３の主面に形成されたアライメントマークＡＭ２ａ，ＡＭ２ｂを基準にして半導体チップＣＰ３上に搭載している。こうすることで、上記実施の形態１と同様に、平面視において、スペーサＳＰ２の大きさを検討例３のスペーサＳＰ１０３の大きさよりも大きくした場合において、半導体チップＣＰ３およびスペーサＳＰ２の位置ズレが起きたとしても、半導体チップＣＰ３の電極パッドＰＤとスペーサＳＰ２とが干渉する可能性を低減することができる。   In the second embodiment, in the spacer mounting step, the spacer SP2 shown in FIG. 23A is based on the alignment marks AM2a and AM2b formed on the main surface of the semiconductor chip CP3 as shown in FIG. 22A. And mounted on the semiconductor chip CP3. Thus, as in the first embodiment, when the size of the spacer SP2 is made larger than the size of the spacer SP103 in the examination example 3 in plan view, the semiconductor chips CP3 and the spacer SP2 are misaligned. Even so, the possibility of interference between the electrode pad PD of the semiconductor chip CP3 and the spacer SP2 can be reduced.

また、実施の形態２において、第２半導体チップ搭載工程では、図２４（ａ）に示す半導体チップＣＰ２は、図２３（ａ）に示すように、スペーサＳＰ２の上面に形成されたアライメントマークＡＭ３ａ，ＡＭ３ｂを基準にしてスペーサＳＰ２上に搭載している。こうすることで、上記実施の形態１と同様に、半導体チップＣＰ２の電極パッドＰＤとワイヤＢＷとの接合性にムラが生じる可能性を低減することができる。   In the second embodiment, in the second semiconductor chip mounting step, as shown in FIG. 23A, the semiconductor chip CP2 shown in FIG. 24A is aligned with the alignment mark AM3a formed on the upper surface of the spacer SP2. It is mounted on the spacer SP2 with reference to AM3b. By doing so, as in the first embodiment, it is possible to reduce the possibility of unevenness in the bonding properties between the electrode pads PD of the semiconductor chip CP2 and the wires BW.

また、半導体チップＣＰ３の主面に形成されたアライメントマークＡＭ２ａの形状とアライメントマークＡＭ２ｂの形状とを異なる形状にしたことにより、半導体チップＣＰ３の上下および左右の向きを認識し、半導体チップＣＰ３が正しい向きであることを確認してから、スペーサＳＰ２を半導体チップＣＰ３上に搭載することができる。   Further, by making the shape of the alignment mark AM2a formed on the main surface of the semiconductor chip CP3 different from the shape of the alignment mark AM2b, the vertical and horizontal orientations of the semiconductor chip CP3 are recognized, and the semiconductor chip CP3 is correct. After confirming the orientation, the spacer SP2 can be mounted on the semiconductor chip CP3.

同様に、スペーサＳＰ２の上面に形成されたアライメントマークＡＭ３ａの形状とアライメントマークＡＭ３ｂの形状とを異なる形状にしたことにより、スペーサＳＰ２の上下および左右の向きを認識し、スペーサＳＰ２が正しい向きであることを確認してから、半導体チップＣＰ２をスペーサＳＰ２上に搭載することができる。   Similarly, the shape of the alignment mark AM3a formed on the upper surface of the spacer SP2 is different from the shape of the alignment mark AM3b, so that the vertical and horizontal directions of the spacer SP2 are recognized, and the spacer SP2 is in the correct direction. After confirming this, the semiconductor chip CP2 can be mounted on the spacer SP2.

実施の形態２では、図２２（ａ）に示すように、スペーサＳＰ２は、半導体チップＣＰ３の主面に形成されたアライメントマークＡＭ２ａ，ＡＭ２ｂを基準に半導体チップＣＰ３上に搭載している。同様に、実施の形態２では、半導体チップＣＰ２は、スペーサＳＰ２の上面上に形成されたアライメントマークＡＭ３ａ，ＡＭ３ｂを基準にスペーサＳＰ２上に搭載している。そのため、スペーサ搭載工程および第２半導体チップ搭載工程において、例えばカメラで位置の基準を正確に認識しやすいという点において、上記実施の形態１よりも有利である。   In the second embodiment, as shown in FIG. 22A, the spacer SP2 is mounted on the semiconductor chip CP3 with reference to the alignment marks AM2a and AM2b formed on the main surface of the semiconductor chip CP3. Similarly, in the second embodiment, the semiconductor chip CP2 is mounted on the spacer SP2 with reference to the alignment marks AM3a and AM3b formed on the upper surface of the spacer SP2. Therefore, in the spacer mounting step and the second semiconductor chip mounting step, for example, it is more advantageous than the first embodiment in that it is easy to accurately recognize the position reference with a camera.

一方、上記実施の形態１では、図８（ａ）に示すスペーサＳＰ１は、図７（ａ）に示すように、半導体チップＣＰ１の隅（角）を基準にして半導体チップＣＰ１上に搭載している。同様に、図９（ａ）に示す半導体チップＣＰ２は、図８（ａ）に示すように、スペーサＳＰ１の隅（角）を基準にしてスペーサＳＰ１上に搭載している。そのため、スペーサ搭載工程および第２半導体チップ搭載工程において、半導体チップＣＰ１およびスペーサＳＰ１に、例えばアライメントマーク等の基準を別途設けることなく、位置の基準を認識することができるという点において、実施の形態２よりも有利である。   On the other hand, in the first embodiment, the spacer SP1 shown in FIG. 8A is mounted on the semiconductor chip CP1 with the corner (corner) of the semiconductor chip CP1 as a reference, as shown in FIG. 7A. Yes. Similarly, the semiconductor chip CP2 shown in FIG. 9A is mounted on the spacer SP1 with reference to the corner (corner) of the spacer SP1 as shown in FIG. 8A. Therefore, in the spacer mounting step and the second semiconductor chip mounting step, the position reference can be recognized without separately providing a reference such as an alignment mark in the semiconductor chip CP1 and the spacer SP1. 2 is more advantageous.

なお、実施の形態２において、半導体チップＣＰ３には、２つのアライメントマークＡＭ２ａ，ＡＭ２ｂが形成されている場合を例に説明したが、これに限定されず３つ以上設けられていてもよい。同様に、スペーサＳＰ２には、２つのアライメントマークＡＭ３ａ，ＡＭ３ｂが形成されている場合を例に説明したが、これに限定されず３つ以上設けられていてもよい。また、アライメントマークＡＭ２ａ，ＡＭ３ａは、Ｌ字状に形成され、アライメントマークＡＭ２ｂ，ＡＭ３ｂは、十字状に形成されている場合を例に説明したが、これに限定されるものではない。   In the second embodiment, the case where two alignment marks AM2a and AM2b are formed on the semiconductor chip CP3 has been described as an example. However, the present invention is not limited to this, and three or more alignment marks may be provided. Similarly, the case where two alignment marks AM3a and AM3b are formed in the spacer SP2 has been described as an example, but the present invention is not limited to this, and three or more may be provided. In addition, the alignment marks AM2a and AM3a are formed in an L shape and the alignment marks AM2b and AM3b are formed in a cross shape. However, the present invention is not limited to this.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

その他、実施の形態に記載された内容に対応するもの或いはその一部を以下に記載する。   In addition, the thing corresponding to the content described in embodiment, or a part thereof is described below.

［付記１］
複数の端子を有する配線基板と、
複数の第１電極パッドを有し、前記配線基板の主面上に搭載された第１半導体チップと、
前記第１半導体チップの主面上に搭載されたスペーサと、
複数の第２電極パッドを有し、前記スペーサ上に搭載された第２半導体チップと、
前記複数の第１電極パッドと前記複数の端子とをそれぞれ電気的に接続する複数の第１ワイヤと、
前記複数の第２電極パッドと前記複数の端子とをそれぞれ電気的に接続する複数の第２ワイヤと、
前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止する封止体と、を含み、
前記第１半導体チップは、ペースト状の接着材を介して、前記配線基板の主面上に搭載され、
前記スペーサは、フィルム状の接着材を介して、前記第１半導体チップの主面上に搭載され、
前記第２半導体チップは、フィルム状の接着材を介して、前記スペーサ上に搭載され、
前記複数の第１ワイヤおよび前記複数の第２ワイヤは、銅を主成分とする材料からなり、
前記第１半導体チップの厚さは、前記スペーサの厚さよりも厚く、
前記第２半導体チップの厚さは、前記スペーサの厚さよりも薄く、
前記第１半導体チップ、前記第２半導体チップおよび前記スペーサは、平面視において、方形状に形成され、
平面視において、前記第２半導体チップの端部が前記スペーサの端部から張り出した部分の長さは、前記スペーサの短辺の長さの１／１０より大きく、前記第１半導体チップの長辺の長さの１／１０以下である、半導体装置。 [Appendix 1]
A wiring board having a plurality of terminals;
A first semiconductor chip having a plurality of first electrode pads and mounted on a main surface of the wiring board;
A spacer mounted on the main surface of the first semiconductor chip;
A second semiconductor chip having a plurality of second electrode pads and mounted on the spacer;
A plurality of first wires that electrically connect the plurality of first electrode pads and the plurality of terminals, respectively.
A plurality of second wires that electrically connect the plurality of second electrode pads and the plurality of terminals, respectively.
A sealing body that seals the first semiconductor chip, the spacer, the second semiconductor chip, the plurality of first wires, and the plurality of second wires;
The first semiconductor chip is mounted on the main surface of the wiring board via a paste-like adhesive.
The spacer is mounted on the main surface of the first semiconductor chip via a film-like adhesive,
The second semiconductor chip is mounted on the spacer via a film-like adhesive,
The plurality of first wires and the plurality of second wires are made of a material mainly composed of copper,
The thickness of the first semiconductor chip is thicker than the thickness of the spacer,
The thickness of the second semiconductor chip is thinner than the thickness of the spacer,
The first semiconductor chip, the second semiconductor chip, and the spacer are formed in a square shape in plan view,
In plan view, the length of the portion where the end of the second semiconductor chip protrudes from the end of the spacer is greater than 1/10 of the length of the short side of the spacer, and the long side of the first semiconductor chip The semiconductor device which is 1/10 or less of the length of.

［付記２］
付記１記載の半導体装置において、
平面視において、前記複数の第１電極パッドは、前記第１半導体チップの主面の、前記スペーサが搭載される領域の周囲に形成され、
前記第１電極パッドと、前記スペーサとの最短距離は、１５０μｍ以上、４５０μｍ以下である、半導体装置。 [Appendix 2]
In the semiconductor device according to attachment 1,
In plan view, the plurality of first electrode pads are formed around a region on the main surface of the first semiconductor chip where the spacer is mounted,
The semiconductor device, wherein a shortest distance between the first electrode pad and the spacer is 150 μm or more and 450 μm or less.

［付記３］
付記１記載の半導体装置において、
前記封止体の厚さは、前記配線基板の厚さの２倍よりも薄い、半導体装置。 [Appendix 3]
In the semiconductor device according to attachment 1,
The thickness of the said sealing body is a semiconductor device thinner than twice the thickness of the said wiring board.

［付記４］
付記１記載の半導体装置において、
前記スペーサの厚さは、１２０μｍ以上、２００μｍ以下である、半導体装置。 [Appendix 4]
In the semiconductor device according to attachment 1,
The thickness of the said spacer is a semiconductor device which is 120 micrometers or more and 200 micrometers or less.

ＡＭａ，ＡＭｂ，ＡＭ２ａ，ＡＭ２ｂ，ＡＭ３ａ，ＡＭ３ｂ アライメントマーク
ＢＬＲ ランド（外部端子）
ＢＳ 配線基板
ＢＷ ワイヤ
ＣＡ カメラ
ＣＬ 配線
ＣＭ チップ搭載領域
ＣＰ１，ＣＰ１０１，ＣＰ２，ＣＰ２０１，ＣＰ３ 半導体チップ
ＤＡ１，ＤＡ２ フィルム状の接着材
ＤＢ ペースト状の接着剤
ＬＤ 端子
ＰＤ 電極パッド
ＲＳ 封止体
ＳＢ はんだボール
ＳＤ１，ＳＤ１０１，ＳＤ１０２，ＳＤ１０３，ＳＤ１０４，ＳＤ２ 半導体装置
ＳＰ１，ＳＰ１０１，ＳＰ１０２，ＳＰ１０３，ＳＰ１０４，ＳＰ２ スペーサ AMa, AMb, AM2a, AM2b, AM3a, AM3b Alignment mark BLR Land (external terminal)
BS Wiring board BW Wire CA Camera CL Wiring CM Chip mounting area CP1, CP101, CP2, CP201, CP3 Semiconductor chip DA1, DA2 Film-like adhesive DB Paste-like adhesive LD Terminal PD Electrode pad RS Sealing body SB Solder ball SD1, SD101, SD102, SD103, SD104, SD2 Semiconductor devices SP1, SP101, SP102, SP103, SP104, SP2 Spacers

Claims (20)

（ａ）複数の端子を有する配線基板の主面上に、複数の第１電極パッドを有する第１半導体チップを搭載する工程、
（ｂ）前記第１半導体チップの主面上にスペーサを搭載する工程、
（ｃ）前記複数の第１電極パッドと前記複数の端子とをそれぞれ複数の第１ワイヤによって電気的に接続する工程、
（ｄ）前記スペーサ上に、複数の第２電極パッドを有する第２半導体チップを搭載する工程、
（ｅ）前記複数の第２電極パッドと前記複数の端子とをそれぞれ複数の第２ワイヤによって電気的に接続する工程、
（ｆ）前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止体により封止する工程、
を含み、
前記第１半導体チップは、平面視において、方形状であり、
前記（ｂ）工程では、前記第１半導体チップの隅を基準にして、前記第１半導体チップの主面上に前記スペーサを搭載する、半導体装置の製造方法。 (A) mounting a first semiconductor chip having a plurality of first electrode pads on a main surface of a wiring board having a plurality of terminals;
(B) mounting a spacer on the main surface of the first semiconductor chip;
(C) electrically connecting the plurality of first electrode pads and the plurality of terminals with a plurality of first wires, respectively.
(D) mounting a second semiconductor chip having a plurality of second electrode pads on the spacer;
(E) electrically connecting the plurality of second electrode pads and the plurality of terminals with a plurality of second wires, respectively.
(F) sealing the first semiconductor chip, the spacer, the second semiconductor chip, the plurality of first wires, and the plurality of second wires with a sealing body;
Including
The first semiconductor chip has a rectangular shape in plan view,
In the step (b), the spacer is mounted on the main surface of the first semiconductor chip with reference to a corner of the first semiconductor chip. 請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程では、平面視において、前記第１半導体チップの４つの隅のうち、互いに対向する第１隅および第２隅をカメラに認識させ、前記第１隅と前記第２隅とを結ぶ線分の中点に、前記スペーサの中心を合わせ、前記スペーサを搭載する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
In the step (b), the first corner and the second corner facing each other among the four corners of the first semiconductor chip in a plan view are recognized by the camera, and the first corner and the second corner are identified. A method of manufacturing a semiconductor device, wherein a center of the spacer is aligned with a midpoint of connecting line segments and the spacer is mounted. 請求項１記載の半導体装置の製造方法において、
前記スペーサは、平面視において、方形状であり、
前記（ｄ）工程では、前記スペーサの隅を基準にして、前記スペーサ上に前記第２半導体チップを搭載する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The spacer is rectangular in plan view,
In the step (d), a method of manufacturing a semiconductor device, wherein the second semiconductor chip is mounted on the spacer with reference to a corner of the spacer. 請求項３記載の半導体装置の製造方法において、
前記（ｄ）工程では、平面視において、前記スペーサの４つの隅のうち、互いに対向する第３隅および第４隅をカメラに認識させ、前記第３隅と前記第４隅とを結ぶ線分の中点に、前記第２半導体チップの中心を合わせ、前記第２半導体チップを搭載する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
In the step (d), in the plan view, among the four corners of the spacer, the third corner and the fourth corner facing each other are recognized by the camera, and a line segment connecting the third corner and the fourth corner. A method of manufacturing a semiconductor device, wherein the second semiconductor chip is mounted by aligning the center of the second semiconductor chip with a middle point. 請求項１記載の半導体装置の製造方法において、
前記第１半導体チップは、ペースト状の接着材を介して、前記配線基板の主面上に搭載され、
前記スペーサは、フィルム状の接着材を介して、前記第１半導体チップの主面上に搭載され、
前記第２半導体チップは、フィルム状の接着材を介して、前記スペーサ上に搭載され、
前記第１半導体チップの厚さは、前記スペーサの厚さよりも厚い、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The first semiconductor chip is mounted on the main surface of the wiring board via a paste-like adhesive.
The spacer is mounted on the main surface of the first semiconductor chip via a film-like adhesive,
The second semiconductor chip is mounted on the spacer via a film-like adhesive,
The method for manufacturing a semiconductor device, wherein the thickness of the first semiconductor chip is thicker than the thickness of the spacer. 請求項５記載の半導体装置の製造方法において、
前記複数の第１ワイヤおよび前記複数の第２ワイヤは、銅を主成分とする材料からなり、
前記第２半導体チップの厚さは、前記スペーサの厚さよりも薄い、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 5,
The plurality of first wires and the plurality of second wires are made of a material mainly composed of copper,
The method of manufacturing a semiconductor device, wherein the thickness of the second semiconductor chip is thinner than the thickness of the spacer. 請求項６記載の半導体装置の製造方法において、
前記第２半導体チップおよび前記スペーサは、平面視において、方形状であり、
平面視において、前記第２半導体チップの端部が前記スペーサの端部から張り出した部分の長さは、前記スペーサの短辺の長さの１／１０より大きく、前記第１半導体チップの長辺の長さの１／１０以下である、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 6.
The second semiconductor chip and the spacer are rectangular in plan view,
In plan view, the length of the portion where the end of the second semiconductor chip protrudes from the end of the spacer is greater than 1/10 of the length of the short side of the spacer, and the long side of the first semiconductor chip The manufacturing method of the semiconductor device which is 1/10 or less of the length of. 請求項７記載の半導体装置の製造方法において、
平面視において、前記複数の第１電極パッドは、前記第１半導体チップの主面における、前記スペーサが搭載される領域の周囲に形成されており、
前記第１電極パッドと、前記スペーサとの最短距離は、１５０μｍ以上、４５０μｍ以下である、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 7.
In plan view, the plurality of first electrode pads are formed around a region where the spacer is mounted on the main surface of the first semiconductor chip,
The method for manufacturing a semiconductor device, wherein the shortest distance between the first electrode pad and the spacer is 150 μm or more and 450 μm or less. 請求項１記載の半導体装置の製造方法において、
前記配線基板の主面には、第１アライメントマークが形成されており、
前記（ａ）工程では、前記第１アライメントマークを基準にして、前記配線基板の主面上に前記第１半導体チップを搭載する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A first alignment mark is formed on the main surface of the wiring board,
In the step (a), the first semiconductor chip is mounted on the main surface of the wiring board on the basis of the first alignment mark. 請求項１記載の半導体装置の製造方法において、
前記封止体の厚さは、前記配線基板の厚さの２倍よりも薄い、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the sealing body is thinner than twice the thickness of the wiring board. （ａ）複数の端子を有する配線基板の主面上に、複数の第１電極パッドを有する第１半導体チップを搭載する工程、
（ｂ）前記第１半導体チップの主面上にスペーサを搭載する工程、
（ｃ）前記複数の第１電極パッドと前記複数の端子とをそれぞれ複数の第１ワイヤによって電気的に接続する工程、
（ｄ）前記スペーサ上に、複数の第２電極パッドを有する第２半導体チップを搭載する工程、
（ｅ）前記複数の第２電極パッドと前記複数の端子とをそれぞれ複数の第２ワイヤによって電気的に接続する工程、
（ｆ）前記第１半導体チップ、前記スペーサ、前記第２半導体チップ、前記複数の第１ワイヤおよび前記複数の第２ワイヤを封止体により封止する工程、
を含み、
前記配線基板の主面には、第１アライメントマークが形成されており、
前記（ａ）工程では、前記第１アライメントマークを基準にして、前記配線基板の主面上に前記第１半導体チップを搭載し、
前記第１半導体チップの主面には、第２アライメントマークが形成されており、
前記（ｂ）工程では、前記第２アライメントマークを基準にして、前記第１半導体チップの主面上に前記スペーサを搭載する、半導体装置の製造方法。 (A) mounting a first semiconductor chip having a plurality of first electrode pads on a main surface of a wiring board having a plurality of terminals;
(B) mounting a spacer on the main surface of the first semiconductor chip;
(C) electrically connecting the plurality of first electrode pads and the plurality of terminals with a plurality of first wires, respectively.
(D) mounting a second semiconductor chip having a plurality of second electrode pads on the spacer;
(E) electrically connecting the plurality of second electrode pads and the plurality of terminals with a plurality of second wires, respectively.
(F) sealing the first semiconductor chip, the spacer, the second semiconductor chip, the plurality of first wires, and the plurality of second wires with a sealing body;
Including
A first alignment mark is formed on the main surface of the wiring board,
In the step (a), the first semiconductor chip is mounted on the main surface of the wiring board on the basis of the first alignment mark,
A second alignment mark is formed on the main surface of the first semiconductor chip,
In the step (b), the spacer is mounted on the main surface of the first semiconductor chip with reference to the second alignment mark. 請求項１１記載の半導体装置の製造方法において、
前記第２アライメントマークは、第１マークおよび第２マークからなり、
平面視において、前記第１マークと前記第２マークとを結ぶ線分の中点が、前記第１半導体チップの中心であり、
前記（ｂ）工程では、前記第１マークおよび前記第２マークをカメラに認識させ、前記中点に、前記スペーサの中心を合わせ、前記第１半導体チップの主面上に前記スペーサを搭載する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The second alignment mark comprises a first mark and a second mark,
In plan view, the midpoint of the line segment connecting the first mark and the second mark is the center of the first semiconductor chip,
In the step (b), the first mark and the second mark are recognized by a camera, the center of the spacer is aligned with the midpoint, and the spacer is mounted on the main surface of the first semiconductor chip. A method for manufacturing a semiconductor device. 請求項１２記載の半導体装置の製造方法において、
平面視において、前記第２アライメントマークは、前記第１半導体チップの対角線上に形成されている、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12,
The method of manufacturing a semiconductor device, wherein the second alignment mark is formed on a diagonal line of the first semiconductor chip in a plan view. 請求項１１記載の半導体装置の製造方法において、
前記スペーサの上面には、第３アライメントマークが形成されており、
前記（ｄ）工程では、前記第３アライメントマークを基準にして、前記スペーサ上に前記第２半導体チップを搭載する、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
A third alignment mark is formed on the upper surface of the spacer,
In the step (d), the second semiconductor chip is mounted on the spacer on the basis of the third alignment mark. 請求項１４記載の半導体装置の製造方法において、
前記第３アライメントマークは、第３マークおよび第４マークからなり、
平面視において、前記第３マークと前記第４マークとを結ぶ線分の中点が、前記スペーサの中心であり、
前記（ｄ）工程では、前記第３マークおよび前記第４マークをカメラに認識させ、前記中点に、前記第２半導体チップの中心を合わせ、前記スペーサ上に前記第２半導体チップを搭載する、半導体装置の製造方法。 15. The method of manufacturing a semiconductor device according to claim 14,
The third alignment mark comprises a third mark and a fourth mark,
In plan view, the midpoint of the line segment connecting the third mark and the fourth mark is the center of the spacer,
In the step (d), the third mark and the fourth mark are recognized by a camera, the center of the second semiconductor chip is aligned with the midpoint, and the second semiconductor chip is mounted on the spacer. A method for manufacturing a semiconductor device. 請求項１５記載の半導体装置の製造方法において、
平面視において、前記第３アライメントマークは、前記スペーサの対角線上に形成されている、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 15,
The method for manufacturing a semiconductor device, wherein the third alignment mark is formed on a diagonal line of the spacer in a plan view. 請求項１１記載の半導体装置の製造方法において、
前記第１半導体チップは、ペースト状の接着材を介して、前記配線基板の主面上に搭載され、
前記スペーサは、フィルム状の接着材を介して、前記第１半導体チップの主面上に搭載され、
前記第２半導体チップは、フィルム状の接着材を介して、前記スペーサ上に搭載され、
前記第１半導体チップの厚さは、前記スペーサの厚さよりも厚い、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The first semiconductor chip is mounted on the main surface of the wiring board via a paste-like adhesive.
The spacer is mounted on the main surface of the first semiconductor chip via a film-like adhesive,
The second semiconductor chip is mounted on the spacer via a film-like adhesive,
The method for manufacturing a semiconductor device, wherein the thickness of the first semiconductor chip is thicker than the thickness of the spacer. 請求項１７記載の半導体装置の製造方法において、
前記複数の第１ワイヤおよび前記複数の第２ワイヤは、銅を主成分とする材料からなり、
前記第２半導体チップの厚さは、前記スペーサの厚さよりも薄い、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 17.
The plurality of first wires and the plurality of second wires are made of a material mainly composed of copper,
The method of manufacturing a semiconductor device, wherein the thickness of the second semiconductor chip is thinner than the thickness of the spacer. 請求項１１記載の半導体装置の製造方法において、
前記第１半導体チップ、前記第２半導体チップおよび前記スペーサは、平面視において、方形状であり、
平面視において、前記第２半導体チップの端部が前記スペーサの端部から張り出した部分の長さは、前記スペーサの短辺の長さの１／１０より大きく、前記第１半導体チップの長辺の長さの１／１０以下である、半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 11.
The first semiconductor chip, the second semiconductor chip and the spacer are rectangular in plan view,
In plan view, the length of the portion where the end of the second semiconductor chip protrudes from the end of the spacer is greater than 1/10 of the length of the short side of the spacer, and the long side of the first semiconductor chip The manufacturing method of the semiconductor device which is 1/10 or less of the length of. 請求項１９記載の半導体装置の製造方法において、
平面視において、前記複数の第１電極パッドは、前記第１半導体チップの主面の、前記スペーサが搭載される領域の周囲に形成されており、
前記第１電極パッドと、前記スペーサとの最短距離は、１５０μｍ以上、４５０μｍ以下である、半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 19,
In plan view, the plurality of first electrode pads are formed around a region on the main surface of the first semiconductor chip where the spacer is mounted,
The method for manufacturing a semiconductor device, wherein the shortest distance between the first electrode pad and the spacer is 150 μm or more and 450 μm or less.
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