JP2009147620A - フレーム遅延発生装置 - Google Patents

Abstract

【課題】フレームの遅延発生機能を停止せずに遅延時間を変更することができ、試験の効率を高めることができるフレーム遅延発生装置を提供すること。
【解決手段】入力されたフレームのうち特定のフレームを抽出するフレーム抽出部１１と、データを蓄積するメモリ１４と、抽出されたフレームを構成するデータが書込まれるライトバッファ１３と、ライトバッファ１３に書込まれたデータを蓄積するメモリ１４のデータを蓄積するリードバッファ１５と、ライトバッファ１３からメモリ１４に対するデータの書込みおよびメモリ１４からリードバッファ１５に対するデータの転送を制御するメモリ制御部１７と、現在遅延時間が設定遅延時間と同じになるように、メモリ制御部１７に対してライトバッファ１３からメモリ１４に対するデータの書込みを優先させるか、メモリ１４からリードバッファ１５に対するデータの転送を優先させる遅延時間制御部２０とを備えて構成する。
【選択図】図２

Description

本発明は、伝送されるフレームに対し遅延を発生させるフレーム遅延発生装置に関する。

現在、インターネットサービス用ネットワークと電話サービス用の電話網とが別々に構築されており、ＮＧＮ（Next Generation Network）は、次世代に向けて、ＩＰ（Internet Protocol）技術を用いてＱｏＳ（Quality of Service）やセキュリティを向上させたＩＰ通信網として双方のネットワークを統合することで、現行の公衆網を代替し、電話だけでなくテレビ放送もリアルタイムに伝送できるように開発されている。

リアルタイム通信を行うＮＧＮなどでは、フレームの伝送過程で過度に遅延が発生してしまうと、電話や放送などのサービスが提供できなくなるため、どの程度の遅延が許容できるのかを試験することが必要となる。

従来のフレーム遅延発生装置としては、ギガビットイーサネット（登録商標）光ファイバメディアシステム（１０００ＢＡＳＥ−Ｘ）におけるネットワークエミュレーション機能を備え、メディアアクセス制御（ＭＡＣ）層終端を行うことなく、入力フレームに遅延を与え回路規模の削減を図るものが知られている（例えば、特許文献１参照）。

また、携帯電話などのリアルタイム通信を伴うサービスの品質を評価するためには、人間の体感によって品質を表すＱｏＥ（Quality of Experience）が尺度となる。サービスのＱｏＥを決定するためには、電話端末を持った人間同士で音声を互いに発生しあい、人間が知覚的な不快の度合いを判断する試験を行う。

このような試験構成としては、電話端末と電話端末との間に遅延発生装置が介在し、遅延発生装置は、音声データを構成するフレームを遅延させる。遅延発生装置を使用した試験方法としては、まず聴覚的に不快にならない遅延時間Ａ１が遅延発生装置に設定された後に試験が行われ、人間が聴覚的に不快になるか否かを判断する。さらに、遅延時間Ａ１よりも大きい遅延時間Ａ２に設定された後に試験が行われ、人間が聴覚的に不快になるか否かを判断する。このように遅延時間を段階的に大きくして設定することで、人間が遅延時間に応じてどの程度聴覚的に不快になるか否かを判断する。
特開２００５−１８４５１２号公報

しかしながら、従来の遅延発生装置では、遅延時間を設定する際に遅延発生機能を停止しないと遅延時間が設定されないため、ＱｏＥを評価するための試験が一時的に中断してしまい、試験の効率が良くないという課題が残されていた。

本発明は、従来の問題を解決するためになされたもので、フレームの遅延発生機能を停止せずに遅延時間をリアルタイムに変更することができ、試験の効率を高めることができるフレーム遅延発生装置を提供することを目的とする。

本発明のフレーム遅延発生装置は、入力されたフレームのうち特定のフレームを抽出するフレーム抽出部と、前記フレーム抽出部によって抽出された特定のフレームを構成するデータが書込まれるライトバッファと、前記ライトバッファに書込まれたデータを蓄積するメモリと、前記メモリから出力されるデータを蓄積するリードバッファと、前記ライトバッファから前記メモリに対するデータの書込みおよび前記メモリから前記リードバッファに対するデータの転送を制御するメモリ制御部と、現在のフレームの遅延時間となる現在遅延時間が設定遅延時間と同じになるように、前記メモリ制御部に対して前記ライトバッファから前記メモリに対するデータの書込みと、前記メモリから前記リードバッファに対するデータの転送のいずれを優先させるかを制御する遅延時間制御部とを備え、前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記リードバッファから出力されたデータによって構成される前記特定のフレームを付加して出力するフレーム出力部とを備えた構成を有している。
この構成により、現在遅延時間が設定遅延時間と同じになるように、ライトバッファからメモリに対するデータの書込みを優先させるか、メモリからリードバッファに対するデータの転送を優先させることで、フレームの遅延発生機能を停止せずに遅延時間をリアルタイムに変更することができ、ＱｏＥを評価するための試験の効率を高めることができる。

また、本発明のフレーム遅延発生装置は、現在書き込んでいる前記メモリの書込位置と現在読み出している前記メモリの読出位置との差分となる現在差分が、前記設定遅延時間から換算される前記書込位置と前記読出位置との差分となる目標差分よりも小さい場合、前記遅延時間制御部は、前記現在差分と前記目標差分とが同じになるまで、前記メモリ制御部に対して前記ライトバッファから前記メモリに対するデータの書込みを優先させ、前記現在差分が前記目標差分よりも大きい場合、前記遅延時間制御部は、前記現在差分と前記目標差分とが同じになるまで、前記メモリ制御部に対して前記メモリから前記リードバッファに対するデータの転送を優先させる構成を有している。
この構成により、現在書き込んでいるメモリの書込位置と現在読み出しているメモリの読出位置との差分となる現在差分が、設定遅延時間から換算される書込位置と読出位置との差分となる目標差分を同じにするように制御することで、書込位置と読出位置との差分に基づいて遅延が制御できるため、遅延の制御が容易になる。

本発明は、フレームの遅延発生機能を停止せずに遅延時間をリアルタイムに変更することができ、試験の効率を高めることができるフレーム遅延発生装置を提供するものである。

以下、本発明の実施の形態について、図面を用いて説明する。図１は、本発明の実施の形態に係るフレーム遅延発生装置で試験を行う際の試験構成図を示したものである。

試験対象装置９Ａと試験対象装置９Ｂと間にフレーム遅延発生装置１０がイーサネット（登録商標）で接続されている。試験対象装置９Ａと試験対象装置９Ｂと間で、例えばＩＰ電話など、リアルタイムに行われるサービスのフレームが伝送されることを想定し、フレーム遅延発生装置１０を介在させて、フレーム遅延発生装置１０がリアルタイムに伝送されるデータを遅延させる試験、例えば、ＱｏＥを評価するための試験を行う。

フレーム遅延発生装置１０には、試験対象装置９Ａから送信されたフレームが入力され、フレーム遅延発生装置１０は、入力されたフレームを遅延させてから試験対象装置９Ｂに出力するようになっている。以下、フレーム遅延発生装置１０について詳細に説明する。

図２は、本発明の実施の形態に係るフレーム遅延発生装置１０のブロック図である。

フレーム遅延発生装置１０は、フレーム抽出部１１、第１遅延制御部１２、ライトバッファ１３、メモリ１４、リードバッファ１５、バス切替回路１６、メモリ制御部１７、第２遅延制御部１８、フレーム出力部１９、および遅延時間制御部２０によって構成されている。

フレーム抽出部１１は、入力されたイーサネット（登録商標）のフレームのうち特定のフレームを抽出するようになっている。特定のフレームは、所定の宛先ＭＡＣアドレスなどを含むものでもよく、送信元ＭＡＣアドレス、宛先ＭＡＣアドレスや送信元ＭＡＣアドレスの組合せ、さらに、ＩＰアドレスとの組合せを含むものでもよい。また、特定のフレームは、特定のアドレスを含むフレームに限定することはなく、アドレスでない他の情報要素を含むフレームでもよい。

また、フレーム抽出部１１は、入力されたフレーム全て、すなわち回線を介して伝送される全てのフレームに対して遅延させるために、全てのフレームを抽出するようにしてもよい。

また、フレーム遅延発生装置１０は、図２の通り回路を駆動するためのラインクロックドメイン、中間クロックドメイン、メモリクロックドメインとして３つのクロック速度を有している。

回線で伝送されるフレームを第１遅延制御部１２が遅延させるように、ラインクロックと中間クロックとの差分があってもよいが、本発明の実施の形態では、ラインクロックと中間クロックとの差分が無く、第１遅延制御部１２では、フレームを構成するデータの遅延が発生しないものとする。また、単位時間当たりにクロックで処理されるデータ量とクロック速度は同じであり、ラインクロックおよび中間クロックで処理されるデータ量が、１秒間に１０００Ｍ（メガ）ｂｉｔであると、クロック速度は、同じ１０００Ｍｂｉｔ／ｓである。

ライトバッファ１３は、固定サイズの記憶領域を有しており、ライトバッファ１３には、第１遅延制御部１２から出力されたデータが書き込まれる。固定サイズは、例えば、２５６ｂｙｔｅ程度のサイズである。

メモリ１４は、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous DRAM）またはＳＤＲＡＭ（Synchronous DRAM）などで構成されており、メモリ１４には、ライトバッファ１３に書込まれているデータが書き込まれる。

リードバッファ１５は、固定サイズの記憶領域を有しており、リードバッファ１５には、メモリ１４から出力されたデータが書き込まれる。固定サイズは、例えば、２５６ｂｙｔｅ程度のサイズである。

バス切替回路１６は、ライトバッファ１３とメモリ１４とを接続した状態からリードバッファ１５とメモリ１４とを接続した状態に切り替え、また、リードバッファ１５とメモリ１４とを接続した状態からライトバッファ１３とメモリ１４とを接続した状態に切り替えるようになっている。

メモリ制御部１７は、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させ、または、バス切替回路１６にリードバッファ１５とメモリ１４とを接続させることで、ライトバッファ１３からメモリ１４に対するデータの書込みおよびメモリ１４からリードバッファ１５に対するデータの転送を制御するようになっている。

メモリ１４とライトバッファ１３とが接続したとき、ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれる。また、メモリ１４とリードバッファ１５とが接続したとき、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積される。

ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれるときのクロック、および、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積されるときのクロックは、図２に示したようにメモリクロックである。メモリクロックの速度は、中間クロックの速度より２倍以上のクロック速度である。従って、第１遅延制御部１２がライトバッファ１３に書き込む速度よりも２倍以上の速度で、ライトバッファ１３に書き込まれているデータがメモリ１４に書き込まれる。また、リードバッファ１５から第２遅延制御部１８に転送される速度よりも２倍以上の速度で、メモリ１４に書き込まれているデータがリードバッファ１５に蓄積される。

第２遅延制御部１８は、ラインクロックと中間クロックドメインとの差分を戻してリードバッファ１５に書き込まれたデータをフレーム出力部１９に出力するようになっているが、本発明の実施の形態では、ラインクロックと中間クロックとの差分が無いため、フレームを構成するデータが第２遅延制御部１８を介してそのままフレーム出力部１９に出力される。

フレーム出力部１９は、第２遅延制御部１８から出力されたデータによって構成される特定のフレームおよびフレーム抽出部１１によって抽出されなかったフレームを出力するようになっている。

遅延時間制御部２０は、現在のフレームの遅延時間となる現在遅延時間が、利用者から設定された時間である設定遅延時間と同じになるように、メモリ制御部１７に対してライトバッファ１３からメモリ１４に対するデータの書込みを優先させるか、メモリ１４からリードバッファ１５に対するデータの転送を優先させるようになっている。また、遅延時間制御部２０は、データ選択回路２１、フレームギャップ識別回路２２、および停止信号選択回路２３によって構成される。

データ選択回路２１には、図３に示すように、現在書き込んでいるメモリ１４の書込位置と現在読み出しているメモリ１４の読出位置とがメモリ制御部１７から入力される。データ選択回路２１は、現在書き込んでいるメモリ１４の書込位置と現在読み出しているメモリ１４の読出位置との差分となる現在差分を求めるようになっている。

また、データ選択回路２１は、設定遅延時間から換算される書込位置と読出位置との差分となる目標差分を求めるようになっている。例えば、遅延対象となるフレームの伝送速度と設定遅延時間との関係からメモリ１４に蓄積する際の遅延に必要なデータ量が求まり、この遅延に必要なデータ量から目標差分が求まる。具体的には、フレームの伝送速度が１０００ビット毎秒で、設定遅延時間が１秒である場合、メモリ１４に蓄積する際の遅延に必要なデータ量が１０００ビットなので、目標差分は１０００ビット相当に設定すればよい。

なお、フレーム遅延発生装置１０はＣＰＵを有しており、設定遅延時間が利用者から指定されたとき、指定された設定遅延時間は、このＣＰＵによって実行されるプログラムを介してデータ選択回路２１およびフレームギャップ識別回路２２に入力される。

データ選択回路２１は、現在差分が目標差分よりも小さい場合、ライトバッファ１３からメモリ１４に対する出力を選択し、現在差分が目標差分以上である場合、メモリ１４からリードバッファ１５に対する出力を選択するようになっている。データ選択回路２１は、選択した結果を停止信号選択回路２３に出力するようになっている。また、データ選択回路２１は、バス切替回路１６を通るデータをフレームギャップ識別回路２２に出力するようになっている。

ところで、回線から伝送されるデータには、フレームに加えてフレームとフレームとの間を補うためのギャップデータがある。ギャップデータは、フレーム抽出部１１、第１遅延制御部１２、ライトバッファ１３、メモリ１４、リードバッファ１５を介して転送される。

フレームギャップ識別回路２２は、バス切替回路１６を通るデータがフレームかギャップデータかを識別するようになっている。例えば、ギャップデータを識別するために特定のビットパターン（０と１の並び順）があって、フレームギャップ識別回路２２は、バス切替回路１６を通るデータからこのビットパターンを判別することでフレームかギャップデータかを識別する。

設定遅延時間が利用者から指定された場合において、フレームギャップ識別回路２２は、バス切替回路１６を通るデータがギャップデータであることを検出したとき、メモリ制御信号を停止信号選択回路２３に出力し始め、現在差分と目標差分とが同じになるまでメモリ制御信号を出力し続けるようになっている。

停止信号選択回路２３は、フレームギャップ識別回路２２によって出力されるメモリ制御信号が入力されている間、書込停止信号または読出停止信号をメモリ制御部１７に出力するようになっている。また、停止信号選択回路２３にデータ選択回路２１から出力された選択の結果が入力され、選択の結果がライトバッファ１３からメモリ１４に対する出力であった場合、停止信号選択回路２３は、読出停止信号をメモリ制御部１７に出力し、選択の結果がメモリ１４からリードバッファ１５に対する出力であった場合、停止信号選択回路２３は、書込停止信号をメモリ制御部１７に出力する。

メモリ制御部１７は、読出停止信号が停止信号選択回路２３から出力されたとき、リードバッファ１５とメモリ１４との接続を解除し、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させる。また、メモリ制御部１７は、書込停止信号が停止信号選択回路２３から出力されたとき、ライトバッファ１３とメモリ１４との接続を解除し、バス切替回路１６にリードバッファ１５とメモリ１４とを接続させる。

従って、ギャップデータの転送中にフレームギャップ識別回路２２により、ライトバッファ１３とメモリ１４との接続とリードバッファ１５とメモリ１４との接続とが切り替わるため、バス切替回路１６でフレームの転送途中で中断することはなく、フレームの転送に影響を与えることはない。

以上のように構成された本発明の実施の形態に係るフレーム遅延発生装置の動作について図面を用いて以下に説明する。以下の説明では、図１に示した試験構成のようにリアルタイムに行われるフレームの伝送が、フレーム遅延発生装置１０を介在させて行われているものとする。

図４（Ａ）は、フレーム遅延発生装置１０において利用者が遅延時間を設定したときの特定のフレームの遅延時間の推移を示すタイムチャートである。

まず、図４（Ａ）に示すように全く遅延が生じていない状態で、利用者から設定遅延時間Ａ１が時刻ｔ１で設定される。ここで、データ選択回路２１は、設定された設定遅延時間Ａ１から目標差分を求め、現在差分（遅延が生じていないから書込位置と読出位置との差分が０）が目標差分よりも小さいため、ライトバッファ１３からメモリ１４に対する出力を選択し、選択した結果を停止信号選択回路２３に出力する。

次に、フレームギャップ識別回路２２は、バス切替回路１６を通るデータがギャップデータであることを検出した場合、メモリ制御信号を停止信号選択回路２３に出力し始め、現在差分と目標差分とが同じになるまでメモリ制御信号を出力し続ける。

停止信号選択回路２３は、フレームギャップ識別回路２２によって出力されるメモリ制御信号が入力されたとき、データ選択回路２１から出力された選択の結果としてライトバッファ１３からメモリ１４に対する出力が選択されているため、停止信号選択回路２３は、読出停止信号をメモリ制御部１７に出力する。

メモリ制御部１７は、読出停止信号が停止信号選択回路２３から出力されたとき、リードバッファ１５とメモリ１４との接続を解除し、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させる。メモリ１４にデータが書き込まれ始めることで遅延効果が開始される。

時刻ｔ１からデータ選択回路２１は、現在差分が目標差分に到達したか否か監視する。時刻ｔ２で、現在差分が目標差分に到達したとき、データ選択回路２１は、メモリ１４からリードバッファ１５に対する出力を選択し、選択した結果を停止信号選択回路２３に出力する。

次に、フレームギャップ識別回路２２は、バス切替回路１６を通るデータがギャップデータであることを検出した場合、メモリ制御信号を停止信号選択回路２３に出力する。停止信号選択回路２３は、フレームギャップ識別回路２２から出力されたメモリ制御信号を入力したとき、データ選択回路２１から出力された選択の結果としてメモリ１４からリードバッファ１５に対する出力が選択されているため、書込停止信号をメモリ制御部１７に出力する。

メモリ制御部１７は、書込停止信号が停止信号選択回路２３から出力されたとき、ライトバッファ１３とメモリ１４との接続を解除し、バス切替回路１６にリードバッファ１５とメモリ１４とを接続させる。

時刻ｔ２以降においても、データ選択回路２１は、現在差分が目標差分に到達したか否か監視する。現在差分が目標差分より小さくなったとき、データ選択回路２１は、ライトバッファ１３からメモリ１４に対する出力を選択し、選択した結果を停止信号選択回路２３に出力する。このため、停止信号選択回路２３が読出停止信号をメモリ制御部１７に出力し、メモリ制御部１７は、リードバッファ１５とメモリ１４との接続を解除し、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させる。

このように、メモリ制御部１７は、現在差分が目標差分より小さくなったとき、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させ、現在差分が目標差分より大きくなったとき、バス切替回路１６にリードバッファ１５とメモリ１４とを接続させることで、リードバッファ１５の接続とライトバッファ１３の接続とを交互に繰り返すため、時刻ｔ２以降、遅延時間が一定に保たれる。

時刻ｔ３において、設定遅延時間Ａ１が設定されている状態で、利用者から設定遅延時間Ａ１よりも大きい設定遅延時間Ａ２が設定される。ここで、データ選択回路２１は、設定された設定遅延時間Ａ２から目標差分を求め、現在差分が目標差分よりも小さいため、ライトバッファ１３からメモリ１４に対する出力を選択し、選択した結果を停止信号選択回路２３に出力する。このため、停止信号選択回路２３が読出停止信号をメモリ制御部１７に出力し、メモリ制御部１７は、バス切替回路１６にライトバッファ１３とメモリ１４とを接続させる。

時刻ｔ３からデータ選択回路２１は、現在差分が目標差分に到達したか否か監視する。時刻ｔ４で、現在差分が目標差分に到達したとき、データ選択回路２１は、メモリ１４からリードバッファ１５に対する出力を選択し、選択した結果を停止信号選択回路２３に出力する。時刻ｔ４以降、時刻ｔ２から時刻ｔ３までの動作と同様の動作が行われる。

なお、図４（Ｂ）は、遅延時間を設定する際に遅延発生機能を停止しないと遅延時間が設定されない従来のフレーム遅延発生装置において、利用者が遅延時間を設定したときの遅延時間の推移を示すタイムチャートである。

設定遅延時間Ａ１が設定された後の時刻ｔ１から時刻ｔ３までの動作は、フレーム遅延発生装置１０と同様の動作を行うが、利用者が設定遅延時間Ａ２を設定する際、従来のフレーム遅延発生装置におけるフレームの遅延発生機能を停止した後、時刻ｔ５で設定遅延時間Ａ２が設定されるため、フレーム遅延発生装置１０と比較して設定遅延時間Ａ２に到達するのが遅くなる。

以上説明したように、本発明の実施の形態に係るフレーム遅延発生装置は、現在遅延時間が設定遅延時間と同じになるように、ライトバッファ１３からメモリ１４に対するデータの書込みを優先させるか、メモリ１４からリードバッファ１５に対するデータの転送を優先させることで、フレームの遅延発生機能を停止せずに遅延時間をリアルタイムに変更することができ、ＱｏＥを評価するための試験の効率を高めることができる。

以上のように、本発明は、フレームの遅延発生機能を停止せずに遅延時間をリアルタイムに変更することができ、試験の効率を高めることができるという効果を有し、通信機器間で送受信されるデータを試験するための通信試験装置等として有用である。

本発明の実施の形態に係るフレーム遅延発生装置で試験を行う際の試験構成図 本発明の実施の形態に係るフレーム遅延発生装置のブロック図 メモリの書込位置および読出位置を示す図 フレーム遅延発生装置において利用者が遅延時間を設定したときの特定のフレームの遅延時間の推移を示すタイムチャート

符号の説明

９ 試験対象装置
１０ フレーム遅延発生装置
１１ フレーム抽出部
１２ 第１遅延制御部
１３ ライトバッファ
１４ メモリ
１５ リードバッファ
１６ バス切替回路
１７ メモリ制御部
１８ 第２遅延制御部
１９ フレーム出力部
２０ 遅延時間制御部
２１ データ選択回路
２２ フレームギャップ識別回路
２３ 停止信号選択回路

Claims (2)

1. 入力されたフレームのうち特定のフレームを抽出するフレーム抽出部（１１）と、
   前記フレーム抽出部によって抽出された特定のフレームを構成するデータが書込まれるライトバッファ（１３）と、
   前記ライトバッファに書込まれたデータを蓄積するメモリ（１４）と、
   前記メモリから出力されるデータを蓄積するリードバッファ（１５）と、
   前記ライトバッファから前記メモリに対するデータの書込みおよび前記メモリから前記リードバッファに対するデータの転送を制御するメモリ制御部（１７）と、
   現在のフレームの遅延時間となる現在遅延時間が設定遅延時間と同じになるように、前記メモリ制御部に対して前記ライトバッファから前記メモリに対するデータの書込みと、前記メモリから前記リードバッファに対するデータの転送のいずれを優先させるかを制御する遅延時間制御部（２０）とを備え、
   前記入力フレームから前記特定のフレームを抽出した後の残りのフレームに前記リードバッファから出力されたデータによって構成される前記特定のフレームを付加して出力するフレーム出力部（１９）とを備えたことを特徴とするフレーム遅延発生装置。
2. 現在書き込んでいる前記メモリの書込位置と現在読み出している前記メモリの読出位置との差分となる現在差分が、前記設定遅延時間から換算される前記書込位置と前記読出位置との差分となる目標差分よりも小さい場合、前記遅延時間制御部は、前記現在差分と前記目標差分とが同じになるまで、前記メモリ制御部に対して前記ライトバッファから前記メモリに対するデータの書込みを優先させ、
   前記現在差分が前記目標差分よりも大きい場合、前記遅延時間制御部は、前記現在差分と前記目標差分とが同じになるまで、前記メモリ制御部に対して前記メモリから前記リードバッファに対するデータの転送を優先させることを特徴とする請求項１に記載のフレーム遅延発生装置。

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