JP2009141235A - Semiconductor light emitting element and manufacturing method thereof - Google Patents
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Abstract
Description
本発明は、半導体発光素子及びその製造方法に関する。 The present invention relates to a semiconductor light emitting device and a method for manufacturing the same.
低閾値電流Ｉthを有する半導体レーザとして、１回のエピタキシャル成長工程によって形成し得るＳＤＨ（Separated Double Hetero Junction）構造を有する半導体レーザ（以下、ＳＤＨ型半導体レーザと呼ぶ）が、例えば、特許第２９９０８３７号から周知である。 As a semiconductor laser having a low threshold current I th , a semiconductor laser having an SDH (Separated Double Hetero Junction) structure (hereinafter referred to as an SDH type semiconductor laser) that can be formed by one epitaxial growth process is disclosed in, for example, Japanese Patent No. 2990837. Is well known.
このＳＤＨ型半導体レーザにおいては、先ず、主面として｛１００｝面を有する基板に、｛１１０｝Ａ面方向に延びる凸部を形成する。そして、この基板の主面上において結晶成長を行うと、凸部の頂面である｛１００｝面（便宜上、凸部頂面と呼ぶ）の上に化合物半導体層が積層されて成る発光部が形成される。発光部は、例えば、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層された構造を有する。凸部の延びる方向に対して垂直方向の仮想平面でこの発光部を切断したときの断面形状は例えば二等辺三角形であり、発光部の側面（斜面）は｛１１１｝Ｂ面から構成されている。一般に、ＭＯＣＶＤ法（ＭＯＶＰＥ法とも呼ばれる）においては、特殊な結晶成長条件を除けば、｛１１１｝Ｂ面は非成長面として知られている。従って、ＳＤＨ型半導体レーザの場合、側面が｛１１１｝Ｂ面である発光部が形成されると、その後、ＭＯＣＶＤを継続しても、発光部の結晶成長は「自己成長停止」が保持される。ここで、｛１１１｝Ｂ面の傾斜角（α）は、５４．７度である。 In this SDH type semiconductor laser, first, a convex portion extending in the {110} A plane direction is formed on a substrate having a {100} plane as a main surface. Then, when crystal growth is performed on the main surface of the substrate, a light-emitting portion formed by laminating a compound semiconductor layer on the {100} plane (for convenience, called the convex top surface) that is the top surface of the convex portion is obtained. It is formed. The light emitting unit has, for example, a structure in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked. The cross-sectional shape of the light emitting unit cut along a virtual plane perpendicular to the direction in which the convex portion extends is, for example, an isosceles triangle, and the side surface (slope) of the light emitting unit is constituted by a {111} B plane. . In general, in the MOCVD method (also referred to as MOVPE method), the {111} B plane is known as a non-growth plane except for special crystal growth conditions. Therefore, in the case of the SDH type semiconductor laser, when the light emitting part whose side surface is the {111} B surface is formed, the crystal growth of the light emitting part is maintained as “self-growth stop” even if MOCVD is continued thereafter. . Here, the inclination angle (α) of the {111} B plane is 54.7 degrees.
尚、結晶面の表記、
一方、凸部を除く基板の主面である｛１００｝面の部分（便宜上、凹部面と呼ぶ）においては、非成長面が存在しないので、ＭＯＣＶＤを継続すると、やがて凹部面から結晶成長する化合物半導体層が、自己成長停止している発光部を完全に埋め尽くすようになる。凹部面から結晶成長した化合物半導体層は、第２化合物半導体層上に、電流ブロック層位置調整層、電流ブロック層、及び、埋込層が順次形成された構造を有する。ここで、通常、電流ブロック層位置調整層の厚さを制御することによって、凹部面から結晶成長する化合物半導体層が発光部を埋め尽くす前の途中段階で（特に、発光部に形成された活性層の両側面近傍に差掛かったときに）、電流ブロック層を形成することにより、発光部の活性層のみに電流注入が可能な構造を形成することができる。 On the other hand, since there is no non-growth surface in the {100} plane portion (referred to as a concave surface for convenience) that is the main surface of the substrate excluding the convex portion, a compound that eventually grows from the concave surface when MOCVD is continued. The semiconductor layer completely fills the light emitting portion where self-growth is stopped. The compound semiconductor layer crystal-grown from the concave surface has a structure in which a current block layer position adjusting layer, a current block layer, and a buried layer are sequentially formed on the second compound semiconductor layer. Here, usually, by controlling the thickness of the current blocking layer position adjusting layer, the compound semiconductor layer that crystal grows from the concave surface is in the middle stage before filling the light emitting portion (in particular, the activity formed in the light emitting portion). By forming the current blocking layer (when approaching the vicinity of both side surfaces of the layer), it is possible to form a structure capable of current injection only in the active layer of the light emitting portion.
このように、ＳＤＨ型半導体レーザにおいては、１回の結晶成長工程に基づき各化合物半導体層を形成することができ、しかも、発光部内で活性層を上下で挟む化合物半導体層（第１化合物半導体層及び第２化合物半導体層）に用いる材料や、発光部の外側に位置する電流ブロック層や埋込層、電流ブロック層位置調整層に用いる材料として、エネルギーバンドギャップが活性層よりも十分に高い材料、即ち、低屈折率の材料を選択することにより、光閉込めに好都合な化合物半導体層によって活性層を完全に囲むことが可能となる。そして、これによって、凸部の端面を光出射面として有する半導体レーザから出射されたビーム形状を、真円に近づけることができる。即ち、ファー・フィールド・パターン（Far Field Pattern，ＦＦＰ）において、
θ//≒θ⊥
を達成することができる。
Thus, in the SDH type semiconductor laser, each compound semiconductor layer can be formed based on a single crystal growth step, and the compound semiconductor layer (first compound semiconductor layer) sandwiching the active layer vertically in the light emitting portion. And a second compound semiconductor layer), and a material having an energy band gap sufficiently higher than that of the active layer as a material used for a current blocking layer, a buried layer, and a current blocking layer position adjusting layer located outside the light emitting portion. That is, by selecting a material having a low refractive index, the active layer can be completely surrounded by a compound semiconductor layer that is convenient for light confinement. As a result, the shape of the beam emitted from the semiconductor laser having the end face of the convex portion as the light emission surface can be brought close to a perfect circle. That is, in the Far Field Pattern (FFP)
θ // ≒ θ⊥
Can be achieved.
あるいは又、例えば、レンズとのカップリング効率等に依っては、半導体レーザから出射されたビーム形状を楕円とすることが求められる場合がある。このような場合には、例えば、凸部の端面付近の幅を拡げた、所謂フレア・ストライプ構造を採用することにより（例えば、特許第３３９９０１８号参照）、ＦＦＰのθ//を小さく制御することができる。しかも、フレア・ストライプ構造を採用することにより、高光出力を達成することができる。 Alternatively, for example, depending on the coupling efficiency with the lens and the like, it may be required that the shape of the beam emitted from the semiconductor laser be an ellipse. In such a case, for example, by adopting a so-called flare stripe structure in which the width near the end face of the convex portion is increased (see, for example, Japanese Patent No. 3399018), θ // of FFP is controlled to be small. Can do. Moreover, high light output can be achieved by adopting a flare stripe structure.
ところで、上述したとおり、ＳＤＨ型半導体レーザにおいては、先ず、主面として｛１００｝面を有する基板に、｛１１０｝Ａ面方向に延びる凸部を形成する（図３４の（Ａ）参照）。従って、発光部の大きさは、凸部の幅（ＷP）によって規定される。一方、活性層の幅（ＷA）は、ＳＤＨ型半導体レーザの仕様に基づき決定される。それ故、凸部の幅（ＷP）が狭い場合、所望の幅（ＷA）の活性層を形成したとき、活性層から凸部までの距離（Ｈ1）が自ずと短くなる（図３４の（Ｂ）参照）。ここで、Ｈ1，ＷP，ＷAには、以下の関係がある。
Ｈ1＝｛（ＷP−ＷA）／２｝×ｔａｎ（α）
そして、活性層から凸部までの距離（Ｈ1）が短い場合、活性層で発生した光が凸部を構成する基板に吸収され、光閉込め効果が不完全となり、発光効率（光出力／注入電流にて表されるスロープ効率）が低下してしまうといった問題がある。従って、現状では、例えば、活性層の幅を１．２μｍとした場合、距離（Ｈ1）の最低値は約１．４μｍである。
As described above, in the SDH type semiconductor laser, first, a convex portion extending in the {110} A plane direction is formed on a substrate having a {100} plane as a main surface (see FIG. 34A). Therefore, the size of the light emitting part is defined by the width (W P ) of the convex part. On the other hand, the width (W A ) of the active layer is determined based on the specifications of the SDH type semiconductor laser. Therefore, when the width of the convex portion (W P ) is narrow, when an active layer having a desired width (W A ) is formed, the distance (H 1 ) from the active layer to the convex portion is naturally shortened (in FIG. 34). (See (B)). Here, H 1, W P, the W A, the following relationship.
H 1 = {(W P −W A ) / 2} × tan (α)
When the distance (H 1 ) from the active layer to the convex portion is short, the light generated in the active layer is absorbed by the substrate constituting the convex portion, the light confinement effect becomes incomplete, and the light emission efficiency (light output / There is a problem that the slope efficiency expressed by the injection current is reduced. Therefore, at present, for example, when the width of the active layer is 1.2 μm, the minimum value of the distance (H 1 ) is about 1.4 μm.
また、発光部の高さ（Ｈ2）も、凸部の幅（ＷP）によって規定される。ここで、Ｈ2，ＷPには、以下の関係がある。
Ｈ2＝（ＷP／２）×ｔａｎ（α）
そこで、図３５の（Ａ）に図示するように、凸部の高さ（Ｈ0）が低く、凸部の幅（ＷP）が広い、所謂低アスペクト比の凸部に基づきＳＤＨ型半導体レーザを製造した場合、図３５の（Ｂ）に図示するように、活性層の側面に電流ブロック層を形成する余地が無くなってしまう場合がある。
The height (H 2 ) of the light emitting part is also defined by the width (W P ) of the convex part. Here, H 2 and W P have the following relationship.
H 2 = (W P / 2) × tan (α)
Therefore, as shown in FIG. 35A, the SDH type semiconductor laser is based on a so-called low aspect ratio convex portion in which the convex portion height (H 0 ) is low and the convex portion width (W P ) is wide. In some cases, there is no room for forming a current blocking layer on the side surface of the active layer, as shown in FIG.
更には、ＳＤＨ型半導体レーザの高集積化を試みた場合、即ち、単位面積当たりのＳＤＨ型半導体レーザの個数を増加させる場合、即ち、図３６の（Ａ）に示すようなＳＤＨ型半導体レーザの形成ピッチＰＴ1を形成ピッチＰＴ2に縮小しようとした場合、発光部の大きさ（例えば、ＷAの値）を小さくする必要があるが、このような場合、活性層の幅を一定に保つには、図３６の（Ｂ）に示すように、活性層から凸部までの距離をＨ1からＨ1’へと短くしなければならないので、やはり、上述した問題が生じてしまう。あるいは又、光が凸部を構成する基板に吸収されないように、活性層から凸部までの距離を充分に確保するには、図３６の（Ｃ）に示すように、凸部の高さをＨ0からＨ0’へと低くしなければならないので、やはり、上述した問題が生じてしまう。 Further, when the high integration of the SDH type semiconductor laser is attempted, that is, when the number of SDH type semiconductor lasers per unit area is increased, that is, the SDH type semiconductor laser shown in FIG. If you try to reduce the formation pitch PT 1 in formation pitch PT 2, the size of the light emitting portion (for example, W values of a) it is necessary to reduce the keep such a case, the width of the active layer constant the, as shown in (B) of FIG. 36, since the distance from the active layer to the convex portion must be as short as from H 1 to H 1 ', again, there arises a problem described above. Alternatively, in order to ensure a sufficient distance from the active layer to the convex portion so that light is not absorbed by the substrate constituting the convex portion, the height of the convex portion is set as shown in FIG. Since it has to be lowered from H 0 to H 0 ′, the above-mentioned problem still occurs.
従って、本発明の目的は、発光部を形成するための基部の設計自由度を高くすることができ、高い発光効率を得ることができ、しかも、高集積化を達成し得る半導体発光素子、及び、係る半導体発光素子を製造する方法を提供することにある。 Accordingly, an object of the present invention is to increase the degree of freedom in designing the base for forming the light emitting portion, to obtain high light emission efficiency, and to achieve high integration, and An object of the present invention is to provide a method for manufacturing such a semiconductor light emitting device.
上記の目的を達成するための本発明の第１の態様に係る半導体発光素子は、
（Ａ）｛１００｝面を主面として有する発光素子製造用基板の該主面に形成され、発光素子製造用基板の＜１１０＞方向と平行に延びる凸部、
（Ｂ）少なくとも凸部を覆う下地層、
（Ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部、並びに、
（Ｄ）凸部が形成されていない発光素子製造用基板の主面の部分に形成され、第１導電型を有する第１化合物半導体層、活性層、並びに、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体、及び、該積層構造体上に形成され、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層、
を具備した半導体発光素子であって、
下地層は、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成り、
凸部を覆う下地層の部分を発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの下地層表面の断面形状は台形の一部を構成し、該台形の２つの斜辺に相当する下地層の斜面は｛１１１｝Ｂ面であり、台形の上辺に相当する下地層の頂面は｛１００｝面であることを特徴とする。
In order to achieve the above object, a semiconductor light emitting device according to the first aspect of the present invention comprises:
(A) A convex portion formed on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface and extending parallel to the <110> direction of the light emitting element manufacturing substrate;
(B) a base layer covering at least the convex part,
(C) a light emitting unit in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked on a top surface of an underlayer; and
(D) A first compound semiconductor layer having a first conductivity type, an active layer, and a second compound having a second conductivity type, which are formed on the main surface portion of the substrate for manufacturing a light-emitting element in which no protrusion is formed. A stacked structure in which semiconductor layers are sequentially stacked, and a current blocking layer that is formed on the stacked structure and covers at least a side surface of an active layer that constitutes a light emitting unit;
A semiconductor light emitting device comprising:
The underlayer is made of a second group III-V compound semiconductor material that is different from the first group III-V compound semiconductor material constituting the convex portion.
The cross-sectional shape of the surface of the base layer when a portion of the base layer covering the convex portion is cut along a virtual plane perpendicular to the <110> direction of the light emitting element manufacturing substrate constitutes a part of the trapezoid, The slope of the base layer corresponding to the hypotenuse is a {111} B plane, and the top surface of the base layer corresponding to the top side of the trapezoid is the {100} plane.
尚、本発明の第１の態様に係る半導体発光素子において、下地層は少なくとも凸部を覆っているが、具体的には、下地層が凸部を覆っている形態、並びに、下地層が、凸部、及び、凸部が形成されていない発光素子製造用基板を覆っている形態（即ち、下地層が全面を覆っている形態）を挙げることができる。 In the semiconductor light emitting device according to the first aspect of the present invention, the underlayer covers at least the convex portion, specifically, the form in which the underlayer covers the convex portion, and the underlayer, The form which covers the light emitting element manufacturing substrate in which the convex part and the convex part are not formed (that is, the form in which the underlayer covers the entire surface) can be given.
また、上記の目的を達成するための本発明の第１の態様に係る半導体発光素子の製造方法は、
（ａ）｛１００｝面を主面として有する発光素子製造用基板の該主面に＜１１０＞方向に延びる凸部を形成し、次いで、
（ｂ）少なくとも凸部上に、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層をエピタキシャル成長させ、以て、凸部上において、発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層を得た後、
（ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部を形成し、併せて、凸部が形成されていない発光素子製造用基板の主面の部分に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体を形成し、その後、
（ｄ）該積層構造体上に、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層を形成する、
工程を具備することを特徴とする。
In addition, a method for manufacturing a semiconductor light emitting device according to the first aspect of the present invention for achieving the above object is as follows.
(A) forming a convex portion extending in the <110> direction on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface;
(B) An underlayer made of a second group III-V compound semiconductor material different from the first group III-V compound semiconductor material constituting the projection is epitaxially grown on at least the projection, thereby forming the projection In the above, the cross-sectional shape of the surface of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction constitutes a part of a trapezoid, and slopes corresponding to two oblique sides of the trapezoid are {111 } After obtaining the underlayer that is the B surface and the top surface corresponding to the upper side of the trapezoid is the {100} surface,
(C) forming a light emitting section on the top surface of the base layer, in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked; In addition, the first compound semiconductor layer having the first conductivity type, the active layer, and the second compound semiconductor having the second conductivity type are formed on the main surface portion of the light emitting element manufacturing substrate on which the convex portions are not formed. Forming a stacked structure in which the layers are sequentially stacked;
(D) forming a current blocking layer covering at least the side surface of the active layer constituting the light emitting portion on the laminated structure;
It comprises the process.
本発明の第１の態様に係る半導体発光素子あるいはその製造方法（以下、これらを総称して、単に、『本発明の第１の態様』と呼ぶ）にあっては、
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体である形態とすることができ、この場合、具体的には、
第１のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
第２のＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（より具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができる。
In the semiconductor light emitting device according to the first aspect of the present invention or the manufacturing method thereof (hereinafter collectively referred to simply as “first aspect of the present invention”),
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second group III-V compound semiconductor material can be in the form of an As-free compound semiconductor, and in this case, specifically,
As the first III-V group compound semiconductor material, a GaAs compound semiconductor can be cited,
As the second III-V group compound semiconductor material, an InP-based compound semiconductor (more specifically, for example, GaInP, AlGaInP, or AlInP) can be given.
あるいは又、本発明の第１の態様にあっては、
下地層は、第２のＩＩＩ−Ｖ族化合物半導体材料から成る第１下地層と、第２のＩＩＩ−Ｖ族化合物半導体材料とは異なる第３のＩＩＩ−Ｖ族化合物半導体材料から成る第２下地層とが、順次、積層された構造を有し、
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されない形態とすることができ、この場合、具体的には、
第１のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
第２のＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（より具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができ、
第３のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができる。
Alternatively, in the first aspect of the present invention,
The underlayer includes a first underlayer made of a second group III-V compound semiconductor material and a second lower layer made of a third group III-V compound semiconductor material different from the second group III-V compound semiconductor material. The stratum has a structure that is sequentially laminated,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The third group III-V compound semiconductor material is an As-containing compound semiconductor,
The second underlayer can be formed on the top surface of the first underlayer and not formed on the slope of the first underlayer. In this case, specifically,
As the first III-V group compound semiconductor material, a GaAs compound semiconductor can be cited,
Examples of the second III-V group compound semiconductor material include InP-based compound semiconductors (more specifically, for example, GaInP, AlGaInP, or AlInP).
An example of the third III-V group compound semiconductor material is a GaAs compound semiconductor.
ここで、下地層を構成する第１下地層と第２下地層の積層形態として、下から順に、
凸部、第１下地層、第２下地層
凸部、第１下地層、第２下地層、第１下地層
凸部、（第１下地層、第２下地層）j
凸部、（第１下地層、第２下地層）j、第１下地層
を例示することができる。尚、ｊ＝２，３・・・Ｊであり、（第１下地層、第２下地層）jとは、（第１下地層、第２下地層）の組がｊ組、積層されていることを意味し、例えば、ｊ＝３の場合、
凸部、第１下地層、第２下地層、第１下地層、第２下地層、第１下地層、第２下地層
である。以下においても同様である。
Here, as a stacked form of the first base layer and the second base layer constituting the base layer, in order from the bottom,
Convex portion, first ground layer, second ground layer convex portion, first ground layer, second ground layer, first ground layer convex portion, (first ground layer, second ground layer) j
A convex part, (the 1st foundation layer, the 2nd foundation layer) j , and the 1st foundation layer can be illustrated. Here, j = 2, 3... J, and (first ground layer, second ground layer) j is a set of (first ground layer, second ground layer) j pairs. For example, if j = 3,
A convex portion, a first underlayer, a second underlayer, a first underlayer, a second underlayer, a first underlayer, and a second underlayer. The same applies to the following.
上記の目的を達成するための本発明の第２の態様に係る半導体発光素子は、
（Ａ）支持基板、
（Ｂ）支持基板上に、第２電極を介して配置されたコンタクト層、
（Ｃ）コンタクト層上に配置され、第２導電型を有する第２化合物半導体層、活性層、及び、第１導電型を有する第１化合物半導体層が順次積層されて成る発光部、
（Ｄ）コンタクト層上に配置され、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層、並びに、該電流ブロック層上に配置され、発光部の側面を覆い、第２導電型を有する第２化合物半導体層、活性層、及び、第１導電型を有する第１化合物半導体層が順次積層されて成る積層構造体、並びに、
（Ｅ）第１化合物半導体層と電気的に接続された第１電極、
を具備した半導体発光素子であって、
発光部は、発光部を構成する化合物半導体層の＜１１０＞方向と平行に延びており、
該＜１１０＞方向に垂直な仮想平面で発光部を切断したときの発光部の断面形状は逆二等辺三角形であり、該逆二等辺三角形の２つの斜辺に相当する発光部の斜面は｛１１１｝Ｂ面であり、該逆二等辺三角形の底辺に相当する発光部の頂面は｛１００｝面であり、
該逆二等辺三角形の底辺に相当する発光部の頂面から支持基板までの距離をＤ1、積層構造体の頂面から支持基板までの距離をＤ2としたとき、Ｄ1＜Ｄ2であることを特徴とする。ここで、逆二等辺三角形とは、逆二等辺三角形の２つの斜辺の交点である頂点が、逆二等辺三角形の底辺よりも、支持基板側に位置していることを意味する。
In order to achieve the above object, a semiconductor light emitting device according to the second aspect of the present invention includes:
(A) Support substrate,
(B) a contact layer disposed on the support substrate via the second electrode;
(C) a light emitting unit that is disposed on the contact layer and is formed by sequentially stacking a second compound semiconductor layer having a second conductivity type, an active layer, and a first compound semiconductor layer having a first conductivity type;
(D) a current blocking layer disposed on the contact layer and covering at least the side surface of the active layer constituting the light emitting unit, and disposed on the current blocking layer, covering the side surface of the light emitting unit and having the second conductivity type A stacked structure in which a second compound semiconductor layer, an active layer, and a first compound semiconductor layer having a first conductivity type are sequentially stacked; and
(E) a first electrode electrically connected to the first compound semiconductor layer;
A semiconductor light emitting device comprising:
The light emitting part extends in parallel with the <110> direction of the compound semiconductor layer constituting the light emitting part,
The cross-sectional shape of the light emitting part when the light emitting part is cut in a virtual plane perpendicular to the <110> direction is an inverted isosceles triangle, and the slope of the light emitting part corresponding to the two oblique sides of the inverted isosceles triangle is {111 } The B surface, and the top surface of the light emitting portion corresponding to the base of the inverted isosceles triangle is the {100} surface,
When the distance from the top surface of the light emitting portion corresponding to the base of the inverted isosceles triangle to the support substrate is D 1 and the distance from the top surface of the laminated structure to the support substrate is D 2 , D 1 <D 2 It is characterized by being. Here, the inverted isosceles triangle means that the vertex that is the intersection of the two oblique sides of the inverted isosceles triangle is located closer to the support substrate than the base of the inverted isosceles triangle.
本発明の第２の態様に係る半導体発光素子にあっては、少なくとも積層構造体の頂面は、発光部を構成するＩＩＩ−Ｖ族化合物半導体材料とは異なるＩＩＩ−Ｖ族化合物半導体材料から成る下地層で覆われており、第１電極は下地層上に配置されている形態とすることができる。尚、積層構造体の頂面から発光部の頂面に亙り下地層で覆われている形態とすることもできる。あるいは又、積層構造体の頂面から発光部の側面に亙り下地層で覆われている形態（発光部の頂面は露出している状態）とすることもできるし、積層構造体の頂面が下地層で覆われている形態（発光部の頂面及び側面は露出している状態）とすることもできる。また、第１電極は、露出した発光部の頂面上に形成されている形態、あるいは又、露出した発光部の側面上に形成されている形態、あるいは又、露出した発光部の頂面及び側面上に形成されている形態とすることもできる。そして、これらの場合、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
下地層を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体である形態とすることができ、具体的には、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
下地層を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（より具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができる。あるいは又、この場合、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
下地層を構成するＩＩＩ−Ｖ族化合物半導体材料も、Ａｓ含有化合物半導体である形態とすることができ、この場合、具体的には、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
下地層を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができる。
In the semiconductor light emitting device according to the second aspect of the present invention, at least the top surface of the multilayer structure is made of a group III-V compound semiconductor material different from the group III-V compound semiconductor material constituting the light emitting portion. The first electrode may be covered with the base layer and disposed on the base layer. In addition, it can also be set as the form covered from the top surface of the laminated structure to the top surface of the light emitting part and covered with the base layer. Alternatively, it may be in a form covered with a base layer from the top surface of the laminated structure to the side surface of the light emitting unit (the top surface of the light emitting unit is exposed), or the top surface of the laminated structure Is covered with the underlayer (the top surface and side surfaces of the light emitting portion are exposed). The first electrode may be formed on the top surface of the exposed light emitting section, or may be formed on the side surface of the exposed light emitting section, or alternatively, the top surface of the exposed light emitting section and It can also be made into the form currently formed on the side surface. And in these cases,
The group III-V compound semiconductor material constituting the light emitting part is an As-containing compound semiconductor,
The group III-V compound semiconductor material constituting the underlayer can be in the form of an As-free compound semiconductor, specifically,
As the III-V compound semiconductor material constituting the light emitting part, a GaAs compound semiconductor can be mentioned,
Examples of the III-V group compound semiconductor material constituting the underlayer include InP-based compound semiconductors (more specifically, for example, GaInP, AlGaInP, or AlInP). Or in this case,
The group III-V compound semiconductor material constituting the light emitting part is an As-containing compound semiconductor,
The III-V compound semiconductor material constituting the underlayer can also be an As-containing compound semiconductor. In this case, specifically,
As the III-V compound semiconductor material constituting the light emitting part, a GaAs compound semiconductor can be mentioned,
Examples of the III-V compound semiconductor material constituting the underlayer include a GaAs compound semiconductor.
また、上記の目的を達成するための本発明の第２の態様に係る半導体発光素子の製造方法は、
（ａ）｛１００｝面を主面として有する発光素子製造用基板の該主面に＜１１０＞方向に延びる凸部を形成し、次いで、
（ｂ）少なくとも凸部上に、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層をエピタキシャル成長させ、以て、凸部上において、発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層を得た後、
（ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部を形成し、併せて、凸部が形成されていない発光素子製造用基板の主面の部分に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体を形成し、その後、
（ｄ）該積層構造体上に、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層を形成し、次に、
（ｅ）全面にコンタクト層を形成し、該コンタクト層上に第２電極を形成した後、
（ｆ）第２電極を介して発光素子製造用基板を支持基板に貼り合わせ、次いで、凸部を含む発光素子製造用基板を除去し、その後、
（ｇ）第１化合物半導体層と電気的に接続された第１電極を形成する、
工程を具備することを特徴とする。
In addition, a method for manufacturing a semiconductor light emitting device according to the second aspect of the present invention for achieving the above object is as follows.
(A) forming a convex portion extending in the <110> direction on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface;
(B) An underlayer made of a second group III-V compound semiconductor material different from the first group III-V compound semiconductor material constituting the projection is epitaxially grown on at least the projection, thereby forming the projection In the above, the cross-sectional shape of the surface of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction constitutes a part of a trapezoid, and slopes corresponding to two oblique sides of the trapezoid are {111 } After obtaining the underlayer that is the B surface and the top surface corresponding to the upper side of the trapezoid is the {100} surface,
(C) forming a light emitting section on the top surface of the base layer, in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked; In addition, the first compound semiconductor layer having the first conductivity type, the active layer, and the second compound semiconductor having the second conductivity type are formed on the main surface portion of the light emitting element manufacturing substrate on which the convex portions are not formed. Forming a stacked structure in which the layers are sequentially stacked;
(D) forming a current blocking layer covering at least the side surface of the active layer constituting the light emitting portion on the laminated structure;
(E) After forming a contact layer on the entire surface and forming a second electrode on the contact layer,
(F) The light emitting element manufacturing substrate is bonded to the support substrate through the second electrode, and then the light emitting element manufacturing substrate including the convex portion is removed, and then
(G) forming a first electrode electrically connected to the first compound semiconductor layer;
It comprises the process.
本発明の第２の態様に係る半導体発光素子の製造方法にあっては、
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体である形態とすることができ、この場合、具体的には、
第１のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
第２のＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（より具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができ、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができる。
In the method for manufacturing a semiconductor light emitting device according to the second aspect of the present invention,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The group III-V compound semiconductor material constituting the light emitting portion can be in the form of an As-containing compound semiconductor. In this case, specifically,
As the first III-V group compound semiconductor material, a GaAs compound semiconductor can be cited,
Examples of the second III-V group compound semiconductor material include InP-based compound semiconductors (more specifically, for example, GaInP, AlGaInP, or AlInP).
As the III-V group compound semiconductor material constituting the light emitting part, a GaAs compound semiconductor can be exemplified.
あるいは又、本発明の第２の態様に係る半導体発光素子の製造方法にあっては、
下地層は、第２のＩＩＩ−Ｖ族化合物半導体材料から成る第１下地層と、第２のＩＩＩ−Ｖ族化合物半導体材料とは異なる第３のＩＩＩ−Ｖ族化合物半導体材料から成る第２下地層とが、順次、積層された構造を有し、
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されない形態とすることができ、この場合、具体的には、
第１のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができ、
第２のＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（より具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができ、
第３のＩＩＩ−Ｖ族化合物半導体材料として、ＧａＡｓ系化合物半導体を挙げることができる。また、下地層は、第１下地層と第２下地層の２層構造を有し、前記工程（ｆ）に引き続き、第１下地層を除去する構成とすることもできる。尚、第１下地層の除去は、第１下地層の一部分の除去とする形態とすることもできる。
Alternatively, in the method for manufacturing a semiconductor light emitting device according to the second aspect of the present invention,
The underlayer includes a first underlayer made of a second group III-V compound semiconductor material and a second lower layer made of a third group III-V compound semiconductor material different from the second group III-V compound semiconductor material. The stratum has a structure that is sequentially laminated,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The third group III-V compound semiconductor material is an As-containing compound semiconductor,
The second underlayer can be formed on the top surface of the first underlayer and not formed on the slope of the first underlayer. In this case, specifically,
As the first III-V group compound semiconductor material, a GaAs compound semiconductor can be cited,
Examples of the second III-V group compound semiconductor material include InP-based compound semiconductors (more specifically, for example, GaInP, AlGaInP, or AlInP).
An example of the third III-V group compound semiconductor material is a GaAs compound semiconductor. Further, the underlayer has a two-layer structure of a first underlayer and a second underlayer, and the first underlayer can be removed following the step (f). Note that the removal of the first underlayer may be a form of removing a part of the first underlayer.
また、本発明の第１の態様、あるいは又、本発明の第２の態様に係る半導体発光素子の製造方法にあっては、下地層は、第２のＩＩＩ−Ｖ族化合物半導体材料から成る第１下地層及び第２下地層が、エピタキシャル成長法に基づき、順次、積層された構造を有し、
第１下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層の｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層の｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
である構成とすることができる。尚、このような結晶成長速度の要件は、第１下地層及び第２下地層をエピタキシャル成長法させるときの下地（例えば、発光素子製造用基板）の温度設定を最適化することで達成することができる。尚、
（Ｒｔ1-111B／Ｒｔ1-100）＞（Ｒｔ2-111B／Ｒｔ2-100）
であってもよいし、
（Ｒｔ1-111B／Ｒｔ1-100）＜（Ｒｔ2-111B／Ｒｔ2-100）
であってもよい。
In the method for manufacturing a semiconductor light emitting device according to the first aspect of the present invention or the second aspect of the present invention, the underlayer is made of the second III-V group compound semiconductor material. The first underlayer and the second underlayer have a structure in which they are sequentially stacked based on an epitaxial growth method,
The crystal growth rate of the {111} B surface of the first underlayer is Rt 1-111B , the crystal growth rate of the {100} surface of the first underlayer is Rt 1-100 , and the {111} B surface of the second underlayer is When the crystal growth rate is Rt 2-111B and the crystal growth rate of the {100} plane of the second underlayer is Rt 2-100 ,
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
It can be set as the structure which is. Note that such a requirement for the crystal growth rate can be achieved by optimizing the temperature setting of the base (for example, a substrate for manufacturing a light emitting element) when the first base layer and the second base layer are epitaxially grown. it can. still,
(Rt 1-111B / Rt 1-100)> (Rt 2-111B / Rt 2-100)
May be,
(Rt 1-111B / Rt 1-100 ) <(Rt 2-111B / Rt 2-100 )
It may be.
ここで、下地層を構成する第１下地層と第２下地層の積層形態として、下から順に、
凸部、第１下地層、第２下地層
凸部、第１下地層、第２下地層、第１下地層
凸部、（第１下地層、第２下地層）j
凸部、（第１下地層、第２下地層）j、第１下地層
を例示することができる。
Here, as a stacked form of the first base layer and the second base layer constituting the base layer, in order from the bottom,
Convex portion, first ground layer, second ground layer convex portion, first ground layer, second ground layer, first ground layer convex portion, (first ground layer, second ground layer) j
A convex part, (the 1st foundation layer, the 2nd foundation layer) j , and the 1st foundation layer can be illustrated.
また、以上に説明した好ましい形態、構成を含む本発明の第１の態様あるいは第２の態様に係る半導体発光素子の製造方法にあっては、前記工程（ａ）は、
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数の選択成長用マスク層を形成し、選択成長用マスク層と選択成長用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分の上に、発光素子製造用基板の該＜１１０＞方向に垂直な仮想平面で切断したときの断面形状が台形であって、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面であり、第１のＩＩＩ−Ｖ族化合物半導体から成る凸部をエピタキシャル成長させた後、選択成長用マスク層を除去する、
工程から成る形態とすることができる。ここで、選択成長用マスク層を構成する材料として、ＳｉＯ2、ＳｉＮ、ＳｉＯＮといった半導体酸化物層あるいは半導体窒化物層、高融点金属層、高融点金属酸化物層、高融点金属窒化物層を例示することができる。そして、選択成長用マスク層の形成方法として、スパッタリング法等の物理的気相成長法（ＰＶＤ法）、化学的気相成長法（ＣＶＤ法）を挙げることができる。選択成長用マスク層の除去は、選択成長用マスク層を構成する材料に依存して、ウエットエッチング法を採用してもよいし、ドライエッチング法を採用してもよい。
Further, in the method for manufacturing a semiconductor light emitting device according to the first aspect or the second aspect of the present invention including the preferred embodiment and configuration described above, the step (a) includes:
(A-1) A plurality of selective growth mask layers extending in the <110> direction are formed on the main surface of a light emitting element manufacturing substrate having a {100} plane as a main surface. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the growth mask layer and then,
(A-2) The cross-sectional shape of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction of the light emitting element manufacturing substrate is trapezoidal on the exposed main surface portion of the light emitting element manufacturing substrate; The slope corresponding to the two hypotenuses of the trapezoid is a {111} B plane, and the top face corresponding to the upper side of the trapezoid is the {100} plane, and a convex portion made of the first III-V compound semiconductor is epitaxially grown. And removing the selective growth mask layer,
It can be made into the form which consists of a process. Here, as a material constituting the selective growth mask layer, a semiconductor oxide layer or semiconductor nitride layer such as SiO 2 , SiN, or SiON, a refractory metal layer, a refractory metal oxide layer, or a refractory metal nitride layer is used. It can be illustrated. As a method for forming the mask layer for selective growth, a physical vapor deposition method (PVD method) such as a sputtering method and a chemical vapor deposition method (CVD method) can be exemplified. The removal of the selective growth mask layer may employ a wet etching method or a dry etching method depending on the material constituting the selective growth mask layer.
尚、この形態にあっては、選択エピタキシャル成長をさせるべき凸部を構成する材料として、ＧａＡｓ系化合物半導体を挙げることができる。また、ｎ型導電型を有する凸部のエピタキシャル成長において使用される原料には、凸部をｎ型導電型とするために、不純物として、置換サイトがＩＩＩ族原子が占めるサイトである不純物、及び、置換サイトがＶ族原子が占めるサイトである不純物が添加されている形態とすることができる。ここで、置換サイトがＩＩＩ族原子が占めるサイトである不純物は、ケイ素及び錫から成る群から選択された少なくとも１種類の不純物であり、置換サイトがＶ族原子が占めるサイトである不純物は、セレン、テルル及びイオウから成る群から選択された少なくとも１種類の不純物である形態とすることができる。また、発光素子製造用基板はｎ型導電型を有する構成とすることができる。あるいは又、ｐ型導電型を有する凸部のエピタキシャル成長において使用される原料には、凸部をｐ型導電型とするために、不純物として、置換サイトがＩＩＩ族原子が占めるサイトである不純物、及び、置換サイトがＶ族原子が占めるサイトである不純物が添加されている形態とすることができる。ここで、置換サイトがＩＩＩ族原子が占めるサイトである不純物は、亜鉛、マグネシウム、ベリリウム及びマンガンから成る群から選択された少なくとも１種類の不純物であり、置換サイトがＶ族原子が占めるサイトである不純物は炭素である形態とすることができる。また、発光素子製造用基板はｐ型導電型を有する構成とすることができる。 In this embodiment, a GaAs compound semiconductor can be used as a material constituting the convex portion to be subjected to selective epitaxial growth. In addition, in the raw material used in the epitaxial growth of the convex portion having the n-type conductivity type, an impurity whose substitution site is a site occupied by a group III atom as an impurity in order to make the convex portion have an n-type conductivity type, and An impurity in which the substitution site is a site occupied by a group V atom may be added. Here, the impurity whose substitution site is a site occupied by group III atoms is at least one impurity selected from the group consisting of silicon and tin, and the impurity whose substitution site is a site occupied by group V atoms is selenium. And at least one impurity selected from the group consisting of tellurium and sulfur. In addition, the light emitting element manufacturing substrate can have an n-type conductivity type. Alternatively, the raw material used in the epitaxial growth of the convex portion having the p-type conductivity type includes, as an impurity, an impurity whose substitution site is a site occupied by a group III atom in order to make the convex portion have a p-type conductivity type, and In addition, an impurity in which a substitution site is a site occupied by a group V atom may be added. Here, the impurity whose substitution site is a site occupied by a group III atom is at least one impurity selected from the group consisting of zinc, magnesium, beryllium and manganese, and the substitution site is a site occupied by a group V atom. The impurity may be in the form of carbon. In addition, the light emitting element manufacturing substrate may have a p-type conductivity type.
以下の説明において、セレン（Ｓｅ）、テルル（Ｔｅ）及びイオウ（Ｓ）という３種類の不純物から成る群から選択された少なくとも１種類の不純物を、便宜上、第ＶＩ族不純物と呼び、ケイ素（Ｓｉ）及び錫（Ｓｎ）という２種類の不純物から成る群から選択された少なくとも１種類の不純物を、便宜上、第ＩＶ族不純物と呼び、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）及びマンガン（Ｍｎ）という４種類の不純物から成る群から選択された少なくとも１種類の不純物を、便宜上、第ＩＩ族不純物と呼ぶ。 In the following description, at least one impurity selected from the group consisting of three types of impurities, selenium (Se), tellurium (Te), and sulfur (S), is referred to as a Group VI impurity for convenience, and silicon (Si ) And tin (Sn), at least one impurity selected from the group consisting of two types of impurities is referred to as a group IV impurity for convenience, and includes zinc (Zn), magnesium (Mg), beryllium (Be), and manganese. At least one impurity selected from the group consisting of four types of impurities (Mn) is referred to as a Group II impurity for convenience.
あるいは又、以上に説明した好ましい形態、構成を含む本発明の第１の態様あるいは第２の態様に係る半導体発光素子の製造方法にあっては、前記工程（ａ）は、
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数のエッチング用マスク層を形成し、エッチング用マスク層とエッチング用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分をエッチングし、以て、発光素子製造用基板の一部から成る凸部を得た後、エッチング用マスク層を除去する、
工程から成る形態とすることができる。尚、エッチングとして、ウエットエッチング法、及び、ＲＩＥ法を含むドライエッチング法を挙げることができ、また、それ以外の方法として、サンドブラスト法を挙げることができる。ウエットエッチング法を採用した場合と、ＲＩＥ法を含むドライエッチング法を採用した場合では、得られた凸部の断面形状が異なる場合がある。ここで、エッチング用マスク層を構成する材料として、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、Ｗ、Ｔｉ、Ｃｒ、ＴｉＷ、ＴｉＮ、ＣｒＮ、ＴｉＷＮ等、発光素子製造用基板を構成する材料と比較的、エッチング選択比が取り易い材料を挙げることができる。また、エッチング用マスク層の形成方法として、ＣＶＤ法やスパッタリング法（ＥＣＲスパッタリング法を含む）を用いることができる。エッチング用マスク層の除去として、エッチング用マスク層を構成する材料に依存して、フッ酸系、硝酸系、リン酸系、硫酸系、塩酸系のエッチャントを、必要に応じて、適宜、組み合わせればよい。
Alternatively, in the method for manufacturing a semiconductor light emitting device according to the first aspect or the second aspect of the present invention including the preferred embodiment and configuration described above, the step (a) includes:
(A-1) A plurality of etching mask layers extending in the <110> direction are formed on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface, and the etching mask layer and the etching mask are formed. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the layers,
(A-2) Etching the exposed main surface portion of the light emitting element manufacturing substrate, thus obtaining a convex portion comprising a part of the light emitting element manufacturing substrate, and then removing the etching mask layer.
It can be made into the form which consists of a process. Etching can include a wet etching method and a dry etching method including an RIE method, and other methods include a sand blasting method. When the wet etching method is employed and when the dry etching method including the RIE method is employed, the obtained protrusions may have different cross-sectional shapes. Here, as a material constituting the etching mask layer, SiO 2 , SiN, SiON, W, Ti, Cr, TiW, TiN, CrN, TiWN, etc., and the material constituting the light emitting element manufacturing substrate are relatively selective for etching. The material which can take ratio easily can be mentioned. As a method for forming the etching mask layer, a CVD method or a sputtering method (including an ECR sputtering method) can be used. Etching of hydrofluoric acid, nitric acid, phosphoric acid, sulfuric acid, and hydrochloric acid is appropriately combined as necessary to remove the etching mask layer depending on the material constituting the etching mask layer. That's fine.
以上に説明した好ましい形態、構成を含む本発明の第１の態様、以上に説明した好ましい形態、構成を含む本発明の第２の態様に係る半導体発光素子あるいはその製造方法（以下、これらを総称して、単に、『本発明』と呼ぶ場合がある）において、下地層の表面の断面形状は台形であり、あるいは又、凸部の断面形状は台形である。ところで、台形にあっては、一般に、上辺と下辺が平行であるが、本発明にあっては、製造に起因して上辺と下辺が完全に平行ではない場合が生じ得るが、係る形状も『台形』に包含する。また、この台形の２つの斜辺に相当する下地層の斜面は｛１１１｝Ｂ面であるが、製造に起因して、｛１１１｝Ｂ面だけでなく、｛１１１｝Ｂ面以外の面が含まれる場合もある。更には、台形の上辺に相当する下地層の頂面は｛１００｝面であるが、製造に起因して、｛１００｝面だけでなく、｛１００｝面以外の面が含まれる場合もある。更には、第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されないが、より具体的には、第２下地層は、第１下地層の頂面において、少なくとも｛１００｝面上に成長し、且つ、第１下地層の斜面において、少なくとも｛１１１｝Ｂ面上には成長しない。また、発光部の断面形状は逆二等辺三角形であるが、本発明にあっては、製造に起因して、正確な逆二等辺三角形ではない場合が生じ得るが、係る形状も『逆二等辺三角形』に包含する。更には、逆二等辺三角形の２つの斜辺に相当する発光部の斜面は｛１１１｝Ｂ面であるが、製造に起因して、｛１１１｝Ｂ面だけでなく、｛１１１｝Ｂ面以外の面が含まれる場合もある。また、逆二等辺三角形の底辺に相当する発光部の頂面は｛１００｝面であるが、製造に起因して、｛１００｝面だけでなく、｛１００｝面以外の面が含まれる場合もある。 The semiconductor light emitting device according to the first aspect of the present invention including the preferred embodiment and configuration described above, and the second embodiment of the present invention including the preferred embodiment and structure described above, or the manufacturing method thereof (hereinafter collectively referred to as these) In some cases, the cross-sectional shape of the surface of the base layer is a trapezoid, or the cross-sectional shape of the convex portion is a trapezoid. By the way, in the trapezoidal shape, generally, the upper side and the lower side are parallel, but in the present invention, there may be a case where the upper side and the lower side are not completely parallel due to the manufacturing. Included in trapezoid. In addition, the slope of the base layer corresponding to the two hypotenuses of this trapezoid is the {111} B plane, but due to manufacturing, not only the {111} B plane but also a plane other than the {111} B plane is included. There is also a case. Furthermore, the top surface of the base layer corresponding to the upper side of the trapezoid is the {100} plane, but due to manufacturing, not only the {100} plane but also a plane other than the {100} plane may be included. . Furthermore, the second underlayer is formed on the top surface of the first underlayer and is not formed on the slope of the first underlayer, but more specifically, the second underlayer is the first underlayer. On the top surface of the foundation layer, it grows on at least the {100} plane, and on the slope of the first foundation layer, it does not grow on at least the {111} B plane. Moreover, although the cross-sectional shape of the light emitting part is an inverted isosceles triangle, in the present invention, there may be a case where it is not an accurate inverted isosceles triangle due to manufacturing. Included in the triangle. Furthermore, the slope of the light emitting portion corresponding to the two oblique sides of the inverted isosceles triangle is a {111} B plane, but due to manufacturing, not only the {111} B plane but also the other than the {111} B plane Sometimes faces are included. Further, the top surface of the light emitting portion corresponding to the base of the inverted isosceles triangle is the {100} plane, but due to manufacturing, not only the {100} plane but also a plane other than the {100} plane is included. There is also.
本発明において、下地層は、発光部から出射された光に対して透明である化合物半導体材料から成ることが好ましく、具体的には、発光部を構成するＩＩＩ−Ｖ族化合物半導体材料がＡｓ含有化合物半導体（具体的には、ＧａＡｓ系化合物半導体）である場合、上述したとおり、少なくとも下地層の一部を構成するＩＩＩ−Ｖ族化合物半導体材料として、ＩｎＰ系化合物半導体（具体的には、例えば、ＧａＩｎＰ、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）を挙げることができる。 In the present invention, the underlayer is preferably made of a compound semiconductor material that is transparent to the light emitted from the light emitting portion. Specifically, the III-V group compound semiconductor material constituting the light emitting portion contains As. In the case of a compound semiconductor (specifically, a GaAs-based compound semiconductor), as described above, an InP-based compound semiconductor (specifically, for example, as a III-V group compound semiconductor material constituting at least a part of the underlayer) , GaInP, AlGaInP, or AlInP).
本発明において、下地層を構成する材料のエネルギーバンドギャップ（Ｅg）は、発生した光の吸収を抑制するといった観点から、発生した光のエネルギーバンドギャップよりも高く、しかも、凸部を構成する材料のエネルギーバンドギャップ（Ｅg-0）よりも高いことが望ましい。尚、このような要件を、便宜上、『エネルギーバンドギャップ条件−Ａ』と呼ぶ。 In the present invention, the energy band gap (E g ) of the material constituting the underlayer is higher than the energy band gap of the generated light from the viewpoint of suppressing the absorption of the generated light, and further forms the convex portion. It is desirable to be higher than the energy band gap (E g-0 ) of the material. Such a requirement is referred to as “energy band gap condition-A” for convenience.
あるいは又、上記の好ましい形態を含む本発明において、下地層を構成する材料のエネルギーバンドギャップ（Ｅg）は、発生した光の吸収を抑制するといった観点から、発生した光のエネルギーバンドギャップよりも高く、しかも、第１化合物半導体層を構成する材料のエネルギーバンドギャップ（Ｅg-1）よりも高いことが望ましい。尚、このような要件を、便宜上、『エネルギーバンドギャップ条件−Ｂ』と呼ぶ。 Alternatively, in the present invention including the above preferred embodiment, the energy band gap (E g ) of the material constituting the base layer is larger than the energy band gap of the generated light from the viewpoint of suppressing absorption of the generated light. In addition, it is desirable that it is higher than the energy band gap (E g-1 ) of the material constituting the first compound semiconductor layer. Such a requirement is referred to as “energy band gap condition-B” for convenience.
尚、この場合、（凸部を構成するＩＩＩ−Ｖ族化合物半導体，下地層を構成するＩＩＩ−Ｖ族化合物半導体，第１化合物半導体層を構成するＩＩＩ−Ｖ族化合物半導体）の組合せとして、エネルギーバンドギャップ条件−Ａを満足する限りにおいて、あるいは、エネルギーバンドギャップ条件−Ｂを満足する限りにおいて、あるいは、エネルギーバンドギャップ条件−Ａ及びエネルギーバンドギャップ条件−Ｂを同時に満足する限りにおいて、
組成−Ａ：（ＧａＡｓ，｛Ａｌx1Ｇａ(1-x1)｝x2Ｉｎ(1-x2)Ｐ，ＡｌyＧａ(1-y)Ａｓ）
［但し、０≦ｘ１≦１，０≦ｘ２≦１，０＜ｙ≦１であり、（ＧａＡｓのＥg）＜（｛Ａｌx1Ｇａ(1-x1)｝x2Ｉｎ(1-x2)ＰのＥg-0），（｛Ａｌx1Ｇａ(1-x1)｝x2Ｉｎ(1-x2)ＰのＥg）≧（ＡｌyＧａ(1-y)ＡｓのＥg-1）］
を例示することができる。
In this case, as a combination of (III-V group compound semiconductor constituting the convex portion, III-V group compound semiconductor constituting the underlayer, and III-V group compound semiconductor constituting the first compound semiconductor layer), energy is combined. As long as the band gap condition-A is satisfied, as long as the energy band gap condition-B is satisfied, or as long as the energy band gap condition-A and the energy band gap condition-B are satisfied simultaneously,
Composition -A: (GaAs, {Al x1 Ga (1-x1)} x2 In (1-x2) P, Al y Ga (1-y) As)
[However, a 0 ≦ x1 ≦ 1,0 ≦ x2 ≦ 1,0 <y ≦ 1, (GaAs of E g) <({Al x1 Ga (1-x1)} x2 In (1-x2) of P E g-0), ({ Al x1 Ga (1-x1)} x2 in (1-x2) E g of P) ≧ (Al y Ga ( 1-y) As E g-1 of)
Can be illustrated.
更には、エネルギーバンドギャップ条件−Ａを満足する限りにおいて、あるいは、エネルギーバンドギャップ条件−Ｂを満足する限りにおいて、あるいは、エネルギーバンドギャップ条件−Ａ及びエネルギーバンドギャップ条件−Ｂを同時に満足する限りにおいて、凸部を構成するＩＩＩ−Ｖ族化合物半導体としてＧａＳｂ（Ａｓ）あるいはＧａＢｉ（Ａｓ）を用いるとき、組成−Ａにあっては、Ａｓ（ヒ素）を含有する化合物半導体層の内、少なくとも１層において、Ａｓよりも原子半径が大きく、しかも、蒸気圧が低いＳｂ（アンチモン）あるいはＢｉ（ビスマス）を含有する組成を挙げることができるし、あるいは又、Ａｓ（ヒ素）を含有する化合物半導体層の内、少なくとも１層において、Ａｓよりも原子半径が大きく、しかも、蒸気圧が低いＳｂ（アンチモン）あるいはＢｉ（ビスマス）でＡｓが置換されている組成を挙げることができる。 Furthermore, as long as energy band gap condition-A is satisfied, as long as energy band gap condition-B is satisfied, or as long as energy band gap condition-A and energy band gap condition-B are satisfied simultaneously. When GaSb (As) or GaBi (As) is used as the III-V group compound semiconductor constituting the convex portion, at least one of the compound semiconductor layers containing As (arsenic) is present in the composition-A. In the above, a composition containing Sb (antimony) or Bi (bismuth) having an atomic radius larger than that of As and having a low vapor pressure can be mentioned, or a compound semiconductor layer containing As (arsenic) can also be mentioned. In at least one of the layers, the atomic radius is larger than As, and steam It can be mentioned composition As is substituted with pressure is low Sb (antimony) or Bi (bismuth).
本発明において、発光素子製造用基板として、ＧａＮ基板、ＧａＰ基板、ＡｌＮ基板、ＡｌＰ基板、ＩｎＮ基板、ＩｎＰ基板、ＡｌＧａＩｎＮ基板、ＡｌＧａＮ基板、ＡｌＩｎＮ基板、ＧａＩｎＮ基板、ＡｌＧａＩｎＰ基板、ＡｌＧａＰ基板、ＡｌＩｎＰ基板、ＧａＩｎＰ基板、ＺｎＳ基板等を例示することができるが、特に、閃亜鉛鉱（ジンク・ブレンド）型の結晶構造を有する基板あるいは結晶膜が形成された基板を用いることが好ましく、ここで、ジンク・ブレンド型の結晶構造を有する基板を構成する原子として、少なくとも、Ａｓ、ＳｂあるいはＢｉ等を挙げることができる。本発明にあっては、これらのＡｓ、ＳｂあるいはＢｉ等の原子が添加ひいては混晶として含まれている光吸収性の高い基板における光吸収を抑制することができる結果、半導体発光素子の特性の高性能化、均一化を達成することができる。更には、これらの基板の表面（主面）に、バッファ層や中間層が形成されたものを発光素子製造用基板として用いることもできる。 In the present invention, as a light emitting element manufacturing substrate, a GaN substrate, a GaP substrate, an AlN substrate, an AlP substrate, an InN substrate, an InP substrate, an AlGaInN substrate, an AlGaN substrate, an AlInN substrate, a GaInN substrate, an AlGaInP substrate, an AlGaP substrate, an AlInP substrate, GaInP substrates, ZnS substrates and the like can be exemplified, but in particular, it is preferable to use a substrate having a zinc blende (zinc blend) type crystal structure or a substrate on which a crystal film is formed. At least As, Sb, Bi, etc. can be mentioned as an atom which comprises the board | substrate which has a blend type crystal structure. In the present invention, as a result of suppressing light absorption in a highly light-absorbing substrate in which these atoms such as As, Sb, or Bi are added and thus contained as a mixed crystal, the characteristics of the semiconductor light-emitting device can be reduced. High performance and uniformity can be achieved. Further, a substrate in which a buffer layer or an intermediate layer is formed on the surface (main surface) of these substrates can be used as a substrate for manufacturing a light emitting element.
第２電極を介した発光素子製造用基板と支持基板との貼り合わせ方法として、金属−金属接合法を挙げることができる。そして、この場合、支持基板として、金属−金属接合のための導電材料層（導電材料層には回路が形成されていてもよい）を表面に有する半導体基板や絶縁性基板を挙げることができる。ここで、絶縁性基板とは、樹脂、レジストあるいは誘電体といった絶縁材料で表面が被覆されている基板、あるいは又、それ自身が、樹脂、レジストあるいは誘電体といった絶縁材料で構成される基板を指す。貼り合わせ後のチップ化、ウェーハ分離等の容易性を考慮すると、支持基板として半導体基板を用いることが好ましく、例えば、ＧａＡｓ基板、Ｇｅ基板、Ｓｉ基板、ＳｉＣ基板、ＧａＰ基板、ＩｎＰ基板を挙げることができる。仕様に応じて、適宜、ｎ型導電性を有する半導体基板、あるいは、ｐ型導電性を有する半導体基板、あるいは、半絶縁性を有する半導体基板を使い分ければよい。一方、放熱性を重視する場合、例えば、ガラス・エポキシプリント基板、メタルコア基板、セラミック基板を挙げることができるし、あるいは又、リードフレームに直接貼り合わせるか、実装する形態を挙げることもできる。導電材料層を構成する材料として、Ａｕ、Ａｇ、Ｔｉ、Ｗ、Ｃｒ、Ｉｎ、Ａｌ、Ｂ、Ｇａ、Ｚｎ、Ｓｎ、Ｍｇを例示することができるし、あるいは又、これらの合金を挙げることができるし、更には、これらの酸化物、窒化物層を挙げることができる。導電材料層として、これらの材料から成る単層構造あるいは積層構造を挙げることができる。更には、第２電極を介した発光素子製造用基板と支持基板との貼り合わせ方法として、上述した金属−金属接合法以外にも、金属−誘電体接合法、金属−半導体接合法、半導体−半導体接合法等を挙げることができる。凸部を含む発光素子製造用基板の除去方法として、ウエットエッチング法やドライエッチング法を挙げることができる。凸部を含む発光素子製造用基板の除去時、下地層がエッチングストップ層として機能することが望ましく、上述した第１のＩＩＩ−Ｖ族化合物半導体材料と第２のＩＩＩ−Ｖ族化合物半導体材料の組合せは、下地層をエッチングストップ層として機能させるといった要請に合致する好ましい材料の組合せでもある。 As a method for bonding the light emitting element manufacturing substrate and the support substrate through the second electrode, a metal-metal bonding method can be exemplified. In this case, examples of the supporting substrate include a semiconductor substrate and an insulating substrate having a conductive material layer for metal-metal bonding (a circuit may be formed on the conductive material layer) on the surface. Here, the insulating substrate refers to a substrate whose surface is coated with an insulating material such as resin, resist or dielectric, or a substrate which itself is made of an insulating material such as resin, resist or dielectric. . Considering the ease of chip formation after bonding, wafer separation, etc., it is preferable to use a semiconductor substrate as the support substrate, for example, GaAs substrate, Ge substrate, Si substrate, SiC substrate, GaP substrate, InP substrate. Can do. Depending on the specifications, a semiconductor substrate having n-type conductivity, a semiconductor substrate having p-type conductivity, or a semiconductor substrate having semi-insulating properties may be appropriately used. On the other hand, when importance is attached to heat dissipation, for example, a glass / epoxy printed board, a metal core board, and a ceramic board can be cited, or a form in which they are directly bonded to a lead frame or mounted can also be mentioned. Examples of the material constituting the conductive material layer include Au, Ag, Ti, W, Cr, In, Al, B, Ga, Zn, Sn, and Mg, or alloys thereof. Furthermore, these oxide and nitride layers can be mentioned. As the conductive material layer, a single layer structure or a laminated structure made of these materials can be given. Furthermore, as a method for bonding the light emitting element manufacturing substrate and the support substrate through the second electrode, in addition to the metal-metal bonding method described above, a metal-dielectric bonding method, a metal-semiconductor bonding method, a semiconductor- Examples thereof include a semiconductor bonding method. As a method for removing the substrate for manufacturing a light emitting element including a convex portion, a wet etching method or a dry etching method can be given. When removing the light emitting element manufacturing substrate including the convex portion, it is desirable that the underlayer functions as an etching stop layer, and the first III-V compound semiconductor material and the second III-V compound semiconductor material described above are used. The combination is also a preferable combination of materials meeting the requirement that the underlayer functions as an etching stop layer.
本発明において、第２電極を介した発光素子製造用基板と支持基板との貼り合わせ方法としてＡｕ−Ａｕ接合法といった金属−金属接合法を採用する場合であって、第２電極をｎ型電極とする場合、第２電極として、例えば、Ａｕ／Ｐｔ／Ｔｉ、Ａｕ／Ｐｔ／ＴｉＷ（／Ｔｉ）、Ａｕ／Ｐｔ／ＴｉＷ／Ｐｄ／ＴｉＷ（／Ｔｉ）を挙げることができるし、第２電極をｐ型電極とする場合、例えば、Ａｕ／Ｎｉ／ＡｕＧｅ、Ａｕ／ＡｕＺｎ、Ａｕ／ＡｕＮｉ、Ａｕ／ＡｕＰｄ、Ａｕ／Ｐｔ／Ｔｉ（／Ａｕ）／ＡｕＺｎ、Ａｕ／Ｐｔ／ＴｉＷ（／Ｔｉ）（／Ａｕ）／ＡｕＺｎ、Ａｕ／Ｐｔ／Ｔｉ（／Ａｕ）／ＡｕＮｉ、Ａｕ／Ｐｔ／ＴｉＷ（／Ｔｉ）（／Ａｕ）／ＡｕＮｉ、Ａｕ／Ｐｔ／Ｔｉ（／Ａｕ）／Ｎｉ／ＡｕＧｅ、Ａｕ／Ｐｔ／ＴｉＷ（／Ｔｉ）／Ｎｉ／ＡｕＧｅ、Ａｕ／Ｐｔ／Ｔｉ（／Ａｕ）／ＡｕＰｄ、Ａｕ／Ｐｔ／ＴｉＷ（／Ｔｉ）（／Ａｕ）／ＡｕＰｄを挙げることができる。尚、「／」の前の層ほど、発光部から離れたところに位置する。一方、第１電極をｎ型電極とする場合、第１電極として、例えば、Ｔｉ／Ｐｔ／Ａｕ、（Ｔｉ／）ＴｉＷ／Ｐｔ／Ａｕ、（Ｔｉ／）ＴｉＷ／Ｐｄ／ＴｉＷ／Ｐｔ／Ａｕを挙げることができるし、第１電極をｐ型電極とする場合、例えば、ＡｕＧｅ／Ｎｉ／Ａｕ、ＡｕＺｎ／Ａｕ、ＡｕＮｉ／Ａｕ、ＡｕＰｄ／Ａｕを挙げることができる。尚、「／」の前の層ほど、発光部に近いところに位置する。あるいは又、第１電極を、ＩＴＯ、ＩＺＯ、ＺｎＯ：Ａｌ、ＺｎＯ：Ｂといった透明導電材料から構成することもできる。尚、透明導電材料から成る層を電流拡散層として用いて、第１電極をｎ型電極とする場合、あるいは、第１電極をｐ型電極とする場合に挙げた金属積層構造とを組み合わせてもよい。 In the present invention, a metal-metal bonding method such as an Au-Au bonding method is used as a method for bonding a light emitting element manufacturing substrate and a support substrate through the second electrode, and the second electrode is an n-type electrode. In this case, examples of the second electrode include Au / Pt / Ti, Au / Pt / TiW (/ Ti), Au / Pt / TiW / Pd / TiW (/ Ti), and the second electrode. Is a p-type electrode, for example, Au / Ni / AuGe, Au / AuZn, Au / AuNi, Au / AuPd, Au / Pt / Ti (/ Au) / AuZn, Au / Pt / TiW (/ Ti) ( / Au) / AuZn, Au / Pt / Ti (/ Au) / AuNi, Au / Pt / TiW (/ Ti) (/ Au) / AuNi, Au / Pt / Ti (/ Au) / Ni / AuGe, Au / Pt / TiW (/ i) / Ni / AuGe, Au / Pt / Ti (/ Au) / AuPd, Au / Pt / TiW (/ Ti) (/ Au) / AuPd can be exemplified. Note that the layer before “/” is located farther from the light emitting portion. On the other hand, when the first electrode is an n-type electrode, for example, Ti / Pt / Au, (Ti /) TiW / Pt / Au, (Ti /) TiW / Pd / TiW / Pt / Au are used as the first electrode. When the first electrode is a p-type electrode, examples thereof include AuGe / Ni / Au, AuZn / Au, AuNi / Au, and AuPd / Au. The layer before “/” is located closer to the light emitting portion. Alternatively, the first electrode can be made of a transparent conductive material such as ITO, IZO, ZnO: Al, ZnO: B. In addition, even when the layer made of a transparent conductive material is used as a current diffusion layer and the first electrode is an n-type electrode, or the metal laminated structure described in the case where the first electrode is a p-type electrode is combined. Good.
本発明にあっては、半導体発光素子として、半導体レーザや発光ダイオード（ＬＥＤ）を挙げることができる。 In the present invention, examples of the semiconductor light emitting device include a semiconductor laser and a light emitting diode (LED).
本発明において、下地層や凸部のエピタキシャル成長法、活性層を含む各種化合物半導体層の形成方法（成膜方法）として、有機金属化学的気相成長法（ＭＯＣＶＤ法、ＭＯＶＰＥ法）や有機金属分子線エピタキシー法（ＭＯＭＢＥ法）、ハロゲンが輸送あるいは反応に寄与するハイドライド気相成長法（ＨＶＰＥ法）を挙げることができる。 In the present invention, an epitaxial growth method of an underlayer or a convex portion, and a method of forming various compound semiconductor layers including an active layer (film formation method) include a metal organic chemical vapor deposition method (MOCVD method, MOVPE method) and an organic metal molecule. Examples thereof include a line epitaxy method (MOMBE method) and a hydride vapor phase epitaxy method (HVPE method) in which halogen contributes to transport or reaction.
本発明の第１の態様に係る半導体発光素子あるいはその製造方法にあっては、凸部を覆う下地層が形成されており、係る下地層は、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る。しかも、この下地層の斜面は｛１１１｝Ｂ面であり、下地層の頂面は｛１００｝面である。従って、下地層の上に発光部を形成したとき、発光部は下地層の頂面上にのみ形成され、下地層の斜面上には形成されない。そして、幅の狭い下地層の上に所望の幅の活性層を形成したとき、活性層から下地層までの距離が短くなったとしても、活性層で発生した光が下地層で吸収されないように下地層を構成する材料を選択すればよいので、発光効率が低下してしまうといった問題の発生を抑制することができる。また、発光部の高さも下地層の幅によって規定されるが、発光素子製造用基板の主面から下地層までの高さとその高さにおける頂面の幅との比であるアスペクト比を、所望のアスペクト比の範囲内に、成長条件（成長時間、成長温度、成長速度等）によって調整することができるので、活性層の側面に電流ブロック層を形成することができなくなるといった問題の発生も抑制することができる。更には、高集積化のために凸部の形成ピッチを小さくしても、活性層で発生した光が下地層で吸収されないように下地層を構成する材料を選択することができるので、発光効率が低下してしまうといった問題の発生を抑制することができるし、発光素子製造用基板の主面から下地層までの高さとその高さにおける頂面の幅との比であるアスペクト比を、所望のアスペクト比の範囲内に、成長条件（成長時間、成長温度、成長速度等）によって調整し直すことができるので、活性層の側面に電流ブロック層を形成することができなくなるといった問題の発生も抑制することができる結果、半導体発光素子の高集積化を達成することができる。更には、一般に、下地層のエピタキシャル成長速度は、他の化合物半導体層のエピタキシャル成長速度よりも早いので、半導体発光素子の製造時間の短縮、ひいては、製造コストの低減を図ることができる。 In the semiconductor light emitting device or the method for manufacturing the same according to the first aspect of the present invention, the base layer covering the convex portion is formed, and the base layer is the first III-V group constituting the convex portion. It consists of the 2nd III-V group compound semiconductor material different from a compound semiconductor material. Moreover, the slope of this underlayer is the {111} B plane, and the top surface of the underlayer is the {100} plane. Therefore, when the light emitting part is formed on the base layer, the light emitting part is formed only on the top surface of the base layer and not on the slope of the base layer. When an active layer having a desired width is formed on a narrow base layer, even if the distance from the active layer to the base layer is shortened, the light generated in the active layer is not absorbed by the base layer. Since the material constituting the base layer may be selected, it is possible to suppress the occurrence of a problem that the light emission efficiency is lowered. Further, the height of the light emitting portion is also defined by the width of the underlayer, and an aspect ratio that is a ratio of the height from the main surface of the light emitting element manufacturing substrate to the underlayer and the width of the top surface at the height is desired. Since it can be adjusted by the growth conditions (growth time, growth temperature, growth rate, etc.) within the range of the aspect ratio, the occurrence of the problem that the current blocking layer cannot be formed on the side surface of the active layer is also suppressed can do. Furthermore, even if the formation pitch of the convex portions is reduced for high integration, the material constituting the underlayer can be selected so that the light generated in the active layer is not absorbed by the underlayer. The aspect ratio, which is the ratio of the height from the main surface of the light emitting element manufacturing substrate to the base layer and the width of the top surface at that height, can be reduced. Since it can be adjusted again within the range of the aspect ratio according to the growth conditions (growth time, growth temperature, growth rate, etc.), there is a problem that the current blocking layer cannot be formed on the side surface of the active layer. As a result, it is possible to achieve high integration of the semiconductor light emitting device. Furthermore, since the epitaxial growth rate of the underlying layer is generally faster than the epitaxial growth rate of the other compound semiconductor layers, it is possible to shorten the manufacturing time of the semiconductor light emitting device and thus reduce the manufacturing cost.
特に、アスペクト比を調整し直す場合のポイントは、凸部の頂面である｛１００｝面と、凸部の裾面（頂面以外の主面）の｛１００｝面との間で、それぞれの｛１００｝面上に下地層を成長した場合の成長速度に自然に差が生じることを、積極的に利用することにある。このような成長速度に差が生じる理由は、凸部の｛１００｝頂面と、頂面以外の｛１００｝主面において、供給原料密度に差が生じるからであり、更に、｛１１１｝Ｂ面を有する斜面における下地層の成長を極力抑制しながら、出来る限り｛１００｝頂面の成長のみを促進させることによって、下地層の高さとその高さにおける下地層の頂面の幅との比であるアスペクト比を、元々の凸部のアスペクト比に対して、確実に所望の範囲に収まるように調整し直すことが可能になる。これにより、活性層の側面に電流ブロック層を形成することができなくなるといった問題の発生も抑制することができる。 In particular, the point when the aspect ratio is readjusted is between the {100} plane that is the top surface of the convex portion and the {100} plane that is the bottom surface of the convex portion (the main surface other than the top surface), respectively. This is to positively utilize the fact that a natural difference in growth rate occurs when an underlayer is grown on the {100} plane of the film. The reason for such a difference in growth rate is that there is a difference in feed density between the {100} top surface of the projection and the {100} main surface other than the top surface, and {111} B By suppressing only the growth of the {100} top surface as much as possible while suppressing the growth of the base layer on the slope having a surface as much as possible, the ratio of the height of the base layer to the width of the top surface of the base layer at that height The aspect ratio can be readjusted so as to surely fall within a desired range with respect to the aspect ratio of the original convex portion. As a result, it is possible to suppress the occurrence of a problem that the current blocking layer cannot be formed on the side surface of the active layer.
また、本発明の第２の態様に係る半導体発光素子あるいはその製造方法にあっては、そもそも、発光素子製造用基板や凸部が除去されるので、活性層で発生した光が、発光素子製造用基板や凸部で吸収されることがない。その結果、発光効率が低下してしまうといった問題の発生を防止することができるし、半導体発光素子の高集積化を達成することができる。更には、発光素子製造用基板や凸部を除去するので、半導体発光素子の直列抵抗値を低減することができる。 Further, in the semiconductor light emitting device or the method for manufacturing the same according to the second aspect of the present invention, since the light emitting device manufacturing substrate and the convex portion are removed, the light generated in the active layer is used to manufacture the light emitting device. It is not absorbed by the substrate or convex part. As a result, it is possible to prevent the occurrence of a problem that the light emission efficiency is lowered, and it is possible to achieve high integration of the semiconductor light emitting element. Furthermore, since the light emitting element manufacturing substrate and the convex portion are removed, the series resistance value of the semiconductor light emitting element can be reduced.
以下、図面を参照して、実施例に基づき本発明を説明する。 Hereinafter, the present invention will be described based on examples with reference to the drawings.
実施例１は、本発明の第１の態様に係る半導体発光素子及びその製造方法に関する。 Example 1 relates to a semiconductor light emitting device according to the first aspect of the present invention and a method for manufacturing the same.
実施例１、あるいは、後述する実施例２〜実施例１９においては、セレン（Ｓｅ）、テルル（Ｔｅ）及びイオウ（Ｓ）から成る群から選択された少なくとも１種類の不純物（第ＶＩ族不純物）として、具体的には、セレン（Ｓｅ）を使用し、ケイ素（Ｓｉ）及び錫（Ｓｎ）から成る群から選択された少なくとも１種類の不純物（第ＩＶ族不純物）として、具体的には、ケイ素（Ｓｉ）を使用し、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）、ベリリウム（Ｂｅ）及びマンガン（Ｍｎ）から成る群から選択された少なくとも１種類の不純物（第ＩＩ族不純物）として、具体的には、亜鉛（Ｚｎ）を使用するが、これらに限定するものではない。 In Example 1 or Examples 2 to 19 described later, at least one impurity selected from the group consisting of selenium (Se), tellurium (Te), and sulfur (S) (Group VI impurities) Specifically, using selenium (Se), as at least one impurity selected from the group consisting of silicon (Si) and tin (Sn) (Group IV impurity), specifically, silicon (Si) and at least one impurity selected from the group consisting of zinc (Zn), magnesium (Mg), beryllium (Be) and manganese (Mn) (Group II impurities), specifically, Although zinc (Zn) is used, it is not limited to these.
また、実施例１、あるいは、後述する実施例２〜実施例１９における半導体発光素子は、半導体レーザ、より具体的には、ＳＤＨ型半導体レーザから構成されている。 In addition, the semiconductor light emitting elements in Example 1 or Examples 2 to 19 described later are configured by a semiconductor laser, more specifically, an SDH type semiconductor laser.
実施例１の半導体発光素子の模式的な一部断面図を図１の（Ａ）に示し、発光素子製造用基板、凸部及び下地層の模式的な一部断面図を図２に示すが、実施例１の半導体発光素子は、
（Ａ）｛１００｝面を主面として有する発光素子製造用基板１０のこの主面に形成され、発光素子製造用基板の＜１１０＞方向（具体的には、例えば［０１１］方向）と平行に延びる凸部（突起部）１１、
（Ｂ）少なくとも凸部１１を覆う（具体的には、全面を覆う）下地層１２、
（Ｃ）下地層１２の頂面上に、第１導電型（実施例１にあっては、ｎ型）を有する第１化合物半導体層２１、活性層２３、及び、第２導電型（実施例１にあっては、ｐ型）を有する第２化合物半導体層２２が順次積層されて成る発光部２０、並びに、
（Ｄ）凸部１１が形成されていない発光素子製造用基板１０の主面の部分（発光素子製造用基板１０の露出面と呼ぶ場合がある）に形成され、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層されて成る積層構造体２０’、並びに、この積層構造体２０’上に形成され、発光部２０を構成する活性層２３の側面を少なくとも覆う電流ブロック層４０、
を具備している。
FIG. 1A shows a schematic partial cross-sectional view of the semiconductor light-emitting element of Example 1, and FIG. 2 shows a schematic partial cross-sectional view of the light-emitting element manufacturing substrate, convex portions, and underlayer. The semiconductor light emitting device of Example 1 is
(A) Formed on this main surface of the light emitting
(B) a
(C) On the top surface of the
(D) The first conductivity type is formed on a portion of the main surface of the light emitting
It has.
そして、下地層１２は、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る。また、凸部１１を覆う下地層１２の部分を発光素子製造用基板１０の前記＜１１０＞方向（具体的には、［０１１］方向）に垂直な仮想平面で切断したときの下地層１２の表面の断面形状は台形の一部を構成し、この台形の２つの斜辺に相当する下地層１２の斜面は｛１１１｝Ｂ面（具体的には、（１１−１）Ｂ面及び（１−１１）Ｂ面）であり、台形の上辺に相当する下地層１２の頂面は｛１００｝面（具体的には（１００）面）である。即ち、下地層１２は、所謂メサ構造を有し、具体的には、［０１１］方向に延びている。
The
より具体的には、実施例１にあっては、発光素子製造用基板１０はｎ−ＧａＡｓから成り、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体（具体的には、例えば、ｎ−ＧａＡｓ：Ｓｅ、あるいは、ｎ−Ａｌx1Ｇａ(1-x1)Ａｓ：Ｓｅ［但し、０＜ｘ１≦１］であり、より具体的には、例えば、ｘ１＝０．１、或いは、ｘ１＝０．２、あるいは、ｘ１＝０．３、あるいは、ｘ１＝０．４、あるいは、ｘ１＝０．４７等）であり、下地層１２を構成する第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体（具体的には、ＩｎＰ系化合物半導体、より具体的には、ＧａＡｓと格子整合させ易いｎ−｛Ａｌx1Ｇａ(1-x1)｝x2Ｉｎ(1-x2)Ｐ：Ｓｅ［但し、０≦ｘ１≦１，ｘ２＝０．５であり、具体的には、例えば、ｘ１＝０、あるいは、ｘ１＝０．１、あるいは、ｘ１＝０．２、あるいは、ｘ１＝０．３、あるいは、ｘ１＝１］である。また、第１化合物半導体層２１は、Ａｓ含有化合物半導体であるｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅから成る。従って、下地層１２を構成する材料のエネルギーバンドギャップ（Ｅg）は、凸部１１を構成する材料のエネルギーバンドギャップ（Ｅg-0）よりも高く、第１化合物半導体層２１を構成する材料のエネルギーバンドギャップ（Ｅg-1）よりも高くなるといった、望ましい形態の組み合わせを得ることが可能である。
More specifically, in Example 1, the light-emitting
このように、下地層１２は、凸部１１の｛１１１｝Ｂ面上にも成長し、発光部２０から出射された光（例えば、波長：７８０ｎｍ帯以上）に対して透明であり、しかも、凸部１１と格子整合させることが可能である化合物半導体材料から成る。
Thus, the
また、第１電極５１は、Ｔｉ／ＴｉＷ／Ｐｔ／Ａｕ、から構成されており、第２電極５２は、Ａｕ／Ｎｉ／ＡｕＧｅ又はＡｕ／ＡｕＺｎから構成されている。
The first electrode 51 is composed of Ti / TiW / Pt / Au, and the
更には、電流ブロック層４０は、第１導電型（ｎ型）を有する第３化合物半導体層４３、及び、第２導電型（ｐ型）を有し、第３化合物半導体層４３に接した第４化合物半導体層４４から構成されている。図面の簡素化のため、図面においては、同一の導電型あるいは同一の不純物サイトを有し、屈折率が異なる２層以上の層（例えば、２層の場合：第２化合物半導体層２２Ａ、第２化合物半導体層２２Ｂ）を纏めて１層（第２化合物半導体層２２）で表した。尚、図１の（Ｂ）に、第３化合物半導体層４３及び第４化合物半導体層４４の一部を拡大した模式的な一部断面図を示す。実施例１の半導体発光素子における発光部２０を構成する各化合物半導体層の組成、電流ブロック層４０を構成する各化合物半導体層の組成の詳細は、後述する。
Furthermore, the
実施例１の半導体発光素子にあっては、発光素子製造用基板１０に設けられた凸部１１の頂面及び斜面上には第１導電型を有する下地層１２が形成され、下地層１２の頂面には、順次、第１導電型を有する下地層１２、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２Ａが形成され、第２化合物半導体層２２Ａ上には、更に、第２化合物半導体層２２Ｂが形成され、頂点を形成している。ここで、｛１１０｝面で発光部２０を切断したときの第２化合物半導体層２２Ｂを含む発光部２０の断面形状は二等辺三角形であり、発光部２０の側面は、｛１１１｝Ｂ面（より具体的には、（１１−１）Ｂ面及び（１−１１）Ｂ面）から構成されている。第２化合物半導体層２２Ａと第２化合物半導体層２２Ｂの組成を変えることで、断面形状が二等辺三角形の発光部２０を正確に形成することができる。一般に、ＭＯＣＶＤ法（ＭＯＶＰＥ法とも呼ばれる）においては、特殊な結晶成長条件を除けば、｛１１１｝Ｂ面は、Ａｓトリマーで覆われた非成長面として知られている。従って、ＳＤＨ型半導体レーザの場合、斜面（側面）が｛１１１｝Ｂ面である発光部２０が形成されると、その後、ＭＯＣＶＤを継続しても、発光部２０の結晶成長は「自己成長停止」が保持される。｛１１１｝Ｂ面の角度は５４．７度である。
In the semiconductor light emitting device of Example 1, the
一方、発光素子製造用基板１０の露出面（主面）である｛１００｝面（図示した例では、（１００）面）の部分）にあっては、発光部２０と同じ構造を有する積層構造体２０’、電流ブロック層位置調整層３０（実質的に第２化合物半導体層２２の続きである）、電流ブロック層４０、及び、埋込層（埋込み用クラッド層）３１が順次形成されている。
On the other hand, in the {100} plane (the (100) plane in the illustrated example) which is the exposed surface (main surface) of the light emitting
また、全体は、第２導電型を有するＧａＡｓから成るコンタクト層（キャップ層）３２によって覆われている。そして、発光素子製造用基板１０の裏面には、第１電極５１が形成されており、コンタクト層（キャップ層）３２上には第２電極５２が形成されている。
The entirety is covered with a contact layer (cap layer) 32 made of GaAs having the second conductivity type. The first electrode 51 is formed on the back surface of the light emitting
実施例１の半導体発光素子の製造方法を、以下、説明する。 A method for manufacturing the semiconductor light emitting device of Example 1 will be described below.
［工程−１００］
先ず、｛１００｝面を主面として有する発光素子製造用基板１０のこの主面に＜１１０＞方向に延びる凸部１１を形成する。
[Step-100]
First, the convex portion 11 extending in the <110> direction is formed on this main surface of the light emitting
実施例１にあっては、具体的には、｛１００｝面を主面として有する発光素子製造用基板１０のこの主面上に＜１１０＞方向に延びる複数の選択成長用マスク層１１Ａを形成し、選択成長用マスク層１１Ａと選択成長用マスク層１１Ａとの間に発光素子製造用基板１０の主面の一部分を露出させる。次いで、露出した発光素子製造用基板１０の主面の部分の上に、発光素子製造用基板１０のこの＜１１０＞方向に垂直な仮想平面で切断したときの断面形状が台形であって、この台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面であり、第１のＩＩＩ−Ｖ族化合物半導体から成る凸部１１をエピタキシャル成長させた後、選択成長用マスク層１１Ａを除去する。尚、この工程を、便宜上、『凸部のエピタキシャル成長法』と呼ぶ場合がある。
Specifically, in Example 1, a plurality of selective growth mask layers 11A extending in the <110> direction are formed on this main surface of the light emitting
より具体的には、先ず、ｎ−ＧａＡｓから成る発光素子製造用基板１０の｛１００｝結晶面、例えば（１００）結晶面から成る主面上に、ＳｉＯ2から成り、［０１１］Ａ方向に延びる選択成長用マスク層１１ＡをＣＶＤ法及びフォトリソグラフィ技術に基づき形成する（図４の（Ａ）参照）。
More specifically, first, the light-emitting
次いで、例えば、トリメチルアルミニウム（ＴＭＡｌ）あるいはトリエチルアルミニウム（ＴＥＡｌ）をアルミニウム（Ａｌ）源の原料ガスとして用い、トリメチルガリウム（ＴＭＧａ）あるいはトリエチルガリウム（ＴＥＧａ）をガリウム（Ｇａ）源の原料ガスとして用い、ターシャリー・ブチル・アルシン（ＴＢＡｓ）あるいはアルシン（ＡｓＨ3）をヒ素（Ａｓ）源の原料ガスとして用いる。また、ｎ型不純物ドーピング用のガスとして、不純物で置換するサイトがＩＩＩ族サイトである場合、ジシラン（Ｓｉ2Ｈ6）、モノシラン（ＳｉＨ4）あるいはトリメチルスズ（ＴＭＳｎ）を用いる。更には、ｎ型不純物ドーピング用のガスとして、不純物で置換するサイトがＶ族サイトである場合、硫化化水素（Ｈ2Ｓ）、セレン化水素（Ｈ2Ｓｅ）あるいはテルル化水素（Ｈ2Ｔｅ）を用いる。そして、ＭＯＣＶＤ法に基づき、これらのＩＩＩ族ガス、Ｖ族ガス、不純物ガスを反応室に導入し、６００゜Ｃ〜９００゜Ｃの温度範囲で熱分解反応させて、高温成長させることによって、ＩＩＩ族原料のマイグレーションを促進させ、｛１００｝面の平坦性が高く、結晶品質が高い化合物半導体層をエピタキシャル成長させることができる。そして、これにより、所望の頂面の幅と高さを有する台形状の凸部１１を形成することができる。 Next, for example, trimethylaluminum (TMAl) or triethylaluminum (TEAl) is used as a source gas for an aluminum (Al) source, trimethylgallium (TMGa) or triethylgallium (TEGa) is used as a source gas for a gallium (Ga) source, Tertiary butyl arsine (TBAs) or arsine (AsH 3 ) is used as a source gas for the arsenic (As) source. Further, as a gas for n-type impurity doping, when a site to be substituted with an impurity is a group III site, disilane (Si 2 H 6 ), monosilane (SiH 4 ), or trimethyltin (TMSn) is used. Further, as a gas for n-type impurity doping, when the site to be substituted with an impurity is a group V site, hydrogen sulfide (H 2 S), hydrogen selenide (H 2 Se) or hydrogen telluride (H 2 Te). ) Is used. Then, based on the MOCVD method, these group III gas, group V gas, and impurity gas are introduced into the reaction chamber, subjected to a thermal decomposition reaction in a temperature range of 600 ° C. to 900 ° C., and grown at a high temperature, whereby III It is possible to promote the migration of the group raw material, and to epitaxially grow the compound semiconductor layer having high {100} plane flatness and high crystal quality. And thereby, the trapezoid-shaped convex part 11 which has the width | variety and height of a desired top face can be formed.
こうして、［０１１］Ａ方向に延びる凸部１１を得ることができる（図４の（Ｂ）参照）。凸部１１は発光素子製造用基板１０の主面上には堆積するが、選択成長用マスク層１１Ａ上には堆積しない。凸部１１の幅方向は、［０−１１］Ｂ方向に平行である。その後、ウエットエッチング法に基づき、ＳｉＯ2から成る選択成長用マスク層１１Ａを除去する。こうして、所望の頂面の幅と高さを有する台形状の凸部１１を形成することができる。ここで、ｎ型導電型を有する凸部１１のエピタキシャル成長において使用される原料には、凸部１１をｎ型導電型とするために、不純物として、置換サイトがＩＩＩ族原子が占めるサイトである不純物、及び、置換サイトがＶ族原子が占めるサイトである不純物が添加されている。
Thus, the convex part 11 extending in the [011] A direction can be obtained (see FIG. 4B). The convex portion 11 is deposited on the main surface of the light emitting
［工程−１１０］
次に、少なくとも凸部１１上に（実施例１にあっては、具体的には全面に）、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層１２をエピタキシャル成長させ、以て、凸部１１上において、発光素子製造用基板１０の＜１１０＞方向（具体的には、［０１１］方向）に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、この台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面（具体的には、（１１−１）Ｂ面及び（１−１１）Ｂ面）であり、台形の上辺に相当する頂面が｛１００｝面（具体的には（１００）面）である下地層１２を得る。尚、下地層１２は、｛１１１｝Ｂ面である凸部１１の斜面（側面）上にも成長する。
[Step-110]
Next, at least on the convex portion 11 (specifically, in the entire surface in Example 1), a second III-V different from the first III-V group compound semiconductor material constituting the convex portion 11 is used. A
具体的には、例えば、トリメチルアルミニウム（ＴＭＡｌ）あるいはトリエチルアルミニウム（ＴＥＡｌ）をアルミニウム（Ａｌ）源の原料ガスとして用い、トリメチルガリウム（ＴＭＧａ）あるいはトリエチルガリウム（ＴＥＧａ）をガリウム（Ｇａ）源の原料ガスとして用い、トリメチルインジウム（ＴＭＩｎ）あるいはトリエチルインジウム（ＴＥＩｎ）をインジウム（Ｉｎ）源の原料ガスとして用い、ターシャリー・ブチル・ホスフィン（ＴＢＰ）あるいはホスフィン（ＰＨ3）をリン（Ｐ）源の原料ガスとして用いる。また、ｎ型不純物ドーピング用のガスとして、不純物で置換するサイトがＩＩＩ族サイトである場合、ジシラン（Ｓｉ2Ｈ6）、モノシラン（ＳｉＨ4）あるいはトリメチルスズ（ＴＭＳｎ）を用いる。更には、ｎ型不純物ドーピング用のガスとして、不純物で置換するサイトがＶ族サイトである場合、硫化化水素（Ｈ2Ｓ）、セレン化水素（Ｈ2Ｓｅ）あるいはテルル化水素（Ｈ2Ｔｅ）を用いる。そして、ＭＯＣＶＤ法に基づき、これらのＩＩＩ族ガス、Ｖ族ガス、不純物ガスを反応室に導入し、６００゜Ｃ〜９００゜Ｃの温度範囲で熱分解反応させて、高温成長させることによって、ＩＩＩ族原料のマイグレーションを促進させ、｛１００｝面の平坦性が高く、結晶品質が高い化合物半導体層から成る下地層１２をエピタキシャル成長させることができる。
Specifically, for example, trimethylaluminum (TMAl) or triethylaluminum (TEAl) is used as a source gas for an aluminum (Al) source, and trimethylgallium (TMGa) or triethylgallium (TEGa) is a source gas for a gallium (Ga) source. , Trimethylindium (TMIn) or triethylindium (TEIn) as a source gas for indium (In) source, tertiary butyl phosphine (TBP) or phosphine (PH 3 ) as source gas for phosphorus (P) source Used as Further, as a gas for n-type impurity doping, when a site to be substituted with an impurity is a group III site, disilane (Si 2 H 6 ), monosilane (SiH 4 ), or trimethyltin (TMSn) is used. Further, as a gas for n-type impurity doping, when the site to be substituted with an impurity is a group V site, hydrogen sulfide (H 2 S), hydrogen selenide (H 2 Se) or hydrogen telluride (H 2 Te). ) Is used. Then, based on the MOCVD method, these group III gas, group V gas, and impurity gas are introduced into the reaction chamber, subjected to a thermal decomposition reaction in a temperature range of 600 ° C. to 900 ° C., and grown at a high temperature, whereby III It is possible to promote the migration of the group material, and to epitaxially grow the
尚、下地層１２の頂面の平坦性を一層改善するためには、反応室に導入する供給ガスの流速を高く調整したり、（Ｖ族ガス）／（ＩＩＩ族ガス）のモル供給比を小さく調整して、ＩＩＩ族原料のマイグレーションを促進させた成長条件とすればよい。更には、下地層１２のｎ型不純物の濃度を高くするためには、供給する原料（有機金属）ガスに含有されるメチル基（ＣＨ3−）やエチル基（Ｃ2Ｈ5−）、ターシャリー・ブチル基（（ＣＨ3）3Ｃ−）に起因するカーボン（Ｃ）のオートドーピング量（即ち、Ｖ族サイトを置換してホール（ｐ型導電型層）を形成する量）を低減すればよい。そのためには、ｎ型導電型層を形成する際に、Ｖ族サイトにおける置換では、メチル基（ＣＨ3−）やエチル基（Ｃ2Ｈ5−）、ターシャリー・ブチル基（（ＣＨ3）3Ｃ−）に起因するカーボン（Ｃ）と同じＶ族サイトにおける置換が可能なｎ型用不純物とが競合する条件を積極的に活用すればよい。具体的には、対カーボン比率を相対的に増加させればよく、より具体的には、ｎ型用不純物原料ガス（例えば、Ｈ2Ｓ、Ｈ2Ｓｅ、Ｈ2Ｔｅ等）のカーボン（Ｃ）に対するモル供給比を増大させたり、あるいは又、カーボン（Ｃ）自身の絶対量を減らすために発光層で発生した光を下地層１２が吸収しない範囲で、例えば、ここでは、下地層１２のＡｌ混晶比（ＴＭＡｌのガス供給量）を減らして、カーボン（Ｃ）の取り込みを低減させればよい。これは、一般に、下地層１２の成長時、例えば、ＴＭＡｌは２量体を形成しているので、Ａｌと共にメチル基（ＣＨ3−）やエチル基（Ｃ2Ｈ5−）も結晶に取り込まれ易く、下地層１２のＡｌ混晶比を下げることによって、カーボン（Ｃ）の取り込みの低減が可能となり、ひいては、オートドーピング量を低減することができるからである。
In order to further improve the flatness of the top surface of the
こうして、［０１１］Ａ方向に延びる下地層１２を得ることができる（図２参照）。下地層１２には、（１１−１）Ｂ面及び（１−１１）Ｂ面から構成された斜面（側面）が形成されており、下地層１２の頂面は（１００）面である。また、得られた下地層１２には、下地層１２をｎ型とするために、不純物としてセレン（置換サイトがＶ族原子が占めるサイトである不純物）及びケイ素（置換サイトがＩＩＩ族原子が占めるサイトである不純物）が含まれている。
Thus, the
［工程−１２０］
その後、下地層１２の頂面上に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層されて成る発光部２０を形成し、併せて、下地層１２が形成されていない発光素子製造用基板１０の主面（発光素子製造用基板１０の露出面）の部分に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層された積層構造体２０’を形成する。
[Step-120]
Thereafter, on the top surface of the
具体的には、通常のＭＯＣＶＤ法、即ち、有機金属や水素化合物を原料ガスとするＭＯＣＶＤ法に基づき、下地層１２の頂面上、及び、発光素子製造用基板１０の露出面上に、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２Ａ，２２Ｂをエピタキシャル成長させる。このとき、下地層１２上の化合物半導体層の斜面（側面）は｛１１１｝Ｂ面から構成され、上述したとおり、｛１１１｝Ｂ面は非成長面である。従って、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２Ａ，２２Ｂは、下地層１２の上の領域と、発光素子製造用基板１０の露出面上の領域とでは、分断された状態で形成（積層）される。こうして、図５に示す構造を得ることができる。
Specifically, on the top surface of the
尚、凸部１１の頂面の幅と凸部１１の高さ、下地層１２の頂面の幅と下地層１２の高さを適切に選択し、更には、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２Ａ，２２Ｂの厚さを適切に選択することで、下地層１２の上に、断面が二等辺三角形である発光部２０の積層構造を得ることができる。
In addition, the width of the top surface of the convex portion 11 and the height of the convex portion 11, the width of the top surface of the
［工程−１３０］
その後、積層構造体２０’上に、発光部２０を構成する活性層２３の側面を少なくとも覆う電流ブロック層４０を形成する。具体的には、第２化合物半導体層２２Ｂの形成に連続して、全面に、電流ブロック層位置調整層３０をＭＯＣＶＤ法に基づき形成し、更に、例えば、第４化合物半導体層４４及び第３化合物半導体層４３から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する（図６参照）。電流ブロック層４０は、｛１１１｝Ｂ面上には成長しない。また、電流ブロック層４０の端面が、少なくとも活性層２３の側面を覆うように、電流ブロック層４０を形成する。このような構成、構造は、下地層１２の頂面の幅と下地層１２の高さ、電流ブロック層位置調整層３０の厚さを適切に選択することで達成することができる。第３化合物半導体層４３及び第４化合物半導体層４４の構成、構造の詳細は、後述する。
[Step-130]
Thereafter, the
［工程−１４０］
次いで、全面に、埋込層３１及びコンタクト層（キャップ層）３２を、順次、ＭＯＣＶＤ法に基づき形成する。尚、ＭＯＣＶＤを継続すると、やがて発光素子製造用基板１０の露出面の上方において結晶成長する化合物半導体から成る埋込層３１が、自己成長停止している発光部２０を完全に埋め尽くすようになる。その後、コンタクト層３２上に第２電極５２を真空蒸着法に基づき形成し、一方、発光素子製造用基板１０を裏面側から適切な厚みにラッピングした後、第１電極５１を真空蒸着法に基づき形成する。
[Step-140]
Next, the buried
［工程−１５０］
その後、半導体発光素子を分離することによって、半導体発光素子を得ることができる。半導体発光素子を１つずつ分離してもよいし、多数個（例えば、４個、８個、１６個等）を１群として纏めて、各群を相互に分離してもよい。尚、後述する実施例２〜実施例５の半導体発光素子も、基本的には、以上に説明した方法と同様の方法に基づき作製することができる。
[Step-150]
Thereafter, the semiconductor light emitting device can be obtained by separating the semiconductor light emitting device. The semiconductor light emitting elements may be separated one by one, or a large number (for example, four, eight, sixteen, etc.) may be collected as one group, and each group may be separated from each other. In addition, the semiconductor light emitting elements of Examples 2 to 5 to be described later can also be basically manufactured based on the same method as described above.
実施例１にあっては、発光部２０を形成するために下地層１２を形成する。ところで、下地層１２は、凸部１１上に、凸部１１と別個に設けられている。即ち、凸部１１を覆う下地層１２が形成されており、係る下地層１２は、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る。しかも、この下地層１２の斜面は｛１１１｝Ｂ面であり、下地層１２の頂面は｛１００｝面である。従って、下地層１２の上に発光部２０を形成したとき、発光部２０は下地層１２の頂面上にのみ形成され、下地層１２の斜面上には形成されない。そして、幅の狭い凸部１１の上方に下地層１２を介して所望の幅の活性層２３を形成したとき、たとえ、活性層２３から下地層１２までの距離が短くなったとしても、活性層２３で発生した光が下地層１２で吸収されないように、下地層１２を構成する材料を選択することができる。その結果、発光効率が低下してしまうといった問題の発生を抑制することができる。また、発光部２０の高さ２０は下地層１２の幅によって規定されるが、発光素子製造用基板１０の主面から下地層までの高さとその高さにおける頂面の幅との比であるアスペクト比を、所望のアスペクト比の範囲内に、成長条件（成長時間、成長温度、成長速度等）によって調整し直すことができる。下地層１２までの高さを所望の高さに設計することができる。即ち、活性層２３の側面に電流ブロック層４０の形成を可能にするためには、所望の活性層２３の幅に対応した下地層１２のアスペクト比（例えば、『高さ／幅』の値）には或る範囲が存在するので、その範囲にアスペクト比を収めなければならない。ここで、下地層１２の側面（台形斜面）である｛１１１｝Ｂ面の｛１００｝面に対する角度が常に一定（５４．７度の結晶面）であることも考慮して、選択成長用マスク層１１Ａの開口部（選択成長用マスク層１１Ａの窓）の幅の設計を行えば、凸部１１の頂面の幅とアスペクト比を、凸部１１のエピタキシャル成長条件（成長時間、成長温度、成長速度等）によって同時に制御することが可能となり、その結果、凸部１１上に形成される下地層１２の断面形状を制御することが可能となる。以上の結果として、活性層２３の側面に電流ブロック層４０を形成することができなくなるといった問題の発生も抑制することができる。このように、従来、発光素子製造用基板のエッチング（制御に揺らぎのあるエッチング）によって得られる凹凸基板のアスペクト比は、凸部の幅や高さに関して、発光素子製造用基板内、更には、１つの選択成長用マスク層１１Ａの開口部内でバラツキが生じ、その結果、一部の発光素子製造用基板の領域においては、凸部の頂面上に形成した発光部２０における活性層の側面に電流ブロック層を形成することができないといった問題が生じていた。然るに、実施例１にあっては、所望の活性層２３の幅に対応した所望の下地層１２のアスペクト比を、選択成長用マスク層１１Ａの設計、並びに、凸部１１及び下地層１２のエピタキシャル成長条件（成長時間、成長温度、成長速度等）によって調整し直すことが可能となり、高キャリア濃度の改善だけでなく、発光素子製造用基板内の凹凸構造の面内均一性に関しても大幅な改善が可能となった。更には、実施例１にあっては、ｎ型導電型を有する下地層１２のエピタキシャル成長において使用される原料には、下地層１２をｎ型導電型とするために、不純物として、置換サイトがＩＩＩ族原子が占めるサイトである不純物、及び、置換サイトがＶ族原子が占めるサイトである不純物が添加されているので、下地層１２の導電型を確実にｎ型導電型とすることができる。更には、高集積化のために凸部１１の形成ピッチを小さくしても、活性層２３で発生した光が下地層１２で吸収されないように下地層１２を構成する材料を選択することができるので、発光効率が低下してしまうといった問題の発生を抑制することができるし、発光素子製造用基板１０の主面から下地層１２までの高さとその高さにおける頂面の幅との比であるアスペクト比を、所望のアスペクト比の範囲内に、エピタキシャル成長条件（成長時間、成長温度、成長速度等）によって調整し直すことができるので、活性層２３の側面に電流ブロック層４０を形成することができなくなるといった問題の発生も抑制することができる結果、半導体発光素子の高集積化を達成することができる。
In Example 1, the
即ち、ＳＤＨ型半導体レーザの高集積化を試みた場合、云い換えれば、単位面積当たりのＳＤＨ型半導体レーザの個数を増加させる場合、図３の（Ａ）に示すような従来のＳＤＨ型半導体レーザにおける形成ピッチＰＴ1を、図３の（Ｂ）に示すような形成ピッチＰＴ2に縮小する必要がある。この場合、例えば、図３の（Ｂ）に示すように、活性層から下地層までの距離はＨ1”と短くなってしまうが、活性層から凸部までの距離はＨ1を保持し得るので、発光効率が低下してしまうといった問題の発生を抑制することができる。あるいは又、図３の（Ｃ）に示すように、もともと、最初の凸部のアスペクト比が所望の範囲に達しておらず、不良扱いとなる筈の基板を、下地層のエピタキシャル成長条件（成長時間、成長温度、成長速度等）を適切に制御することで、所望の範囲に収まるようなアスペクト比に調整し直すことができるので、活性層２３の側面に電流ブロック層４０を形成することができなくなるといった問題の発生も抑制することができる。
That is, when an attempt is made to increase the integration of an SDH type semiconductor laser, in other words, when the number of SDH type semiconductor lasers per unit area is increased, a conventional SDH type semiconductor laser as shown in FIG. It is necessary to reduce the formation pitch PT 1 in FIG. 3 to the formation pitch PT 2 as shown in FIG. In this case, for example, as shown in FIG. 3B, the distance from the active layer to the base layer is as short as H 1 ″, but the distance from the active layer to the convex portion can hold H 1. Therefore, it is possible to suppress the occurrence of the problem that the luminous efficiency is reduced, or, as shown in FIG.3 (C), the aspect ratio of the first convex portion originally reaches the desired range. The substrate should be treated as defective and the aspect ratio should be adjusted so that it falls within the desired range by appropriately controlling the epitaxial growth conditions (growth time, growth temperature, growth rate, etc.) of the underlying layer. Therefore, the problem that the
実施例２は、実施例１の変形である。実施例１にあっては下地層１２を１層構成とした。一方、実施例２においては、下地層１２を多層構成（より具体的には、Ｊ＝２であり、４層構成）とする。具体的には、下地層１２は、第２のＩＩＩ−Ｖ族化合物半導体材料から成る第１下地層１２Ａと、第２のＩＩＩ−Ｖ族化合物半導体材料とは異なる第３のＩＩＩ−Ｖ族化合物半導体材料から成る第２下地層１２Ｂとが、順次、積層された構造を有する。ここで、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料は、実施例１と同様のＡｓ含有化合物半導体（具体的には、例えば、ｎ−ＧａＡｓ：Ｓｅ、あるいは、ｎ−Ａｌx1Ｇａ(1-x1)Ａｓ：Ｓｅ［但し、０＜ｘ１≦１］であり、より具体的には、例えば、ｘ１＝０．１、或いは、ｘ１＝０．２、あるいは、ｘ１＝０．３、あるいは、ｘ１＝０．４、あるいは、ｘ１＝０．４７等）であり、第２のＩＩＩ−Ｖ族化合物半導体材料は、実施例１と同様のＡｓ非含有化合物半導体（ｎ−｛Ａｌx1Ｇａ(1-x1)｝x2Ｉｎ(1-x2)Ｐ：Ｓｅ）であり、第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体（具体的には、例えば、ｎ−ＧａＡｓ：Ｓｅ、あるいは、ｎ−Ａｌx1Ｇａ(1-x1)Ａｓ：Ｓｅ［但し、０＜ｘ１≦１］であり、より具体的には、例えば、ｘ１＝０．１、或いは、ｘ１＝０．２、あるいは、ｘ１＝０．３、あるいは、ｘ１＝０．４、あるいは、ｘ１＝０．４７等）である。第２下地層１２Ｂは、Ａｓ含有化合物半導体から成る第３のＩＩＩ−Ｖ族化合物半導体材料にて構成されているので、第２下地層１２Ｂは、第１下地層１２Ａの頂面上に形成されるが、第１下地層１２Ａの斜面上には形成されない。
The second embodiment is a modification of the first embodiment. In Example 1, the
実施例２にあっては、実施例１の［工程−１１０］と同様の工程において、先ず、実施例１の［工程−１１０］における下地層１２のエピタキシャル成長と同様のエピタキシャル成長を実行することで、第１下地層１２Ａを得た後、実施例１の［工程−１００］における凸部１１のエピタキシャル成長と同様のエピタキシャル成長を行うことで、図７の（Ａ）に示す断面構造を得ることができる。そして、この操作を、所望の回数（実施例２にあっては、２回）、繰り返すことで、図７の（Ｂ）に示す断面構造を得ることができる。
In Example 2, in the same process as [Step-110] of Example 1, first, epitaxial growth similar to the epitaxial growth of the
以上の点を除き、実施例２の半導体発光素子及びその製造方法は、実施例１と同様とすることができるので、詳細な説明は省略する。 Except for the above points, the semiconductor light emitting device and the method for manufacturing the semiconductor light emitting device of Example 2 can be the same as those of Example 1, and thus detailed description thereof is omitted.
実施例２において、第１下地層１２Ａは、
（１）｛１００｝面上
において成長し、
（２）｛１１１｝Ｂ面上
においても成長し、更には、第２下地層１２Ｂを下地として成長させた場合、例えば、
（３）｛３１１｝Ｂ面上
においても成長する。一方、第２下地層１２Ｂは、
（４）第１下地層１２Ａの頂面上、及び、第１下地層１２Ａの頂面以外の主面である｛１００｝面上
において成長し、更に、
（５）｛３１１｝Ｂ面上
においても成長するが、
（６）第１下地層１２Ａの斜面における｛１１１｝Ｂ面上
には成長しない。ここで、第１下地層１２Ａ及び第２下地層１２Ｂにおいて、特に、成長条件（成長時間、成長温度、成長速度等）を適切に選択することで、上記（１）〜（３）及び（４）の間で成り立つ各結晶面の成長速度の比率を変化させることが可能である。従って、特に｛１１１｝Ｂ面上における成長を極力抑制する成長条件を採用し、更には、頂面の｛１００｝面の成長速度が、頂面以外の｛１００｝面の成長速度よりも、供給原料密度の差によって自然に早くなる性質を利用することによって、アスペクト比を所望の範囲に調整しながら、下地層の頂面の幅も狭くならないようにすることが可能である。このように、第１下地層１２Ａ及び第２下地層１２Ｂを組み合わせながら、下地層のアスペクト比の改善と、下地層の頂面の幅の確保とを両立させることによって、発光部２０を形成するための基部の設計自由度を一層高くすることができる。後述する実施例７においても同様である。
In Example 2, the
(1) Grows on the {100} plane,
(2) When growing on the {111} B surface and further growing with the
(3) It grows also on the {311} B plane. On the other hand, the
(4) Grows on the top surface of the
(5) Although it grows on the {311} B plane,
(6) It does not grow on the {111} B surface on the slope of the
実施例３も、実施例１の変形である。実施例３において、下地層は、第２のＩＩＩ−Ｖ族化合物半導体材料（組成は実施例１に説明したと同様である）から成る第１下地層１１２Ａ及び第２下地層１１２Ｂが、エピタキシャル成長法に基づき、順次、積層された多層構成（より具体的には、Ｊ＝２であり、４層構成）を有する。ここで、第１下地層１１２Ａの｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層１１２Ａの｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層１１２Ｂの｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層１１２Ｂの｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
具体的には、
（Ｒｔ1-111B／Ｒｔ1-100）＞（Ｒｔ2-111B／Ｒｔ2-100）
である構成とすることができる。尚、このような結晶成長速度の要件は、Ａｓを含有する第２下地層１１２Ｂを用いる場合、もともと｛１１１｝Ｂ面の成長速度が極端に抑制される傾向があるので、第１下地層１１２Ａ及び第２下地層１１２Ｂをエピタキシャル成長法させるときの下地（例えば、発光素子製造用基板１０）の温度を広い範囲で設定することができる。より具体的には、例えば、第１下地層１１２Ａをエピタキシャル成長法させるときの発光素子製造用基板１０の温度を６００゜Ｃ〜９００゜Ｃとし、第２下地層１１２Ｂをエピタキシャル成長法させるときの発光素子製造用基板１０の温度を７００゜Ｃ〜９００゜Ｃとすればよい。
The third embodiment is also a modification of the first embodiment. In Example 3, the
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
In particular,
(Rt 1-111B / Rt 1-100)> (Rt 2-111B / Rt 2-100)
It can be set as the structure which is. The requirement for such a crystal growth rate is that when the second underlayer 112B containing As is used, the growth rate of the {111} B surface tends to be extremely suppressed from the first, so the
実施例３にあっては、実施例１の［工程−１１０］と同様の工程において、第１下地層１１２Ａ及び第２下地層１１２Ｂを、順次、形成し（図８の（Ａ）参照）、更に、第１下地層１１２Ａ及び第２下地層１１２Ｂを、順次、形成する（図８の（Ｂ）参照）。尚、下地層の低温成長と高温成長の順序を逆とし、高温成長、低温成長の順としてもよい。
In Example 3, the
このように、第１下地層１１２Ａと第２下地層１１２Ｂとを用いた場合の｛１１１｝Ｂ面における結晶成長抑制の制御（抑制）が重要である。ここで、Ａｓを含有しない第１下地層と第２下地層とを用いても、
（Ｒｔ1-111B／Ｒｔ1-100）＞（Ｒｔ2-111B／Ｒｔ2-100）
を満足させることが可能である。具体的には、第１下地層の成長温度を低温とし（例えば、７００゜Ｃ以下の成長温度とする）、第２下地層の成長温度を高温とすることで（例えば、７５０゜Ｃ以上の成長温度とする）、低温での成長と高温での成長との間で温度差が大きいほど、｛１１１｝Ｂ面成長抑制能力の差が大きくなり、｛１１１｝Ｂ面の成長があまり抑制されない第１下地層と、｛１１１｝Ｂ面の成長が抑制された第２下地層とが得られる。このようにして、特に図８の（Ｂ）に示すような、第１下地層１１２Ａと第２下地層１１２Ｂとが示す交互成長の形態を、Ａｓを含有しない下地層のみで、成長温度を切り替えるだけで、容易に得ることが可能である。尚、正確には、Ａｓを含有する第２下地層の場合、頂面を除いた領域においては、｛１００｝面の成長の他にも、｛３１１｝Ｂ面等の成長もあるが、図８では、｛１００｝面と｛１１１｝Ｂ面のみを図示している。
Thus, control (suppression) of crystal growth suppression in the {111} B plane when the
(Rt 1-111B / Rt 1-100)> (Rt 2-111B / Rt 2-100)
Can be satisfied. Specifically, the growth temperature of the first underlayer is set to a low temperature (for example, a growth temperature of 700 ° C. or lower) and the growth temperature of the second underlayer is set to a high temperature (for example, 750 ° C. or higher). The temperature difference between the growth at a low temperature and the growth at a high temperature increases as the temperature difference between the growth at a low temperature and the growth at a high temperature increases. A first underlayer and a second underlayer in which the growth of {111} B plane is suppressed are obtained. In this way, the growth temperature is switched by using only the underlayer containing no As in the form of alternating growth shown by the
以上を纏めると、凸部に対して下地層を複数層、形成する場合、下記の場合が考えられる。
［１］Ａｓを含有する下地層
［２］Ａｓを含有しない下地層
［３］｛１１１｝Ｂ面成長を抑制する下地層
［４］｛１１１｝Ｂ面成長を抑制しない下地層
そして、上記［１］〜［４］を適宜組み合わせることが可能であり、これに、更に、頂面の｛１００｝面と、頂面を除いた｛１００｝面との間に発生する成長速度の差が加わることによって、凸部の設計の自由度が大幅に増加し、更に一層の発光素子の高集積化を実現することが可能になる。また、実施例では、ＧａＡｓ基板を用いた場合の格子整合系材料層の一例を主に述べているが、特に、｛１１１｝Ｂ面成長制御や、選択エッチングの重要なポイントとなるＡｓ（ヒ素）とＰ（リン）とを同時に含有する材料系層を下地層の少なくとも一部に用いたり、あるいは、更に、ＧａＡｓ基板とは異なる基板（例えば、一般的に普及しているＩｎＰ基板、ＧａＰ基板等）を用いてもよい。
In summary, when a plurality of base layers are formed with respect to the convex portion, the following cases can be considered.
[1] Base layer containing As [2] Base layer not containing As [3] Base layer suppressing {111} B-plane growth [4] Base layer not suppressing {111} B-plane growth and the above [ 1] to [4] can be appropriately combined, and a difference in growth rate generated between the {100} plane on the top surface and the {100} plane excluding the top surface is further added to this. As a result, the degree of freedom in the design of the convex portions is greatly increased, and it is possible to realize further higher integration of light emitting elements. In the embodiment, an example of a lattice-matching material layer using a GaAs substrate is mainly described. In particular, As (arsenic), which is an important point for {111} B-plane growth control and selective etching, is described. ) And P (phosphorus) at the same time are used as at least a part of the underlayer, or a substrate different from the GaAs substrate (for example, a commonly used InP substrate, GaP substrate) Etc.) may be used.
以上の点を除き、実施例３の半導体発光素子及びその製造方法は、実施例１と同様とすることができるので、詳細な説明は省略する。また、実施例２において説明した構成、構造の半導体発光素子、あるいは又、実施例２において説明した半導体発光素子の製造方法を、実施例３に適用することができる。 Except for the above points, the semiconductor light emitting device of Example 3 and the method for manufacturing the same can be the same as those of Example 1, and thus detailed description thereof is omitted. Further, the semiconductor light emitting device having the structure and structure described in the second embodiment or the method for manufacturing the semiconductor light emitting device described in the second embodiment can be applied to the third embodiment.
実施例４も、実施例１の変形である。実施例４にあっては、実施例１の［工程−１００］と同様の工程において、代替的に、｛１００｝面を主面として有する発光素子製造用基板１０のこの主面上に前記＜１１０＞方向に延びる複数のエッチング用マスク層を形成し、エッチング用マスク層とエッチング用マスク層との間に発光素子製造用基板１０の主面の一部分を露出させ、次いで、露出した発光素子製造用基板１０の主面の部分をエッチングし、以て、発光素子製造用基板１０の一部から成る凸部１１’を得た後、エッチング用マスク層を除去する。
The fourth embodiment is also a modification of the first embodiment. In Example 4, in the same process as [Step-100] of Example 1, instead of the above <on the main surface of the light-emitting
エッチングを、ドライエッチング法であるＲＩＥ法にて実行したときの凸部１１’の断面構造を、図９の（Ａ）に示す。また、エッチングを、ウエットエッチング法にて実行したときの凸部１１’の断面構造を、図９の（Ｂ）に示す。 FIG. 9A shows a cross-sectional structure of the convex portion 11 ′ when the etching is performed by the RIE method which is a dry etching method. FIG. 9B shows a cross-sectional structure of the convex portion 11 ′ when etching is performed by a wet etching method.
以上の点を除き、実施例４の半導体発光素子及びその製造方法は、実施例１と同様とすることができるので、詳細な説明は省略する。また、実施例２において説明した構成、構造の半導体発光素子、あるいは又、実施例２において説明した半導体発光素子の製造方法を、実施例４に適用することができるし、実施例３において説明した構成、構造の半導体発光素子、あるいは又、実施例３において説明した半導体発光素子の製造方法を、実施例４に適用することができる。 Except for the above points, the semiconductor light emitting device of Example 4 and the method for manufacturing the same can be the same as those of Example 1, and thus detailed description thereof is omitted. In addition, the semiconductor light emitting device having the configuration and structure described in the second embodiment, or the method for manufacturing the semiconductor light emitting device described in the second embodiment can be applied to the fourth embodiment and described in the third embodiment. The semiconductor light emitting device having the structure and structure, or the method for manufacturing the semiconductor light emitting device described in the third embodiment can be applied to the fourth embodiment.
実施例５も、実施例１の半導体発光素子及びその製造方法の変形である。実施例１にあっては、第１導電型をｎ型とし、第２導電型をｐ型とした。一方、実施例５にあっては、第１導電型をｐ型とし、第２導電型をｎ型とする。 Example 5 is also a modification of the semiconductor light emitting device and the method of manufacturing the same of Example 1. In Example 1, the first conductivity type was n-type and the second conductivity type was p-type. On the other hand, in Example 5, the first conductivity type is p-type and the second conductivity type is n-type.
実施例５の半導体発光素子の模式的な一部断面図を図１０の（Ａ）に示し、第３化合物半導体層４３及び第４化合物半導体層４４の一部を拡大した模式的な一部断面図を図１０の（Ｂ）に示す。尚、発光素子製造用基板１０、凸部１１及び下地層１２の模式的な一部断面図は、基本的に、図２に示したと同様である。実施例５の半導体発光素子は、一部の化合物半導体層の導電型が実施例１の半導体発光素子と異なる点を除き、実施例１の半導体発光素子と同じ構造を有する。実施例５の半導体発光素子の製造方法を、以下、説明する。
A schematic partial cross-sectional view of the semiconductor light emitting device of Example 5 is shown in FIG. 10A, and a schematic partial cross-section in which a part of the third
［工程−５００］
先ず、実施例１の［工程−１００］と同様にして、｛１００｝面を主面として有する発光素子製造用基板１０のこの主面に＜１１０＞方向に延びる複数の選択成長用マスク層１１Ａを形成し、選択成長用マスク層１１Ａと選択成長用マスク層１１Ａとの間に発光素子製造用基板１０の主面の一部分を露出させる。具体的には、ｐ−ＧａＡｓから成る発光素子製造用基板１０の｛１００｝結晶面、例えば（１００）結晶面から成る主面上に、ＳｉＯ2から成り、所要の幅を有し、［０１１］Ａ方向に延びる選択成長用マスク層１１ＡをＣＶＤ法及びフォトリソグラフィ技術に基づき形成する。次いで、実施例１の［工程−１００］と同様にして、露出した発光素子製造用基板１０の主面の部分の上に、発光素子製造用基板１０のこの＜１１０＞方向に垂直な仮想平面で切断したときの断面形状が台形であって、この台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面であり、第１のＩＩＩ−Ｖ族化合物半導体から成る凸部１１をエピタキシャル成長させ、次いで、選択成長用マスク層１１Ａを除去する。ここで、ｐ型導電型を有する凸部１１のエピタキシャル成長において使用される原料には、凸部１１をｐ型導電型とするために、不純物として、置換サイトがＩＩＩ族原子が占めるサイトである不純物、及び、置換サイトがＶ族原子が占めるサイトである不純物が添加されている。
[Step-500]
First, in the same manner as in [Step-100] of Example 1, a plurality of selective growth mask layers 11A extending in the <110> direction on this main surface of the light emitting
具体的には、例えば、実施例１と同じように、トリメチルアルミニウム（ＴＭＡｌ）あるいはトリエチルアルミニウム（ＴＥＡｌ）をアルミニウム（Ａｌ）源の原料ガスとして用い、トリメチルガリウム（ＴＭＧａ）あるいはトリエチルガリウム（ＴＥＧａ）をガリウム（Ｇａ）源の原料ガスとして用い、ターシャリー・ブチル・アルシン（ＴＢＡｓ）あるいはアルシン（ＡｓＨ3）をヒ素（Ａｓ）源の原料ガスとして用いる。また、ｐ型不純物ドーピング用のガスとして、不純物で置換するサイトがＩＩＩ族サイトである場合、例えば、トリメチル亜鉛（ＴＭＺｎ）、トリエチル亜鉛（ＴＥＺｎ）、ビス・シクロペンタ・ジエニルマグネシウム（Ｃｐ2Ｍｇ）、ビス・エチル・シクロペンタ・ジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）、ビス・イソプロピル・シクロペンタ・ジエニルマグネシウム（ｉ−ＰｒＣｐ2Ｍｇ）、ビス・メチルシクロペンタ・ジエニルマグネシウム（ＭｅＣｐ2Ｍｇ）あるいはトリメチルマンガン（ＴＭＭｎ）等を用いる。更に、ｐ型不純物ドーピング用のガスとして、不純物で置換するサイトがＶ族サイトである場合、四塩化炭素（ＣＣｌ4）、四臭化炭素（ＣＢｒ4）あるいは四ヨウ化炭素（ＣＩ4）等をカーボン（Ｃ）源の原料ガスとして用いればよい。また、その他のカーボン（Ｃ）源として、実施例１の［工程−１１０］において説明したように、Ａｌ源、Ｇａ源あるいはＩｎ源の原料ガス（有機金属ガス）等に含有されるメチル基やエチル基が結晶に積極的に取り込まれる（オートドーピングされる）成長条件を用いてもよい。そして、ＭＯＣＶＤ法に基づき、これらのＩＩＩ族ガス、Ｖ族ガス、不純物ガスを反応室に導入し、６００゜Ｃ〜９００゜Ｃの温度範囲で熱分解反応させて、高温成長させることによって、ＩＩＩ族原料のマイグレーションを促進させ、｛１００｝面の平坦性が高く、結晶品質が高い化合物半導体層をエピタキシャル成長させることができる。そして、これにより、所望の頂面の幅と高さを有する台形状の凸部１１を形成することができる。 Specifically, for example, as in Example 1, trimethylaluminum (TMAl) or triethylaluminum (TEAl) is used as a source gas for an aluminum (Al) source, and trimethylgallium (TMGa) or triethylgallium (TEGa) is used. A source gas of gallium (Ga) source is used, and tertiary butyl arsine (TBAs) or arsine (AsH 3 ) is used as a source gas of arsenic (As) source. In addition, as a p-type impurity doping gas, when a site to be substituted with an impurity is a group III site, for example, trimethylzinc (TMZn), triethylzinc (TEZn), bis-cyclopenta-dienylmagnesium (Cp 2 Mg) Bis-ethyl-cyclopenta-dienylmagnesium (EtCp 2 Mg), Bis-isopropyl-cyclopenta-dienylmagnesium (i-PrCp 2 Mg), Bis-methylcyclopenta-dienylmagnesium (MeCp 2 Mg) or Trimethylmanganese (TMMn) or the like is used. Further, as a gas for doping p-type impurities, when the site to be substituted with impurities is a group V site, carbon tetrachloride (CCl 4 ), carbon tetrabromide (CBr 4 ), carbon tetraiodide (CI 4 ), etc. May be used as a source gas for the carbon (C) source. As other carbon (C) sources, as described in [Step-110] of Example 1, a methyl group contained in a source gas (organometallic gas) of an Al source, a Ga source, or an In source, or the like Growth conditions in which ethyl groups are actively incorporated into crystals (auto-doping) may be used. Then, based on the MOCVD method, these group III gas, group V gas, and impurity gas are introduced into the reaction chamber, subjected to a thermal decomposition reaction in a temperature range of 600 ° C. to 900 ° C., and grown at a high temperature, whereby III It is possible to promote the migration of the group raw material, and to epitaxially grow the compound semiconductor layer having high {100} plane flatness and high crystal quality. And thereby, the trapezoid-shaped convex part 11 which has the width | variety and height of a desired top face can be formed.
こうして、［０１１］Ａ方向に延びる凸部１１を得ることができる。凸部１１は発光素子製造用基板１０の主面上には堆積するが、選択成長用マスク層１１Ａ上には堆積しない。凸部１１の幅方向は、［０−１１］Ｂ方向に平行である。その後、ウエットエッチング法に基づき、ＳｉＯ2から成る選択成長用マスク層１１Ａを除去する。尚、凸部１１には、（１１−１）Ｂ面及び（１−１１）Ｂ面から構成された斜面（側面）が形成されており、凸部１１の頂面は（１００）面である。また、得られた凸部１１には、凸部１１をｐ型とするために、不純物として亜鉛（置換サイトがＩＩＩ族原子が占めるサイトである不純物）及び炭素（置換サイトがＶ族原子が占めるサイトである不純物）が含まれている。
Thus, the convex part 11 extending in the [011] A direction can be obtained. The convex portion 11 is deposited on the main surface of the light emitting
［工程−５１０］
次に、少なくとも凸部１１上に（実施例５にあっては、具体的には全面に）、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層１２をエピタキシャル成長させ、以て、凸部１１上において、発光素子製造用基板１０の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、この台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層１２を得る。
[Step-510]
Next, at least on the convex portion 11 (specifically, in the entire surface in Example 5), a second III-V that is different from the first III-V group compound semiconductor material constituting the convex portion 11 is used. The
具体的には、例えば、実施例１と同じアルミニウム（Ａｌ）源、ガリウム（Ｇａ）源、インジウム（Ｉｎ）源、リン（Ｐ）源の原料ガスを用いる。また、ｐ型不純物ドーピング用のガスとして、不純物で置換するサイトがＩＩＩ族サイトである場合、例えば、トリメチル亜鉛（ＴＭＺｎ）、トリエチル亜鉛（ＴＥＺｎ）、ビス・シクロペンタ・ジエニルマグネシウム（Ｃｐ2Ｍｇ）、ビス・エチル・シクロペンタ・ジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）、ビス・イソプロピル・シクロペンタ・ジエニルマグネシウム（ｉ−ＰｒＣｐ2Ｍｇ）、ビス・メチルシクロペンタ・ジエニルマグネシウム（ＭｅＣｐ2Ｍｇ）あるいはトリメチルマンガン（ＴＭＭｎ）等を用いる。更に、ｐ型不純物ドーピング用のガスとして、不純物で置換するサイトがＶ族サイトである場合、四塩化炭素（ＣＣｌ4）、四臭化炭素（ＣＢｒ4）あるいは四ヨウ化炭素（ＣＩ4）等をカーボン（Ｃ）源の原料ガスとして用いればよい。また、その他のカーボン（Ｃ）源として、実施例１の［工程−１１０］において説明したように、Ａｌ源、Ｇａ源あるいはＩｎ源の原料ガス（有機金属ガス）等に含有されるメチル基やエチル基が結晶に積極的に取り込まれる（オートドーピングされる）成長条件を用いてもよい。そして、ＭＯＣＶＤ法に基づき、これらのＩＩＩ族ガス、Ｖ族ガス、不純物ガスを反応室に導入し、６００゜Ｃ〜９００゜Ｃの温度範囲で熱分解反応させて、高温成長させることによって、ＩＩＩ族原料のマイグレーションを促進させ、｛１００｝面の平坦性が高く、結晶品質が高い化合物半導体層から成る下地層１２をエピタキシャル成長させることができる。
Specifically, for example, the same source gas of aluminum (Al) source, gallium (Ga) source, indium (In) source, and phosphorus (P) source as in Example 1 is used. In addition, as a p-type impurity doping gas, when a site to be substituted with an impurity is a group III site, for example, trimethylzinc (TMZn), triethylzinc (TEZn), bis-cyclopenta-dienylmagnesium (Cp 2 Mg) Bis-ethyl-cyclopenta-dienylmagnesium (EtCp 2 Mg), Bis-isopropyl-cyclopenta-dienylmagnesium (i-PrCp 2 Mg), Bis-methylcyclopenta-dienylmagnesium (MeCp 2 Mg) or Trimethylmanganese (TMMn) or the like is used. Further, as a gas for doping p-type impurities, when the site to be substituted with impurities is a group V site, carbon tetrachloride (CCl 4 ), carbon tetrabromide (CBr 4 ), carbon tetraiodide (CI 4 ), etc. May be used as a source gas for the carbon (C) source. As other carbon (C) sources, as described in [Step-110] of Example 1, a methyl group contained in a source gas (organometallic gas) of an Al source, a Ga source, or an In source, or the like Growth conditions in which ethyl groups are actively incorporated into crystals (auto-doping) may be used. Then, based on the MOCVD method, these group III gas, group V gas, and impurity gas are introduced into the reaction chamber, subjected to a thermal decomposition reaction in a temperature range of 600 ° C. to 900 ° C., and grown at a high temperature, whereby III It is possible to promote the migration of the group material, and to epitaxially grow the
尚、下地層１２の頂面の平坦性を一層改善するためには、反応室に導入する供給ガスの流速を高く調整したり、（Ｖ族ガス）／（ＩＩＩ族ガス）のモル供給比を小さく調整して、ＩＩＩ族原料のマイグレーションを促進させた成長条件とすればよい。更には、下地層１２のｐ型不純物の濃度を高くするためには、ドーパントの絶対量を増やすことは云うまでもないが、その他、メチル基（ＣＨ3−）やエチル基（Ｃ2Ｈ5−）に起因するカーボン（Ｃ）と、不純物の置換サイトとが競合しないカーボン（Ｃ）以外のｐ型不純物を一緒に用いることが有効である。具体的には、カーボン（Ｃ）が置換するサイトはＶ族サイトであることから、Ｖ族サイトと競合しないサイトはＩＩＩ族サイトである。従って、ＩＩ族の不純物原料ガスをカーボン（Ｃ）含有ガスと一緒に用いればよい。また、オートドーピングにおいてカーボン（Ｃ）自身の絶対量を増やすためには、発光層で発生した光を下地層１２が吸収しない範囲で、例えば、下地層１２のＡｌ混晶比（ＴＭＡｌのガス供給量）を増やしてカーボン（Ｃ）の取り込みを増大させてもよい。これは、下地層１２の成長時、例えば、ＴＭＡｌは２量体を形成しているため、Ａｌと共にメチル基（ＣＨ3−）やエチル基（Ｃ2Ｈ5−）も結晶に取り込まれ易く、下地層１２のＡｌ混晶比を上げることによって、カーボン（Ｃ）の取り込みの増大が可能となり、ひいては、オートドーピング量を増大することができ、これによって結晶のＶ族サイトで置換されるカーボン（Ｃ）の量が増え、ひいては、ホール濃度を増やすことが可能となる。
In order to further improve the flatness of the top surface of the
こうして、導電型を除き、図２に示したと同様に、［０１１］Ａ方向に延びる下地層１２を得ることができる。下地層１２には、（１１−１）Ｂ面及び（１−１１）Ｂ面から構成された斜面（側面）が形成されており、下地層１２の頂面は（１００）面である。また、得られた下地層１２には、下地層１２をｐ型とするために、不純物として亜鉛（置換サイトがＩＩＩ族原子が占めるサイトである不純物）及び炭素（置換サイトがＶ族原子が占めるサイトである不純物）が含まれている。
Thus, the
［工程−５２０］
その後、実施例１の［工程−１２０］〜［工程−１５０］と同様の工程を実行することで、実施例５の半導体発光素子を得ることができる。
[Step-520]
Then, the semiconductor light emitting element of Example 5 can be obtained by performing the same processes as [Step-120] to [Step-150] of Example 1.
尚、実施例２、実施例３、実施例４において説明した構成、構造の半導体発光素子、あるいは又、実施例２、実施例３、実施例４において説明した半導体発光素子の製造方法を、実施例５に適用することができる。 The semiconductor light-emitting device having the structure and structure described in Example 2, Example 3, and Example 4 or the method of manufacturing the semiconductor light-emitting device described in Example 2, Example 3, and Example 4 was implemented. It can be applied to Example 5.
実施例６は、本発明の第２の態様に係る半導体発光素子及びその製造方法に関する。実施例１の半導体発光素子の模式的な一部断面図を図１１に示すが、実施例６の半導体発光素子は、
（Ａ）支持基板６０、
（Ｂ）支持基板６０上に、第２電極１５２を介して配置されたコンタクト層３２、
（Ｃ）コンタクト層３２上に配置され、第２導電型（実施例６にあっては、ｐ型）を有する第２化合物半導体層２２、活性層２３、及び、第１導電型（実施例６にあっては、ｎ型）を有する第１化合物半導体層２１が順次積層されて成る発光部２０、
（Ｄ）コンタクト層３２上に配置され、発光部２０を構成する活性層２３の側面を少なくとも覆う電流ブロック層４０、並びに、この電流ブロック層４０上に配置され、発光部２０の側面を覆い、第２導電型を有する第２化合物半導体層２２、活性層２３、及び、第１導電型を有する第１化合物半導体層２１が順次積層されて成る積層構造体２０’、並びに、
（Ｅ）第１化合物半導体層２１と電気的に接続された第１電極１５１、
を具備している。
Example 6 relates to a semiconductor light emitting device and a method for manufacturing the same according to the second aspect of the present invention. FIG. 11 shows a schematic partial cross-sectional view of the semiconductor light emitting device of Example 1, and the semiconductor light emitting device of Example 6 is
(A)
(B) a
(C) The second
(D) a
(E) a
It has.
そして、発光部２０は、発光部２０を構成する化合物半導体層の＜１１０＞方向（具体的には、例えば、［０１１］方向）と平行に延びており、この＜１１０＞方向に垂直な仮想平面で発光部２０を切断したときの発光部２０の断面形状は逆二等辺三角形であり、この逆二等辺三角形の２つの斜辺に相当する発光部２０の斜面は｛１１１｝Ｂ面（具体的には、（１１−１）Ｂ面及び（１−１１）Ｂ面）であり、この逆二等辺三角形の底辺に相当する発光部２０の頂面は｛１００｝面（具体的には（１００）面）であり、この逆二等辺三角形の底辺に相当する発光部２０の頂面（より具体的には、発光部２０を構成する第１の化合物半導体層２１の頂面）から支持基板６０までの距離をＤ1、積層構造体２０’の頂面（より具体的には、積層構造体２０’を構成する第１の化合物半導体層２１の頂面）支持基板までの距離をＤ2としたとき、Ｄ1＜Ｄ2である。
The
また、実施例６の半導体発光素子にあっては、少なくとも積層構造体２０’の頂面は、具体的には、積層構造体２０’の頂面から発光部２０の頂面に亙り、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料とは異なるＩＩＩ−Ｖ族化合物半導体材料から成る下地層１２で覆われており、第１電極１５１は下地層１２上に配置されている。そして、この場合、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、下地層１２を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体である。より具体的には、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料はＧａＡｓ系化合物半導体であり、下地層１２を構成するＩＩＩ−Ｖ族化合物半導体材料はＩｎＰ系化合物半導体（より具体的にはＡｌＧａＩｎＰ）である。
Further, in the semiconductor light emitting device of Example 6, at least the top surface of the
あるいは又、後述する第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体である。より具体的には、第１のＩＩＩ−Ｖ族化合物半導体材料はＧａＡｓ系化合物半導体であり、第２のＩＩＩ−Ｖ族化合物半導体材料はＩｎＰ系化合物半導体（より具体的には、ＡｌＧａＩｎＰ、又は、ＡｌＩｎＰ）であり、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料はＧａＡｓ系化合物半導体である。
Alternatively, the first group III-V compound semiconductor material described later is an As-containing compound semiconductor, and the second group III-V compound semiconductor material is an As-free compound semiconductor, and constitutes the
具体的には、実施例６にあっては、支持基板６０は、表面に金（Ａｕ）から成る金属層６１が設けられた半導体基板から構成されており、第１電極１５１は、Ｔｉ／ＴｉＷ／Ｐｔ／Ａｕ、から構成されており、第２電極１５２は、Ａｕ／Ｎｉ／ＡｕＧｅ又はＡｕ／ＡｕＺｎから構成されている。実施例６の半導体発光素子を構成するその他の構成要素は、実施例１と同様とすることができるので、詳細な説明は省略する。
Specifically, in Example 6, the
実施例６の半導体発光素子の製造方法を、以下、説明する。 A method for manufacturing the semiconductor light emitting device of Example 6 will be described below.
［工程−６００］
先ず、｛１００｝面を主面として有する発光素子製造用基板１０のこの主面に＜１１０＞方向に延びる凸部１１を形成する。具体的には、実施例１の［工程−１００］と同様にして、凸部のエピタキシャル成長法を実行すればよい。
[Step-600]
First, the convex portion 11 extending in the <110> direction is formed on this main surface of the light emitting
［工程−６１０］
次いで、少なくとも凸部１１上に、凸部１１を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層１２をエピタキシャル成長させ、以て、凸部１１上において、発光素子製造用基板１０の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、この台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層１２を得る。具体的には、実施例１の［工程−１１０］と同様の工程を実行すればよい。
[Step-610]
Next, an
［工程−６２０］
その後、下地層１２の頂面上に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層されて成る発光部２０を形成し、併せて、凸部１１が形成されていない発光素子製造用基板１０の主面の部分に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層されて成る積層構造体２０’を形成する。具体的には、実施例１の［工程−１２０］と同様の工程を実行すればよい。
[Step-620]
Thereafter, on the top surface of the
［工程−６３０］
その後、この積層構造体２０’上に、発光部２０を構成する活性層２３の側面を少なくとも覆う電流ブロック層を形成する。具体的には、実施例１の［工程−１３０］と同様の工程を実行すればよい。
[Step-630]
Thereafter, a current blocking layer covering at least the side surface of the
［工程−６４０］
次に、全面にコンタクト層３２を形成する。具体的には、全面に、埋込層３１及びコンタクト層（キャップ層）３２を、順次、ＭＯＣＶＤ法に基づき形成する。尚、ＭＯＣＶＤを継続すると、やがて発光素子製造用基板１０の露出面の上方において結晶成長する化合物半導体から成る埋込層３１が、自己成長停止している発光部２０を完全に埋め尽くすようになる。その後、コンタクト層３２に平坦化処理を施す。そして、平坦化されたコンタクト層３２上に第２電極１５２を真空蒸着法に基づき形成する。こうして、図１２に示す構造を得ることができる。尚、第２電極１５２を、所望に応じてパターニングしてもよい。
[Step-640]
Next, the
［工程−６５０］
次に、第２電極１５２を介して発光素子製造用基板１０を支持基板６０に貼り合わせる。具体的には、支持基板６０の表面に設けられた金属層６１と第２電極１５２とを密着させる。そして、金属層６１と第２電極１５２とを金属−金属接合法に基づき接合する。より具体的には、１気圧乃至１０気圧程度の圧力を金属層６１と第２電極１５２との間に加えて熱圧着する方法によって、均一な貼り合わせを行うことができる。尚、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｓｎ、Ａｇ等を含んだ接着用部材を貼り合わせ面の間に介在させてもよい。
[Step-650]
Next, the light emitting
［工程−６６０］
その後、凸部１１を含む発光素子製造用基板１０を除去する。具体的には、アンモニア溶液＋過酸化水素水、硫酸溶液＋過酸化水素水、塩酸溶液＋過酸化水素水、リン酸溶液＋過酸化水素水等を用い、各溶液の混合比を変えることによって、凸部に含まれるＡｌの含有量、Ｉｎの含有量、Ｇａの含有量、Ａｓの含有量、Ｐの含有量に応じた酸化還元反応を調整することで、凸部１１を含む発光素子製造用基板１０をエッチングすることができる。ここで、係る条件によっては、下地層１２はエッチングされない。即ち、下地層１２は、所謂エッチングストップ層として機能する。
[Step-660]
Thereafter, the light emitting
［工程−６７０］
次いで、第１化合物半導体層２１と電気的に接続された第１電極１５１を形成する。具体的には、下地層１２の適切な部位に第１電極１５１を真空蒸着法に基づき形成する。こうして、図１１に示した構造を有する実施例６の半導体発光素子を得ることができる。尚、半導体発光素子を１つずつ分離してもよいし、多数個（例えば、４個、８個、１６個等）を１群として纏めて、各群を相互に分離してもよい。
[Step-670]
Next, the
図１１においては、逆台形状の凹部の底面、逆台形状の凹部の側面（斜面）及び積層構造体２０’の頂面を下地層１２が覆っており、第１電極１５１は、係る下地層１２上に形成されている形態を示したが、第１電極１５１の形成形態は、これに限定するものではない。例えば、下地層１２の一部が除去され、積層構造体２０’あるいは発光部２０の一部が露出した状態とされ、係る露出した部分の上に第１電極１５１が形成されている形態とすることができる。特に、凸部１１を含む発光素子製造用基板１０を除去することによって露出した面を光取り出し面とする発光素子においては、第１電極１５１の位置や第１電極１５１を構成する材料が光取り出しの妨げとならないよう、逆台形状の凹部における第１電極の形成を出来る限り避け、あるいは又、第１電極を透明導電材料から構成することで、第１電極での光の吸収を出来る限り減らすことが好ましい。
In FIG. 11, the
実施例６にあっては、実施例１において説明した効果を達成することができるだけでなく、そもそも、発光素子製造用基板１０や凸部１１が除去されるので、活性層２３で発生した光が、発光素子製造用基板１０や凸部１１で吸収されることがない。その結果、発光効率が低下してしまうといった問題の発生を防止することができるし、半導体発光素子の高集積化を確実に達成することができる。更には、発光素子製造用基板１０や凸部１１を除去するので、半導体発光素子の直列抵抗値を低減することができる。
In Example 6, not only the effects described in Example 1 can be achieved, but also the light emitting
尚、実施例６において説明した種々の化合物半導体層の導電型を、実施例５において説明したと同様に、逆にすることができる。即ち、実施例６にあっても、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。 Note that the conductivity types of the various compound semiconductor layers described in Example 6 can be reversed in the same manner as described in Example 5. That is, even in Example 6, the first conductivity type may be p-type and the second conductivity type may be n-type.
実施例７は、実施例６の変形である。実施例６にあっては、下地層１２を１層構成とした。一方、実施例７においては、実施例２と同様に、下地層を多層構成（より具体的には、２層構成）とする。具体的には、下地層は、第２のＩＩＩ−Ｖ族化合物半導体材料から成る第１下地層１２Ａと、第２のＩＩＩ−Ｖ族化合物半導体材料とは異なる第３のＩＩＩ−Ｖ族化合物半導体材料から成る第２下地層１２Ｂとが、順次、積層された構造を有する。尚、第１のＩＩＩ−Ｖ族化合物半導体材料、第２のＩＩＩ−Ｖ族化合物半導体材料及び第３のＩＩＩ−Ｖ族化合物半導体材料は、実施例２において説明したと同様とすることができる。ここで、第２下地層１２Ｂは、Ａｓ含有化合物半導体から成る第３のＩＩＩ−Ｖ族化合物半導体材料にて構成されているので、第２下地層１２Ｂは、第１下地層１２Ａの頂面上に形成されるが、第１下地層１２Ａの斜面上には形成されない。
The seventh embodiment is a modification of the sixth embodiment. In Example 6, the
実施例７にあっては、実施例６の［工程−６１０］と同様の工程において、先ず、実施例６の［工程−６１０］における下地層１２のエピタキシャル成長と同様のエピタキシャル成長を実行することで、第１下地層１２Ａを得た後、実施例６の［工程−１００］における凸部１１のエピタキシャル成長と同様のエピタキシャル成長を行うことで、図７の（Ａ）に示した断面構造と同様の断面構造を得ることができる。
In Example 7, in the same process as [Step-610] of Example 6, first, epitaxial growth similar to the epitaxial growth of the
以上の点を除き、実施例７の半導体発光素子及びその製造方法は、実施例６と同様とすることができるので詳細な説明は省略する。 Except for the above points, the semiconductor light emitting device of Example 7 and the manufacturing method thereof can be the same as those of Example 6, and thus detailed description thereof is omitted.
実施例７にあっては、第２下地層１２Ｂは、第１下地層１２の頂面上に形成されるが、第１下地層１２Ａの斜面上には形成されないので、下地層全体としては、下地層の頂面の幅に対して、下地層の高さを高くすることができる。即ち、下地層の傾斜角を、｛１１１｝Ｂ面の傾斜角（α）よりも大きくすることができる。従って、発光部２０を形成するための基部の設計自由度を一層高くすることができる。
In Example 7, the
尚、実施例７において、実施例６の［工程−６６０］に引き続き、下地層１２を構成する第２下地層１２Ａをエッチングによって除去してもよい。この場合には、発光部２０を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、下地層１２（より具体的には、第２下地層１２Ｂ）を構成するＩＩＩ−Ｖ族化合物半導体材料も、Ａｓ含有化合物半導体である。そして、実施例６の［工程−６７０］と同様の工程にあっては、第２下地層１２Ｂの適切な部位に第１電極１５１を真空蒸着法に基づき形成する。こうして、図１１に示した構造を有する実施例６の半導体発光素子を得ることができるが、このような下地層の構造を有する半導体発光素子にあっては、下地層と第１電極との間で一層良好なオーミック特性を得ることができるので、第１化合物半導体層２１と第１電極１５１との間の導通を一層確実なものとすることができる。
In Example 7, subsequent to [Step-660] in Example 6, the
実施例８も、実施例６の変形である。実施例８においては、実施例３と同様に、下地層１２は、第２のＩＩＩ−Ｖ族化合物半導体材料（組成は、実施例６に説明したと同様である）から成る第１下地層１１２Ａ及び第２下地層１１２Ｂが、エピタキシャル成長法に基づき、順次、積層された多層構成（より具体的には、Ｊ＝２であり、４層構成）を有する。ここで、第１下地層１１２Ａの｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層１１２Ａの｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層１１２Ｂの｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層１１２Ｂの｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
である構成とすることができる。尚、このような結晶成長速度の要件は、第１下地層１１２Ａ及び第２下地層１１２Ｂをエピタキシャル成長法させるときの下地（例えば、発光素子製造用基板１０）の温度設定を最適化することで達成することができる。具体的には、例えば、第１下地層１１２Ａをエピタキシャル成長法させるときの発光素子製造用基板１０の温度、第２下地層１１２Ｂをエピタキシャル成長法させるときの発光素子製造用基板１０の温度は、実施例３にて説明したと同様とすればよい。
The eighth embodiment is also a modification of the sixth embodiment. In Example 8, as in Example 3, the
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
It can be set as the structure which is. Note that such a requirement for the crystal growth rate is achieved by optimizing the temperature setting of the base (for example, the light emitting element manufacturing substrate 10) when the
以上の点を除き、実施例８の半導体発光素子及びその製造方法は、実施例６と同様とすることができるので詳細な説明は省略する。また、実施例７において説明した構成、構造の半導体発光素子、あるいは又、実施例７において説明した半導体発光素子の製造方法を、実施例８に適用することができる。 Except for the above points, the semiconductor light emitting device of Example 8 and the method for manufacturing the same can be the same as those of Example 6; In addition, the semiconductor light emitting device having the configuration and structure described in the seventh embodiment or the method for manufacturing the semiconductor light emitting device described in the seventh embodiment can be applied to the eighth embodiment.
実施例９も、実施例６の変形である。実施例９にあっては、実施例４と同様に、実施例６の［工程−１００］と同様の工程において、代替的に、｛１００｝面を主面として有する発光素子製造用基板１０の該主面上に前記＜１１０＞方向に延びる複数のエッチング用マスク層を形成し、エッチング用マスク層とエッチング用マスク層との間に発光素子製造用基板１０の主面の一部分を露出させ、次いで、露出した発光素子製造用基板１０の主面の部分をエッチングし、以て、発光素子製造用基板１０の一部から成る凸部１１’を得た後、エッチング用マスク層を除去する。
The ninth embodiment is also a modification of the sixth embodiment. In Example 9, similarly to Example 4, in the same process as [Step-100] of Example 6, instead of the light emitting
以上の点を除き、実施例９の半導体発光素子及びその製造方法は、実施例６と同様とすることができるので詳細な説明は省略する。また、実施例７において説明した構成、構造の半導体発光素子、あるいは又、実施例７において説明した半導体発光素子の製造方法を、実施例９に適用することができるし、実施例８において説明した構成、構造の半導体発光素子、あるいは又、実施例８において説明した半導体発光素子の製造方法を、実施例９に適用することができる。 Except for the above points, the semiconductor light emitting device of Example 9 and the method for manufacturing the same can be the same as those of Example 6, and a detailed description thereof will be omitted. In addition, the semiconductor light emitting device having the configuration and structure described in Example 7 or the method for manufacturing the semiconductor light emitting device described in Example 7 can be applied to Example 9 and described in Example 8. The semiconductor light emitting device having the structure and structure, or the method for manufacturing the semiconductor light emitting device described in the eighth embodiment can be applied to the ninth embodiment.
発光素子製造用基板１０の露出面の上方における結晶成長によって得られる電流ブロック層４０は、発光部２０の側面から延びる｛３１１｝Ｂ結晶面領域、発光素子製造用基板１０の主面に沿って延びる｛１００｝結晶面領域、及び、｛３１１｝Ｂ結晶面領域と｛１００｝結晶面領域との間に位置する｛ｈ１１｝Ｂ結晶面領域（但し、ｈは４以上の整数であり、便宜上、高次の結晶面領域と呼ぶ場合がある）から構成されている（図１の（Ｂ）参照）。
The
そして、特に、｛ｈ１１｝Ｂ結晶面領域、あるいは、係る領域の近傍において、電流ブロック層４０を構成するｎ型化合物半導体層とｐ型化合物半導体層との間での不純物相互拡散によって、電流ブロック層４０が消滅し、あるいは又、電流ブロック層４０が薄くなり、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題が生じる場合がある。上述した特許第２９９０８３７号においては、このような問題を解決するために、基板としてｐ型基板を使用し、更には、電流ブロック層４０をｐ型化合物半導体層から構成する。ところで、｛３１１｝Ｂ結晶面領域はｎ型化し易く、高次の結晶面領域においてはｐ型化し易い。従って、｛３１１｝Ｂ結晶面領域は結果的に本来のｐ型エピタキシャル成長膜厚より厚さが減少して膜薄部となり、他方、高次の結晶面領域は結果的にｐ型化によって厚さが増加して膜厚部となる。その結果、電流ブロック層４０の高次の結晶面領域の厚さが大となるため、この部分におけるリーク電流を確実に回避することができる。このように、特許第２９９０８３７号に開示された技術は、上述した問題の解決のために非常に有効な技術であるが、ｎ型基板の使用に対する強い要望がある。また、ｐ型基板を使用した場合にあっても、電流ブロック層におけるリーク電流の一層の低減を図ることが望ましい。以上に説明した問題を、以下の説明のために、第２の問題と呼ぶ。
In particular, in the {h11} B crystal plane region or in the vicinity of the region, the current block is caused by the impurity interdiffusion between the n-type compound semiconductor layer and the p-type compound semiconductor layer constituting the
実施例１０、あるいは、後述する実施例１１〜実施例１４における半導体発光素子によって、このような第２の問題を解決することができる。 Such a second problem can be solved by the semiconductor light emitting device in Example 10 or Examples 11 to 14 described later.
半導体発光素子の概念図を図２２の（Ａ）に示す実施例１０の半導体発光素子にあっては、電流ブロック層４０は、第１導電型（ｎ型）を有する第３化合物半導体層４３、及び、第２導電型（ｐ型）を有し、第３化合物半導体層４３に接した第４化合物半導体層４４から構成されている。具体的には、図１の（Ａ）及び（Ｂ）に示したように、第４化合物半導体層４４の上に第３化合物半導体層４３が形成されている。第４化合物半導体層４４（ｐ型）とその上の第３化合物半導体層４３（ｎ型）とのｐｎ接合界面は、｛３１１｝Ｂ結晶面に沿って延びており、その端部が発光部２０（特に、活性層２３の側面）で接することで、新たな接合界面が２つ形成される。即ち、第２化合物半導体層２２Ａ，２２Ｂ／第３化合物半導体層４３のｐｎ接合界面、第３化合物半導体層４３／第４化合物半導体層４４のｎｐ接合界面、第４化合物半導体層４４／第１化合物半導体層２１のｐｎ接合界面といった、ｐｎｐｎ接合構造から構成された電流経路が形成され、電流ブロック構造として望ましい設計である。
In the semiconductor light emitting device of Example 10 whose conceptual diagram of the semiconductor light emitting device is shown in FIG. 22A, the
一方、このような積層構造とは逆に、第３化合物半導体層４３（ｎ型）と第４化合物半導体層４４（ｐ型）との位置関係を逆にして形成してもよい。この場合には、第４化合物半導体層４４（ｐ型）とその下の第３化合物半導体層４３（ｎ型）とのｐｎ接合界面は、｛３１１｝Ｂ結晶面に沿って延びており、その端部が発光部２０（特に、活性層２３の側面）で接することで、新たな接合界面が２つ形成される。即ち、第２化合物半導体層２２Ａ，２２Ｂ／第４化合物半導体層４４のｐｐ接合界面、第４化合物半導体層４４／第３化合物半導体層４３のｐｎ接合界面、第３化合物半導体層４３／第１化合物半導体層２１のｎｎ接合界面である。このように、第２化合物半導体層２２Ａ，２２Ｂ／第４化合物半導体層４４／第３化合物半導体層４３／第１化合物半導体層２１によって、ｐｐｎｎ接合構造となってしまうが、電流ブロック層４０と発光部２０との接合面積（特に、ｎｎ接合面積）を減らすことにより、接触面における抵抗を増大させ、電流ブロック構造として望ましい設計にすることが可能となる。
On the other hand, contrary to such a stacked structure, the positional relationship between the third compound semiconductor layer 43 (n-type) and the fourth compound semiconductor layer 44 (p-type) may be reversed. In this case, the pn junction interface between the fourth compound semiconductor layer 44 (p-type) and the third compound semiconductor layer 43 (n-type) therebelow extends along the {311} B crystal plane, Two new bonding interfaces are formed when the end portion is in contact with the light emitting unit 20 (particularly, the side surface of the active layer 23). That is, the pp junction interface of the second compound semiconductor layers 22A, 22B / fourth
ここで、実施例１０の半導体発光素子の模式的な一部断面図は、図１の（Ａ）及び（Ｂ）に示したと同様である。尚、図２２〜図３３のそれぞれの（Ａ）及び（Ｂ）においては、「化合物半導体層」を単に「層」と表現した。即ち、例えば、第１層とは、第１化合物半導体層を意味する。また、図２６〜図３３のそれぞれの（Ａ）は、半導体発光素子のフレアストライプ中央部における概念図であり、図２６〜図３３のそれぞれの（Ｂ）は、半導体発光素子のフレアストライプ両端部における概念図である。 Here, the schematic partial cross-sectional view of the semiconductor light emitting device of Example 10 is the same as shown in FIGS. In each of FIGS. 22 to 33 (A) and (B), the “compound semiconductor layer” is simply expressed as “layer”. That is, for example, the first layer means a first compound semiconductor layer. Each of FIGS. 26 to 33 is a conceptual diagram in the central part of the flare stripe of the semiconductor light emitting element, and each of FIGS. 26 to 33 is an end part of the flare stripe of the semiconductor light emitting element. FIG.
そして、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイトが、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトと競合しない不純物から成る。また、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物は、第３化合物半導体層４３における不純物の置換サイトが、第３化合物半導体層４３と接する第４化合物半導体層４４を第２導電型（ｐ型）とするための第４化合物半導体層４４における不純物の置換サイトと競合する不純物から成る。後述する実施例１５にあっても、同様とすることができる。
The impurity for making the first
具体的には、実施例１０の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、第３化合物半導体層４３及び第４化合物半導体層４４は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。
Specifically, in the semiconductor light emitting device of Example 10,
The first
The impurity substitution site in the first
The substitution sites of impurities in the second
The impurity substitution sites in the third
あるいは又、別の表現で表せば、実施例１０の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、第３化合物半導体層４３及び第４化合物半導体層４４は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１を第１導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、
第３化合物半導体層４３を第１導電型であるｎ型とするための不純物は、第ＩＶ族不純物である。
Alternatively, in another expression, in the semiconductor light emitting device of Example 10,
The first
The impurity for making the first
The impurity for making the third
あるいは又、実施例１０の半導体発光素子は、更に別の表現で表せば、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物とは異なる。
Alternatively, the semiconductor light emitting device of Example 10 can be expressed by another expression. Impurities for setting the first
具体的には、実施例１０の半導体発光素子にあっては、各層は、以下の表１Ａあるいは表１Ｂに示す構成を有するが、第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂ、更には、電流ブロック層４０を構成する化合物半導体は、活性層２３を構成する化合物半導体と比較して、バンドギャップが大、即ち、屈折率が低い化合物半導体から成る。ここで、表１Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表１Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。表１Ａ、表１Ｂ、あるいは、後述する表２Ａ、表２Ｂ、表３Ａ、表３Ｂ、表４Ａ、表４Ｂ、表５Ａ〜表５Ｄ、表６Ａ、表６Ｂ、あるいは、後述する表７Ａ、表７Ｂ、表８Ａ、表８Ｂ、表９Ａ、表９Ｂ、表１０Ａ〜表１０Ｄに示す積層構造にあっては、上段に記した層ほど、上層（第２電極に近い層）を占めている。
Specifically, in the semiconductor light emitting device of Example 10, each layer has the configuration shown in Table 1A or Table 1B below, but the first
以下の表に示す構造を有する活性層を、表１Ａ、表１Ｂ、表３Ａ、表３ＢＡ、表５Ａ、表５Ｃ、表６Ａ、表６Ｂ、表８Ａ、表８ＢＡ、表１０Ａ、表１０Ｃにおいては、［活性層−Ａ］と表現する。この積層構造にあっては、上段に記した層ほど、上層（第２電極に近い層）を占めている。 In Table 1A, Table 1B, Table 3A, Table 3BA, Table 5A, Table 5C, Table 6A, Table 6B, Table 8A, Table 8BA, Table 10A, Table 10C, the active layer having the structure shown in the following table: Expressed as [active layer-A]. In this stacked structure, the upper layer occupies the upper layer (the layer closer to the second electrode).
［活性層−Ａ］
閉じ込め層 ・・・ｐ−Ａｌ0.3Ｇａ0.7Ａｓ：Ｚｎ
閉じ込め層 ・・・ｉ−Ａｌ0.3Ｇａ0.7Ａｓ
多重量子井戸構造・・・ｉ−Ａｌ0.1Ｇａ0.9Ａｓ（井戸層）
ｉ−Ａｌ0.3Ｇａ0.7Ａｓ（障壁層）及び
ｉ−Ａｌ0.1Ｇａ0.9Ａｓ（井戸層）
閉じ込め層 ・・・ｉ−Ａｌ0.3Ｇａ0.7Ａｓ
閉じ込め層 ・・・ｎ−Ａｌ0.3Ｇａ0.7Ａｓ：Ｓｅ
[Active layer-A]
Confinement layer ・ ・ ・ p-Al 0.3 Ga 0.7 As: Zn
Confinement layer ... i-Al 0.3 Ga 0.7 As
Multiple quantum well structure: i-Al 0.1 Ga 0.9 As (well layer)
i-Al 0.3 Ga 0.7 As (barrier layer) and
i-Al 0.1 Ga 0.9 As (well layer)
Confinement layer ... i-Al 0.3 Ga 0.7 As
Confinement layer: n-Al 0.3 Ga 0.7 As: Se
また、以下の表に示す構造を有する活性層を、表２Ａ、表２Ｂ、表４Ａ、表４Ｂ、表５Ｂ、表５Ｄ、表７Ａ、表７Ｂ、表９Ａ、表９Ｂ、表１０Ｂ、表１０Ｄにおいては、［活性層−Ｂ］と表現する。この積層構造にあっては、上段に記した層ほど、上層（第２電極に近い層）を占めている。 In addition, the active layers having the structures shown in the following tables are shown in Table 2A, Table 2B, Table 4A, Table 4B, Table 5B, Table 5D, Table 7A, Table 7B, Table 9A, Table 9B, Table 10B, and Table 10D. Is expressed as [active layer-B]. In this stacked structure, the upper layer occupies the upper layer (the layer closer to the second electrode).
［活性層−Ｂ］
閉じ込め層 ・・・ｎ−Ａｌ0.3Ｇａ0.7Ａｓ：Ｓｅ
閉じ込め層 ・・・ｉ−Ａｌ0.3Ｇａ0.7Ａｓ
多重量子井戸構造・・・ｉ−Ａｌ0.1Ｇａ0.9Ａｓ（井戸層）
ｉ−Ａｌ0.3Ｇａ0.7Ａｓ（障壁層）及び
ｉ−Ａｌ0.1Ｇａ0.9Ａｓ（井戸層）
閉じ込め層 ・・・ｉ−Ａｌ0.3Ｇａ0.7Ａｓ
閉じ込め層 ・・・ｐ−Ａｌ0.3Ｇａ0.7Ａｓ：Ｚｎ
[Active layer-B]
Confinement layer: n-Al 0.3 Ga 0.7 As: Se
Confinement layer ... i-Al 0.3 Ga 0.7 As
Multiple quantum well structure: i-Al 0.1 Ga 0.9 As (well layer)
i-Al 0.3 Ga 0.7 As (barrier layer) and
i-Al 0.1 Ga 0.9 As (well layer)
Confinement layer ... i-Al 0.3 Ga 0.7 As
Confinement layer ・ ・ ・ p-Al 0.3 Ga 0.7 As: Zn
［表１Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
埋込層３１ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 1A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表１Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
埋込層３１ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）埋込層３１は、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、埋込層３１と第４化合物半導体層４４との間に境界は存在しない。
[Table 1B]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The buried
電流ブロック層の一部を構成する第３化合物半導体層４３は、
発光部２０の側面から延びる｛３１１｝Ｂ結晶面領域（より具体的には、（３１−１）Ｂ面及び（３−１１）Ｂ面）、
発光素子製造用基板１０の主面に沿って延びる｛１００｝結晶面領域、及び、
｛３１１｝Ｂ結晶面領域と｛１００｝結晶面領域との間に位置する｛ｈ１１｝Ｂ結晶面領域（より具体的には、（ｈ１−１）Ｂ面及び（ｈ−１１）Ｂ面であり、ここで、ｈは４以上の整数である）、
から構成されている。尚、｛ｈ１１｝Ｂ結晶面領域（但し、ｈは４以上の整数）を、便宜上、高次の結晶面領域と呼ぶ。
The third
{311} B crystal plane region (more specifically, (31-1) B plane and (3-11) B plane) extending from the side surface of the
A {100} crystal plane region extending along the main surface of the light emitting
{H11} B crystal plane region located between the {311} B crystal plane region and the {100} crystal plane region (more specifically, in the (h1-1) B plane and (h-11) B plane) Where h is an integer greater than or equal to 4),
It is composed of The {h11} B crystal plane region (where h is an integer of 4 or more) is referred to as a higher-order crystal plane region for convenience.
更には、第３化合物半導体層４３の下に形成された第４化合物半導体層４４も、
第３化合物半導体層４３と同様に、発光部２０の側面から延びる｛３１１｝Ｂ結晶面領域、
発光素子製造用基板１０の主面に沿って延びる｛１００｝結晶面領域、及び、
｛３１１｝Ｂ結晶面領域と｛１００｝結晶面領域との間に位置する高次の結晶面領域、
から構成されている。
Furthermore, a fourth
Similar to the third
A {100} crystal plane region extending along the main surface of the light emitting
A higher order crystal plane region located between the {311} B crystal plane region and the {100} crystal plane region;
It is composed of
尚、後述する実施例１１〜実施例１９における半導体発光素子においても、第３化合物半導体層４３及び第４化合物半導体層４４は、層の上下の位置関係を除き、基本的には、上記の構造と同様の構造を有する。
In addition, also in the semiconductor light emitting devices in Examples 11 to 19 to be described later, the third
ところで、実施例１の［工程−１３０］において、第４化合物半導体層４４及び第３化合物半導体層４３から成る電流ブロック層４０をＭＯＣＶＤ法に基づき形成する。ここで、第４化合物半導体層４４はｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎから成り、第３化合物半導体層４３は、ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉから成る。即ち、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物（Ｓｉ）の第３化合物半導体層４３における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。また、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物（Ｚｎ）の第４化合物半導体層４４における不純物の置換サイトも、ＩＩＩ族原子が占めるサイトである。即ち、第３化合物半導体層４３を第１導電型とするための不純物は、第３化合物半導体層４３における不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層４４における不純物の置換サイトと競合する不純物から成る。後述する実施例１５にあっても同様である。
By the way, in [Step-130] of Example 1, the
従って、第３化合物半導体層４３を成膜した後、第４化合物半導体層４４、埋込層３１を成膜したとき、電流ブロック層４０を構成する第３化合物半導体層４３と第４化合物半導体層４４との間で不純物相互拡散が生じ難い。また、電流ブロック層４０と、電流ブロック層４０に接する上下の２層との間の不純物相互拡散も生じ難い。その結果、電流ブロック層４０が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を回避することができる。後述する実施例１５にあっても同様である。
Therefore, when the fourth
また、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイト（Ｖ族原子が占めるサイト）が、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイト（ＩＩＩ族原子が占めるサイト）と競合しない不純物から成るので、第１化合物半導体層２１と第２化合物半導体層２２Ａ，２２Ｂとの間での意図的な不純物相互拡散により設計されるｐｎ接合制御が、各層不純物の濃度調整やドーピング位置調整によって細かく設計し易くなるため、発光特性の向上を図ることができる。後述する実施例１５にあっても同様である。
Further, the impurity for making the first
ここで、実施例１０の半導体発光素子にあっては、下地層１２の上に形成された活性層２３は、活性層２３よりも屈折率が低い電流ブロック層４０によって横方向（側面）が囲まれ、活性層２３よりも屈折率が低い第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂによって上下方向が囲まれている。従って、活性層２３の上下方向及び横方向は完全なる光閉込め構造となっている。しかも、発光素子製造用基板１０の露出面の上方にあっては、活性層２３の側面近傍は、ｐ−ｎ−ｐ−ｎ構造（ｐ型埋込層３１−ｎ型第３化合物半導体層４３−ｐ型第４化合物半導体層４４、ｐ型電流ブロック層位置調整層３０（ｐ型第２化合物半導体層２２Ｂ）及びｐ型第２化合物半導体層２２Ａ−ｎ型第１化合物半導体層２１）の、いわばサイリスタ構造が形成される。従って、発光素子製造用基板１０の露出面において電流が流れることが阻止され、これによって活性層２３に電流が集中し、低閾値電流化を図ることができる。ここで、ｐ型電流ブロック層位置調整層３０は、ｐ型第４化合物半導体層４４あるいはｐ型第２化合物半導体層２２Ｂと見做すこともできる。後述する実施例１２、実施例１５、実施例１７においても、同様である。
Here, in the semiconductor light emitting device of Example 10, the
図１、あるいは、後述する図１３、図１４、図１９及び図２０には、電流ブロック層４０の端面が活性層２３の側面に接している構造を示したが、電流ブロック層４０の端面は、第２化合物半導体層２２Ａ，２２Ｂの側面に接している構造としてもよいし、第１化合物半導体層２１の側面に接している構造としてもよく、これによっても、リーク電流を実用上抑制することが可能である。しかしながら、望ましくは、電流ブロック層４０と発光部２０とが接する端面の位置としては、少なくとも電流ブロック層４０の一部が、活性層２３の側面と接していることが望ましい。後述する実施例１１〜実施例１９においても、同様である。
1, FIG. 13, FIG. 14, FIG. 19 and FIG. 20, which will be described later, show a structure in which the end face of the
第３化合物半導体層４３の形成（成膜）においては、第３化合物半導体層４３は、発光部２０の側面から延びる｛３１１｝Ｂ結晶面領域、発光素子製造用基板１０の主面に沿って延びる｛１００｝結晶面領域、及び、｛３１１｝Ｂ結晶面領域と｛１００｝結晶面領域との間に位置する高次の結晶面領域が形成される。そして、その結果、安定した（均一な）不純物濃度を有する第３化合物半導体層４３の形成（積層）が可能となり、第３化合物半導体層４３と接する別の伝導型を有する層との濃度バランスの調整が容易になる。従って、高い電流阻止能力を有する電流ブロック層４０を得ることができる。しかも、安定した不純物濃度を有する第３化合物半導体層４３の形成（積層）が可能となるので、第４化合物半導体層４４の上に第３化合物半導体層４３を形成したとき、あるいは又、第３化合物半導体層４３の上に第４化合物半導体層４４を形成したとき、第３化合物半導体層４３や第４化合物半導体層４４が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を一層確実に回避することができる。
In the formation (film formation) of the third
尚、実施例１０、あるいは、後述する実施例１１〜実施例１４にあっては、実施例１の［工程−１００］〜［工程−１５０］と同様の工程を実行することで、実施例１と同様の半導体発光素子を得ることができるし、実施例２〜実施例４にて説明した方法を実行することで、実施例２〜実施例４と同様の半導体発光素子を得ることができるし、実施例５の［工程−５００］〜［工程−５２０］と同様の工程を実行することで、実施例５と同様の半導体発光素子を得ることができるし、実施例６の［工程−６００］〜［工程−６７０］と同様の工程を実行することで、実施例６と同様の半導体発光素子を得ることができるし、実施例７〜実施例９にて説明した方法を実行することで、実施例７〜実施例９と同様の半導体発光素子を得ることができる。 In Example 10 or Examples 11 to 14 which will be described later, the same steps as [Step-100] to [Step-150] of Example 1 are performed, so that Example 1 is executed. The same semiconductor light emitting device as in Example 2 to Example 4 can be obtained by executing the method described in Example 2 to Example 4. By performing the same steps as [Step-500] to [Step-520] of Example 5, a semiconductor light emitting element similar to that of Example 5 can be obtained, and [Step-600 of Example 6 can be obtained. ] To [Step-670], the same semiconductor light-emitting device as that of Example 6 can be obtained by executing the same steps as in [Step-670], and the methods described in Examples 7 to 9 can be executed. A semiconductor light emitting device similar to that in Examples 7 to 9 can be obtained. That.
実施例１１は実施例１０の変形である。但し、実施例１１における導電型を、実施例１０における導電型と逆とした。即ち、実施例１１における第１導電型はｐ型であり、第２導電型はｎ型である。ここで、模式的な一部断面図は、図１０の（Ａ）及び（Ｂ）に示したと同様である。 The eleventh embodiment is a modification of the tenth embodiment. However, the conductivity type in Example 11 was reversed to the conductivity type in Example 10. That is, the first conductivity type in Example 11 is p-type, and the second conductivity type is n-type. Here, the schematic partial cross-sectional view is the same as that shown in FIGS.
具体的には、図２３の（Ａ）に概念図を示すように、実施例１１の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、Ｖ族原子が占めるサイトである。
Specifically, as shown in the conceptual diagram of FIG. 23A, in the semiconductor light emitting device of Example 11,
The first
The substitution site of impurities in the first
The impurity substitution sites in the second
The impurity substitution sites in the third
あるいは又、別の表現で表せば、実施例１１の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１を第１導電型であるｐ型とするための不純物は、第ＩＩ族不純物であり、
第３化合物半導体層４３を第１導電型であるｐ型とするための不純物は、炭素（Ｃ）である。
Alternatively, in another expression, in the semiconductor light emitting device of Example 11,
The first
The impurity for making the first compound semiconductor layer 21 p-type which is the first conductivity type is a group II impurity,
The impurity for making the third compound semiconductor layer 43 p-type which is the first conductivity type is carbon (C).
更に別の表現で表せば、実施例１１の半導体発光素子にあっては、第１化合物半導体層２１を第１導電型（ｐ型）とするための不純物は、第３化合物半導体層４３を第１導電型（ｐ型）とするための不純物とは異なる。
In other words, in the semiconductor light emitting device of Example 11, the impurity for making the first
より具体的には、実施例１１の半導体発光素子にあっては、各層は、以下の表２Ａあるいは表２Ｂに示す構成を有する。ここで、表２Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表２Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 11, each layer has a configuration shown in Table 2A or Table 2B below. Here, in the example shown in Table 2A, the third
［表２Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
埋込層３１ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｅ（又はＳｉ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 2A]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表２Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
埋込層３１ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｅ（又はＳｉ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）埋込層３１は、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、埋込層３１と第４化合物半導体層４４との間に境界は存在しない。
[Table 2B]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The buried
実施例１１にあっても、実施例１の［工程−１３０］と同様の工程において、例えば、電流ブロック層位置調整層３０、第４化合物半導体層４４及び第３化合物半導体層４３から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する。ここで、第３化合物半導体層４３は、ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃから成り、第４化合物半導体層４４はｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅから成る。即ち、第３化合物半導体層４３を第１導電型（ｐ型）とするための不純物（Ｃ）の第３化合物半導体層４３における不純物の置換サイトは、Ｖ族原子が占めるサイトである。また、第４化合物半導体層４４を第２導電型（ｎ型）とするための不純物（Ｓｅ）の第４化合物半導体層４４における不純物の置換サイトも、Ｖ族原子が占めるサイトである。即ち、第３化合物半導体層４３を第１導電型とするための不純物は、第３化合物半導体層４３における不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層における不純物の置換サイトと競合する不純物から成る。後述する実施例１６にあっても同様である。
Even in Example 11, in the same step as [Step-130] in Example 1, for example, a current block including the current block layer
従って、第３化合物半導体層４３を成膜した後、第４化合物半導体層４４を成膜したとき、あるいは又、第４化合物半導体層４４を成膜した後、第３化合物半導体層４３を成膜したとき、電流ブロック層４０を構成する第３化合物半導体層４３と第４化合物半導体層４４との間で不純物相互拡散が生じ難い。その結果、電流ブロック層４０が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を回避することができる。後述する実施例１６にあっても同様である。
Therefore, after the third
また、第１化合物半導体層２１を第１導電型（ｐ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）が、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｎ型）とするための第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイト（Ｖ族原子が占めるサイト）と競合しない不純物から成るので、第１化合物半導体層２１と第２化合物半導体層２２Ａ，２２Ｂとの間での意図的な不純物相互拡散により設計されるｐｎ接合制御が、各層不純物の濃度調整やドーピング位置調整によって細かく設計し易くなるため、発光特性の向上を図ることができる。後述する実施例１６にあっても同様である。
In addition, the impurity for making the first
ここで、実施例１１の半導体発光素子にあっても、下地層１２の上に形成された活性層２３は、活性層２３よりも屈折率が低い電流ブロック層４０によって横方向（側面）が囲まれ、活性層２３よりも屈折率が低い第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂによって上下方向が囲まれている。従って、活性層２３の上下方向及び横方向は完全なる光閉込め構造となっている。しかも、発光素子製造用基板１０の露出面の上方にあっては、活性層２３の側面近傍は、ｎ−ｐ−ｎ−ｐ構造（ｎ型埋込層３１−ｐ型第３化合物半導体層４３−ｎ型第４化合物半導体層４４−ｎ型電流ブロック層位置調整層３０（ｎ型第２化合物半導体層２２Ｂ）及びｎ型第２化合物半導体層２２Ａ−ｐ型第１化合物半導体層２１）の、いわばサイリスタ構造が形成される。従って、発光素子製造用基板１０の露出面において電流が流れることが阻止され、これによって活性層２３に電流が集中し、低閾値電流化を図ることができる。ここで、ｎ型電流ブロック層位置調整層３０は、ｎ型第４化合物半導体層４４あるいは、ｎ型第２化合物半導体層２２Ｂと見做すこともできる。後述する実施例１３、実施例１６、実施例１８においても、同様である。
Here, also in the semiconductor light emitting device of Example 11, the
ＭＯＣＶＤ法において、第３化合物半導体層４３の成膜時、炭素（Ｃ）を添加するための原料ガスとして、ＩＩＩ族原子用の原料ガスの分解で得られるメチル基あるいはエチル基を意図的に用いればよいし、あるいは又、ＭＯＣＶＤ法において、第３化合物半導体層４３の成膜時、ＣＢｒ4ガスやＣＣｌ4ガスを添加してもよい。後述する実施例１６にあっても同様である。
In the MOCVD method, when the third
実施例１２も、実施例１０の変形である。 The twelfth embodiment is also a modification of the tenth embodiment.
具体的には、実施例１２の半導体発光素子は、図２２の（Ｂ）に概念図を示すように、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、Ｖ族原子が占めるサイトである。尚、実施例１２の半導体発光素子の模式的な一部断面図は、図１の（Ａ）及び（Ｂ）に示したと同様である。
Specifically, the semiconductor light emitting device of Example 12 is as shown in a conceptual diagram in FIG.
The first
The impurity substitution site in the first
The substitution sites of impurities in the second
The impurity substitution sites in the third
また、別の表現で表せば、実施例１２の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第２化合物半導体層２２Ａ，２２Ｂを第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物であり、
第４化合物半導体層４４を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）である。
In other words, in the semiconductor light emitting device of Example 12,
The first
The impurity for making the second
The impurity for making the fourth
あるいは又、更に別の表現で表せば、実施例１２の半導体発光素子にあっては、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための不純物は、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物とは異なる。
Alternatively, in another expression, in the semiconductor light emitting device of Example 12, the impurity for making the second
より具体的には、実施例１２の半導体発光素子にあっては、各層は、以下の表３Ａあるいは表３Ｂに示す構成を有する。ここで、表３Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表３Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 12, each layer has a configuration shown in Table 3A or Table 3B below. Here, in the example shown in Table 3A, the third
［表３Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
埋込層３１ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 3A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表３Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
埋込層３１ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）埋込層３１は、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、埋込層３１と第４化合物半導体層４４との間に境界は存在しない。
[Table 3B]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The buried
実施例１２にあっても、実施例１の［工程−１３０］と同様の工程において、例えば、電流ブロック層位置調整層３０、第４化合物半導体層４４及び第３化合物半導体層４３から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する。ここで、第４化合物半導体層４４はｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃから成り、第３化合物半導体層４３は、ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅから成る。即ち、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物（Ｓｅ）の第３化合物半導体層４３における不純物の置換サイトは、Ｖ族原子が占めるサイトである。また、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物（Ｃ）の第４化合物半導体層４４における不純物の置換サイトも、Ｖ族原子が占めるサイトである。即ち、第３化合物半導体層４３を第１導電型とするための不純物は、第３化合物半導体層４３における不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層における不純物の置換サイトと競合する不純物から成る。後述する実施例１７にあっても同様である。
Even in Example 12, in the same process as [Process-130] in Example 1, for example, a current block including the current block layer
従って、第４化合物半導体層４４を成膜した後、第３化合物半導体層４３を成膜したとき、あるいは又、第３化合物半導体層４３を成膜した後、第４化合物半導体層４４を成膜したとき、電流ブロック層４０を構成する第３化合物半導体層４３と第４化合物半導体層４４との間で不純物相互拡散が生じ難い。その結果、電流ブロック層４０が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を回避することができる。後述する実施例１７にあっても同様である。
Accordingly, when the third
また、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイト（Ｖ族原子が占めるサイト）が、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイト（ＩＩＩ族原子が占めるサイト）と競合しない不純物から成るので、第１化合物半導体層２１と第２化合物半導体層２２Ａ，２２Ｂとの間での意図的な不純物相互拡散により設計されるｐｎ接合制御が、各層不純物の濃度調整やドーピング位置調整によって細かく設計し易くなるため、発光特性の向上を図ることができる。後述する実施例１７にあっても同様である。
Further, the impurity for making the first
ここで、実施例１２の半導体発光素子にあっても、下地層１２の上に形成された活性層２３は、活性層２３よりも屈折率が低い電流ブロック層４０によって横方向（側面）が囲まれ、活性層２３よりも屈折率が低い第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂによって上下方向が囲まれている。従って、活性層２３の上下方向及び横方向は完全なる光閉込め構造となっている。しかも、発光素子製造用基板１０の露出面の上方にあっては、活性層２３の側面近傍は、ｐ−ｎ−ｐ−ｎ構造（ｐ型埋込層３１−ｎ型第３化合物半導体層４３−ｐ型第４化合物半導体層４４、ｐ型電流ブロック層位置調整層３０（ｎ型第２化合物半導体層２２Ｂ）及びｐ型第２化合物半導体層２２Ａ−ｎ型第１化合物半導体層２１）の、いわばサイリスタ構造が形成される。従って、発光素子製造用基板１０の露出面において電流が流れることが阻止され、これによって活性層２３に電流が集中し、低閾値電流化を図ることができる。後述する実施例１７にあっても同様である。
Here, also in the semiconductor light emitting device of Example 12, the
実施例１３は、実施例１２の変形である。但し、実施例１３における導電型を、実施例１２における導電型と逆とした。即ち、実施例１３における第１導電型はｐ型であり、第２導電型はｎ型である。 The thirteenth embodiment is a modification of the twelfth embodiment. However, the conductivity type in Example 13 was reversed to the conductivity type in Example 12. That is, the first conductivity type in Example 13 is p-type, and the second conductivity type is n-type.
具体的には、図２３の（Ｂ）に概念図を示すように、実施例１３の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。尚、実施例１３の半導体発光素子の模式的な一部断面図は、図１０の（Ａ）及び（Ｂ）に示したと同様である。
Specifically, as shown in the conceptual diagram of FIG. 23B, in the semiconductor light emitting device of Example 13,
The first
The substitution site of impurities in the first
The impurity substitution sites in the second
The impurity substitution sites in the third
あるいは又、別の表現で表せば、実施例１３の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）は、ＩＩＩ−Ｖ族化合物半導体から成り、
第２化合物半導体層２２Ａ，２２Ｂを第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、
第４化合物半導体層４４を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物である。
Alternatively, in another expression, in the semiconductor light emitting device of Example 13,
The first
Impurities for making the second
The impurity for making the fourth
更に別の表現で表せば、実施例１３の半導体発光素子にあっては、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための不純物は、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物とは異なる。
In other words, in the semiconductor light emitting device of Example 13, the impurity for making the second
より具体的には、実施例１３の半導体発光素子にあっては、各層は、以下の表４Ａあるいは表４Ｂに示す構成を有する。ここで、表４Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表４Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 13, each layer has a configuration shown in Table 4A or Table 4B below. Here, in the example shown in Table 4A, the third
［表４Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
埋込層３１ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｉ（又はＳｅ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 4A]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表４Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
埋込層３１ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｉ（又はＳｅ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）埋込層３１は、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、埋込層３１と第４化合物半導体層４４との間に境界は存在しない。
[Table 4B]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The buried
実施例１３にあっても、実施例１の［工程−１３０］と同様の工程において、例えば、電流ブロック層位置調整層３０、第４化合物半導体層４４及び第３化合物半導体層４３から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する。ここで、第３化合物半導体層４３は、ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎから成り、第４化合物半導体層４４はｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉから成る。即ち、第３化合物半導体層４３を第１導電型（ｐ型）とするための不純物（Ｚｎ）の第３化合物半導体層４３における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。また、第４化合物半導体層４４を第２導電型（ｎ型）とするための不純物（Ｓｉ）の第４化合物半導体層４４における不純物の置換サイトも、ＩＩＩ族原子が占めるサイトである。即ち、第３化合物半導体層４３を第１導電型とするための不純物は、第３化合物半導体層４３における不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層における不純物の置換サイトと競合する不純物から成る。後述する実施例１８にあっても同様である。
Even in Example 13, in the same process as [Process-130] in Example 1, for example, a current block including the current block layer
従って、第３化合物半導体層４３を成膜した後、第４化合物半導体層４４を成膜したとき、あるいは又、第４化合物半導体層４４を成膜した後、第３化合物半導体層４３を成膜したとき、電流ブロック層４０を構成する第３化合物半導体層４３と第４化合物半導体層４４との間で不純物相互拡散が生じ難い。その結果、電流ブロック層４０が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を回避することができる。後述する実施例１８にあっても同様である。
Therefore, after the third
また、第１化合物半導体層２１を第１導電型（ｐ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）が、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｎ型）とするための第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイト（Ｖ族原子が占めるサイト）と競合しない不純物から成るので、第１化合物半導体層２１と第２化合物半導体層２２Ａ，２２Ｂとの間での意図的な不純物相互拡散により設計されるｐｎ接合制御が、各層不純物の濃度調整やドーピング位置調整によって細かく設計し易くなるため、発光特性の向上を図ることができる。後述する実施例１８にあっても同様である。
In addition, the impurity for making the first
ここで、実施例１３の半導体発光素子にあっても、下地層１２の上に形成された活性層２３は、活性層２３よりも屈折率が低い電流ブロック層４０によって横方向（側面）が囲まれ、活性層２３よりも屈折率が低い第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂによって上下方向が囲まれている。従って、活性層２３の上下方向及び横方向は完全なる光閉込め構造となっている。しかも、発光素子製造用基板１０の露出面の上方にあっては、活性層２３の側面近傍は、ｎ−ｐ−ｎ−ｐ構造（ｎ型埋込層３１−ｐ型第３化合物半導体層４３−ｎ型第４化合物半導体層４４−ｎ型電流ブロック層位置調整層３０（ｎ型第２化合物半導体層２２Ｂ）及びｎ型第２化合物半導体層２２Ａ−ｐ型第１化合物半導体層２１）の、いわばサイリスタ構造が形成される。従って、発光素子製造用基板１０の露出面において電流が流れることが阻止され、これによって活性層２３に電流が集中し、低閾値電流化を図ることができる。後述する実施例１８にあっても同様である。
Here, also in the semiconductor light emitting device of Example 13, the lateral direction (side surface) of the
第３化合物半導体層４３の形成（成膜）においては、第３化合物半導体層４３は、発光部２０の側面から延びる｛３１１｝Ｂ結晶面領域、発光素子製造用基板１０の主面に沿って延びる｛１００｝結晶面領域、及び、｛３１１｝Ｂ結晶面領域と｛１００｝結晶面領域との間に位置する高次の結晶面領域が形成される。そして、その結果、安定した（均一な）不純物濃度を有する第３化合物半導体層４３の形成（積層）が可能となり、第３化合物半導体層４３と接する別の伝導型を有する層との濃度バランスの調整が容易になる。従って、高い電流阻止能力を有する電流ブロック層４０を得ることができる。しかも、安定した不純物濃度を有する第３化合物半導体層４３の形成（積層）が可能となるので、第３化合物半導体層４３上に第４化合物半導体層４４を形成したとき、あるいは又、第４化合物半導体層４４上に第３化合物半導体層４３を形成したとき、第３化合物半導体層４３や第４化合物半導体層４４が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を一層確実に回避することができる。後述する実施例１８にあっても同様である。
In the formation (film formation) of the third
第２の問題を解決するために、図２４の（Ａ）に概念図を示し、図１の（Ａ）に模式的な一部断面図を示し、拡大された模式的な一部断面図を図１の（Ｂ）に示したと同様に、実施例１４の半導体発光素子にあっては、電流ブロック層４０は、少なくとも、第２導電型を有する第４化合物半導体層４４、及び、第１導電型を有する第３化合物半導体層４３が順次積層された積層構造体から構成されている。そして、第４化合物半導体層４４を第２導電型とするための不純物は、第４化合物半導体層４４における不純物の置換サイトが、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層４３における不純物の置換サイトと競合する不純物から成り、且つ、第１化合物半導体層２１を第１導電型とするための第１化合物半導体層２１における不純物の置換サイトと競合する不純物から成る。また、第２化合物半導体層２２を第２導電型とするための不純物は、第２化合物半導体層２２における不純物の置換サイトが、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層４３における不純物の置換サイトと競合する不純物から成る。更には、第１化合物半導体層２１、電流ブロック層４０、及び、第２化合物半導体層２２を通る迂回経路を想定したとき、各化合物半導体層の界面から構成されたｐｎ接合界面が迂回経路内に少なくとも３つ、存在する。
In order to solve the second problem, FIG. 24A shows a conceptual diagram, FIG. 1A shows a schematic partial sectional view, and an enlarged schematic partial sectional view. As in FIG. 1B, in the semiconductor light emitting device of Example 14, the
第４化合物半導体層４４は第１化合物半導体層２１の側面と接しており、第３化合物半導体層４３は第２化合物半導体層２２の側面と接している。そして、具体的には、迂回経路は、第１化合物半導体層２１、第４化合物半導体層４４、第３化合物半導体層４３、及び、第２化合物半導体層２２から構成されており、ｐｎ接合界面は、第１化合物半導体層２１の側面／第４化合物半導体層４４、第４化合物半導体層４４／第３化合物半導体層４３、及び、第３化合物半導体層４３／第２化合物半導体層２２の側面の３つである。また、実施例１４の半導体発光素子にあっても、第１化合物半導体層２１、第２化合物半導体層２２、第４化合物半導体層４４及び第３化合物半導体層４３は、ＩＩＩ−Ｖ族化合物半導体から成る。
The fourth
ここで、実施例１４にあっては、第１化合物半導体層２１における不純物の置換サイト、第２化合物半導体層２２における不純物の置換サイト、第４化合物半導体層４４における不純物の置換サイト、及び、第３化合物半導体層４３における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。そして、第１化合物半導体層２１及び第３化合物半導体層４３を第１導電型であるｎ型とするための不純物は、第ＩＶ族不純物（具体的には、ケイ素，Ｓｉ）であり、第２化合物半導体層２２及び第４化合物半導体層４４を第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物（具体的には、亜鉛，Ｚｎ）である。
Here, in Example 14, the impurity substitution site in the first
より具体的には、実施例１４の半導体発光素子にあっては、各層は、以下の表５Ａに示す構成を有する。 More specifically, in the semiconductor light emitting device of Example 14, each layer has a configuration shown in Table 5A below.
［表５Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｉ
（電流ブロック層）
埋込層３１ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、電流ブロック層位置調整層３０と第４化合物半導体層４４との間に境界は存在しない。
[Table 5A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
ここで、図１の（Ｂ）に示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が形成されている。そして、第３化合物半導体層４３（ｎ型）とその下の第４化合物半導体層４４（ｐ型）とのｐｎ接合界面は、｛３１１｝Ｂ結晶面に沿って延びており、その端部が発光部２０（特に、活性層２３の側面）で接することで、新たな接合界面が２つ形成される。即ち、第２化合物半導体層２２Ａ，２２Ｂ／第３化合物半導体層４３のｐｎ接合界面、第３化合物半導体層４３／第４化合物半導体層４４のｎｐ接合界面、第４化合物半導体層４４／第１化合物半導体層２１のｐｎ接合界面といった、ｐｎｐｎ接合構造から構成された電流経路が形成され、電流ブロック構造として望ましい設計である。後述する実施例１９にあっても同様である。
Here, in the example shown in FIG. 1B, the third
しかも、実施例１４にあっては、第１化合物半導体層２１における不純物の置換サイト、第４化合物半導体層４４における不純物の置換サイト、第３化合物半導体層４３における不純物の置換サイト、第２化合物半導体層２２における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。即ち、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第１化合物半導体層２１における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）が、第４化合物半導体層４４を第２導電型（ｐ型）とするための第４化合物半導体層４４における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）と競合する不純物から成る。また、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物は、第３化合物半導体層４３における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）が、第４化合物半導体層４４を第２導電型（ｐ型）とするための第４化合物半導体層４４における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）と競合する不純物から成る。更には、第２化合物半導体層２２を第２導電型（ｐ型）とするための不純物は、第２化合物半導体層２２における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型（ｎ型）とするための第３化合物半導体層４３における不純物の置換サイト（ＩＩＩ族原子が占めるサイト）と競合する不純物から成る。従って、第４化合物半導体層４４を成膜したとき、電流ブロック層４０を構成する第４化合物半導体層４４と第１化合物半導体層２１との間で不純物相互拡散が生じ難く、また、第３化合物半導体層４３を成膜したとき、電流ブロック層４０を構成する第３化合物半導体層４３と第４化合物半導体層４４との間で、あるいは又、第３化合物半導体層４３と第２化合物半導体層２２との間で、不純物相互拡散が生じ難く、高い信頼性を有する電流ブロック層４０を形成することができる。即ち、電流ブロック層４０が消滅したり、あるいは又、電流ブロック層４０が薄くなったりして、電流ブロック層４０の効果が安定せず、漏れ電流が増加するといった問題の発生を確実に回避することができる。後述する実施例１９にあっても同様である。
Moreover, in Example 14, the impurity substitution site in the first
尚、以上の点を除き、実施例１４の半導体発光素子は、基本的に、実施例１０の半導体発光素子と同じ構成、構造を有するので、詳細な説明は省略する。 Except for the above points, the semiconductor light emitting device of Example 14 basically has the same configuration and structure as the semiconductor light emitting device of Example 10, and thus detailed description thereof is omitted.
以下、実施例１４の半導体発光素子の変形例を説明する。 Hereinafter, modifications of the semiconductor light emitting device of Example 14 will be described.
図２４の（Ｂ）に概念図を示す実施例１４の半導体発光素子の変形例にあっては、
第１化合物半導体層及び第３化合物半導体層を第１導電型であるｐ型とするための不純物は、第ＩＩ族不純物（具体的には、Ｚｎ）であり、
第２化合物半導体層及び第４化合物半導体層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物（具体的には、Ｓｉ）である。
In the modification of the semiconductor light emitting device of Example 14 whose conceptual diagram is shown in FIG.
The impurity for making the first compound semiconductor layer and the third compound semiconductor layer p-type which is the first conductivity type is a Group II impurity (specifically, Zn),
The impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer the n-type which is the second conductivity type is a group IV impurity (specifically, Si).
より具体的には、実施例１４の半導体発光素子のこの変形例にあっては、各層は、以下の表５Ｂに示す構成を有する。尚、表５Ａの（注１）及び（注２）と同じ注が付される（後述する表５Ｃ〜表５Ｄにおいても同様）。 More specifically, in this modification of the semiconductor light emitting device of Example 14, each layer has a configuration shown in Table 5B below. Note that the same notes as (Note 1) and (Note 2) in Table 5A are attached (the same applies to Tables 5C to 5D described later).
［表５Ｂ］
（発光部の構成）
第２化合物半導体層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第２化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｉ
活性層 ・・・［活性層−Ｂ］
第１化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層 ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 5B]
(Configuration of light emitting part)
Second compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Si
Second compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Si
Active layer ... [active layer-B]
First compound semiconductor layer: p-Al 0.4 Ga 0.6 As: Zn
(Current blocking layer)
Buried layer: n-Al 0.47 Ga 0.53 As: Se
Third compound semiconductor layer: p-Al 0.47 Ga 0.53 As: Zn
Fourth compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Si
Current block layer position adjusting layer: n-Al 0.47 Ga 0.53 As: Se
(The entire)
Contact layer: p-GaAs: Zn (or C)
図２５の（Ａ）及び（Ｂ）に概念図を示す実施例１４の半導体発光素子の変形例において、第１化合物半導体層における不純物の置換サイト、第２化合物半導体層における不純物の置換サイト、第４化合物半導体層における不純物の置換サイト、及び、第３化合物半導体層における不純物の置換サイトは、Ｖ族原子が占めるサイトである。 In the modification of the semiconductor light emitting device of Example 14 whose conceptual diagrams are shown in FIGS. 25A and 25B, the impurity substitution sites in the first compound semiconductor layer, the impurity substitution sites in the second compound semiconductor layer, The impurity substitution sites in the four compound semiconductor layer and the impurity substitution sites in the third compound semiconductor layer are sites occupied by group V atoms.
そして、図２５の（Ａ）に概念図を示す実施例１４の半導体発光素子の変形例にあっては、第１化合物半導体層及び第３化合物半導体層を第１導電型であるｎ型とするための不純物は、第ＶＩ族不純物（具体的には、Ｓｅ）であり、第２化合物半導体層及び第４化合物半導体層を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）である。 And in the modification of the semiconductor light emitting device of Example 14 whose conceptual diagram is shown in FIG. 25A, the first compound semiconductor layer and the third compound semiconductor layer are n-type which is the first conductivity type. The impurity for the purpose is a Group VI impurity (specifically, Se), and the impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer p-type which is the second conductivity type is carbon (C ).
より具体的には、実施例１４の半導体発光素子のこの変形例にあっては、各層は、以下の表５Ｃに示す構成を有する。 More specifically, in this modification of the semiconductor light emitting device of Example 14, each layer has a configuration shown in Table 5C below.
［表５Ｃ］
（発光部の構成）
第２化合物半導体層・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第２化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｃ
活性層 ・・・［活性層−Ａ］
第１化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
埋込層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 5C]
(Configuration of light emitting part)
Second compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
The second compound semiconductor layer ··· p-Al 0.4 Ga 0.6 As : C
Active layer ... [active layer-A]
First compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Se
(Current blocking layer)
Buried layer: p-Al 0.47 Ga 0.53 As: Zn
Third compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Fourth compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
Current block layer position adjusting layer: p-Al 0.47 Ga 0.53 As: Zn
(The entire)
あるいは又、図２５の（Ｂ）に概念図を示す実施例１４の半導体発光素子の変形例にあっては、
第１化合物半導体層及び第３化合物半導体層を第１導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第２化合物半導体層及び第４化合物半導体層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物（具体的には、Ｓｅ）である。
Alternatively, in the modification of the semiconductor light emitting device of Example 14 whose conceptual diagram is shown in FIG.
The impurity for making the first compound semiconductor layer and the third compound semiconductor layer p-type which is the first conductivity type is carbon (C),
The impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer the n-type which is the second conductivity type is a Group VI impurity (specifically, Se).
より具体的には、実施例１４の半導体発光素子のこの変形例にあっては、各層は、以下の表５Ｄに示す構成を有する。 More specifically, in this modification of the semiconductor light emitting device of Example 14, each layer has a configuration shown in Table 5D below.
［表５Ｄ］
（発光部の構成）
第２化合物半導体層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層 ・・・［活性層−Ｂ］
第１化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｃ
（電流ブロック層）
埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第４化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層 ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 5D]
(Configuration of light emitting part)
Second compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Second compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Se
Active layer ... [active layer-B]
First compound semiconductor layer: p-Al 0.4 Ga 0.6 As: C
(Current blocking layer)
Buried layer: n-Al 0.47 Ga 0.53 As: Se
Third compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
Fourth compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Current block layer position adjusting layer: n-Al 0.47 Ga 0.53 As: Se
(The entire)
Contact layer: p-GaAs: Zn (or C)
次に、従来のフレア・ストライプ構造を有する半導体レーザの製造方法の概要を、説明し、更に、問題点を説明する。 Next, an outline of a conventional method for manufacturing a semiconductor laser having a flare stripe structure will be described, and further problems will be described.
［工程−１０］
先ず、ｎ−ＧａＡｓから成る発光素子製造用基板１０の｛１００｝結晶面、例えば（１００）結晶面から成る主面上に、所要の幅を有し、［０１１］Ａ方向に延びる概ねストライプ状の凸部２１１Ａを形成する。尚、凸部２１１Ａの幅方向は、［０−１１］Ｂ方向に平行である。こうして、図３７の（Ａ）に示す構造を得ることができる。凸部２１１Ａには、｛１１１｝Ｂ面から構成された斜面（側面）が形成される。図３７の（Ｂ）に凸部２１１Ａの平面形状を模式的に示すが、凸部２１１Ａは、中央部の幅が両端部の幅よりも狭い帯状の形状を有する。ここで、図３７の（Ｂ）において、凸部２１１Ａを明確化するために、凸部２１１Ａに斜線を付した。
[Step-10]
First, on the {100} crystal face of the light emitting
［工程−２０］
次いで、通常のＭＯＣＶＤ法、即ち、有機金属や水素化合物を原料ガスとするＭＯＣＶＤ法に基づき、凸部２１１Ａ及び凹部面２１１Ｂの上に、バッファ層２１２、ｎ型第１化合物半導体層２１、活性層２３、ｐ型第２化合物半導体層２２をエピタキシャル成長させる。このとき、凸部２１１Ａの化合物半導体層の斜面（側面）は｛１１１｝Ｂ面から構成され、上述したとおり、｛１１１｝Ｂ面は非成長面である。従って、バッファ層２１２、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２によって形成される積層構造（所謂、ダブルヘテロ型構造）は、凸部２１１Ａの上の領域と、凹部面２１１Ｂの上の領域とでは、係るダブルヘテロ型構造が分断された状態（Separated Double Heterostructure）で形成（積層）される。
[Step-20]
Next, based on a normal MOCVD method, that is, an MOCVD method using an organic metal or a hydrogen compound as a source gas, the
［工程−３０］
その後、第２化合物半導体層２２の形成に連続して、全面に、ｐ型化合物半導体層から成る電流ブロック層位置調整層３０をＭＯＣＶＤ法に基づき形成する。更に、例えば、ｐ型化合物半導体層及びｎ型化合物半導体層の積層構造から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する。電流ブロック層４０は、｛１１１｝Ｂ面上には成長しない。また、電流ブロック層４０の端面が、少なくとも活性層２３の側面を覆うように、電流ブロック層４０を形成する。こうして、凸部２１１Ａの中央部にあっては、図３８に示す断面構造を得ることができ、凸部２１１Ａの両端部にあっては、図３９に示す断面構造を得ることができる。
[Step-30]
Then, following the formation of the second
ここで、凸部２１１Ａの中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される（図３８参照）。一方、この時点では、凸部２１１Ａの両端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の積層構造の頂面（｛１００｝面）上には、｛１１１｝Ｂファセット面（側面）を形成しながら頂面の幅を狭めるように、電流ブロック層４０と同じ積層構造が形成される（図３９参照）。尚、発光部２０の積層構造の頂面に形成された電流ブロック層４０と同じ積層構造を、便宜上、『堆積層４０”』と呼ぶ。また、堆積層４０”と発光部２０の積層構造の頂面との間には、電流ブロック層位置調整層３０と同じ構成を有する化合物半導体層３０’が形成されている。
Here, in the central portion of the
［工程−４０］
次いで、全面に、埋込層３１及びコンタクト層（キャップ層）３２を、順次、ＭＯＣＶＤ法に基づき形成する。一方、この時点では、凸部２１１Ａの両端部にあっては、堆積層４０”の頂面（｛１００｝面）上には、｛１１１｝Ｂファセット面（側面）を形成しながら頂面の幅を狭めるように埋込層が形成され、頂面の幅が十分に広い場合には、更に、コンタクト層（キャップ層）３２と同じ積層構造が形成される。尚、堆積層４０”上の埋込層を埋込層３１”で表す。その後、最表層として形成されたコンタクト層３２上に第２電極５２を真空蒸着法に基づき形成し、一方、発光素子製造用基板１０を裏面側から適切な厚みにラッピングした後、第１電極５１を真空蒸着法に基づき形成する（図４０及び図４１参照）。
[Step-40]
Next, the buried
ところで、上述の［工程−３０］において、凸部２１１Ａの両端部にあっては、発光部２０の積層構造の頂面には、電流ブロック層４０と同じ積層構造を有する堆積層４０”が形成される。この堆積層４０”は、ｐ型化合物半導体層及びｎ型化合物半導体層の積層構造から成るので、電流を通過させない。従って、第２電極５２から供給される電流は、コンタクト層（キャップ層）３２及び埋込層３１へ到達し、堆積層４０”の周囲から埋込層３１と接触している｛１１１｝Ｂ側面（接触面）を通じて第２化合物半導体層２２へと流れ込む。その結果、活性層への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されることに起因して、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては、半導体発光素子の発光効率が低下するといった問題が生じる。以下の説明のために、これらの問題を、第３の問題と呼ぶ。
By the way, in the above-mentioned [Step-30], the deposited
実施例１５、あるいは、後述する実施例１６〜実施例１９における半導体発光素子によって、このような第３の問題を解決することができる。 The third problem can be solved by the semiconductor light emitting device in Example 15 or Examples 16 to 19 described later.
実施例１５の半導体発光素子の概念図を図２６の（Ａ）及び（Ｂ）に示し、模式的な一部断面図を図１３及び図１４に示し、拡大された模式的な一部断面図を図１５の（Ａ）〜（Ｃ）に示す。ここで、図２６の（Ａ）は、半導体発光素子の中央部における概念図であり、図２６の（Ｂ）は、半導体発光素子の端部における概念図である。また、図１３は、半導体発光素子の中央部における半導体発光素子の模式的な一部断面図であり、図１４は、半導体発光素子の端部における半導体発光素子の模式的な一部断面図である。更には、図１５の（Ａ）は、電流ブロック層周りの拡大された模式的な一部断面図であり、図１５の（Ｂ）及び（Ｃ）は、半導体発光素子の端部における発光部周りの拡大された模式的な一部断面図である。図１３に示した半導体発光素子の両端部における半導体発光素子の断面構造における各化合物半導体層の厚さと、図１４に示した半導体発光素子の両端部における半導体発光素子の断面構造における各化合物半導体層の厚さが異なっている場合があるが、実際には同じ厚さである。 The conceptual diagram of the semiconductor light emitting device of Example 15 is shown in FIGS. 26A and 26B, the schematic partial sectional views are shown in FIGS. 13 and 14, and the enlarged schematic partial sectional view is shown. Are shown in FIG. 15 (A) to (C). Here, FIG. 26A is a conceptual diagram at the center of the semiconductor light emitting element, and FIG. 26B is a conceptual diagram at the end of the semiconductor light emitting element. FIG. 13 is a schematic partial cross-sectional view of the semiconductor light-emitting element at the center of the semiconductor light-emitting element, and FIG. 14 is a schematic partial cross-sectional view of the semiconductor light-emitting element at the end of the semiconductor light-emitting element. is there. 15A is an enlarged schematic partial cross-sectional view around the current blocking layer, and FIGS. 15B and 15C are light-emitting portions at the end of the semiconductor light-emitting element. It is the surrounding schematic expanded sectional view. The thickness of each compound semiconductor layer in the cross-sectional structure of the semiconductor light-emitting device at both ends of the semiconductor light-emitting device shown in FIG. 13 and each compound semiconductor layer in the cross-sectional structure of the semiconductor light-emitting device at both ends of the semiconductor light-emitting device shown in FIG. The thicknesses of these may be different, but are actually the same thickness.
そして、実施例１５の半導体発光素子は、電流ブロック層４０及び発光部２０上に形成された埋込層３１を更に備えており、活性層２３は、図３７の（Ｂ）に平面形状を模式的に示す凸部２１１Ａと同様の平面形状を有する下地層１１２（所謂メサ構造である）の上方に積層されることにより、中央部の幅が両端部の幅よりも狭い帯状の平面形状を有する。即ち、実施例１５、あるいは、後述する実施例１６〜実施例１９の半導体発光素子は、所謂フレア・ストライプ構造を有する。
The semiconductor light emitting device of Example 15 further includes a buried
第２導電型を有する埋込層３１は、第１埋込層３１Ａ及び第２埋込層３１Ｂが順次積層された積層構造体から構成されており、電流ブロック層４０の上方に位置する埋込層３１において、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイトが、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層４３における不純物の置換サイトと競合しない不純物から成る。更には、電流ブロック層４０の上方に位置する埋込層３１において、第１埋込層３１Ａを第２導電型とするための不純物は、第１埋込層３１Ａにおける不純物の置換サイトが、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層４３における不純物の置換サイトと競合する不純物から成る。また、電流ブロック層４０の上方に位置する埋込層３１において、第１埋込層３１Ａを第２導電型とするための不純物は、第１埋込層３１Ａにおける不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層４４における不純物の置換サイトと競合する不純物から成る。後述する実施例１６〜実施例１９の半導体発光素子においても、同様である。
The buried
ここで、図１３及び図１４に示した例にあっては、実施例１０にて説明したと同様に、第４化合物半導体層４４の上に第３化合物半導体層４３が形成されている。あるいは又、実施例１０にて説明したと同様に、第３化合物半導体層４３（ｎ型）と第４化合物半導体層４４（ｐ型）との位置関係を逆にして形成してもよい。
Here, in the example shown in FIGS. 13 and 14, the third
また、実施例１５の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、第３化合物半導体層４３、第４化合物半導体層４４、第１埋込層３１Ａ及び第２埋込層３１Ｂは、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第１埋込層３１Ａにおける不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２埋込層３１Ｂにおける不純物の置換サイトは、Ｖ族原子が占めるサイトである。
In the semiconductor light emitting device of Example 15,
The first
The impurity substitution site in the first
The substitution sites of impurities in the second
The impurity substitution site in the third
The impurity substitution sites in the first buried
The impurity substitution sites in the second buried
あるいは又、別の表現で表せば、実施例１５の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、第３化合物半導体層４３、第４化合物半導体層４４、第１埋込層３１Ａ及び第２埋込層３１Ｂは、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１を第１導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、
第３化合物半導体層４３を第１導電型であるｎ型とするための不純物は、第ＩＶ族不純物であり、
第１埋込層３１Ａを第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物であり、
第２埋込層３１Ｂを第２導電型であるｐ型とするための不純物は、炭素（Ｃ）である。
Alternatively, in another expression, in the semiconductor light emitting device of Example 15,
The first
The impurity for making the first
The impurity for making the third
The impurity for making the first buried
The impurity for making the second buried
あるいは又、実施例１５の半導体発光素子は、更に別の表現で表せば、第１化合物半導体層２１を第１導電型（ｎ型）とするための不純物は、第３化合物半導体層４３を第１導電型（ｎ型）とするための不純物とは異なる。
Alternatively, the semiconductor light emitting device of Example 15 can be expressed by another expression. Impurities for setting the first
第１埋込層３１Ａの厚さは、電流ブロック層４０の上で成長してきた第１埋込層３１Ａが、軸線に垂直な仮想平面で切断したときの発光部２０の断面形状が頂面及び両側面から構成された発光部２０の中央部あるいは発光部２０の両端部において、頂面と側面によって構成される稜線に到達するような厚さ、あるいは、それ以下の厚さとすることが望ましい。即ち、発光部２０の側面を覆う厚さ、あるいは、それ以下の厚さとすることが望ましい。一方、第２埋込層３１Ｂの厚さは、発光部２０の両端部の頂面上に電流ブロック層４０と同じタイミングで形成された堆積層４０”の側面を少なくとも覆うような厚さとすることが好ましく、より望ましくは、第１埋込層３１Ａと第２埋込層３１Ｂの積層によって、活性層２３で発生した光が吸収されない距離まで、頂面（頂点）を十分に覆うように厚く層を堆積することが好ましく、更には、より屈折率の低い材料を第１埋込層３１Ａと第２埋込層３１Ｂ用の材料として選択することが好ましい。
The thickness of the first embedded
更に、電流ブロック層４０を構成する化合物半導体層の１層当たりの発光部２０の側面との接触面に関して、より望ましい形態として、電流ブロック層４０を構成する化合物半導体層の１層当たりの接触面の幅（発光部２０の側面の上下方向に沿った接触面の長さ）を、第１化合物半導体層２１と第２化合物半導体層２２とによって挟まれている活性層２３の総膜厚の幅（発光部２０の側面の上下方向に沿った活性層２３の長さ）以下とすることが望ましい。あるいは又、活性層２３が量子井戸構造を有する場合、電流ブロック層４０を構成する化合物半導体層の１層当たりの接触面の幅を、量子井戸構造を構成する井戸層１層の幅（発光部２０の側面の上下方向に沿った井戸層の長さ）以下とすることが望ましい。このような形態は、電流ブロック層４０を構成する各化合物半導体層の膜厚を非常に薄くする必要に迫られるため、従来の技術にあっては、先に説明したとおり、ｎ型化合物半導体層／ｐ型化合物半導体層（あるいはｐ型化合物半導体層／ｎ型化合物半導体層）界面における不純物の相互拡散による導電型の中和によって、｛３１１｝Ｂ面やより高次の結晶面で構成される電流ブロック層４０の一部が、消滅してしまったり、逆に、異常に厚くなってしまったりするといった問題があった。然るに、以上に説明した種々の実施例における半導体発光素子にあっては、電流ブロック層４０を構成する各化合物半導体層において所望の導電型を得る際、不純物の置換サイトの競合関係を考慮した組み合わせを電流リーク抑制の視点から総合的に判断することにより、電流ブロック層４０を構成する各化合物半導体層の膜厚を非常に薄くした場合においても、不純物の相互拡散による導電型の中和を抑制して、電流ブロック層４０自身の電流ブロック品質を高め、更には、発光部２０の側面のリーク電流を確実に抑制する構造を実現することが可能となった。
Furthermore, regarding the contact surface with the side surface of the
具体的には、実施例１５の半導体発光素子にあっては、各層は、以下の表６Ａあるいは表６Ｂに示す構成を有するが、第１化合物半導体層２１及び第２化合物半導体層２２Ａ，２２Ｂ、更には、電流ブロック層４０を構成する化合物半導体は、活性層２３を構成する化合物半導体と比較して、バンドギャップが大、即ち、屈折率が低い化合物半導体から成る。ここで、表６Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表６Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
Specifically, in the semiconductor light emitting device of Example 15, each layer has the configuration shown in Table 6A or Table 6B below, but the first
［表６Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第１埋込層３１Ａ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 6A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Second buried
First buried
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表６Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第１埋込層３１Ａ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第１埋込層３１Ａは、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、第１埋込層３１Ａと第４化合物半導体層４４との間に境界は存在しない。
[Table 6B]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Second buried
First buried
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The first buried
実施例１５にあっては、半導体発光素子の製造過程において、発光部２０の形成が完了した時点では、発光部２０の軸線に垂直な仮想平面で発光部２０の中央部を切断したときの断面形状は三角形である。このとき、同時に一方では、発光部２０の軸線に垂直な仮想平面で発光部２０の端部を切断したときの断面形状は台形である。従って、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）を形成するとき、発光部２０の中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される。このとき、同時に一方では、発光部２０の端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の頂面にも、電流ブロック層４０と同じ積層構造を有する層（堆積層４０”）が形成される（図１５の（Ｂ）参照）。ここで、堆積層４０”が形成された時点において、堆積層４０”を構成する第４化合物半導体層を堆積層第４化合物半導体層４４’と呼び、堆積層４０”を構成する第３化合物半導体層を堆積層第３化合物半導体層４３”と呼ぶ。尚、堆積層４０”と発光部２０の積層構造の頂面との間には、電流ブロック層位置調整層３０と同じ構成を有する化合物半導体層３０’が形成されている。
In Example 15, when the formation of the
そして、電流ブロック層４０の形成に引き続き、特に両端部においては、発光部２０の側面と、発光部２０の上に更に積層された堆積層４０”の内の少なくとも１層の側面を覆うように、第１埋込層３１Ａを形成する。次いで、第１埋込層３１Ａが発光部２０の側面あるいは化合物半導体層３０’の側面を少なくとも覆い終わった時点で、第２埋込層３１Ｂの形成を開始し、全面を第２埋込層３１Ｂで被覆する。このとき、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイト（実施例１５にあってはＶ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層における不純物の置換サイト（実施例１５にあってはＩＩＩ族原子が占めるサイト）と競合しない不純物から成る（表６Ａあるいは表６Ｂ参照）。従って、例えば最終的に頂点を覆うように厚く積層された第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に形成された堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる（図１５の（Ｃ）参照）。尚、このような状態となった堆積層を堆積層痕４０’と呼ぶ。更には、堆積層痕４０’上に形成された第１埋込層及び第２埋込層を、それぞれ、第１埋込層３１Ａ’、第２埋込層３１Ｂ’と呼ぶ。また、図２６〜図３３の（Ａ）のそれぞれにおいて、堆積層第３化合物半導体層４３’を第３’層と呼び、堆積層第４化合物半導体層４４’を第４’層と呼ぶ。ここで、特に、堆積層４０”を構成する層として第１導電型を有する化合物半導体層が含まれる場合、この堆積層４０”を構成する第１導電型を有する化合物半導体層の不純物の置換サイトと競合しない第２導電型を有する埋込層３１が、堆積層４０”の側面の少なくとも一部で接していることが望ましい。これにより、埋込層３１（例えば、埋込層３１Ｂ層）における第２導電型の不純物が堆積層４０”の側面の少なくとも一部から拡散する結果、電流ブロックの原因となる堆積層４０”を構成する第１導電型化合物半導体層を、先ずは導電型補償し、ひいては、第２導電型化することが可能となる。
Then, following the formation of the
実施例１５の半導体発光素子は、例えば、以下に説明する方法に基づき製造することができる。即ち、実施例１の［工程−１００］〜［工程−１１０］と同様の工程に基づき、図３７の（Ｂ）に示す平面形状を有する凸部１１１の上に、図３７の（Ｂ）に示す平面形状を有する下地層１１２を設ける。ここで、図３７の（Ｂ）において、下地層１１２を明確化するために、下地層１１２に斜線を付した。
The semiconductor light emitting device of Example 15 can be manufactured based on, for example, the method described below. That is, based on the same steps as [Step-100] to [Step-110] of the first embodiment, on the
次いで、実施例１の［工程−１２０］と同様にして、下地層１１２の頂面上に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層されて成る発光部２０を形成し、併せて、発光素子製造用基板１０の露出面の上方に、第１導電型を有する第１化合物半導体層２１、活性層２３、及び、第２導電型を有する第２化合物半導体層２２が順次積層された積層構造体を形成する。尚、下地層１１２の幅と深さを適切に選択し、更には、第１化合物半導体層２１、活性層２３、第２化合物半導体層２２Ａ，２２Ｂの厚さを適切に選択することで、下地層１１２の中央部上に、断面が三角形である発光部２０の積層構造を得ることができる。このとき、同時に一方では、下地層１１２の両端部においては、断面が台形である発光部２０の積層構造を得ることができる。ここで、その後、第２化合物半導体層２２以降の層の成長が継続される過程で、中央部においては、成長停止状態にある三角形の側面が覆われながら、最終的に三角形の頂点も第２埋込層によって完全に埋め込まれる。一方、両端部においても、第２化合物半導体層２２以降の層の成長が継続される過程で、台形の頂面（｛１００｝面）で化合物半導体層の成長が継続するので、例えば、最終的に中央部の場合に比べて、断面が大きな三角形（頂点）が形成され、更に、その三角形の側面が覆われながら最終的に頂点も第２埋込層によって完全に埋め込まれる。
Next, in the same manner as in [Step-120] in Example 1, the first
具体的には、第２化合物半導体層２２Ｂの形成に連続して、全面に、電流ブロック層位置調整層３０をＭＯＣＶＤ法に基づき形成する。そして、更に、例えば、第４化合物半導体層４４及び第３化合物半導体層４３の積層構造から成る電流ブロック層４０を、順次、ＭＯＣＶＤ法に基づき形成する。こうして、下地層１１２の中央部にあっては、図５に示す断面構造を得ることができ、下地層１１２の両端部にあっては、図１６に示す断面構造を得ることができる。電流ブロック層４０は、｛１１１｝Ｂ面上には成長しない。また、電流ブロック層４０の端面が、少なくとも活性層２３の側面を覆うように、電流ブロック層４０を形成する。このような構成、構造は、下地層１１２の頂面の幅と下地層１１２の高さを適切に選択し、更には、電流ブロック層位置調整層３０の厚さを適切に選択することで達成することができる。第３化合物半導体層４３及び第４化合物半導体層４４の構成、構造は、上述したとおりである。
Specifically, following the formation of the second
次いで、全面に、第１埋込層３１Ａ、第２埋込層３１Ｂ、並びに、コンタクト層（キャップ層）３２を、順次、ＭＯＣＶＤ法に基づき形成する。即ち、ＭＯＣＶＤを継続すると、やがて発光素子製造用基板１０の露出面の上方において結晶成長する化合物半導体から成る第１埋込層３１Ａが、自己成長停止している発光部２０の側面と、両端部においては更に発光部２０の上に積層された堆積層４０”の側面の内の少なくとも１層の側面を完全に埋め尽くすようになる。この状態で、第１埋込層３１Ａの成長を停止させ、次いで、第２埋込層３１Ｂを成長させて、全面を第２埋込層３１Ｂで完全に埋め尽くす。こうして、下地層１１２の中央部にあっては、図１７に示す断面構造を得ることができ、下地層１１２の両端部にあっては、図１８に示す断面構造を得ることができる。その後、コンタクト層３２上に第２電極５２を真空蒸着法に基づき形成し、一方、発光素子製造用基板１０を裏面側から適切な厚みにラッピングした後、第１電極５１を真空蒸着法に基づき形成する。こうして、下地層１１２の中央部にあっては、図１３に示す断面構造を得ることができ、下地層１１２の両端部にあっては、図１４に示す断面構造を得ることができる。
Next, the first buried
その後、各半導体発光素子を分離することによって、半導体発光素子を得ることができる。尚、後述する実施例１６〜実施例１９の半導体発光素子も、基本的には、以上に説明した方法と同様の方法に基づき作製することができる。 Then, a semiconductor light emitting element can be obtained by separating each semiconductor light emitting element. In addition, the semiconductor light emitting elements of Examples 16 to 19 described later can also be basically manufactured based on the same method as described above.
尚、実施例１５、あるいは、後述する実施例１６〜実施例１９にあっては、実施例１の［工程−１００］〜［工程−１５０］と同様の工程を実行することで、実施例１と同様の半導体発光素子を得ることができるし、実施例２〜実施例４にて説明した方法を実行することで、実施例２〜実施例４と同様の半導体発光素子を得ることができるし、実施例５の［工程−５００］〜［工程−５２０］と同様の工程を実行することで、実施例５と同様の半導体発光素子を得ることができるし、実施例６の［工程−６００］〜［工程−６７０］と同様の工程を実行することで、実施例６と同様の半導体発光素子を得ることができるし、実施例７〜実施例９にて説明した方法を実行することで、実施例７〜実施例９と同様の半導体発光素子を得ることができる。 In Example 15 or Examples 16 to 19 which will be described later, the same steps as [Step-100] to [Step-150] of Example 1 are performed, so that Example 1 is executed. The same semiconductor light emitting device as in Example 2 to Example 4 can be obtained by executing the method described in Example 2 to Example 4. By performing the same steps as [Step-500] to [Step-520] of Example 5, a semiconductor light emitting device similar to that of Example 5 can be obtained, and [Step-600 of Example 6 can be obtained. ] To [Step-670], the same semiconductor light emitting device as that of Example 6 can be obtained by executing the same steps as in [Step-670], and the methods described in Examples 7 to 9 can be executed. A semiconductor light emitting device similar to that in Examples 7 to 9 can be obtained. That.
ところで、電流ブロック層４０の上方に位置する埋込層３１にあっては、第１埋込層３１Ａを第２導電型とするための不純物は、第１埋込層３１Ａにおける不純物の置換サイトが、第４化合物半導体層４４を第２導電型とするための第４化合物半導体層４４における不純物の置換サイトと競合する不純物から成る。従って、第１埋込層３１Ａの不純物が第４化合物半導体層４４に拡散することを確実に防止することができる。一方、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイトが、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層４３における不純物の置換サイトと競合しない不純物から成る。従って、第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に電流ブロック層と同じタイミングで形成された堆積層４０”における第１導電型を有する堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる。そして、以上の結果として、発光部２０の両端部における発光部２０の上方に位置する化合物半導体層は、全て、第２導電型を有するようになる。それ故、発光部２０の積層構造の頂面に電流ブロック層４０と同じ積層構造を有する堆積層が存在しなくなり、活性層２３への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されないので、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては、半導体発光素子の発光効率が低下するといった問題の発生を確実に回避することができる。後述する実施例１６〜実施例１９にあっても、基本原理は同様である。
By the way, in the buried
実施例１６は、実施例１５の変形である。但し、実施例１６における導電型を、実施例１５における導電型と逆とした。即ち、実施例１６における第１導電型はｐ型であり、第２導電型はｎ型である。 The sixteenth embodiment is a modification of the fifteenth embodiment. However, the conductivity type in Example 16 was reversed to the conductivity type in Example 15. That is, the first conductivity type in Example 16 is p-type, and the second conductivity type is n-type.
具体的には、発光部の中央部における概念図を図２７の（Ａ）に示し、発光部の端部における概念図を図２７の（Ｂ）に示し、模式的な一部断面図を図１９及び図２０に示し、拡大された模式的な一部断面図を図２１の（Ａ）〜（Ｃ）に示す。ここで、図１９は、半導体発光素子の中央部における半導体発光素子の模式的な一部断面図であり、図２０は、半導体発光素子の端部における半導体発光素子の模式的な一部断面図である。更には、図２１の（Ａ）は、電流ブロック層周りの拡大された模式的な一部断面図であり、図２１の（Ｂ）及び（Ｃ）は、半導体発光素子の端部における発光部周りの拡大された模式的な一部断面図である。 Specifically, FIG. 27A shows a conceptual diagram at the center of the light emitting unit, FIG. 27B shows a conceptual diagram at the end of the light emitting unit, and a schematic partial cross-sectional view. 19 and 20, enlarged schematic partial cross-sectional views are shown in FIGS. Here, FIG. 19 is a schematic partial cross-sectional view of the semiconductor light-emitting element at the center of the semiconductor light-emitting element, and FIG. 20 is a schematic partial cross-sectional view of the semiconductor light-emitting element at the end of the semiconductor light-emitting element. It is. Further, FIG. 21A is an enlarged schematic partial sectional view around the current blocking layer, and FIGS. 21B and 21C are light emitting portions at the end of the semiconductor light emitting element. FIG. 3 is an enlarged schematic partial cross-sectional view of the periphery.
実施例１６の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第１埋込層における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２埋込層における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。
In the semiconductor light emitting device of Example 16,
The first
The substitution site of impurities in the first
The impurity substitution sites in the second
The impurity substitution site in the third
The substitution site of impurities in the first buried layer is a site occupied by group V atoms,
The impurity substitution sites in the second buried layer are sites occupied by group III atoms.
あるいは又、別の表現で表せば、実施例１６の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１を第１導電型であるｐ型とするための不純物は、第ＩＩ族不純物であり、
第３化合物半導体層４３を第１導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第１埋込層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、
第２埋込層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物である。
Alternatively, in other words, in the semiconductor light emitting device of Example 16,
The first
The impurity for making the first compound semiconductor layer 21 p-type which is the first conductivity type is a group II impurity,
The impurity for making the third
Impurities for making the first buried layer n-type which is the second conductivity type are Group VI impurities,
The impurity for making the second buried layer n-type, which is the second conductivity type, is a group IV impurity.
更に別の表現で表せば、実施例１６の半導体発光素子にあっては、第１化合物半導体層２１を第１導電型（ｐ型）とするための不純物は、第３化合物半導体層４３を第１導電型（ｐ型）とするための不純物とは異なる。
In other words, in the semiconductor light emitting device of Example 16, the impurity for making the first
より具体的には、実施例１６の半導体発光素子にあっては、各層は、以下の表７Ａあるいは表７Ｂに示す構成を有する。ここで、表７Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表７Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 16, each layer has a configuration shown in Table 7A or Table 7B below. Here, in the example shown in Table 7A, the third
［表７Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第１埋込層３１Ａ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｅ（又はＳｉ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 7A]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Second embedded
First buried
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表７Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第１埋込層３１Ａ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｅ（又はＳｉ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第１埋込層３１Ａは、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、第１埋込層３１Ａと第４化合物半導体層４４との間に境界は存在しない。
[Table 7B]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Second embedded
First buried
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The first buried
実施例１６にあっても、実施例１の［工程−１２０］と同様の工程において、発光部２０の形成が完了した時点では、発光部２０の軸線に垂直な仮想平面で発光部２０の中央部を切断したときの断面形状は三角形である。このとき、同時に一方では、発光部２０の軸線に垂直な仮想平面で発光部２０の端部を切断したときの断面形状は台形である。従って、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）を形成するとき、発光部２０の中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される。このとき、同時に一方では、発光部２０の端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の頂面にも、電流ブロック層４０と同じ積層構造を有する堆積層４０”が形成される。そして、電流ブロック層４０の形成に引き続き、特に両端部においては、発光部２０の側面と、発光部２０の上に更に積層された堆積層４０”の内の少なくとも１層の側面を覆うように第１埋込層３１Ａを形成する。次いで、第１埋込層３１Ａが発光部２０の側面あるいは化合物半導体層３０’の側面を少なくとも覆い終わった時点で、第２埋込層３１Ｂの形成を開始し、全面を第２埋込層３１Ｂで被覆する。このように、特に堆積層４０”を構成する層として第１導電型を有する化合物半導体層が含まれる場合、この堆積層４０”を構成する第１導電型を有する化合物半導体層の不純物の置換サイトと競合しない第２導電型を有する埋込層３１（例えば、埋込層３１Ｂ層）が、堆積層４０”の側面の少なくとも一部で接していることが望ましい。これにより、埋込層３１（例えば、埋込層３１Ｂ層）における第２導電型の不純物が堆積層４０”の側面の少なくとも一部から拡散し、電流ブロックの原因となる堆積層４０”を構成する第１導電型化合物半導体層を、先ずは導電型補償し、ひいては、第２導電型化することが可能となる。このとき、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイト（実施例１６にあってはＩＩＩ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層における不純物の置換サイト（実施例１６にあってはＶ族原子が占めるサイト）と競合しない不純物から成る（表７Ａあるいは表７Ｂ参照）。従って、例えば、最終的に頂点を覆うように厚く積層した第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に形成された第１導電型を有する堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる。そして、以上の結果として、発光部２０の両端部における発光部２０の上方に位置する化合物半導体層は、全て、第２導電型を有するようになる。それ故、発光部２０の積層構造の頂面に電流ブロック層４０と同じ積層構造を有する堆積層が存在しなくなり、活性層への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されないので、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては、半導体発光素子の発光効率が低下するといった問題の発生を確実に回避することができる。
Even in Example 16, in the same step as [Step-120] in Example 1, when the formation of the
実施例１７も、実施例１５の変形である。具体的には、実施例１７の半導体発光素子は、発光部の中央部における概念図を図２８の（Ａ）に示し、発光部の端部における概念図を図２８の（Ｂ）に示すように、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第１埋込層における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第２埋込層における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。尚、実施例１７の半導体発光素子の模式的な一部断面図は、図１９及び図２０に示したと同様である。
Example 17 is also a modification of Example 15. Specifically, in the semiconductor light emitting device of Example 17, a conceptual diagram at the center of the light emitting portion is shown in FIG. 28A, and a conceptual diagram at the end of the light emitting portion is shown in FIG. In addition,
The first
The impurity substitution site in the first
The substitution sites of impurities in the second
The impurity substitution site in the third
The substitution site of impurities in the first buried layer is a site occupied by group V atoms,
The impurity substitution sites in the second buried layer are sites occupied by group III atoms. The schematic partial sectional view of the semiconductor light emitting device of Example 17 is the same as that shown in FIGS.
また、別の表現で表せば、実施例１７の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第２化合物半導体層２２Ａ，２２Ｂを第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物であり、
第４化合物半導体層４４を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第１埋込層を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第２埋込層を第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物である。
In other words, in the semiconductor light emitting device of Example 17,
The first
The impurity for making the second
The impurity for making the fourth compound semiconductor layer 44 p-type which is the second conductivity type is carbon (C),
The impurity for making the first buried layer the p-type which is the second conductivity type is carbon (C),
The impurity for making the second buried layer p-type which is the second conductivity type is a group II impurity.
更に別の表現で表せば、実施例１７の半導体発光素子にあっては、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための不純物は、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物とは異なる。
In other words, in the semiconductor light emitting device of Example 17, the impurity for making the second
より具体的には、実施例１７の半導体発光素子にあっては、各層は、以下の表８Ａあるいは表８Ｂに示す構成を有する。ここで、表８Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表８Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 17, each layer has a configuration shown in Table 8A or Table 8B below. Here, in the example shown in Table 8A, the third
［表８Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第１埋込層３１Ａ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 8A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Second buried
First buried
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表８Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第１埋込層３１Ａ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第１埋込層３１Ａは、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、第１埋込層３１Ａと第４化合物半導体層４４との間に境界は存在しない。
[Table 8B]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Second buried
First buried
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The first buried
実施例１７にあっても、実施例１の［工程−１２０］と同様の工程において、発光部２０の形成が完了した時点では、発光部２０の軸線に垂直な仮想平面で発光部２０の中央部を切断したときの断面形状は三角形である。このとき、同時に一方では、発光部２０の軸線に垂直な仮想平面で発光部２０の端部を切断したときの断面形状は台形である。従って、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）を形成するとき、発光部２０の中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される。このとき、同時に一方では、発光部２０の端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の頂面にも、電流ブロック層４０と同じ積層構造を有する堆積層４０”が形成される。そして、電流ブロック層４０の形成に引き続き、特に両端部においては、発光部２０の側面と、発光部２０の上に更に積層された堆積層４０”の内の少なくとも１層の側面を覆うように覆うように第１埋込層３１Ａを形成する。次いで、第１埋込層３１Ａが発光部２０の側面あるいは化合物半導体層３０’の側面を少なくとも覆い終わった時点で、第２埋込層３１Ｂの形成を開始し、全面を第２埋込層３１Ｂで被覆する。このように、特に堆積層４０”を構成する層として第１導電型を有する化合物半導体層が含まれる場合、この堆積層４０”を構成する第１導電型を有する化合物半導体層の不純物の置換サイトと競合しない第２導電型を有する埋込層３１（例えば、埋込層３１Ｂ層）が、堆積層４０”の側面の少なくとも一部で接していることが望ましい。これにより、埋込層３１（例えば、埋込層３１Ｂ層）における第２導電型の不純物が堆積層４０”の側面の少なくとも一部から拡散し、電流ブロックの原因となる堆積層４０”を構成する第１導電型化合物半導体層を、先ずは導電型補償し、ひいては、第２導電型化することが可能となる。このとき、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイト（実施例１７にあってはＩＩＩ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層における不純物の置換サイト（実施例１７にあってはＶ族原子が占めるサイト）と競合しない不純物から成る（表８Ａあるいは表８Ｂ参照）。従って、例えば、最終的に頂点を覆うように厚く積層した第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に形成された第１導電型を有する堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる。そして、以上の結果として、発光部２０の両端部における発光部２０の上方に位置する化合物半導体層は、全て、第２導電型を有するようになる。それ故、発光部２０の積層構造の頂面に電流ブロック層４０と同じ積層構造を有する堆積層が存在しなくなり、活性層への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されないので、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては、半導体発光素子の発光効率が低下するといった問題の発生を確実に回避することができる。
Even in Example 17, in the same process as [Step-120] in Example 1, when the formation of the
実施例１８は、実施例１７の変形である。但し、実施例１８における導電型を、実施例１７における導電型と逆とした。即ち、実施例１８における第１導電型はｐ型であり、第２導電型はｎ型である。 The eighteenth embodiment is a modification of the seventeenth embodiment. However, the conductivity type in Example 18 was reversed to the conductivity type in Example 17. That is, the first conductivity type in Example 18 is p-type, and the second conductivity type is n-type.
具体的には、発光部の中央部における概念図を図２９の（Ａ）に示し、発光部の端部における概念図を図２９の（Ｂ）に示すように、実施例１８の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第１化合物半導体層２１における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２化合物半導体層２２Ａ，２２Ｂにおける不純物の置換サイトは、Ｖ族原子が占めるサイトであり、
第３化合物半導体層４３における不純物の置換サイト、及び、第４化合物半導体層４４における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第１埋込層における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、
第２埋込層における不純物の置換サイトは、Ｖ族原子が占めるサイトである。尚、実施例１８の半導体発光素子の模式的な一部断面図は、図１９及び図２０に示したと同様である。
Specifically, as shown in FIG. 29 (A), a conceptual diagram at the center of the light-emitting portion, and as shown in FIG. 29 (B), a semiconductor light-emitting element of Example 18 In that,
The first
The substitution site of impurities in the first
The impurity substitution sites in the second
The impurity substitution site in the third
The substitution site of impurities in the first buried layer is a site occupied by group III atoms,
The impurity substitution sites in the second buried layer are sites occupied by group V atoms. The schematic partial sectional view of the semiconductor light emitting device of Example 18 is the same as that shown in FIGS.
あるいは又、別の表現で表せば、実施例１８の半導体発光素子にあっては、
第１化合物半導体層２１、第２化合物半導体層２２Ａ，２２Ｂ、電流ブロック層４０（第３化合物半導体層４３及び第４化合物半導体層４４）、第１埋込層及び第２埋込層は、ＩＩＩ−Ｖ族化合物半導体から成り、
第２化合物半導体層２２Ａ，２２Ｂを第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、
第４化合物半導体層４４を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物であり、
第１埋込層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物であり、
第２埋込層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物である。
Alternatively, in other words, in the semiconductor light emitting device of Example 18,
The first
Impurities for making the second
The impurity for making the fourth
The impurity for making the first buried layer n-type which is the second conductivity type is a group IV impurity,
The impurity for making the second buried layer n-type, which is the second conductivity type, is a Group VI impurity.
更に別の表現で表せば、実施例１８の半導体発光素子にあっては、第２化合物半導体層２２Ａ，２２Ｂを第２導電型（ｐ型）とするための不純物は、第４化合物半導体層４４を第２導電型（ｐ型）とするための不純物とは異なる。
In other words, in the semiconductor light emitting device of Example 18, the impurity for making the second
より具体的には、実施例１８の半導体発光素子にあっては、各層は、以下の表９Ａあるいは表９Ｂに示す構成を有する。ここで、表９Ａに示した例にあっては、第４化合物半導体層４４の上に第３化合物半導体層４３が積層されており、表９Ｂに示した例にあっては、第３化合物半導体層４３の上に第４化合物半導体層４４が積層されている。
More specifically, in the semiconductor light emitting device of Example 18, each layer has a configuration shown in Table 9A or Table 9B below. Here, in the example shown in Table 9A, the third
［表９Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第１埋込層３１Ａ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｉ（又はＳｅ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、第４化合物半導体層４４と電流ブロック層位置調整層３０との間に境界は存在しない。
[Table 9A]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Second embedded
First buried
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
［表９Ｂ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層２２Ａ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層２３ ・・・［活性層−Ｂ］
第１化合物半導体層２１ ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第１埋込層３１Ａ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第３化合物半導体層４３ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
（全体）
コンタクト層３２ ・・・ｎ−ＧａＡｓ：Ｓｉ（又はＳｅ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第１埋込層３１Ａは、第４化合物半導体層４４に引き続き、連続的に形成され、実質的には、第１埋込層３１Ａと第４化合物半導体層４４との間に境界は存在しない。
[Table 9B]
(Configuration of light emitting part)
Second
Second
First
(Current blocking layer)
Second embedded
First buried
Fourth
Third
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The first buried
実施例１８にあっても、実施例１の［工程−１２０］と同様の工程において、発光部２０の形成が完了した時点では、発光部２０の軸線に垂直な仮想平面で発光部２０の中央部を切断したときの断面形状は三角形である。このとき、同時に一方では、発光部２０の軸線に垂直な仮想平面で発光部２０の端部を切断したときの断面形状は台形である。従って、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）を形成するとき、発光部２０の中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される。このとき、同時に一方では、発光部２０の端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の頂面にも、電流ブロック層４０と同じ積層構造を有する堆積層４０”が形成される。そして、電流ブロック層４０の形成に引き続き、特に両端部においては、発光部２０の側面と、発光部２０の上に更に積層された堆積層４０”の内の少なくとも１層の側面を覆うように第１埋込層３１Ａを形成する。次いで、第１埋込層３１Ａが発光部２０の側面あるいは化合物半導体層３０’の側面を少なくとも覆い終わった時点で、第２埋込層３１Ｂの形成を開始し、全面を第２埋込層３１Ｂで被覆する。このように、特に堆積層４０”を構成する層として第１導電型を有する化合物半導体層が含まれる場合、この堆積層４０”を構成する第１導電型を有する化合物半導体層の不純物の置換サイトと競合しない第２導電型を有する埋込層３１（例えば、埋込層３１Ｂ層）が、堆積層４０”の側面の少なくとも一部で接していることが望ましい。これにより、埋込層３１（例えば、埋込層３１Ｂ層）における第２導電型の不純物が堆積層４０”の側面の少なくとも一部から拡散し、電流ブロックの原因となる堆積層４０”を構成する第１導電型化合物半導体層を、先ずは導電型補償し、ひいては、第２導電型化することが可能となる。このとき、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイト（実施例１８にあってはＶ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層における不純物の置換サイト（実施例１８にあってはＩＩＩ族原子が占めるサイト）と競合しない不純物から成る（表９Ａあるいは表９Ｂ参照）。従って、例えば、最終的に頂点を覆うように厚く積層した第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に形成された第１導電型を有する堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる。そして、以上の結果として、発光部２０の両端部における発光部２０の上方に位置する化合物半導体層は、全て、第２導電型を有するようになる。それ故、発光部２０の積層構造の頂面に電流ブロック層４０と同じ積層構造を有する堆積層が存在しなくなり、活性層への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されないので、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては、半導体発光素子の発光効率が低下するといった問題の発生を確実に回避することができる。
Even in Example 18, in the same process as [Step-120] in Example 1, when the formation of the
実施例１９の半導体発光素子は、発光部の中央部における概念図を図３０の（Ａ）に示し、発光部の端部における概念図を図３０の（Ｂ）に示し、図１３、図１４に模式的な一部断面図を示し、拡大された模式的な一部断面図を図１５の（Ａ）〜（Ｃ）に示したと同様に、
（Ａ）第１導電型（実施例１９にあっては、ｎ型）を有する第１化合物半導体層２１、活性層２３、及び、第２導電型（実施例１９にあっては、ｐ型）を有する第２化合物半導体層２２が順次積層されて成る発光部２０、並びに、
（Ｂ）発光部２０の側面に接して設けられた電流ブロック層４０、
を備えている。
In the semiconductor light emitting device of Example 19, a conceptual diagram at the center of the light emitting portion is shown in FIG. 30A, a conceptual diagram at the end of the light emitting portion is shown in FIG. 30B, and FIGS. A schematic partial cross-sectional view is shown in Fig. 15, and an enlarged schematic partial cross-sectional view is shown in (A) to (C) of Fig. 15.
(A) First
(B) a
It has.
そして、電流ブロック層４０は、実施例１４にて説明したと同様の構成、構造を有するし、電流ブロック層４０と発光部２０の側面との位置関係も実施例１４にて説明したと同様である。ここで、実施例１９の半導体発光素子にあっても、第１化合物半導体層２１、第２化合物半導体層２２、第４化合物半導体層４４及び第３化合物半導体層４３は、ＩＩＩ−Ｖ族化合物半導体から成る。
The
実施例１９にあっては、第１化合物半導体層２１における不純物の置換サイト、第２化合物半導体層２２における不純物の置換サイト、第４化合物半導体層４４における不純物の置換サイト、及び、第３化合物半導体層４３における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。また、第１埋込層における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトであり、第２埋込層における不純物の置換サイトは、Ｖ族原子が占めるサイトである。そして、第１化合物半導体層２１及び第３化合物半導体層４３を第１導電型であるｎ型とするための不純物は、第ＩＶ族不純物（具体的には、ケイ素，Ｓｉ）であり、第２化合物半導体層２２及び第４化合物半導体層４４を第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物（具体的には、亜鉛，Ｚｎ）であり、第１埋込層３１Ａを第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物（具体的には、亜鉛，Ｚｎ）であり、第２埋込層３１Ｂを第２導電型であるｐ型とするための不純物は、炭素（Ｃ）である。
In Example 19, the impurity substitution site in the first
より具体的には、実施例１９の半導体発光素子にあっては、各層は、以下の表１０Ａに示す構成を有する。 More specifically, in the semiconductor light emitting device of Example 19, each layer has a configuration shown in Table 10A below.
［表１０Ａ］
（発光部の構成）
第２化合物半導体層２２Ｂ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第２化合物半導体層２２Ａ・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
活性層２３ ・・・［活性層−Ａ］
第１化合物半導体層２１ ・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｉ
（電流ブロック層）
第２埋込層３１Ｂ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第１埋込層３１Ａ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第３化合物半導体層４３ ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第４化合物半導体層４４ ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
電流ブロック層位置調整層３０・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
（注１）第２化合物半導体層２２Ｂに引き続き、電流ブロック層位置調整層３０が形成される。
（注２）第４化合物半導体層４４は、電流ブロック層位置調整層３０に引き続き、連続的に形成され、実質的には、電流ブロック層位置調整層３０と第４化合物半導体層４４との間に境界は存在しない。
[Table 10A]
(Configuration of light emitting part)
Second
Second
Active layer 23 [Active layer-A]
First
(Current blocking layer)
Second buried
First buried
Third
Fourth
Current blocking layer
(The entire)
(Note 1) The current blocking layer
(Note 2) The fourth
実施例１９にあっても、実施例１の［工程−１２０］と同様の工程において、発光部２０の形成が完了した時点では、発光部２０の軸線に垂直な仮想平面で発光部２０の中央部を切断したときの断面形状は三角形である。このとき、同時に一方では、発光部２０の軸線に垂直な仮想平面で発光部２０の端部を切断したときの断面形状は台形である。従って、電流ブロック層４０（第４化合物半導体層４４及び第３化合物半導体層４３）を形成するとき、発光部２０の中央部にあっては、発光部２０の側面にのみ電流ブロック層４０が形成される。このとき、同時に一方では、発光部２０の端部にあっては、発光部２０の側面に電流ブロック層４０が形成されるだけでなく、発光部２０の頂面にも、電流ブロック層４０と同じ積層構造を有する堆積層４０”が形成される。そして、電流ブロック層４０の形成に引き続き、特に両端部においては、発光部２０の側面と、発光部２０の上に更に積層された堆積層４０”の内の少なくとも１層の側面を覆うように第１埋込層３１Ａを形成する。次いで、第１埋込層３１Ａが発光部２０の側面あるいは化合物半導体層３０’の側面を少なくとも覆い終わった時点で、第２埋込層３１Ｂの形成を開始し、全面を第２埋込層３１Ｂで被覆する。このように、特に堆積層４０”を構成する層として第１導電型を有する化合物半導体層が含まれる場合、この堆積層４０”を構成する第１導電型を有する化合物半導体層の不純物の置換サイトと競合しない第２導電型を有する埋込層３１（例えば、埋込層３１Ｂ層）が、堆積層４０”の側面の少なくとも一部で接していることが望ましい。これにより、埋込層３１（例えば、埋込層３１Ｂ層）における第２導電型の不純物が堆積層４０”の側面の少なくとも一部から拡散し、電流ブロックの原因となる堆積層４０”を構成する第１導電型化合物半導体層を、先ずは導電型補償し、ひいては、第２導電型化することが可能となる。このとき、第２埋込層３１Ｂを第２導電型とするための不純物は、第２埋込層３１Ｂにおける不純物の置換サイト（実施例１９にあってはＶ族原子が占めるサイト）が、第３化合物半導体層４３を第１導電型とするための第３化合物半導体層における不純物の置換サイト（実施例１９にあってはＩＩＩ族原子が占めるサイト）と競合しない不純物から成る（表１０Ａあるいは表１０Ｂ参照）。従って、例えば、最終的に頂点を覆うように厚く積層した第２埋込層３１Ｂを第２導電型とするための不純物は、発光部２０の両端部における頂面上に形成された第１導電型を有する堆積層第３化合物半導体層４３”中に拡散し、係る堆積層第３化合物半導体層４３”を第２導電型を有する堆積層第３化合物半導体層４３’へと変化させる。そして、以上の結果として、発光部２０の両端部における発光部２０の上方に位置する化合物半導体層は、全て、第２導電型を有するようになる。それ故、発光部２０の積層構造の頂面に電流ブロック層４０と同じ積層構造を有する堆積層が存在しなくなり、活性層への電流注入経路が｛１１１｝Ｂ側面（接触面）に限定されないので、電気抵抗の増加による発熱や消費電流の増加といった問題、ひいては半導体発光素子の発光効率が低下するといった問題の発生を確実に回避することができる。
Even in Example 19, in the same process as [Step-120] in Example 1, when the formation of the
尚、以上の点を除き、実施例１９の半導体発光素子は、基本的に、実施例１５の半導体発光素子と同じ構成、構造を有するので、詳細な説明は省略する。 Except for the above points, the semiconductor light-emitting device of Example 19 basically has the same configuration and structure as the semiconductor light-emitting device of Example 15, and thus detailed description thereof is omitted.
以下、実施例１９の半導体発光素子の変形例を説明する。 Hereinafter, modifications of the semiconductor light emitting device of Example 19 will be described.
発光部の中央部における概念図を図３１の（Ａ）に示し、発光部の端部における概念図を図３１の（Ｂ）に示す実施例１９の半導体発光素子の変形例にあっては、
第１化合物半導体層及び第３化合物半導体層を第１導電型であるｐ型とするための不純物は、第ＩＩ族不純物（具体的には、Ｚｎ）であり、
第２化合物半導体層及び第４化合物半導体層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物（具体的には、Ｓｉ）であり、
第１埋込層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物であり、第２埋込層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物である。
In a modification of the semiconductor light emitting device of Example 19 shown in FIG. 31A, a conceptual diagram in the center of the light emitting part, and in FIG.
The impurity for making the first compound semiconductor layer and the third compound semiconductor layer p-type which is the first conductivity type is a Group II impurity (specifically, Zn),
The impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer the n-type which is the second conductivity type is a group IV impurity (specifically, Si),
The impurity for making the first buried layer the n-type which is the second conductivity type is a group IV impurity, and the impurity for making the second buried layer the n-type which is the second conductivity type is the first impurity. Group VI impurities.
より具体的には、実施例１９の半導体発光素子のこの変形例にあっては、各層は、以下の表１０Ｂに示す構成を有する。尚、表１０Ａの（注１）及び（注２）と同じ注が付される（後述する表１０Ｃ〜表１０Ｄにおいても同様）。 More specifically, in this modification of the semiconductor light emitting device of Example 19, each layer has a configuration shown in Table 10B below. Note that the same notes as (Note 1) and (Note 2) in Table 10A are attached (the same applies to Tables 10C to 10D described later).
［表１０Ｂ］
（発光部の構成）
第２化合物半導体層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第２化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｉ
活性層 ・・・［活性層−Ｂ］
第１化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｚｎ
（電流ブロック層）
第２埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第１埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第３化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第４化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
電流ブロック層位置調整層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層 ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 10B]
(Configuration of light emitting part)
Second compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Si
Second compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Si
Active layer ... [active layer-B]
First compound semiconductor layer: p-Al 0.4 Ga 0.6 As: Zn
(Current blocking layer)
Second buried layer: n-Al 0.47 Ga 0.53 As: Se
First buried layer: n-Al 0.47 Ga 0.53 As: Si
Third compound semiconductor layer: p-Al 0.47 Ga 0.53 As: Zn
Fourth compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Si
Current block layer position adjusting layer: n-Al 0.47 Ga 0.53 As: Se
(The entire)
Contact layer: p-GaAs: Zn (or C)
発光部の中央部における概念図を図３２の（Ａ）に示し、発光部の端部における概念図を図３２の（Ｂ）に示すように、あるいは又、発光部の中央部における概念図を図３３の（Ａ）に示し、発光部の端部における概念図を図３３の（Ｂ）に示すように、実施例１９の半導体発光素子のこれらの変形例にあっては、第１化合物半導体層における不純物の置換サイト、第２化合物半導体層における不純物の置換サイト、第４化合物半導体層における不純物の置換サイト、及び、第３化合物半導体層における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、第１埋込層における不純物の置換サイトは、Ｖ族原子が占めるサイトであり、第２埋込層における不純物の置換サイトは、ＩＩＩ族原子が占めるサイトである。 A conceptual diagram at the center of the light emitting part is shown in FIG. 32A, a conceptual diagram at the end of the light emitting part is shown in FIG. 32B, or a conceptual diagram at the central part of the light emitting part. As shown in FIG. 33A and a conceptual diagram at the end of the light-emitting portion as shown in FIG. 33B, in these modifications of the semiconductor light-emitting device of Example 19, the first compound semiconductor The impurity substitution site in the layer, the impurity substitution site in the second compound semiconductor layer, the impurity substitution site in the fourth compound semiconductor layer, and the impurity substitution site in the third compound semiconductor layer are sites occupied by group V atoms. The impurity substitution sites in the first buried layer are sites occupied by group V atoms, and the impurity substitution sites in the second buried layer are sites occupied by group III atoms.
そして、図３２の（Ａ）及び（Ｂ）に概念図を示す実施例１９の半導体発光素子の変形例にあっては、
第１化合物半導体層及び第３化合物半導体層を第１導電型であるｎ型とするための不純物は、第ＶＩ族不純物（具体的には、Ｓｅ）であり、
第２化合物半導体層及び第４化合物半導体層を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第１埋込層を第２導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、第２埋込層を第２導電型であるｐ型とするための不純物は、第ＩＩ族不純物である。
And in the modification of the semiconductor light emitting element of Example 19 whose conceptual diagram is shown in FIGS.
The impurity for making the first compound semiconductor layer and the third compound semiconductor layer the n-type which is the first conductivity type is a Group VI impurity (specifically, Se),
The impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer p-type which is the second conductivity type is carbon (C),
The impurity for making the first buried layer the p-type which is the second conductivity type is carbon (C), and the impurity for making the second buried layer the p-type which is the second conductivity type is the first Group II impurities.
より具体的には、実施例１９の半導体発光素子のこの変形例にあっては、各層は、以下の表１０Ｃに示す構成を有する。 More specifically, in this modification of the semiconductor light emitting device of Example 19, each layer has a configuration shown in Table 10C below.
［表１０Ｃ］
（発光部の構成）
第２化合物半導体層・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第２化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｃ
活性層 ・・・［活性層−Ａ］
第１化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
（電流ブロック層）
第２埋込層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
第１埋込層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第３化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第４化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
電流ブロック層位置調整層・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｚｎ
（全体）
コンタクト層３２ ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 10C]
(Configuration of light emitting part)
Second compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
The second compound semiconductor layer ··· p-Al 0.4 Ga 0.6 As : C
Active layer ... [active layer-A]
First compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Se
(Current blocking layer)
Second buried layer: p-Al 0.47 Ga 0.53 As: Zn
First buried layer: p-Al 0.47 Ga 0.53 As: C
Third compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Fourth compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
Current block layer position adjusting layer: p-Al 0.47 Ga 0.53 As: Zn
(The entire)
あるいは又、図３３の（Ａ）及び（Ｂ）に概念図を示す実施例１９の半導体発光素子の変形例にあっては、
第１化合物半導体層及び第３化合物半導体層を第１導電型であるｐ型とするための不純物は、炭素（Ｃ）であり、
第２化合物半導体層及び第４化合物半導体層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物（具体的には、Ｓｅ）であり、
第１埋込層を第２導電型であるｎ型とするための不純物は、第ＶＩ族不純物であり、第２埋込層を第２導電型であるｎ型とするための不純物は、第ＩＶ族不純物である。
Alternatively, in the modification of the semiconductor light emitting device of Example 19 whose conceptual diagram is shown in FIGS. 33 (A) and (B),
The impurity for making the first compound semiconductor layer and the third compound semiconductor layer p-type which is the first conductivity type is carbon (C),
An impurity for making the second compound semiconductor layer and the fourth compound semiconductor layer an n-type which is the second conductivity type is a Group VI impurity (specifically, Se),
The impurity for making the first buried layer n-type which is the second conductivity type is a Group VI impurity, and the impurity for making the second buried layer n-type which is the second conductivity type is the first impurity. Group IV impurities.
より具体的には、実施例１９の半導体発光素子のこの変形例にあっては、各層は、以下の表１０Ｄに示す構成を有する。 More specifically, in this modification of the semiconductor light emitting device of Example 19, each layer has a configuration shown in Table 10D below.
［表１０Ｄ］
（発光部の構成）
第２化合物半導体層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第２化合物半導体層・・・ｎ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｓｅ
活性層 ・・・［活性層−Ｂ］
第１化合物半導体層・・・ｐ−Ａｌ0.4Ｇａ0.6Ａｓ：Ｃ
（電流ブロック層）
第２埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｉ
第１埋込層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
第３化合物半導体層 ・・・ｐ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｃ
第４化合物半導体層 ・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
電流ブロック層位置調整層・・・ｎ−Ａｌ0.47Ｇａ0.53Ａｓ：Ｓｅ
（全体）
コンタクト層 ・・・ｐ−ＧａＡｓ：Ｚｎ（又はＣ）
[Table 10D]
(Configuration of light emitting part)
Second compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Second compound semiconductor layer: n-Al 0.4 Ga 0.6 As: Se
Active layer ... [active layer-B]
First compound semiconductor layer: p-Al 0.4 Ga 0.6 As: C
(Current blocking layer)
Second buried layer: n-Al 0.47 Ga 0.53 As: Si
First buried layer: n-Al 0.47 Ga 0.53 As: Se
Third compound semiconductor layer: p-Al 0.47 Ga 0.53 As: C
Fourth compound semiconductor layer: n-Al 0.47 Ga 0.53 As: Se
Current block layer position adjusting layer: n-Al 0.47 Ga 0.53 As: Se
(The entire)
Contact layer: p-GaAs: Zn (or C)
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定されるものではない。実施例において説明した半導体発光素子の構造、構成、構成材料等、あるいは、半導体発光素子の製造方法は例示であり、種々、変更することができる。前述したとおり、実施例１０〜実施例１９において説明した半導体発光素子の構成、構造を、実施例１〜実施例９にて説明した構造を有する半導体発光素子に適用することができることは云うまでもない。半導体発光素子を発光ダイオード（ＬＥＤ）として機能させ、第１化合物半導体層２１から光を出射される場合、実施例１〜実施例９において説明した構造を有する半導体発光素子にあっては、第１電極５１，１５１が第１化合物半導体層２１から出射された光を遮らないように、第１電極５１，１５１を透明電極材料から構成するか、第１電極５１，１５１を第１化合物半導体層２１から出射された光を遮らないような位置に設ける必要がある。
As mentioned above, although this invention was demonstrated based on the preferable Example, this invention is not limited to these Examples. The structure, configuration, constituent material, and the like of the semiconductor light emitting device described in the examples or the method for manufacturing the semiconductor light emitting device are examples, and can be variously changed. As described above, it is needless to say that the configurations and structures of the semiconductor light emitting elements described in Examples 10 to 19 can be applied to the semiconductor light emitting elements having the structures described in Examples 1 to 9. Absent. When the semiconductor light-emitting element functions as a light-emitting diode (LED) and light is emitted from the first
１０・・・発光素子製造用基板、１１，１１１・・・凸部、１１Ａ・・・選択成長用マスク層、１１Ｂ・・・エッチング用マスク層、１２，１１２・・・下地層、１２Ａ，１１２Ａ・・・第１下地層、１２Ｂ，１１２Ｂ・・・第２下地層、２０・・・発光部、２０’・・・積層構造体、２１・・・第１化合物半導体層、２２，２２Ａ，２２Ｂ・・・第２化合物半導体層、２３・・・活性層、３０・・・電流ブロック層位置調整層、３１・・・埋込層、３１Ａ・・・第１埋込層、３１Ｂ・・・第２埋込層、３２・・・コンタクト層（キャップ層）、４０・・・電流ブロック層、４０’・・・堆積層痕、４０”・・・堆積層、４３・・・第３化合物半導体層、４４・・・第４化合物半導体層、５１，１５１・・・第１電極、５２，１５２・・・第２電極、６０・・・支持基板、６１・・・金属層
DESCRIPTION OF
Claims (20)
（Ｂ）少なくとも凸部を覆う下地層、
（Ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部、並びに、
（Ｄ）凸部が形成されていない発光素子製造用基板の主面の部分に形成され、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体、並びに、該積層構造体上に形成され、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層、
を具備した半導体発光素子であって、
下地層は、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成り、
凸部を覆う下地層の部分を発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの下地層表面の断面形状は台形の一部を構成し、該台形の２つの斜辺に相当する下地層の斜面は｛１１１｝Ｂ面であり、台形の上辺に相当する下地層の頂面は｛１００｝面であることを特徴とする半導体発光素子。 (A) A convex portion formed on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface and extending parallel to the <110> direction of the light emitting element manufacturing substrate;
(B) a base layer covering at least the convex part,
(C) a light emitting unit in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked on a top surface of an underlayer; and
(D) A first compound semiconductor layer having a first conductivity type, an active layer, and a second compound having a second conductivity type, which are formed on a main surface portion of the light emitting element manufacturing substrate on which no protrusion is formed. A stacked structure in which semiconductor layers are sequentially stacked, and a current blocking layer formed on the stacked structure and covering at least the side surface of the active layer constituting the light emitting unit;
A semiconductor light emitting device comprising:
The underlayer is made of a second group III-V compound semiconductor material that is different from the first group III-V compound semiconductor material constituting the convex portion.
The cross-sectional shape of the surface of the underlayer when the portion of the underlayer covering the convex portion is cut along a virtual plane perpendicular to the <110> direction of the light emitting element manufacturing substrate constitutes a part of the trapezoid, A semiconductor light emitting element characterized in that the slope of the base layer corresponding to the hypotenuse is a {111} B plane, and the top surface of the base layer corresponding to the top side of the trapezoid is the {100} plane.
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であることを特徴とする請求項１に記載の半導体発光素子。 The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The semiconductor light-emitting element according to claim 1, wherein the second III-V compound semiconductor material is an As-free compound semiconductor.
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されないことを特徴とする請求項１に記載の半導体発光素子。 The underlayer includes a first underlayer made of a second group III-V compound semiconductor material and a second lower layer made of a third group III-V compound semiconductor material different from the second group III-V compound semiconductor material. The stratum has a structure that is sequentially laminated,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The third group III-V compound semiconductor material is an As-containing compound semiconductor,
2. The semiconductor light emitting element according to claim 1, wherein the second underlayer is formed on the top surface of the first underlayer and is not formed on the slope of the first underlayer.
第１下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層の｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層の｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
であることを特徴とする請求項１に記載の半導体発光素子。 The underlayer has a structure in which a first underlayer and a second underlayer made of a second III-V group compound semiconductor material are sequentially stacked based on an epitaxial growth method,
The crystal growth rate of the {111} B surface of the first underlayer is Rt 1-111B , the crystal growth rate of the {100} surface of the first underlayer is Rt 1-100 , and the {111} B surface of the second underlayer is When the crystal growth rate is Rt 2-111B and the crystal growth rate of the {100} plane of the second underlayer is Rt 2-100 ,
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
The semiconductor light emitting device according to claim 1, wherein
（ｂ）少なくとも凸部上に、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層をエピタキシャル成長させ、以て、凸部上において、発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層を得た後、
（ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部を形成し、併せて、凸部が形成されていない発光素子製造用基板の主面の部分に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体を形成し、その後、
（ｄ）該積層構造体上に、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層を形成する、
工程を具備することを特徴とする半導体発光素子の製造方法。 (A) forming a convex portion extending in the <110> direction on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface;
(B) An underlayer made of a second group III-V compound semiconductor material different from the first group III-V compound semiconductor material constituting the projection is epitaxially grown on at least the projection, thereby forming the projection In the above, the cross-sectional shape of the surface of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction constitutes a part of a trapezoid, and slopes corresponding to two oblique sides of the trapezoid are {111 } After obtaining the underlayer that is the B surface and the top surface corresponding to the upper side of the trapezoid is the {100} surface,
(C) forming a light emitting section on the top surface of the base layer, in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked; In addition, the first compound semiconductor layer having the first conductivity type, the active layer, and the second compound semiconductor having the second conductivity type are formed on the main surface portion of the light emitting element manufacturing substrate on which the convex portions are not formed. Forming a stacked structure in which the layers are sequentially stacked;
(D) forming a current blocking layer covering at least the side surface of the active layer constituting the light emitting portion on the laminated structure;
A process for producing a semiconductor light emitting device comprising the steps.
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であることを特徴とする請求項５に記載の半導体発光素子の製造方法。 The first III-V group compound semiconductor material is an As-containing compound semiconductor,
6. The method for manufacturing a semiconductor light emitting element according to claim 5, wherein the second III-V group compound semiconductor material is an As-free compound semiconductor.
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されないことを特徴とする請求項５に記載の半導体発光素子の製造方法。 The underlayer includes a first underlayer made of a second group III-V compound semiconductor material and a second lower layer made of a third group III-V compound semiconductor material different from the second group III-V compound semiconductor material. The stratum has a structure that is sequentially laminated,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The third group III-V compound semiconductor material is an As-containing compound semiconductor,
6. The method of manufacturing a semiconductor light-emitting element according to claim 5, wherein the second underlayer is formed on the top surface of the first underlayer and is not formed on the slope of the first underlayer.
第１下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層の｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層の｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
であることを特徴とする請求項５に記載の半導体発光素子の製造方法。 The base layer has a structure in which a first base layer and a second base layer made of a second III-V group compound semiconductor material are sequentially stacked,
The crystal growth rate of the {111} B surface of the first underlayer is Rt 1-111B , the crystal growth rate of the {100} surface of the first underlayer is Rt 1-100 , and the {111} B surface of the second underlayer is When the crystal growth rate is Rt 2-111B and the crystal growth rate of the {100} plane of the second underlayer is Rt 2-100 ,
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
The method of manufacturing a semiconductor light emitting element according to claim 5, wherein:
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数の選択成長用マスク層を形成し、選択成長用マスク層と選択成長用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分の上に、発光素子製造用基板の該＜１１０＞方向に垂直な仮想平面で切断したときの断面形状が台形であって、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面であり、第１のＩＩＩ−Ｖ族化合物半導体から成る凸部をエピタキシャル成長させた後、選択成長用マスク層を除去する、
工程から成ることを特徴とする請求項５に記載の半導体発光素子の製造方法。 The step (a)
(A-1) A plurality of selective growth mask layers extending in the <110> direction are formed on the main surface of a light emitting element manufacturing substrate having a {100} plane as a main surface. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the growth mask layer and then,
(A-2) The cross-sectional shape of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction of the light emitting element manufacturing substrate is trapezoidal on the exposed main surface portion of the light emitting element manufacturing substrate; The slope corresponding to the two hypotenuses of the trapezoid is a {111} B plane, and the top face corresponding to the upper side of the trapezoid is the {100} plane, and a convex portion made of the first III-V compound semiconductor is epitaxially grown. And removing the selective growth mask layer,
6. The method of manufacturing a semiconductor light emitting device according to claim 5, comprising a step.
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数のエッチング用マスク層を形成し、エッチング用マスク層とエッチング用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分をエッチングし、以て、発光素子製造用基板の一部から成る凸部を得た後、エッチング用マスク層を除去する、
工程から成ることを特徴とする請求項５に記載の半導体発光素子の製造方法。 The step (a)
(A-1) A plurality of etching mask layers extending in the <110> direction are formed on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface, and the etching mask layer and the etching mask are formed. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the layers,
(A-2) Etching the exposed main surface portion of the light emitting element manufacturing substrate, thus obtaining a convex portion comprising a part of the light emitting element manufacturing substrate, and then removing the etching mask layer.
6. The method of manufacturing a semiconductor light emitting device according to claim 5, comprising a step.
（Ｂ）支持基板上に、第２電極を介して配置されたコンタクト層、
（Ｃ）コンタクト層上に配置され、第２導電型を有する第２化合物半導体層、活性層、及び、第１導電型を有する第１化合物半導体層が順次積層されて成る発光部、
（Ｄ）コンタクト層上に配置され、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層、並びに、該電流ブロック層上に配置され、発光部の側面を覆い、第２導電型を有する第２化合物半導体層、活性層、及び、第１導電型を有する第１化合物半導体層が順次積層されて成る積層構造体、並びに、
（Ｅ）第１化合物半導体層と電気的に接続された第１電極、
を具備した半導体発光素子であって、
発光部は、発光部を構成する化合物半導体層の＜１１０＞方向と平行に延びており、
該＜１１０＞方向に垂直な仮想平面で発光部を切断したときの発光部の断面形状は逆二等辺三角形であり、該逆二等辺三角形の２つの斜辺に相当する発光部の斜面は｛１１１｝Ｂ面であり、該逆二等辺三角形の底辺に相当する発光部の頂面は｛１００｝面であり、
該逆二等辺三角形の底辺に相当する発光部の頂面から支持基板までの距離をＤ1、積層構造体の頂面から支持基板までの距離をＤ2としたとき、Ｄ1＜Ｄ2であることを特徴とする半導体発光素子。 (A) Support substrate,
(B) a contact layer disposed on the support substrate via the second electrode;
(C) a light emitting unit that is disposed on the contact layer and is formed by sequentially stacking a second compound semiconductor layer having a second conductivity type, an active layer, and a first compound semiconductor layer having a first conductivity type;
(D) a current blocking layer disposed on the contact layer and covering at least the side surface of the active layer constituting the light emitting unit, and disposed on the current blocking layer, covering the side surface of the light emitting unit and having the second conductivity type A stacked structure in which a second compound semiconductor layer, an active layer, and a first compound semiconductor layer having a first conductivity type are sequentially stacked; and
(E) a first electrode electrically connected to the first compound semiconductor layer;
A semiconductor light emitting device comprising:
The light emitting part extends in parallel with the <110> direction of the compound semiconductor layer constituting the light emitting part,
The cross-sectional shape of the light emitting part when the light emitting part is cut in a virtual plane perpendicular to the <110> direction is an inverted isosceles triangle, and the slope of the light emitting part corresponding to the two oblique sides of the inverted isosceles triangle is {111 } The B surface, and the top surface of the light emitting portion corresponding to the base of the inverted isosceles triangle is the {100} surface,
When the distance from the top surface of the light emitting portion corresponding to the base of the inverted isosceles triangle to the support substrate is D 1 and the distance from the top surface of the laminated structure to the support substrate is D 2 , D 1 <D 2 There is a semiconductor light emitting element.
第１電極は下地層上に配置されていることを特徴とする請求項１１に記載の半導体発光素子。 At least the top surface of the multilayer structure is covered with a base layer made of a group III-V compound semiconductor material different from the group III-V compound semiconductor material constituting the light emitting part,
The semiconductor light emitting element according to claim 11, wherein the first electrode is disposed on the underlayer.
下地層を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であることを特徴とする請求項１２に記載の半導体発光素子。 The group III-V compound semiconductor material constituting the light emitting part is an As-containing compound semiconductor,
The semiconductor light-emitting device according to claim 12, wherein the III-V group compound semiconductor material constituting the underlayer is an As-free compound semiconductor.
（ｂ）少なくとも凸部上に、凸部を構成する第１のＩＩＩ−Ｖ族化合物半導体材料とは異なる第２のＩＩＩ−Ｖ族化合物半導体材料から成る下地層をエピタキシャル成長させ、以て、凸部上において、発光素子製造用基板の前記＜１１０＞方向に垂直な仮想平面で切断したときの表面の断面形状が台形の一部を構成し、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面である下地層を得た後、
（ｃ）下地層の頂面上に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る発光部を形成し、併せて、凸部が形成されていない発光素子製造用基板の主面の部分に、第１導電型を有する第１化合物半導体層、活性層、及び、第２導電型を有する第２化合物半導体層が順次積層されて成る積層構造体を形成し、その後、
（ｄ）該積層構造体上に、発光部を構成する活性層の側面を少なくとも覆う電流ブロック層を形成し、次に、
（ｅ）全面にコンタクト層を形成し、該コンタクト層上に第２電極を形成した後、
（ｆ）第２電極を介して発光素子製造用基板を支持基板に貼り合わせ、次いで、凸部を含む発光素子製造用基板を除去し、その後、
（ｇ）第１化合物半導体層と電気的に接続された第１電極を形成する、
工程を具備することを特徴とする半導体発光素子の製造方法。 (A) forming a convex portion extending in the <110> direction on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface;
(B) An underlayer made of a second group III-V compound semiconductor material different from the first group III-V compound semiconductor material constituting the projection is epitaxially grown on at least the projection, thereby forming the projection In the above, the cross-sectional shape of the surface of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction constitutes a part of a trapezoid, and slopes corresponding to two oblique sides of the trapezoid are {111 } After obtaining the underlayer that is the B surface and the top surface corresponding to the upper side of the trapezoid is the {100} surface,
(C) forming a light emitting section on the top surface of the base layer, in which a first compound semiconductor layer having a first conductivity type, an active layer, and a second compound semiconductor layer having a second conductivity type are sequentially stacked; In addition, the first compound semiconductor layer having the first conductivity type, the active layer, and the second compound semiconductor having the second conductivity type are formed on the main surface portion of the light emitting element manufacturing substrate on which the convex portions are not formed. Forming a stacked structure in which the layers are sequentially stacked;
(D) forming a current blocking layer covering at least the side surface of the active layer constituting the light emitting portion on the laminated structure;
(E) After forming a contact layer on the entire surface and forming a second electrode on the contact layer,
(F) The light emitting element manufacturing substrate is bonded to the support substrate through the second electrode, and then the light emitting element manufacturing substrate including the convex portion is removed, and then
(G) forming a first electrode electrically connected to the first compound semiconductor layer;
A process for producing a semiconductor light emitting device comprising the steps.
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
発光部を構成するＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であることを特徴とする請求項１４に記載の半導体発光素子の製造方法。 The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The method for manufacturing a semiconductor light-emitting element according to claim 14, wherein the III-V compound semiconductor material constituting the light-emitting portion is an As-containing compound semiconductor.
第１のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ非含有化合物半導体であり、
第３のＩＩＩ−Ｖ族化合物半導体材料は、Ａｓ含有化合物半導体であり、
第２下地層は、第１下地層の頂面上に形成され、且つ、第１下地層の斜面上には形成されないことを特徴とする請求項１４に記載の半導体発光素子の製造方法。 The underlayer includes a first underlayer made of a second group III-V compound semiconductor material and a second lower layer made of a third group III-V compound semiconductor material different from the second group III-V compound semiconductor material. The stratum has a structure that is sequentially laminated,
The first III-V group compound semiconductor material is an As-containing compound semiconductor,
The second III-V compound semiconductor material is an As-free compound semiconductor,
The third group III-V compound semiconductor material is an As-containing compound semiconductor,
The method of manufacturing a semiconductor light emitting element according to claim 14, wherein the second underlayer is formed on the top surface of the first underlayer and is not formed on the slope of the first underlayer.
前記工程（ｆ）に引き続き、第１下地層を除去することを特徴とする請求項１６に記載の半導体発光素子の製造方法。 The underlayer has a two-layer structure of a first underlayer and a second underlayer,
The method for manufacturing a semiconductor light emitting element according to claim 16, wherein the first underlayer is removed following the step (f).
第１下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ1-111B、第１下地層の｛１００｝面の結晶成長速度をＲｔ1-100、第２下地層の｛１１１｝Ｂ面の結晶成長速度をＲｔ2-111B、第２下地層の｛１００｝面の結晶成長速度をＲｔ2-100としたとき、
（Ｒｔ1-111B／Ｒｔ1-100）≠（Ｒｔ2-111B／Ｒｔ2-100）
であることを特徴とする請求項１４に記載の半導体発光素子の製造方法。 The base layer has a structure in which a first base layer and a second base layer made of a second III-V group compound semiconductor material are sequentially stacked,
The crystal growth rate of the {111} B surface of the first underlayer is Rt 1-111B , the crystal growth rate of the {100} surface of the first underlayer is Rt 1-100 , and the {111} B surface of the second underlayer is When the crystal growth rate is Rt 2-111B and the crystal growth rate of the {100} plane of the second underlayer is Rt 2-100 ,
(Rt 1-111B / Rt 1-100) ≠ (Rt 2-111B / Rt 2-100)
The method of manufacturing a semiconductor light emitting element according to claim 14, wherein:
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数の選択成長用マスク層を形成し、選択成長用マスク層と選択成長用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分の上に、発光素子製造用基板の該＜１１０＞方向に垂直な仮想平面で切断したときの断面形状が台形であって、該台形の２つの斜辺に相当する斜面が｛１１１｝Ｂ面であり、台形の上辺に相当する頂面が｛１００｝面であり、第１のＩＩＩ−Ｖ族化合物半導体から成る凸部をエピタキシャル成長させた後、選択成長用マスク層を除去する、
工程から成ることを特徴とする請求項１４に記載の半導体発光素子の製造方法。 The step (a)
(A-1) A plurality of selective growth mask layers extending in the <110> direction are formed on the main surface of a light emitting element manufacturing substrate having a {100} plane as a main surface. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the growth mask layer and then,
(A-2) The cross-sectional shape of the light emitting element manufacturing substrate cut along a virtual plane perpendicular to the <110> direction of the light emitting element manufacturing substrate is trapezoidal on the exposed main surface portion of the light emitting element manufacturing substrate; The slope corresponding to the two hypotenuses of the trapezoid is a {111} B plane, and the top face corresponding to the upper side of the trapezoid is the {100} plane, and a convex portion made of the first III-V compound semiconductor is epitaxially grown. And removing the selective growth mask layer,
The method of manufacturing a semiconductor light-emitting element according to claim 14, comprising steps.
（ａ−１）｛１００｝面を主面として有する発光素子製造用基板の該主面上に前記＜１１０＞方向に延びる複数のエッチング用マスク層を形成し、エッチング用マスク層とエッチング用マスク層との間に発光素子製造用基板の主面の一部分を露出させ、次いで、
（ａ−２）露出した発光素子製造用基板の主面の部分をエッチングし、以て、発光素子製造用基板の一部から成る凸部を得た後、エッチング用マスク層を除去する、
工程から成ることを特徴とする請求項１４に記載の半導体発光素子の製造方法。 The step (a)
(A-1) A plurality of etching mask layers extending in the <110> direction are formed on the main surface of the light emitting element manufacturing substrate having a {100} plane as a main surface, and the etching mask layer and the etching mask are formed. A portion of the main surface of the light emitting device manufacturing substrate is exposed between the layers,
(A-2) Etching the exposed main surface portion of the light emitting element manufacturing substrate, thus obtaining a convex portion comprising a part of the light emitting element manufacturing substrate, and then removing the etching mask layer.
The method of manufacturing a semiconductor light-emitting element according to claim 14, comprising steps.
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